JP3153020B2

JP3153020B2 - 半導体集積回路

Info

Publication number: JP3153020B2
Application number: JP29503792A
Authority: JP
Inventors: 浩中山
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1991-11-29
Filing date: 1992-11-04
Publication date: 2001-04-03
Anticipated expiration: 2016-04-03
Also published as: JPH05217373A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路に関し、
特に、内部回路を表面に形成した半導体基板（基板）に
逆バイアス電圧を与える基板バイアス電圧発生回路と、
外部から電源電圧の供給を受けて上記基板バイアス電圧
発生回路および内部回路に動作電源電圧を供給する降圧
回路とを内蔵する大規模集積回路（ＬＳＩ）に関する。

【０００２】

【従来の技術】ＬＳＩは、動作の高速化と安定化のため
に、内部回路が表面に形成された基板に逆バイアス電圧
（基板バイアス電圧）を与えそれら内部回路を構成する
ＭＯＳトランジスタのソース／ドレイン領域と基板との
間の接合容量を低減するとともにそれらＭＯＳトランジ
スタのしきい値電圧の基板バイアス電圧依存性を減少さ
せるための基板バイアス電圧発生回路を内蔵する。この
基板バイアス電圧発生回路は、それに伴う消費電力の増
加および動作の遅れ、特にチップ外部から供給される電
源電圧（外部電源電圧）投入時のＬＳＩの動作開始（Ｌ
ＳＩが外部からの起動制御信号に応答できる状態になる
こと）の遅れを最小限に抑えるものでなければならな
い。この要求を充足する一つの手法が特開昭６１ー９５
５６１号公報に記載されている。

【０００３】上記公報記載のＬＳＩは、基板に接続され
た出力端子と基板上の内部回路の接地線との間に並列接
続され基板電流吸収能力（上記内部回路を構成するＭＯ
Ｓトランジスタを流れる電流から基板に漏れる電荷によ
る電流すなわち基板電流を上記内部回路の接地線に流す
能力）の互いに異なる二つの基板バイアス電圧発生回路
と、外部電源電圧投入時に基板バイアス電圧が所定の電
圧に達したか否かを検出する制御信号発生回路とを備え
ている。上記基板バイアス電圧発生回路の一つすなわち
スタンバイ用基板バイアス電圧発生回路は、ＬＳＩのス
タンバイモードにおいて待機電流（スタンバイ時に外部
の電源回路からＬＳＩに流れる全電流）対応の僅かな基
板電流を吸収できれば十分であるので、基板電流吸収能
力は小さくしたがって消費電力も小さい。二つの基板バ
イアス電圧発生回路の他の一方すなわちアクティブ用基
板バイアス電圧発生回路は、ＬＳＩのアクティブモード
において動作電流（アクティブ時に外部の電源回路から
ＬＳＩに流れる全電流）対応の大きな基板電流を吸収す
る必要があるので、基板電流吸収能力が大きく消費電力
もそれに伴って大きい。

【０００４】与えられた外部電源電圧が定常状態にあり
ＬＳＩが動作しているとき、上記二つの基板バイアス電
圧発生回路はそれぞれＬＳＩの上記動作モードに対応し
て動作し基板バイアス電圧を所定の電圧値に保つが、ア
クティブ用基板バイアス電圧発生回路は更に、上記外部
電源電圧の投入直後でＬＳＩが外部からの入力信号をま
だ受け入れ得ないときにも動作し、その大きな基板電流
吸収能力を利用して基板バイアス電圧を急速に上記所定
電圧値に近づけＬＳＩの動作開始を速める。すなわち、
上記外部電源電圧投入時には、上記制御信号発生回路が
先ず初めにアクティブ用基板バイアス電圧発生回路を動
作させる。上記制御信号発生回路はその後さらに、基板
バイアス電圧が上記所定電圧値に達した時これを検出し
ＬＳＩが動作可能であると判断して制御信号を発生し、
その制御信号によってＬＳＩの動作を開始させると同時
に、アクティブ用基板バイアス電圧発生回路を消費電力
の小さいスタンバイ用基板バイアス電圧発生回路に切り
替え可能にしてそれ以後の基板バイアス電圧を一定に維
持する。

【０００５】基板電流吸収能力に差のあるこれら二種類
の基板バイアス電圧発生回路は、ＬＳＩの動作状態によ
って上述の使い分けをされる。この使い分けによって、
消費電力の大きいアクティブ用基板バイアス電圧発生回
路が、上記外部電源電圧投入時および外部電源電圧が定
常状態にあるアクティブモードのときだけ動作してその
基板電流を吸収し、ＬＳＩ全体としての消費電力の増加
を抑えつつ外部電源投入時の基板バイアス電圧の立上り
を早めＬＳＩの動作開始を高速化している。ところがＬ
ＳＩは大容量化のために、チップ外部からの外部電源電
圧を降圧し内部電源電圧として内部回路に供給する降圧
回路を内蔵することが多く、この降圧回路内蔵のＬＳＩ
に上記公報記載の発明を適用すると、外部電源電圧投入
時の基板バイアス電圧の立上りに遅れが生じこれに伴っ
てＬＳＩの動作開始が遅れ、一方これを避けようとする
とチップ全体の消費電力が大幅に増大するという問題が
起る。

【０００６】基板バイアス電圧発生回路と降圧回路とを
内蔵するＬＳＩを低消費電力化するには、基板バイアス
電圧発生回路を内部電源電圧で動作させなければならな
い。例えば、５Ｖの外部電源電圧を３．３Ｖに降圧した
内部電源電圧で動作する１６メガビットＤＲＡＭで基板
バイアス電圧を−２．０Ｖ程度にする場合、スタンバイ
用基板バイアス電圧発生回路を内部電源電圧３．３Ｖで
動作させると、基板バイアス電圧発生回路自身が消費す
る電流も含めた待機電流はたかだか３００μＡ程度であ
るが、これを外部電源電圧５Ｖで動作させると、上記待
機電流が７〜８ｍＡ程度にまでも大幅増加しスタンバイ
モードでの待機電流の大部分を基板バイアス電圧発生回
路で消費する結果になる。これに対して、基板バイアス
電圧発生回路を降圧回路からの内部電源電圧で動作させ
ると、チップ全体の消費電力は小さくて済むものの外部
電源電圧投入時のＬＳＩの動作開始が遅くなる。ＬＳＩ
内蔵の降圧回路は、外部電源電圧がチップに供給された
後チップ内部で発生する制御信号によって降圧動作を開
始し、その降圧電圧の出力開始直後には先ず内部電源線
の寄生容量（内部回路を構成するＭＯＳトランジスタの
ソース／ドレイン領域の接合容量に主として起因する）
を充電しなければならない。したがって外部電源電圧の
立上りと内部電源電圧の立上りとの間には、上記制御信
号の発生に要する時間と上記寄生容量の充電に要する時
間とによる遅れが生じることは免れない。立上りにこの
ような遅れのある内部電源電圧に駆動される基板バイア
ス電圧発生回路を内蔵したＬＳＩでは、外部電源電圧投
入時に基板バイアス電圧の立上りが遅れる。上記公報記
載のＬＳＩが動作を開始するのはこの基板バイアス電圧
が所定値に達したことを検知した上記制御信号発生回路
からの制御信号によるので、ＬＳＩの動作開始が遅れる
ことになる。

【０００７】基板バイアス電圧発生回路を内部電源電圧
で動作させてＬＳＩ全体の低消費電力化を図りしかも上
述の動作開始の遅れを防ぐ一つの方法として、上記公報
記載のＬＳＩにおける制御信号発生回路に替えてパワー
オン回路を用いる改良技術がある。パワーオン回路は、
ＬＳＩの外部電源電圧投入時にその立上り状態を監視
し、外部電源電圧が所定電圧値に達する迄はＬＳＩ外部
からの起動制御信号（例えば、ＤＲＡＭにおけるＲＡＳ
信号）の入力を禁止して内部回路を停止状態に保ち、外
部電源電圧が上記所定電圧値を超えた時に制御信号を発
生し上記起動制御信号の入力禁止を解除してＬＳＩを動
作状態にする回路である。このパワーオン回路からの上
記制御信号を上記公報記載の制御信号発生回路からの制
御信号の代りに用いれば、外部電源電圧投入時にＬＳＩ
が動作可能になるタイミングが基板バイアス電圧の立上
り状態によらず外部電源電圧の立上り状態によって制御
されるので、ＬＳＩの動作開始が内蔵降圧回路の動作の
遅れつまり内部電源電圧の立上りの遅れに影響されて遅
れることはない。

【０００８】

【発明が解決しようとする課題】ところが上記改良技術
によるＬＳＩでは、ＬＳＩの動作開始遅れは避けられる
もののアクティブモードおよびスタンバイモードでの電
流が増大し、チップ全体の消費電力が大きくなってしま
うことがある。以下にその説明を行なう。

【０００９】上記改良記述によるＬＳＩでは、パワーオ
ン回路は外部電源電圧を監視してはいるが内部電源電圧
あるいはその立ち上り状態を反映する基板バイアス電圧
そのものを監視しているわけではない。したがって外部
電源電圧の立上り速度と内部電源電圧の立上り速度との
差が大きい場合は、外部電源電圧が既に上記所定電圧値
に達しＬＳＩが動作を開始しているにも拘わらず、内部
電源電圧の立上りの遅れによって基板バイアス電圧が所
定の電圧値に達していない状態になる。この場合、基板
バイアス電圧に対してほぼ平方の関係にあるＭＯＳトラ
ンジスタのしきい値電圧がまだ所定の電圧値に達してい
ないままでＬＳＩが動作を開始することになるので、ス
タンバイモードでの待機電流およびアクティブモードで
の動作電流が所定値より増大する。スタンバイ用基板バ
イアス電圧発生回路およびアクティブ用基板バイアス電
圧発生回路はこのように増加した電流による基板電流を
吸収しうるだけの能力を与えられていないので、基板バ
イアス電圧はＬＳＩの動作開始後も開始時点での電圧値
に留まり、したがってＭＯＳトランジスタのしきい値電
圧は所定電圧に達しないままである。この結果、ＬＳＩ
は動作開始後もその動作モードに拘わりなく大きい電流
で動作し続け、そのためにＬＳＩの消費電力が増大し或
いは誤動作などの障害が発生する。

【００１０】図６は、上記公報記載の発明の改良技術に
よるＤＲＡＭの本発明関連部分の回路図である。図６を
参照すると、この図に示すＤＲＡＭ１００の本発明関連
部分は、内部回路（図示せず）を形成したＰ型シリコン
結晶基板（以下「基板」という。図６の「出力端子４」
は基板バイアス電圧の出力端子を示す）に印加する逆バ
イアス電圧Ｖ_S（内部回路の接地電位に対してマイナス
電位）を発生する基板バイアス電圧発生回路と、外部電
源線１により供給される外部電源電圧Ｖ_Aを降圧して内
部電源電圧Ｖ_Bとし内部電源線２を通じて基板バイアス
電圧発生回路に供給する降圧回路３と、外部電源電圧Ｖ
_Aの投入時にこの外部電源電圧Ｖ_Aの立上り状態に応じ
て上記基板バイアス電圧発生回路の出力端子４から接地
線５への電流量（基板電流吸収能力）を切り替えるパワ
ーオン回路１０とを備えている。ここで、上記三種類の
電圧すなわち外部電源電圧Ｖ_A，内部電源電圧Ｖ_Bおよ
び基板バイアス電圧Ｖ_Sに対する表示はそれぞれ、外部
電源電圧投入後定常状態に達するまでの過渡状態の電圧
を含む。

【００１１】基板バイアス電圧発生回路は、出力端子４
と接地線５との間に並列に設けられたスタンバイ用基板
バイアス電圧発生回路２０とアクティブ用基板バイアス
電圧発生回路３０とからなる。上記二つの基板バイアス
電圧発生回路２０および３０はいずれも出力端子４と接
地線５との間に挿入されたチャージポンピング素子を形
成し、内部回路を構成するＮチャンネルＭＯＳトランジ
スタから基板に洩れる電荷を周知のチャージポンピング
作用により出力端子４からポンピングして接地線５に流
し、出力端子４に基板バイアス電圧ＶS を与える。

【００１２】すなわちアクティブ用基板バイアス電圧発
生回路３０は、出力端子４と接地線５との間に順方向に
直列接続された二つのダイオード接続のＮチャンネルＭ
ＯＳトランジスタＮ_CP1／Ｎ_CP2および一方の電極が上
記二つのトランジスタＮ_CP1／Ｎ_CP2 の接続点に接続さ
れた容量Ｃ₃₀からなるチャージポンプ回路３０Ａと、ソ
ース電極がＰチャンネルＭＯＳトランジスタＰ₁を通じ
て外部電源線１に接続されたＰチャンネルＭＯＳトラン
ジスタＰ₅とソース電極がＮチャンネルＭＯＳトランジ
スタＮ₁を通じて接地線５に接続されたＮチャンネルＭ
ＯＳトランジスタＮ₅との組，ＰチャンネルＭＯＳトラ
ンジスタＰ₆とＮチャンネルＭＯＳトランジスタＮ₆と
の組およびＰチャンネルＭＯＳトランジスタＰ₇とＮチ
ャンネルＭＯＳトランジスタＮ₇との組からなる三段Ｃ
ＭＯＳインバータとこのインバータの出力端子（トラン
ジスタＰ₇／Ｎ₇の共通ドレイン電極）と入力端子（ト
ランジスタＰ₅／Ｎ₅の共通ゲート電極）とを直接に接
続するフィードバック回路３０Ｆとから成るリングオシ
レータ３０Ｂおよびこのリングオシレータ３０Ｂの発振
出力ｆ₃₀を反転増幅し波形整形して上記容量Ｃ₃₀のもう
一方の電極に入力するインバータ３０Ｃとで構成される
発振回路とからなる。容量Ｃ₃₀がリングオシレータ３０
Ｂからの発振出力ｆ₃₀に応じ出力端子４からの電荷の蓄
積および接地線５への放電から成る充放電を繰り返すこ
とにより、発振出力ｆ₃₀の周波数に比例した基板バイア
ス電圧Ｖ_Sが出力端子４に発生する。アクティブ用基板
バイアス電圧発生回路３０は、ＤＲＡＭ１００がアクテ
ィブモードにあるときの動作電流による基板電流を吸収
できるだけの能力を与えられている。スタンバイ用基板
バイアス電圧発生回路２０は同様に、出力端子４と接地
線５との間に直列接続された二つのＮチャンネルＭＯＳ
トランジスタＮ_CP3／Ｎ_CP4および容量Ｃ₂₀からなるチ
ャーポンプ回路２０Ａと、ＰチャンネルＭＯＳトランジ
スタＰ₈／ＮチャンネルＭＯＳトランジスタＮ₈の組，
ＰチャンネルＭＯＳトランジスタＰ₉／ＮチャンネルＭ
ＯＳトランジスタＮ₉の組およびＰチャンネルＭＯＳト
ランジスタＰ₁₀／ＮチャンネルＭＯＳトランジスタＮ₁₀
の組から成る三段ＣＭＯＳインバータを含むリングオシ
レータ２０ＢとＰチャンネルＭＯＳトランジスタＰ₂と
ＮチャンネルＭＯＳトランジスタＮ₂とインバータ２０
Ｃとで構成される発振回路とからなる。チャージポンプ
回路２０Ａの容量Ｃ₂₀がリングオシレータ２０Ｂの発振
出力ｆ₂₀に応じて充放電を繰り返すことにより、発振出
力ｆ₂₀の周波数に比例した基板バイアス電圧Ｖ_Sが出力
端子４に発生する。スタンバイ用基板バイアス電圧発生
回路２０の基板電流吸収能力は、ＤＲＡＭ１００がスタ
ンバイモードにあるときの待機電流による基板電流を吸
収できる程度に小さい。これら二つの基板バイアス電圧
発生回路２０および３０において、トランジスタＰ₁お
よびトランジスタＮ₂のゲート電極には後述のパワーオ
ン回路１０からの信号Ｓ₁が入力され、トランジスタＮ
₁およびトランジスタＰ₂のゲート電極には上記信号Ｓ
₁がインバータ６および７を経て反転されて入力され
る。二つの基板バイアス電圧発生回路２０および３０の
基板電流吸収能力は、チャージポンプ回路の容量Ｃ₂₀お
よびＣ₃₀の容量値とリングオシレータ２０Ｂおよび３０
Ｂからの発振出力ｆ₂₀およびｆ₃₀の周波数に比例し、こ
れら発振周波数ｆ₂₀およびｆ₃₀はリングオシレータ２０
Ｂおよび３０Ｂの動作時の電源電圧（動作電源電圧）が
高いほど高い。

【００１３】パワーオン回路１０は、投入された外部電
源電圧Ｖ_Aの電圧を監視する検出部１０Ａと、検出部１
０Ａからの信号Ｓ₀および外部からのＲＡＳ信号から基
板バイアス電圧発生回路２０／３０に対する制御信号Ｓ
₁および内部回路に対する反転ＲＡＳ信号を発生する制
御部１０Ｂとからなる。図６におけるパワーオン回路の
一例の回路図を示す図７を参照すると、検出部１０Ａ
は、外部電源線１と接地線５との間に、ゲート電極とド
レイン電極とを互いに接続した二つのダイオード接続の
ＰチャンネルＭＯＳトランジスタＰ₂₁／Ｐ₂₂および抵抗
Ｒ₁₀を直列に接続した回路と、外部電源線１と接地線５
との間にＰチャンネルＭＯＳトランジスタＰ₂₃／Ｎチャ
ンネルＭＯＳトランジスタＮ₂₁からなるＣＭＯＳインバ
ータとそれぞれのゲート電極とドレイン電極とを接続し
た三つのダイオード接続のＮチャンネルＭＯＳトランジ
スタＮ₂₂，Ｎ₂₃およびＮ₂₄とを直列接続した回路と、縦
続接続した二つのインバータ１０Ａ_aおよび１０Ａ_bと
からなる。上記トランジスタＰ₂₃／Ｎ₂₁は、共通のゲー
ト電極がトランジスタＰ₂₂のドレイン電極と抵抗Ｒ₁₀と
の接続点に接続され、共通のドレイン電極が上記インバ
ータ１０Ａ_aの入力端子に接続されている。インバータ
１０Ａ_bからの出力信号Ｓ₀は制御部１０Ｂに入力され
る。制御部１０Ｂは、出力信号Ｓ₀とＤＲＡＭ１００外
部からのＲＡＳ信号がインバータ１０Ｂ_cによって反転
された信号とを入力として制御信号Ｓ₁を出力する２入
力ＮＯＲゲート１０Ｂ_aと、上記信号Ｓ₀とＲＡＳ信号
とを入力として反転ＲＡＳ信号を出力する２入力ＮＯＲ
ゲート１０Ｂ_bとで構成される。図７に示すパワーオン
回路において、２入力ＮＯＲゲート１０Ｂ_aおよびイン
バータ１０Ｂ_cを除く部分は外部電源電圧Ｖ_Aの投入時
のＤＲＡＭ１００の入力制御を行なうために必要な回路
であって、通常、ＤＲＡＭ１００が基板バイアス電圧発
生回路の内蔵の有無に拘わらずチップ上に設けられるも
のである。

【００１４】図６中の降圧回路の一例の回路図を示す図
８を参照すると、降圧回路３は、基準電圧発生部３Ａお
よびドライバ部３Ｂからなる。基準電圧発生部３Ａは、
外部電源線１と接地線５との間に直列に接続された定電
流源３Ａ_aおよびダイオード接続のＰチャンネルＭＯＳ
トランジスタＰ₃₁並びに外部電源線１と接地線５との間
に直列に接続された定電流源３Ａ_b，ダイオード接続の
ＰチャンネルＭＯＳトランジスタＰ₃₂および抵抗Ｒ₃₁に
より周知の作用によって、トランジスタＰ₃₁のしきい値
電圧Ｖ_TP1（例えば、−１．４Ｖ）とトランジスタＰ₃₂
のしきい値電圧Ｖ_TP2（例えば、−０．７Ｖ）との差電
圧の絶対値△Ｖ_TP＝｜Ｖ_TP1−Ｖ_TP2｜＝０．７Ｖを発
生する回路と、外部電源線１と接地線５との間に直列接
続され外部電源電圧Ｖ_Aを抵抗分割するＰチャンネルＭ
ＯＳトランジスタＰ₃₃，抵抗Ｒ₃₂および抵抗Ｒ₃₃並びに
上記分割された電圧Ｖ_RDと上記差電圧の絶対値△Ｖ_TPと
を比較し上記トランジスタＰ₃₃のゲート電圧を介してそ
のコンダクタンスを出力電圧Ｖ_Rが一定値を保つように
制御する差動増幅回路３Ａ_cとからなる。ドライバ部３
Ｂは、外部電源線１と内部電源線２との間に接続された
可変コンダクタンス素子としてのＰチャンネルＭＯＳト
ランジスタＰ₃₄と、内部電源電圧Ｖ_Bと基準電圧発生部
３Ａの出力電圧Ｖ_Rとを比較しトランジスタＰ₃₄のゲー
ト電圧を変えることによりそのコンダクタンスを制御し
て内部電源電圧Ｖ_Bを一定に保つ差動増幅回路３Ｂ_aと
からなる。

【００１５】図８において、いま外部電源電圧Ｖ_Aが投
入されその電圧値が０Ｖから上昇して行くとき、少なく
とも１．４Ｖ（基準電圧発生部３ＡのトランジスタＰ₃₁
のしきい値電圧の絶対値）に達するまでは、この降圧回
路３は動作せず内部電源電圧Ｖ_Bは発生しない。外部電
源電圧Ｖ_Aが上記１．４Ｖを超えて更に上昇するとそれ
に伴なって内部電源電圧Ｖ_Bが上昇し始めるが、その初
期においては、同図中に破線で囲んだ部分に示す容量Ｃ
_INTを充電しなければならない。容量Ｃ_INTは内部電源
線２に付随する容量をまとめて模式的に示したものであ
って、主に、内部回路を構成するＭＯＳトランジスタの
ソース／ドレイン領域の接合容量や浮遊容量によるもの
であるが、他に内部電源電圧の安定化を計るために約１
０００ｐＦ程度の安定化用容量を積極的に設けることも
ある。１６メガビットＤＲＡＭではこの容量Ｃ_INTがお
よそ数千ｐＦ程度であり、例えば５Ｖの外部電源電圧Ｖ
_Aを３．３Ｖの内部電源電圧Ｖ_Bに降圧する場合、容量
Ｃ_INTの充電に要する時間が数百μｓにも達することが
ある。外部電源電圧Ｖ_A投入後内部電源電圧Ｖ_Bが所定
電圧値に達するまでには、上記基準電圧Ｖ_R発生に要す
る時間と容量Ｃ_INTの充電に要する時間とに起因する遅
れが生ずるが、内部電源電圧Ｖ_Bの上昇速度は主に上記
容量Ｃ_INTの充電時間によって左右され、外部電源電圧
Ｖ_Aの上昇が急峻であるほど外部電源電圧Ｖ_Aの上昇に
比べて内部電源電圧Ｖ_Bの上昇が遅れる。一般には、上
記外部電源電圧Ｖ_Aの上昇速度（立上り勾配）はＤＲＡ
Ｍ１００の外部に設けられる電源回路の特性によって決
まるので、ＤＲＡＭ１００の内部電源電圧Ｖ_Bの上昇速
度は内蔵の降圧回路の特性だけでは決まらず外部の電源
回路の特性によっても様々に変ることになるが、ＤＲＡ
Ｍ１００としては外部電源回路の特性がどのようなもの
であっても外部電源電圧投入時に障害の発生がないこと
を要求される。次にＤＲＡＭ１００における上記外部
電源電圧Ｖ_A，内部電源電圧Ｖ_Bおよび基板バイアス電
圧Ｖ_Sを縦軸に時間を横軸にとって示した図３を参照す
ると、これら電圧の外部電源電圧投入直後の過渡的変化
がＭＯＳトランジスタのしきい値電圧Ｖ_Tの基板バイア
ス電圧Ｖ_Sに対する関係と併せて示してある。時刻ｔ₀
においてＤＲＡＭ１００の外部電源電圧Ｖ_Aが投入され
ると、電圧Ｖ_Aが０ＶからトランジスタＰ₂₁／Ｐ₂₂のし
きい値電圧Ｖ_TP（例えば、−０．７Ｖ程度）の和の絶対
値｜２Ｖ_TP｜（＝１．４Ｖ）までは二つのトランジスタ
Ｐ₂₁／Ｐ₂₂の少なくとも一つは遮断状態にあるので、抵
抗Ｒ₁₀と接地線５との間の電圧すなわちトランジスタＰ
₂₃／Ｎ₂₁で構成されるＣＭＯＳインバータの入力電圧は
ほぼ０Ｖである。したがって信号Ｓ₀はＨ（ハイ）レベ
ルとなる。外部電源電圧Ｖ_Aが｜２Ｖ_TP｜を超えて更に
上昇すると、トランジスタＰ₂₁／Ｐ₂₂が導通し始めトラ
ンジスタＰ₂₃／Ｎ₂₁のゲート容量を充電し、そのゲート
電圧すなわちＣＭＯＳインバータの入力信号電圧を外部
電源電圧Ｖ_Aの上昇に伴って高めて行く。しかし、トラ
ンジスタＰ₂₃／Ｎ₂₁のゲート電圧がトランジスタＮ₂₁，
Ｎ₂₂，Ｎ₂₃およびＮ₂₄のしきい値電圧Ｖ_TN（例えば、
０．７Ｖ）の和４Ｖ_TN（＝２．８Ｖ）に達する迄は、こ
れら四つのトランジスタＮ₂₁，Ｎ₂₂，Ｎ₂₃およびＮ₂₄の
うち少なくとも一つは遮断状態にあるので、トランジス
タＰ₂₃／Ｎ₂₁で構成されるＣＭＯＳインバータの出力信
号（インバータ１０Ａ_aの入力信号）はＬ（ロウ）レベ
ルのままであり、検出部の出力信号Ｓ₀はＨ（ハイ）レ
ベルを保つ。したがってこのＨ（ハイ）レベル信号を一
方の入力とする２入力ＮＯＲゲート１０Ｂ_aおよび１０
Ｂ_bが出力する制御信号Ｓ₁および反転ＲＡＳ信号はＲ
ＡＳ信号のレベルの如何に拘わらず、Ｌ（ロウ）レベル
信号となる。この結果、ＤＲＡＭ１００はＲＡＳ信号の
内部回路への入力が禁止され動作禁止状態にある。

【００１６】このときアクティブ用基板バイアス電圧発
生回路３０では、上記制御信号Ｓ₁によってＰチャンネ
ルＭＯＳトランジスタＰ₁が導通状態になり、また信号
Ｓ₁がインバータ６によって反転されたＨ（ハイ）レベ
ル信号によってＮチャンネルＭＯＳトランジスタＮ₁も
導通状態になるので、リングオシレータ３０Ｂの初段の
ＣＭＯＳインバータが内部電源線２および接地線５に接
続され自励発振する。チャージポンプ回路３０Ａはこの
発振出力ｆ₃₀により駆動され出力端子４からの電荷を大
きな駆動能力でポンピングし基板電位Ｖ_Sを急速に下げ
て行く。一方、スタンバイ用基板バイアス電圧発生回路
２０では、信号Ｓ₁のインバータ７による反転出力であ
るＨ（ハイ）レベル信号がＰチャンネルＭＯＳトランジ
スタＰ₂を遮断状態にし、この信号Ｓ₁をゲート電極に
直接受けるＮチャンネルＭＯＳトランジスタＮ₂をも遮
断状態にするので、リングオシレータ２０Ｂは内部電源
線２および接地線５から切り離され発振動作を行なわな
い。したがってチャージポンピング回路２０Ａも動作を
停止し、この基板バイアス電圧発生回路２０は基板バイ
アス電圧Ｖ_Sの低下には寄与しない。

【００１７】外部電源電圧Ｖ_Aの上昇に伴なって上昇す
るトランジスタＰ₂₃／Ｎ₂₁のゲート電圧が上記２．８Ｖ
を超えるとトランジスタＮ₂₁，Ｎ₂₂，Ｎ₂₃およびＮ₂₄が
共に導通状態になるので、インバータ１０Ａ_aの入力信
号がＨ（ハイ）レベルからＬ（ロウ）レベルに反転し信
号Ｓ₀がＨ（ハイ）レベルからＬ（ロウ）レベルに反転
する。この結果、２入力ＮＯＲゲート１０Ｂ_aおよび１
０Ｂ_bからの制御信号Ｓ₁および反転ＲＡＳ信号がＲＡ
Ｓ信号によって制御されるようになる。すなわちＲＡＳ
信号の内部回路への入力が許可されＤＲＡＭ１００は動
作状態に入る。図７の場合、ＲＡＳ信号がＨ（ハイ）レ
ベルのとき内部回路への反転ＲＡＳ信号はＬ（ロウ）レ
ベルとなり、ＤＲＡＭ１００はスタンバイモードに設定
される。基板バイアス電圧発生回路では制御信号Ｓ₁が
Ｈ（ハイ）レベルになるので、スタンバイ用基板バイア
ス電圧発生回路２０のリングオシレータが内部電源線２
に接続されて自励発振し、チャージポンプ回路２０Ａが
リングオシレタ２０Ｂの発振出力ｆ₂₀によって駆動され
その発振周波数にほぼ比例した大きさの基板電流を吸収
して出力端子４に逆バイアス電圧Ｖ_Sを与える。アクテ
ィブ用基板バイアス電圧発生回路３０は休止する。ＲＡ
Ｓ信号がＬ（ロウ）レベルのとき内部回路への反転ＲＡ
Ｓ信号がＨ（ハイ）レベルになり、ＤＲＡＭ１００はア
クティブモードに設定される。このとき、制御信号Ｓ₁
がＬ（ロウ）レベルになるのでアクティブ用基板バイア
ス電圧発生回路３０が動作する。上記ＤＲＡＭ１００が
動作を開始する時の外部電源電圧Ｖ_Aの電圧Ｖ_A1は、Ｖ
_A1＝２｜Ｖ_TP｜＋４Ｖ_TN（＝４．２Ｖ）である。

【００１８】すなわち、ＤＲＡＭ１００は、外部電源電
圧Ｖ_Aが投入された後０ＶからＶ_A1（＝４．２Ｖ）に達
するまでは、ＲＡＳ信号の内部回路への入力が禁止され
動作禁止状態にある。このとき基板電流吸収能力の大き
いアクティブ用バイアス電圧発生回路３０が動作して基
板バイアス電圧Ｖ_Sを下げて行く。外部電源電圧Ｖ_Aが
上記Ｖ_A1を超える（図３、時刻ｔ₁）と、ＲＡＳ信号の
内部回路への入力禁止が解除され制御信号Ｓ₁および反
転ＲＡＳ信号のレベル、言い換えれば基板バイアス電圧
発生回路および内部回路がアクティブモードで動作する
か或いはスタンバイモードで動作するかがＲＡＳ信号に
よって制御されるようになり、ＤＲＡＭ１００は動作を
開始する。

【００１９】ここで、内部電源電圧Ｖ_Bが外部電源電圧
Ｖ_Aの上昇に比べてやや遅れる程度でほぼ比例して上昇
する場合（図３、曲線）、ＤＲＡＭ１００が動作状態
になる時刻ｔ₁には、基板バイアス電圧Ｖ_Sは既に電圧
Ｖ_SS（基板バイアス電圧Ｖ_Sに対してほぼ平方の関係に
あるＭＯＳトランジスタのしきい値電圧Ｖ_Tが基板バイ
アス電圧Ｖ_Sに関して飽和傾向を示し始める領域の基板
バイアス電圧）に達しており（曲線）、したがって内
部回路を構成するＭＯＳトランジスタのしきい値電圧Ｖ
_Tが所定の電圧値Ｖ_TSに設定され、基板バイアス電圧Ｖ
_Sの変動の影響は十分に小さくなっている。

【００２０】ところが、外部電源電圧Ｖ_Aの立上りが非
常に急峻で内部電源電圧Ｖ_Bの上昇が外部電源電圧Ｖ_A
の上昇に比べて大きく遅れると（曲線）、これに伴っ
て基板バイアス電圧Ｖ_Sの低下が遅れ（曲線）、時刻
ｔ₁では基板バイアス電圧は所定電圧Ｖ_SSより低い電圧
Ｖ_S1に達するに留まる。このため内部回路の各ＭＯＳト
ランジスタのしきい値電圧Ｖ_Tは図３右下のグラフのと
おり、所定のしきい値電圧Ｖ_TSよりも低い電圧Ｖ_T1に留
まる。したがってＤＲＡＭ１００の動作開始時には内部
回路の各ＭＯＳトランジスタのドレイン電流が流れてい
る結果になり、外部電源回路からチップに流れている電
流（動作開始電流）が所定値を超えたままの状態で動作
状態に入る。

【００２１】動作モード状態に入ったあとＲＡＳ信号に
応答してスタンバイモードに入った場合はそれまでのア
クティブ用基板バイアス電圧発生回路３０に代ってスタ
ンバイ用基板バイアス電圧発生回路２０が動作する。ス
タンバイ用基板バイアス電圧発生回路２０は、上記所定
値を超えた動作開始電流による基板電流を吸収できない
ので、時刻ｔ₁以降の基板バイアス電圧Ｖ_Sは時刻ｔ₁
での電圧値Ｖ_S1に保たれたままで所定電圧Ｖ_SSに達しな
い（曲線）。この結果、ＤＲＡＭ１００はスタンバイ
モードになってもＭＯＳトランジスタのしきい値電圧Ｖ
_Tは低い値（電圧Ｖ_T1）に留まることになり、上記増大
した動作開始電流がそのままスタンバイモードでの待機
電流となる。

【００２２】一方、時刻ｔ₁でＤＲＡＭ１００がアクテ
ィブモードに設定された場合はアクティブ用基板バイア
ス電圧発生回路３０が引き続き動作するが、このときは
内部回路が外部からの入力信号（例えば、アドレス信
号）を受けて動作するのでこの動作に伴う動作電流が流
れる。この場合の動作電流は、内部回路のＭＯＳトラン
ジスタのしきい値電圧Ｖ_Tの上記低い値に対応して所定
値よりも大きくなっている。アクティブ用基板バイアス
電圧発生回路３０はこの増大した動作電流による基板電
流を吸収できるだけの能力を備えていないので、スタン
バイモードのときと同様に、時刻ｔ₁以降の基板バイア
ス電圧は所定電圧Ｖ_SSより低い電圧Ｖ_S1に留まり、アク
ティブモードにおいても動作電流は上記所定値以上にな
る。

【００２３】上述のとおり、ＤＲＡＭ１００の動作電流
は、時刻ｔ₁における動作開始ののち、その動作モード
に拘わらず所定値以上に留まり、したがって消費電力が
増大するとともにメモリセルの記憶内容が失なわれやす
くなる。

【００２４】以上説明したように、上記文献記載の技術
や上記改良技術などの従来の技術により内蔵降圧回路か
らの内部電源電圧で基板バイアス電圧発生回路を動作さ
せるＬＳＩでは、低消費電力化と外部電源電圧投入時の
ＬＳＩの動作開始の高速化とを両立させることが難し
い。したがって本発明の目的は、内蔵の降圧回路からの
内部電源電圧で動作する低消費電力の基板バイアス電圧
発生回路を備え、しかもこのような基板バイアス電圧発
生回路の内蔵に伴い易い外部電源電圧投入時の内部電源
電圧の立上り遅れによる消費電力の増大および誤動作を
防止した高速ＬＳＩを提供することにある。

【００２５】

【課題を解決するための手段】本発明の半導体集積回
路装置は、接地線を含む内部回路を表面に形成した半導
体基板と前記接地線との間に互いに並列に接続され、前
記半導体基板の前記内部回路を構成するトランジスタを
流れる電流から前記半導体基板に漏れて流れる基板電流
を前記内部回路の前記接地線に流して前記半導体基板と
前記接地線との間に逆バイアス電圧を与え、前記内部回
路のアクティブモード時において動作する第１のバイア
ス電圧発生手段および前記内部回路のスタンバイモード
時において動作する第２のバイアス電圧発生手段を含む
基板バイアス電圧発生回路と、外部からの外部電源電圧
の供給を受け内部電源電圧として前記内部回路および前
記基板バイアス電圧発生回路に供給する電圧降下回路
と、前記外部電源電圧投入時の過渡状態における外部電
源電圧値に応答して前記基板バイアス電圧発生回路の流
せる基板電流の大小を制御する制御信号を生ずる制御回
路とを備える半導体集積回路において、前記第１のバイ
アス電圧発生手段は、前記制御信号により流せる基板電
流が切り替え可能となっており、前記流せる基板電流の
切り替えとして、前記第１のバイアス電圧発生手段の動
作電源電圧を、前記外部電源電圧投入時の第１の段階で
は前記外部電源電圧とし、次いで、前記外部電源電圧投
入時の第２の段階では前記動作電源電圧を前記外部電源
電圧から前記内部電源電圧へ切り替えて、前記第２の段
階ではアクティブモード時において動作する回路を使用
することを特徴とする。また、本発明の半導体集積回路
装置は、接地線を含む内部回路を表面に形成した半導体
基板と前記接地線との間に互いに並列に接続され、前記
半導体基板の前記内部回路を構成するトランジスタを流
れる電流から前記半導体基板に漏れて流れる基板電流を
前記内部回路の前記接地線に流して前記半導体基板と前
記接地線との間に逆バイアス電圧を与え、前記内部回路
のアクティブモード時において動作する第１のバイアス
電圧発生手段および前記内部回路のスタンバイモード時
において動作する第２のバイアス電圧発生手段を含む基
板バイアス電圧発生回路と、前記外部電源電圧の供給を
受け内部電源電圧として前記内部回路および前記基板バ
イアス電圧発生回路に供給する電圧降下回路と、外部か
らの外部電源電圧投入時の過渡状態における外部電源電
圧値に応答して前記基板バイアス電圧発生回路の流せる
基板電流の大小を制御する制御信号を生ずる制御回路と
を備える半導体集積回路において、前記第１のバイアス
電圧発生手段が、前記制御信号により切り替え可能であ
って、前記外部電源電圧で動作し流せる基板電流が大で
あって前記外部電源電圧投入時の第１の段階で動作する
回路と前記内部電源電圧で動作し流せる基板電流が小で
あってアクティブモード時において動作するとともに前
記外部電源電圧投入時の前記第１の段階に続く第２の段
階で動作する回路とを備え、前記第１のバイアス電圧発
生手段が前記内部電源電圧で動作するときの流せる基板
電流の大きさが、アクティブモードでの動作電流により
生じる基板電流を吸収できる程度であり、前記第２のバ
イアス電圧発生手段の流せる基板電流の大きさが、スタ
ンバイモードでの待機電流により生じる基板電流を吸収
できる程度であることを特徴とする。

【００２６】

【作用】本発明のＬＳＩは、内部回路を表面に形成し
た半導体基板に逆バイアス電圧を与える基板バイアス電
圧発生回路と、外部からの外部電源電圧の供給を受けて
内部電源電圧として上記基板バイアス電圧発生回路およ
び内部回路に動作電圧を供給する降圧回路とを内蔵した
１チップＬＳＩであって、上記基板バイアス電圧発生回
路が、内部回路のアクティブモード時において動作する
アクティブ用基板バイアス電圧発生回路と内部回路のス
タンバイモード時において動作するスタンバイ用基板バ
イアス電圧発生回路とを備え、上記アクティブ用基板バ
イアス電圧発生回路が、制御信号により切り替え可能で
あって、外部電源電圧で動作し流せる基板電流が大であ
って外部電源電圧投入時の第１の段階で動作する回路と
上記内部電源電圧で動作し流せる基板電流が小であって
アクティブモード時において動作するとともに上記第１
の段階に続く第２の段階で動作する回路とを備え、上記
アクティブ用基板バイアス電圧発生回路が内部電源電圧
で動作するときの流せる基板電流の大きさが、アクティ
ブモードでの動作電流により生じる基板電流を吸収でき
る程度であり、上記スタンバイ用基板バイアス電圧発生
回路の流せる基板電流の大きさが、スタンバイモードで
の待機電流により生じる基板電流を吸収できる程度であ
り、上記アクティブ用基板バイアス電圧発生回路を切り
替えるための上記制御信号を供給するパワーオン回路を
備えることを特徴とする。アクティブ用基板バイアス電
圧発生回路は、これを構成する発振回路の動作電源電圧
が上記パワーオン回路からの制御信号によって外部電源
電圧と内部電源電圧とに選択的に切り替わることによっ
て上記発振回路の出力発振周波数を変化させ、したがっ
て流せる基板電流の大きさすなわち基板電流吸収能力を
変化させる。

【００２７】本発明のＬＳＩでは、外部電源電圧が投入
されると、基板電流吸収能力の大きいアクティブ用基板
バイアス電圧発生回路が最初に動作状態になる。その際
内部電源電圧の立上りに遅れが生じているとしても、基
板バイアス電圧は外部電源電圧の立上りに確実に追随
し、しかも上記基板バイアス電圧発生回路が内部電源電
圧だけで動作するときよりもより急速に立上り、ＬＳＩ
の動作開始時には確実に所定電圧値に達している。した
がって内部回路を構成するＭＯＳトランジスタのしきい
値電圧低下によるチップ全体の消費電力の増加および回
路の誤動作は起らない。

【００２８】

【実施例】次に、本発明の好適な実施例について、図面
を参照して説明する。図１は、図６と共通な構成要素に
は共通な参照番号を付して本発明の第１の実施例の１６
メガビットＤＲＡＭを示した図である。図１を参照する
と、アクティブ用基板バイアス電圧発生回路４０は、動
作電源電圧を外部電源電圧Ｖ_Aと内部電源電圧Ｖ_Bとに
切り替え可能にしたリングオシレータ４０Ｂを備える。
パワーオン回路１１は、アクティブ用基板バイアス電圧
発生回路４０とスタンバイ用基板バイアス電圧発生回路
２０とを切り替える信号Ｓ₁に加えて、回路４０の上記
動作電源電圧切り替えのための制御信号Ｓ₂を出力す
る。回路４０のチャージポンプ回路４０Ａ，スタンバイ
用基板バイアス電圧発生回路２０および降圧回路３の構
成は、図６に示す従来の技術によるＤＲＡＭ１００に用
いられる対応する回路と同一である。図１に示すＤＲＡ
Ｍ２００は、５Ｖの外部電源電圧Ｖ_Aを３．３Ｖに降圧
した電圧を内部電源電圧Ｖ_Bとし、回路２０または４０
で発生される−２．２Ｖの電圧を基板バイアス電圧Ｖ_SS
として動作する。ＭＯＳトランジスタのしきい値電圧Ｖ
_TSは上記−２．２Ｖの基板バイアス電圧Ｖ_SSにより０．
７Ｖに設定される。

【００２９】基板バイアス電圧発生回路４０の発振回路
は、上述したリングオシレータ３０Ｂを含む発振回路と
同様に、ＰチャンネルＭＯＳトランジスタＰ₅とＮチャ
ンネルＭＯＳトランジスタＮ₅との組，ＰチャンネルＭ
ＯＳトランジスタＰ₆とＮチャンネルＭＯＳトランジス
タＮ₆との組およびＰチャンネルＭＯＳトランジスタＰ
₇とＮチャンネルＭＯＳトランジスタＮ₇との組からな
る三段ＣＭＯＳインバータとこの三段インバータの出力
端子（トランジスタＰ₇／Ｎ₇の共通のドレイン電極）
と入力端子（トランジスタＰ₅／Ｎ₅の共通のゲート電
極）とを直接に接続するフィードバック回路４０Ｆとか
ら成るリングオシレータ４０Ｂを主要構成要素として含
む。上記ＣＭＯＳインバータの各各の高電位側電極（ト
ランジスタＰ₅，Ｐ₆およびＰ₇のそれぞれのソース電
極）と外部電源線１および内部電源線２との間には、Ｐ
チャンネルＭＯＳトランジスタが直列に設けられてい
る。

【００３０】すなわちトランジスタＰ₅のソース電極
は、直列に接続された二つのＰチャンネルＭＯＳトラン
ジスタの一方のトランジスタＰ_4Aのドレイン電極から他
方のトランジスタＰ_1Aのソース電極を介して内部電源線
２に接続され、直列に接続された二つのＰチャンネルＭ
ＯＳトランジスタの一方のトランジスタＰ_3Aのドレイン
電極から他方のトランジスタＰ_1Bのソース電極を介して
外部電源線１に接続されている。トランジスタＰ₆のソ
ース電極はＰチャンネルＭＯＳトランジスタＰ_4Bのドレ
イン電極からソース電極を介して内部電源線２に接続さ
れ、ＰチャンネルＭＯＳトランジスタＰ_3Bのドレイン電
極からソース電極を介して外部電源線１に接続されてい
る。トランジスタＰ₇のソース電極は、ＰチャンネルＭ
ＯＳトランジスタＰ_4Cのドレイン電極からソース電極を
介して内部電源線２に接続され、ＰチャンネルＭＯＳト
ランジスタＰ_3Cのドレイン電極からソース電極を介して
外部電源線１に接続されている。上記トランジスタ
Ｐ_3A，Ｐ_3BおよびＰ_3Cのゲート電極には、後述するパワ
ーオン回路１１からの制御信号Ｓ₂が入力され、トラン
ジスタＰ_4A，Ｐ_4BおよびＰ_4Cのゲート電極には上記信号
Ｓ₂がインバータ８によって反転された信号が入力され
る。またトランジスタＰ_1AおよびＰ_1Bのゲート電極に
は、パワーオン回路１１から制御信号Ｓ₁が入力され
る。更に、初段のＣＭＯＳインバータを構成するトラン
ジスタＮ₅のソース電極と接地線５との間にはＮチャン
ネルＭＯＳトランジスタＮ₁が直列に設けられており、
このトランジスタＮ₁のゲート電極にパワーオン回路１
１からの信号Ｓ₁がインバータ６によって反転されて入
力される。このアクティブ用基板バイアス電圧発生回路
４０を構成するチャージポンプ回路４０Ａの回路構成
は、図６に示すＤＲＡＭ１００におけるチャージポンプ
回路３０Ａと同一である。したがって本実施例のＤＲＡ
Ｍ２００におけるアクティブ用基板バイアス電圧発生回
路４０は、上記リングオシレータ４０Ｂの発振出力ｆ₄₀
の発振周波数の高低すなわちリングオシレータ４０Ｂの
動作電源電圧が外部電源電圧Ｖ_Aであるか或いは内部電
源電圧Ｖ_Bであるかによって、二種類の基板電流吸収能
力を持つ。

【００３１】本実施例のＤＲＡＭ２００において外部電
源電圧Ｖ_Aおよび内部電源電圧Ｖ_Bが定常状態（すなわ
ちＶ_A＝Ｖ_CC＝５Ｖ，Ｖ_B＝Ｖ_INT＝３．３Ｖ）でアク
ティブモードのとき、アクティブ用基板バイアス電圧発
生回路３０のリングオシレータ３０Ｂが内部電源電圧Ｖ
_INTを動作電源電圧として約２５ＭＨｚで自励発振す
る。チャージポンプ回路３０Ａはこの発振出力によっ
て、アクティブ時に外部の電源回路からチップに流れる
約８０ｍＡの動作電流による数１００μＡ程度の基板電
流を吸収して−２．２Ｖの基板バイアス電圧Ｖ_SSを出力
端子４と接地線５との間に発生する。一方、ＤＲＡＭ２
００がスタンバイモードにあるとき、スタンバイ用基板
バイアス電圧発生回路２０のリングオシレータ２０Ｂが
内部電源電圧Ｖ_INTを動作電源電圧として約２００ｋＨ
ｚで自励発振し、チャージポンプ２０Ａはこの発振出力
によって、このときチップに流れる約３００μＡの待機
電流に基ずく１０μＡ程度の基板電流を吸収し、同じく
−２．２Ｖの基板バイアス電圧Ｖ_SSを出力端子４に与え
る。

【００３２】次に、図１におけるパワーオン回路の一例
の回路図を示す図２を参照すると、本実施例によるＤＲ
ＡＭ２００のパワーオン回路１１は、上述のパワーオン
回路１０（図７参照）に加えて、検出部１１Ａに制御信
号Ｓ₂を発生する回路を備えている。すなわち上記制御
信号Ｓ₂の発生回路は、外部電源線１と接地線５との間
に、ＰチャンネルＭＯＳトランジスタＰ₂₄とＮチャンネ
ルＭＯＳトランジスタＮ₂₅とで構成されるＣＭＯＳイン
バータとゲート電極とドレイン電極とを共通接続したダ
イオード接続のＮチャンネルＭＯＳトランジスタＮ₂₆と
を直列に接続した回路と、上記ＣＭＯＳインバータの出
力信号を波形整形し論理の整合をとって制御信号Ｓ₂と
して出力する縦続接続の三段のインバータ１０Ａ_c，１
０Ａ_dおよび１０Ａ_eとからなる。

【００３３】図３を再び参照すると、本実施例によるＤ
ＲＡＭ２００における外部電源電圧Ｖ_A，内部電源電圧
Ｖ_Bおよび基板バイアス電圧Ｖ_Sの外部電源電圧投入直
後の過渡状態を、上述のＤＲＡＭ１００における対応の
電圧の過渡状態と対比して示してある。この過渡状態に
おいて、外部電源電圧Ｖ_Aが２｜Ｖ_TP｜（Ｖ_TPはＰチャ
ンネルＭＯＳトランジスタＰ₂₁／Ｐ₂₂のしきい値電圧で
あり、Ｖ_TP＝−０．７Ｖ）よりも低いときはＰチャンネ
ルＭＯＳトランジスタＰ₂₁／Ｐ₂₂が遮断状態にあるの
で、抵抗Ｒ₁₀と接地線５との間の電圧すなわちＣＭＯＳ
インバータ（トランジスタＰ₂₄／Ｎ₂₅で構成される）の
入力電圧は０Ｖで出力制御信号はＳ₂はＬ（ロウ）レベ
ルである。外部電源電圧Ｖ_Aが上記１．４Ｖを超えると
トランジスタＰ₂₁／Ｐ₂₂が導通状態になるのでトランジ
スタＰ₂₄／Ｎ₂₅のゲート容量が充電され始め、外部電源
電圧Ｖ_Aの上昇に伴って上記二つのトランジスタで構成
されるＣＭＯＳインバータの入力電圧が上昇して行く
が、その値が２Ｖ_TN（Ｖ_TNはＮチャンネルＭＯＳトラン
ジスタＮ₂₅／Ｎ₂₆のしきい値電圧で、Ｖ_TN＝０．７Ｖ）
よりも小さいときはトランジスタＮ₂₅／Ｎ₂₆のうちの少
なくとも一方が遮断状態にあるので、トランジスタＰ₂₄
／Ｎ₂₅が構成するＣＭＯＳインバータの出力信号はＨ
（ハイ）レベルを保ち、したがって制御信号Ｓ₂はＬ
（ロウ）レベルのままである。一方、トランジスタＰ₂₃
／Ｎ₂₁が構成するＣＭＯＳインバータも、その入力電圧
がＮチャンネルＭＯＳトランジスタＮ₂₁，Ｎ₂₂，Ｎ₂₃お
よびＮ₂₄のしきい値電圧の和４Ｖ_TN（＝２．８Ｖ）より
も低いので、上記四つのＮチャンネルＭＯＳトランジス
タの少なくとも一つが遮断状態にある。したがって検出
部１１Ａの出力信号Ｓ₀はＨ（ハイ）レベルであり、２
入力ＮＯＲゲート１０Ｂ_aおよび１０Ｂ_bの出力制御信
号Ｓ₁および反転ＲＡＳ信号は、ＲＡＳ信号の如何に拘
わらずＬ（ロウ）レベルである。すなわちＤＲＡＭ２０
０は動作禁止状態にある。

【００３４】このときスタンバイ用基板バイアス電圧発
生回路２０は、リングオシレータ２０Ａ内のＮチャンネ
ルＭＯＳトランジスタＮ₂がＬ（ロウ）レベルの信号Ｓ
₁により遮断状態にあり、ＰチャンネルＭＯＳトランジ
スタＰ₂も信号Ｓ₁がインバータ７により反転されたＨ
（ハイ）レベル信号により遮断状態にあるので、内部電
源線２および接地線５から切り離され発振動作を行なわ
ない。一方、アクティブ用基板バイアス電圧発生回路４
０では、ＰチャンネルＭＯＳトランジスタＰ_1AおよびＰ
_1BがＬ（ロウ）レベルの制御信号Ｓ₁によって導通状態
にあり、また信号Ｓ₁がインバータ６によって反転され
たＨ（ハイ）レベル信号によってＮチャンネルＭＯＳト
ランジスタＮ₁が導通状態になる。更に、Ｌ（ロウ）レ
ベルの制御信号Ｓ₂によってＰチャンネルＭＯＳトラン
ジスタＰ_3Aが導通し制御信号Ｓ₂がインバータ８によっ
て反転されたＨ（ハイ）レベル信号によってＰチャンネ
ルＭＯＳトランジスタＰ_4Aが遮断状態になる。したがっ
てリングオシレータ４０Ｂの初段のＣＭＯＳインバータ
は外部電源線１および接地線５に接続され外部電源電圧
Ｖ_Aを動作電源電圧として自励発振する。チャージポン
プ回路４０Ａはリングオシレータ４０Ｂからの発振出力
ｆ₄₀によって駆動され、大きな基板電流吸収能力によっ
て基板バイアス電圧Ｖ_Sを急速に下げて行く（図３、曲
線）。このときの基板バイアス電圧Ｖ_Sの低下速度
は、上記のＤＲＡＭ１００の回路３０が降圧回路３に動
作遅れのないときの内部電源電圧Ｖ_B（図３、曲線）
で駆動されるときの低下速度（同、曲線）に比べて、
動作電源電圧がより高くしたがって基板電流吸収能力が
より大きいので、それだけ速い。しかもこのとき回路４
０は外部電源電圧Ｖ_Aを動作電源電圧としているので、
基板バイアス電圧Ｖ_Sは降圧回路３の動作遅れの影響を
受けず、外部電源電圧Ｖ_Aの上昇に確実に追随して急速
に低下する。

【００３５】外部電源電圧Ｖ_Aが更に上昇し、これに伴
ってトランジスタＰ₂₄／Ｎ₂₅のゲート電圧が２Ｖ_TNに達
すると（図３、時刻ｔ₂）、パワーオン回路１１の検出
部１１Ａからの制御信号Ｓ₂がＬ（ロウ）レベルからＨ
（ハイ）レベルになる。この結果、トランジスタＰ_3A，
Ｐ_3BおよびＰ_3Cが遮断になる。また信号Ｓ₂がインバー
タ８で反転されたＬ（ロウ）レベル信号によりトランジ
スタＰ_4A，Ｐ_4BおよびＰ_4Cが導通状態になるので、リン
グオシレータ４０Ｂの動作電源電圧はそれまでの外部電
源電圧Ｖ_Aから、立上りが遅れ（同、曲線）低い内部
電源電圧Ｖ_Bに切り替えられる。これによってリングオ
シレータ４０Ｂの発振出力ｆ₄₀の周波数が下がりチャー
ジポンプ回路４０Ａの基板電流吸収能力は下がる。しか
しこの時点では信号Ｓ₀はまだＨ（ハイ）レベルである
のでＤＲＡＭ２００は動作禁止状態にあり、したがって
基板バイアス電圧Ｖ_Sはそれまで（同、時刻ｔ₀から時
刻ｔ₂までの期間）よりも緩い速度で低下して行き
（同、曲線）、時刻ｔ₁に至って所定電圧Ｖ_SSに達す
る。時刻ｔ₂の外部電源電圧Ｖ_Aの電圧値Ｖ_A2は、Ｖ_A2
＝２｜Ｖ_TP｜＋２Ｖ_TN＝２．８Ｖである。

【００３６】外部電源電圧Ｖ_Aが更に上昇し、所定電圧
Ｖ_A1（＝２｜Ｖ_TP｜＋４Ｖ_TN＝４．２Ｖ）に達すると
（時刻ｔ₁）、パワーオン回路１１の検出部１１Ａの出
力信号Ｓ₀がＨ（ハイ）レベルからＬ（ロウ）レベルに
替るので、ＤＲＡＭ２００は動作状態になる。この時点
で、基板バイアス電圧Ｖ_Sは既に所定電圧Ｖ_SSに達し、
内部回路を構成するＭＯＳトランジスタのしきい値電圧
Ｖ_Tが所定の電圧Ｖ_TSに達しているので、ＭＯＳトラン
ジスタのドレイン電流すなわちＤＲＡＭ２００の動作開
始電流は十分小さくなっている。このとき、ＲＡＳ信号
がＨ（ハイ）レベルであれば反転ＲＡＳ信号がＬ（ロ
ウ）レベルになり制御信号Ｓ₁がＨ（ハイ）レベルにな
って、ＤＲＡＭ２００はスタンバイモードに設定され
る。回路４０においては、上記信号Ｓ₁によりＰチャン
ネルＭＯＳトランジスタＰ_1AおよびＰ_1Bが遮断状態にな
り、信号Ｓ₁がインバータ６によって反転されたＬ（ロ
ウ）レベル信号によってＮチャンネルＭＯＳトランジス
タＮ₁も遮断状態になるので、リングオシレータ４０Ｂ
が外部電源線１からも内部電源線２からも切り離され発
振を停止する。一方、回路２０においては、信号Ｓ₁に
よってＮチャンネルＭＯＳトランジスタＮ₂が導通状態
になり、信号Ｓ₁がインバータ７によって反転されたＬ
（ロウ）レベル信号によってトランジスタＰ₂も導通状
態になる。したがってリングオシレータ２０Ａが内部電
源線２および接地線５に接続され自励発振を開始する。
つまり、時刻ｔ₁以後は回路４０に代って回路２０が動
作する。回路２０の基板電流吸収能力は小さくされてい
るものの、このときの動作開始電流は上述のとおり既に
十分小さくなっているので、回路２０はこの電流による
基板電流を吸収し、時刻ｔ₁以後の基板バイアス電圧Ｖ
_Sを所定電圧Ｖ_SSに維持することができる（曲線）。

【００３７】一方、時刻ｔ₁でＲＡＳ信号がＬ（ロウ）
レベルであれば、反転ＲＡＳ信号がＨ（ハイ）レベルと
なってＤＲＡＭ２００はアクティブモードに設定され
る。このとき制御信号Ｓ₁はＬ（ロウ）レベルになるの
で、基板バイアス電圧発生回路においては上記スタンバ
イモードのときとは反対に、回路４０が動作する。この
動作モードではＤＲＡＭ２００外部からの入力信号（例
えば、アドレス信号）が内部回路に与えられ、チップに
は内部回路の動作に伴う動作電流が流れるが、この場
合、内部回路のＭＯＳトランジスタのしきい値電圧Ｖ_T
が所定の電圧値Ｖ_TSに到達しているので、動作電流には
しきい値電圧の低下不足による増大は生じない。回路４
０はこの所定の動作電流による基板電流を吸収するだけ
の能力を与えられているので、時刻ｔ₁以後の基板バイ
アス電圧Ｖ_Sを所定値Ｖ_SSに維持することができる。

【００３８】以上説明したとおり本実施例のＤＲＡＭ２
００においては、外部電源電圧Ｖ_Aが投入された直後の
初期（図３、時刻ｔ₀から時刻ｔ₂までの期間）は、ア
クティブ用基板バイアス電圧発生回路４０が外部電源電
圧Ｖ_Aで発振するので、そのときの基板バイアス電圧Ｖ
_Sの低下速度（同、曲線）は内部電源電圧Ｖ_Bで動作
する場合の速度（同、曲線）に比べて必ず大きく、し
かも外部電源電圧Ｖ_Aの上昇に確実に追随する。したが
ってＤＲＡＭ２００が動作を開始する時刻ｔ₁におい
て、基板バイアス電圧Ｖ_Sは既に所定電圧Ｖ_SSに達し動
作開始電流が所定の小さな値になっているので、以後の
動作において基板バイアス電圧の低下不足に起因する消
費電力の大幅増加は生じない。従来の技術による１６メ
ガビットＤＲＡＭで外部電源電圧の上昇速度（立上り勾
配）が変化した場合、内部電源電圧の上昇が遅れ、例え
ば、本来−２．２Ｖである動作開始時（時刻ｔ₁）の基
板バイアス電圧が−１．０Ｖにしか達しないことがあ
る。その場合は、内部回路を構成するＮチャンネルＭＯ
Ｓトランジスタのしきい値電圧は所定の０．７Ｖから
０．３Ｖ程度に留まるので、スタンバイモードでの待機
電流が３００μＡから約１ｍＡ程度に増加する。またア
クティブモードでの動作電流は８０ｍＡから約１００ｍ
Ａに増大する。このように、従来の技術によるＤＲＡＭ
では、外部電源電圧投入時の内部電源電圧の上昇遅れに
伴なって消費電力が数倍にもなることがあるが、本実施
例のＤＲＡＭではこのような消費電力の増大は起らな
い。また内部回路のＭＯＳトランジスタのドレイン電流
が増加することによってメモリセルの記憶内容が失なわ
れるような障害も起らない。

【００３９】上述のアクティブ用基板バイアス電圧発生
回路４０は一種類のリングオシレータを備え、その動作
電源電圧が外部電源電圧から内部電源電圧に切り替わる
ことによって外部電源投入時の基板電流吸収能力を切り
替えているが、この基板電流吸収能力の切り替えは動作
電源電圧を予め外部電源電圧に固定した第１のリングオ
シレータと内部電源電圧に固定した第２のリングオシレ
ータとを有するアクティブ用基板バイアス電圧発生回路
によっても可能である。本発明の第２の実施例の図１対
応部分の回路図を示す図４を参照すると、この図に示す
本発明の第２の実施例のＤＲＡＭ３００においては、ア
クティブ用基板バイアス電圧発生回路５０を、動作電源
電圧を外部電源電圧Ｖ_Aに固定した基板バイアス電圧発
生回路５１と、動作電源電圧を内部電源電圧Ｖ_Bに固定
した基板バイアス電圧発生回路５２とで構成し、パワー
オン回路１２は、図１における制御信号Ｓ₁に替えて信
号Ｓ₃およびＳ₄を出力する。この図の降圧回路３およ
び基板バイアス電圧発生回路２０の構成は、図１のＤＲ
ＡＭ２００における対応回路と同一である。

【００４０】基板バイアス電圧発生回路５１は、三段Ｃ
ＭＯＳインバータからなるリングオシレータ５１Ｂとこ
のリングオシレータ５１Ｂの発振出力ｆ₅₁を反転増幅す
るインバータとからなる発振回路と、容量と二つのＮチ
ャンネルＭＯＳトランジスタＮ_CP1／Ｎ_CP2とを上記回
路４０Ａと同様に接続してなるチャージポンプ回路５１
Ａとで構成される。リングオシレータ５１Ｂの初段のＣ
ＭＯＳインバータの高電位側電極（ＰチャンネルＭＯＳ
トランジスタのソース電極）と外部電源線１との間には
ＰチャンネルＭＯＳトランジスＰ₁₁が接続され、接地側
電極（ＮチャンネルＭＯＳトランジスタのソース電極）
と接地線５との間にはＮチャンネルＭＯＳトランジスタ
Ｎ₁₁が接続されている。トランジスタＰ₁₁のゲート電極
にはパワーオン回路１２からの制御信号Ｓ₂が入力さ
れ、トランジスタＮ₁₁のゲート電極には信号Ｓ₂の反転
信号が入力される。この基板バイアス電圧発生回路５１
の基板電流吸収能力は、上記基板バイアス電圧発生回路
４０が外部電源電圧Ｖ_Aで動作するときと同一である。

【００４１】基板バイアス電圧発生回路５２も、上記基
板バイアス電圧発生回路５１と同様に、三段ＣＭＯＳイ
ンバータからなるリングオシレータ５２Ｂとインバータ
とからなる発振回路と、二つのＮチャンネルＭＯＳトラ
ンジスタＮ_CP5／Ｎ_CP6および容量からなるチャージポ
ンプ回路５２Ａとから構成される。リングオシレータ５
２Ｂの初段のＣＭＯＳインバータは、ＰチャンネルＭＯ
ＳトランジスタＰ₁₂を介して内部電源線２に接続されＮ
チャンネルＭＯＳトランジスタＮ₁₂を介して接地線５に
接続される。トランジスタＰ₁₂のゲート電極にはパワー
オン回路１２からの制御信号Ｓ₃が入力され、トランジ
スタＮ₁₂のゲート電極には信号Ｓ₃の反転信号が入力さ
れる。この基板バイアス電圧発生回路５２の基板電流吸
収能力は、上記回路４０が内部電源電圧Ｖ_Bで動作する
ときの能力と同一である。

【００４２】次に、図４におけるパワーオン回路の一例
の回路図を示す図５を参照すると、本実施例によるＤＲ
ＡＭ３００のパワーオン回路１２においては上記パワー
オン回路１１（図２）の場合に加えて、制御部１２Ｂが
制御信号Ｓ₃発生用インバータ１２Ｂ_aおよび２入力Ｎ
ＡＮＤゲート１２Ｂ_bと、制御信号Ｓ₄発生用インバー
タ１２Ｂ_cとを備えている。図３，７および５を参照す
ると、時刻ｔ₀においてＤＲＡＭ３００に印加された外
部電源電圧Ｖ_Aが０ＶからＶ_A2（＝２｜Ｖ_TP｜＋２Ｖ_TN
＝２．８Ｖ）までの範囲では、制御信号Ｓ₂がＬ（ロ
ウ）レベルであるので、このＬ（ロウ）レベル信号を一
方の入力とする２入力ＮＡＮＤゲート１２Ｂ_eの出力制
御信号Ｓ₃は必らずＨ（ハイ）レベルとなる。またこの
とき信号Ｓ₀もＨ（ハイ）レベルであるので、このＨ
（ハイ）レベル信号を入力とする２入力ＮＯＲゲート１
０Ｂ_aおよび１０Ｂ_bは必らずＬ（ロウ）レベル信号を
出力する。したがって内部回路への反転ＲＡＳ信号およ
び２入力ＮＯＲゲート１０Ｂ_aからの出力Ｌ（ロウ）レ
ベル信号がインバータ１２Ｂ_cで反転された制御信号Ｓ
₄は、ＲＡＳ信号のレベルの如何に拘わらず、それぞれ
Ｌ（ロウ）レベル信号およびＨ（ハイ）レベル信号とな
る。この結果、この期間（図３、時刻ｔ₀から時刻ｔ₂
までの期間）は、信号Ｓ₂だけがＬ（ロウ）レベルとな
るので基板バイアス電圧発生回路５１が外部電源電圧Ｖ
_Aで動作し、基板バイアス電圧Ｖ_Sを下げて行く（図
３、曲線）。

【００４３】外部電源電圧Ｖ_Aが上記２．８Ｖを超える
と、制御信号Ｓ₂がＬ（ロウ）レベルからＨ（ハイ）レ
ベルに反転し、制御信号Ｓ₃のレベルがインバータ１２
Ｂ_aの出力信号によって制御される。外部電源電圧Ｖ_A
がＶ_A1（＝２｜Ｖ_TP｜＋４Ｖ_TN＝４．２Ｖ）に達する
（図３、時刻ｔ₁）までは信号Ｓ₀が依然Ｈ（ハイ）レ
ベルであり、このＨ（ハイ）レベル信号を一方の入力と
する２入力ＮＡＮＤゲート１０Ｂ_aの出力信号は必ずＬ
（ロウ）レベルであるので、この２入力ＮＯＲゲート１
０Ｂ_aの出力信号がインバータ１２Ｂ_aで反転されたＬ
（ロウ）レベル信号を一方の入力とする２入力ＮＡＮＤ
ゲート１２Ｂ_bの出力制御信号Ｓ₃はＬ（ロウ）レベル
になる。一方、制御信号Ｓ₄および反転ＲＡＳ信号は、
ＲＡＳ信号の如何に拘わらずそれぞれＨ（ハイ）レベル
およびＬ（ロウ）レベルのままである。したがってこの
期間（同、時刻ｔ₂から時刻ｔ₁までの期間）は、制御
信号Ｓ₃だけがＬ（ロウ）レベルであるので、基板バイ
アス電圧発生回路５１は停止し、代って基板バイアス電
圧発生回路５２が内部電源電圧Ｖ_Bで動作する。この期
間の基板電流吸収能力はリングオシレータ５２Ｂの発振
出力ｆ₅₂の周波数が低い分だけ小さいが、ＤＲＡＭ３０
０はこのときまだ動作禁止状態にあるので、基板バイア
ス電圧Ｖ_Sは上記ＤＲＡＭ２００におけると同様に、所
定値Ｖ_SSまで低下して行く（図３、曲線）。

【００４４】外部電源電圧Ｖ_Aが上記４．２Ｖを超える
と制御信号Ｓ₀がＨ（ハイ）レベルからＬ（ロウ）レベ
ルに反転するので、このＬ（ロウ）レベル信号を一方の
入力とする２入力ＮＯＲゲート１０Ｂ_aおよび１０Ｂ_b
の出力がＲＡＳ信号のレベルによって制御されるように
なり、ＤＲＡＭ３００は動作状態に入る。ＲＡＳ信号が
Ｈ（ハイ）レベルであればＤＲＡＭ３００はスタンバイ
モードに設定される。２入力ＮＯＲゲート１０Ｂ_aは、
一方の入力端子にＬ（ロウ）レベルの信号Ｓ₀が入力さ
れ、もう一方の入力端子にＲＡＳ信号がインバータ１０
Ｂ_cによって反転されたＬ（ロウ）レベル信号が入力さ
れるので、その出力信号がＨ（ハイ）レベルとなる。し
たがって２入力ＮＯＲゲート１０Ｂ_aの出力Ｈ（ハイ）
レベル信号がインバータ１２Ｂ_aによって反転されたＬ
（ロウ）レベル信号を一方の入力とする２入力ＮＡＮＤ
ゲート１２Ｂ_bからの制御信号Ｓ₃はＨ（ハイ）レベル
となる。また２入力ＮＯＲゲート１０Ｂ_aのＨ（ハイ）
レベル出力信号がインバータ１２Ｂ_cによって反転され
た制御信号Ｓ₄はＬ（ロウ）レベルとなる。この結果、
時刻ｔ₁以降、ＤＲＡＭ３００がスタンバイモードのと
きは制御信号Ｓ₄だけがＬ（ロウ）レベルになり、スタ
ンバイ用基板バイアス電圧発生回路２０が動作し、上記
ＤＲＡＭ２００の場合と同様に、基板バイアス電圧Ｖ_S
を所定値Ｖ_SSに保つ。一方、ＲＡＳ信号がＬ（ロウ）レ
ベルのとき、ＤＲＡＭ３００はアクティブモードに設定
され、制御信号Ｓ₃，Ｓ₄および反転ＲＡＳ信号は上記
スタンバイモードの場合とは反対に、それぞれＬ（ロ
ウ）レベル，Ｈ（ハイ）レベルおよびＨ（ハイ）レベル
になる。したがって内部回路は外部からの信号（例え
ば、アドレス信号）を受けて動作する。またアクティブ
用基板バイアス電圧発生回路５０においては基板バイア
ス電圧発生回路５２のリングオシレータ５２Ｂが内部電
源電圧Ｖ_Bで発振し、その発振出力ｆ₅₂によって駆動さ
れるチャージポンプ回路５２Ａが上記ＤＲＡＭ２００に
おけると同様に、基板バイアス電圧Ｖ_Sを所定電圧Ｖ_SS
に維持する。

【００４５】本実施例のＤＲＡＭ３００では、パワーオ
ン回路１２の制御部１２Ｂが多少複雑になりまた基板バ
イアス電圧発生回路のチップ内での占有面積が増加する
ものの、回路５０が外部電源電圧Ｖ_Aおよび内部電源電
圧Ｖ_B毎にそれぞれ専用のリングオシレータ５１Ｂ／５
２Ｂおよびチャージポンプ回路５１Ａ／５２Ａを有して
いるので、それぞれの基板電流吸収能力を互いに独立に
決めることができる。一般に、基板バイアス電圧発生回
路を備えるＤＲＡＭにおいて基板バイアス電圧が低すぎ
ると、ＭＯＳトランジスタのゲート電極と基板との間に
存在するゲート酸化膜の耐圧が不足したり、ＭＯＳトラ
ンジスタのドレイン電流が不足してアクティブ時の内部
回路の動作速度が低下したり或いは基板バイアス電圧発
生回路自体で消費される電力が増加するなどのデメリッ
トが生じるが、本実施例のＤＲＡＭ３００は、外部電源
電圧投入時の基板バイアス電圧の降下速度を最適化しや
すいのでこのようなデメリットを避けることができる。

【００４６】以上、本発明をＤＲＡＭに適用した例につ
いて述べたが、本発明はＳＲＡＭあるいは他の論理集積
回路など、アクティブモードおよびスタンバイモードの
二つの動作モードを持つＬＳＩにも同様に適用できる。

【００４７】

【発明の効果】以上説明したように本発明のＬＳＩは、
内部電源電圧を発生する降圧回路と、基板バイアスを発
生する基板バイアス電圧発生回路と、外部電源電圧の投
入時の電圧上昇を監視するパワーオン回路とを備える。
基板バイアス電圧発生回路は、ＬＳＩがスタンバイモー
ドにあるときに動作するスタンバイ用基板バイアス電圧
発生回路と、外部電源電圧の投入時およびＬＳＩがアク
ティブモードにあるときに動作するアクティブ用基板バ
イアス電圧発生回路とを備える。アクティブ用基板バイ
アス電圧発生回路はＬＳＩへの外部電源電圧投入時の基
板電流吸収能力を、上記監視結果に応じてパワーオン回
路が発生する制御信号により二段階に切り替える。

【００４８】本発明のＬＳＩでは、外部電源電圧の投入
に伴い、パワーオン回路がアクティブ用基板バイアス電
圧発生回路を先ず外部電源電圧で次いで内部電源電圧で
動作させる。したがって外部電源電圧投入の初期に内部
電源電圧の立上りに遅れが生じたとしても、基板バイア
ス電圧は外部電源電圧の立上りに確実に追随ししかも内
部電源電圧だけで動作するときよりもより急速に低下
し、ＬＳＩの動作開始時には確実に所定電圧値に達す
る。したがって降圧回路の動作遅れに伴う基板バイアス
電圧の低下遅れが原因でＭＯＳトランジスタのしきい値
電圧が低下し、ＬＳＩの動作開始後の消費電力が増加す
ることはない。

【００４９】本発明によれば、外部電源電圧の供給を受
け内部電源電圧を生ずる降圧回路と内部回路が表面に形
成された半導体基板に逆バイアス電圧を与える基板バイ
アス電圧発生回路とをを内蔵するＬＳＩであって、基板
バイアス電圧発生回路が上記内部電源電圧を動作電源電
圧としているにも拘わらず、外部電源電圧投入後の上記
内部電源電圧の立上りの遅れに起因するＬＳＩの動作開
始遅れおよび消費電力増加を生じないＬＳＩを提供する
ことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の一部すなわち基板バイ
アス電圧発生回路，パワーオン回路および降圧回路の部
分の回路図である。

【図２】図１に示す回路図中のパワーオン回路の一例の
回路図である。

【図３】図１，４および６図示部分の動作を説明するた
めのタイミング図である。

【図４】本発明の第２の実施例の、図１対応部分の回路
図である。

【図５】図４に示す回路図中のパワーオン回路の一例の
回路図である。

【図６】従来の技術によるＤＲＡＭの図１対応部分の回
路図である。

【図７】図６に示す回路図中のパワーオン回路の一例の
回路図である。

【図８】図６に示す回路図中の降圧回路の一例の回路図
である。

【符号の説明】

１外部電源線２内部電源線３降圧回路３Ａ基準電圧発生部３Ｂドライバ部３Ａ_a，３Ａ_b 定電流源３Ａ_c，３Ｂ_a 差動増幅回路４出力端子５接地線６，７，８インバータ１０，１１，１２パワーオン回路１０Ａ，１１Ａ，１２Ａ検出部１０Ｂ，１１Ｂ，１２Ｂ制御部１０Ａ_a，１０Ａ_b，１０Ｂ_c インバータ１０Ｂ_a，１０Ｂ_b ＮＯＲゲート１１Ａ_a，１１Ａ_b，１１Ａ_c インバータ１２Ｂ_a，１２Ｂ_c インバータ１２Ｂ_b ＮＡＮＤゲート２０スタンバイ用基板バイアス電圧発生回路３０，４０，５０アクティブ用基板バイアス電圧発
生回路２０Ａ，３０Ａ，４０Ａ，５１Ａ，５２Ａチャージ
ポンプ回路２０Ｂ，３０Ｂ，４０Ｂ，５１Ｂ，５２Ｂリングオ
シレータ２０Ｃ，３０Ｃ，４０Ｃインバータ３０Ｆ，４０Ｆフィードバック回路５１，５２基板バイアス電圧発生回路１００，２００，３００ＤＲＡＭ

Claims

(57)【特許請求の範囲】

【請求項１】接地線を含む内部回路を表面に形成した
半導体基板と前記接地線との間に互いに並列に接続さ
れ、前記半導体基板の前記内部回路を構成するトランジ
スタを流れる電流から前記半導体基板に漏れて流れる基
板電流を前記内部回路の前記接地線に流して前記半導体
基板と前記接地線との間に逆バイアス電圧を与え、前記
内部回路のアクティブモード時において動作する第１の
バイアス電圧発生手段および前記内部回路のスタンバイ
モード時において動作する第２のバイアス電圧発生手段
を含む基板バイアス電圧発生回路と、外部からの外部電
源電圧の供給を受け内部電源電圧として前記内部回路お
よび前記基板バイアス電圧発生回路に供給する電圧降下
回路と、前記外部電源電圧投入時の過渡状態における外
部電源電圧値に応答して前記基板バイアス電圧発生回路
の流せる基板電流の大小を制御する制御信号を生ずる制
御回路とを備える半導体集積回路において、前記第１の
バイアス電圧発生手段は、前記制御信号により流せる基
板電流が切り替え可能となっており、前記流せる基板電
流の切り替えとして、前記第１のバイアス電圧発生手段
の動作電源電圧を、前記外部電源電圧投入時の第１の段
階では前記外部電源電圧とし、次いで、前記外部電源電
圧投入時の第２の段階では前記動作電源電圧を前記外部
電源電圧から前記内部電源電圧へ切り替えて、前記第２
の段階ではアクティブモード時において動作する回路を
使用することを特徴とする半導体集積回路。
【請求項２】前記第１のバイアス電圧発生手段が、動
作電源電圧を前記外部電源電圧および前記内部電源電圧
のいずれか一方に選択的に切り替え可能にされたリング
オシレータを有する第１の発振回路と、前記第１の発振
回路の出力により駆動されるチャージポンプ回路とを備
えることを特徴とする請求項１記載の半導体集積回路。
【請求項３】前記第１のバイアス電圧発生手段が、動
作電源電圧を前記外部電源電圧に固定されたリングオシ
レータを有する第２の発振回路と、前記第２の発振回路
の出力によって駆動される第２のチャージポンプ回路
と、動作電源電圧を前記内部電源電圧に固定されたリン
グオシレータを有する第３の発振回路と、出力端子が前
記第２のチャージポンプ回路の出力端子と共通にされ前
記第３の発振回路の出力により駆動される第３のチャー
ジポンプ回路とを備えることを特徴とする請求項１記載
の半導体集積回路。
【請求項４】前記第２のバイアス電圧発生手段が、動
作電源電圧を前記内部電源電圧に固定された第４のリン
グオシレータを有する第４の発振回路と、前記第４の発
振回路の出力によって駆動されるチャージポンプ回路と
を含むことを特徴とする請求項２または請求項３記載の
半導体集積回路。
【請求項５】接地線を含む内部回路を表面に形成した
半導体基板と前記接地線との間に互いに並列に接続さ
れ、前記半導体基板の前記内部回路を構成するトランジ
スタを流れる電流から前記半導体基板に漏れて流れる基
板電流を前記内部回路の前記接地線に流して前記半導体
基板と前記接地線との間に逆バイアス電圧を与え、前記
内部回路のアクティブモード時において動作する第１の
バイアス電圧発生手段および前記内部回路のスタンバイ
モード時において動作する第２のバイアス電圧発生手段
を含む基板バイアス電圧発生回路と、外部からの外部電
源電圧の供給を受け内部電源電圧として前記内部回路お
よび前記基板バイアス電圧発生回路に供給する電圧降下
回路と、前記外部電源電圧投入時の過渡状態における外
部電源電圧値に応答して前記基板バイアス電圧発生回路
の流せる基板電流の大小を制御する制御信号を生ずる制
御回路とを備える半導体集積回路において、前記第１の
バイアス電圧発生手段が、前記制御信号により切り替え
可能であって、前記外部電源電圧で動作し流せる基板電
流が大であって前記外部電源電圧投入時の第１の段階で
動作する回路と前記内部電源電圧で動作し流せる基板電
流が小であってアクティブモード時において動作すると
ともに前記外部電源電圧投入時の前記第１の段階に続く
第２の段階で動作する回路とを備え、前記第１のバイア
ス電圧発生手段が前記内部電源電圧で動作するときの流
せる基板電流の大きさが、アクティブモードでの動作電
流により生じる基板電流を吸収できる程度であり、前記
第２のバイアス電圧発生手段の流せる基板電流の大きさ
が、スタンバイモードでの待機電流により生じる基板電
流を吸収できる程度であることを特徴とする半導体集積
回路。
【請求項６】前記制御回路が、前記外部電源電圧投入
時の前記第１のバイアス発生手段の動作電源電圧を投入
後の前記外部電源電圧値に応じて、前記外部電源電圧お
よび前記内部電源電圧に、この順で順次切り替えること
を特徴とする請求項５記載の半導体集積回路。
【請求項７】前記制御回路が、外部から入力される制
御信号に応じて発生する補助制御信号によって、前記外
部電源電圧が定常状態にあるときの動作モードをアクテ
ィブモードおよびスタンバイモードのいずれかに制御し
前記それぞれのモードに対応して前記内部電源電圧を動
作電源電圧とする前記第１のバイアス発生手段または前
記第２のバイアス発生手段を動作させることを特徴とす
る請求項６記載の半導体集積回路。