KR101420559B1 - 다이 상의 전압 스케일링을 위한 분산된 전력 전달 체계 - Google Patents

다이 상의 전압 스케일링을 위한 분산된 전력 전달 체계 Download PDF

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Abstract

파워 게이트 유닛이 프로세서의 부하에 기초하여 가변 전압 신호를 생성할 수 있게 하기에 적합한 HS-LDO(high speed low dropout) 전압 조절 회로가 본 명세서에 기술된다. 각종 실시예들에서, 선택 로직은 파워 게이트 유닛이 완전한 온 모드 또는 완전한 오프 모드 하에서 동작할 수 있도록 HS-LDO 회로를 동적으로 인에이블 또는 디스에이블할 수 있다. 다른 실시예들이 기술 또는 청구될 수 있다.

Description

다이 상의 전압 스케일링을 위한 분산된 전력 전달 체계{DISTRIBUTED POWER DELIVERY SCHEME FOR ON-DIE VOLTAGE SCALING}
본 발명은 일반적으로 집적 회로들에 관한 것으로, 특히, 다이 상의 전압 조절기를 통한 가변 전압들의 전달에 관한 것이다.
컴퓨팅 디바이스들은 유휴 상태로 대부분의 시간을 소비할 수 있다. 따라서, 유휴 상태에서의 전력 절약이 전력 소비를 억제하는데 결정적일 수 있다.
일부 프로세서들은 핵심 전압들이 활동에 따라 조정될 수 있게 할 수 있다. 예를 들어, 일부 중앙 처리 장치들(CPUs)은 전압 식별(VID) 신호를 생성하는 기능을 가질 수 있다. VID 신호는 CPU들에 의해 요구된 전압의 양을 전원 장치에 나타낼 수 있다. 가변 전압을 공급하는 흔한 방법은 외부 전압 조절기(VR)를 사용하는 것일 수 있다. 그러나, 외부 VR은 고정된 전압 조절기보다 더 비쌀 수 있으며, 더 큰 물리적 보드 영역을 요구할 수 있다. 또한, 외부 VR은 출력을 조정하는데 있어서 느릴 수 있다. 결과적으로, 외부 VR들은 작은 시간 증가 동안 CPU들의 동적 전력 절약을 지원하는데 적합하지 않을 수 있다.
현재 외부 VR을 사용하지 않는 수개의 다이 상의 전력 절약 기술들이 존재한다. 이 기술들은 클록 스케일링, 클록 게이팅 및 파워 게이팅을 포함한다. 클록 스케일링은 동적 활성화 전력을 절약하기 위해 작업 부하에 따라 클록 주파수를 스케일링하는 것을 말할 수 있다. 클록 게이팅은, 스위칭 전력 소비를 제거하기 위해 로직 블록들이 어떠한 데이터도 처리중이지 않을 때 프로세서의 특정 로직 블록들의 상태들을 유지하는 것을 말할 수 있다. 클록 스케일링 및/또는 클록 게이팅이 동적 전력 소비를 감소시킬 수 있더라도, 외부 VR은 누설 전력을 감소시키기 위해 공급 전압을 여전히 변경시킬 필요가 있을 수 있다.
파워 게이팅은 프로세서의 전체 전력 누설을 감소시키기 위해 현재 사용중이지 않은 프로세서의 특정 로직 블록들로의 전력 공급을 끄는 것을 말할 수 있다. 파워 게이팅은 공급 전압들에 대한 온/오프 제어로서 동작할 수 있다. 이상적으로, 파워 게이팅 로직 블록들은 전력을 전혀 소비하지 않을 수 있다. 이와 같이 하여, 파워 게이팅은 로직 블록들을 예비 또는 절전 모드가 되게 하는데 적합할 수 있다. 그러나, 파워 게이팅 상태들로 들어감 또는 그로부터 빠져나옴과 연관된 고유 반응 시간으로 인해, 파워 게이팅은 정상 동작 조건 하에서는 괜찮지 않을 수 있다.
특히 프로세서의 하나의 또는 그 이상의 파워 도메인들이 완전히 전원 차단될 수 없지만, 분초를 다투는 데이터를 처리하고 있지 않은 상황들에서, 심지어 더 많은 양의 전력을 절약할 필요가 있다. 또한, 외부 VR들이 값비싸고 비효율적일 수 있기 때문에, 이하의 요구 사항들: 외부 VR을 사용하지 않고 가변 전압 레벨들을 전달함; 제품 요구 사항들을 만족시키기 위한 프로세스 코너에 기초한 Vcc 튜닝; 공통 입력 전압을 가진 상이한 전압들에서 상이한 클록 주파수들을 가진 상이한 로직 블록들을 동작함; 및 플랫폼 VR 레일들의 수를 감소시키기 위해 공통 입력 전압으로부터 가변 전압 레벨들을 생성함을 만족시키는 다이 상의 세립(fine-grained) 전력 전달 메커니즘을 갖는 것이 유익할 수 있다.
본 발명의 실시예들은, 첨부 도면들에 도시된, 그러나 이들로만 제한되지 않는, 일례의 도면들로 기술될 것이며, 도면들에서 유사한 참조 부호들은 유사한 요소들을 나타낸다.
도 1은 각종 실시예들에 따른 일례의 HS-LDO(high speed low dropout) 전압 조절 회로의 블록도이다.
도 2는 각종 실시예들에 따른, HS-LDO 회로의 각종 컴포넌트들 간의 구조적 관계를 도시한 블록도이다.
도 3은 각종 실시예들에 따른 PGT 유닛에 연결된 일례의 N-스테이지 프리드라이버 유닛 및 일례의 P-스테이지 드라이버 유닛의 블록도이다.
도 4는 각종 실시예들에 따른 HS-LDO 회로의 일례의 동작의 일부분을 도시한 흐름도이다.
도 5는 각종 실시예들에 따른 프로세서의 파워 도메인으로 HS-LDO 회로를 통합하는 2가지 방법들을 도시한 블록도이다.
도 6은 본 발명의 각종 실시예들을 실행하는데 사용되기에 적합한 일례의 컴퓨터 시스템을 도시한 블록도이다.
이하의 상세한 설명에서, 본 발명의 일부를 형성하고, 본 발명이 실행될 수 있는 일례의 실시예들로 도시된 첨부 도면들에 대한 참조가 이루어진다. 다른 실시예들이 사용될 수 있으며, 구조적 또는 논리적 변경들이 본 발명의 범위로부터 벗어나지 않은 채로 이루어질 수 있음을 알 것이다. 따라서, 이하의 상세한 설명은 제한적인 의미로 주어진 것이 아니며, 본 발명에 따른 실시예들의 범위는 첨부된 청구항들 및 그 동등물들에 의해 정의된다.
각종 동작들은, 본 발명의 실시예들을 이해하는데 도움이 될 수 있는 방식으로, 다수의 이산 동작들로서 차례대로 기술될 수 있다; 그러나, 기술 순서는 이 동작들이 순서에 종속됨을 의미하는 것으로 해석되지 않아야만 한다.
용어들 "연결(coupled)" 및 "접속(connected)"은, 그 파생어들과 함께, 사용될 수 있다. 이 용어들은 서로 동의어들로서 의도된 것이 아님을 알아야만 한다. 오히려, 특정 실시예들에서, "접속(connected)"은 2개의 또는 그 이상의 요소들이 서로 직접 물리적으로 또는 전기적으로 접촉함을 나타내는데 사용될 수 있다. "연결(coupled)"은 2개의 또는 그 이상의 요소들이 직접 물리적으로 또는 전기적으로 접촉된 상태임을 의미할 수 있다. 그러나, "연결(coupled)"은, 또한, 2개의 또는 그 이상의 요소들이 서로 직접 접촉하지 않지만, 여전히 서로 협동하거나 상호 작용함을 의미할 수 있다.
설명을 위해, "A/B" 형태 또는 "A 및/또는 B" 형태의 구절은 (A), (B), 또는 (A 및 B)를 의미한다. 설명을 위해, "A, B, 및 C 중의 적어도 하나"라는 형태의 구절은 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C), 또는 (A, B 및 C)를 의미한다. 설명을 위해, "(A)B" 형태의 구절은 (B) 또는 (AB)를 의미한다. 즉, A는 선택적인 요소이다.
설명은, 동일하거나 상이한 실시예들 중 하나 또는 그 이상을 각각 나타낼 수 있는, 구절들 "일 실시예에서(in an embodiment)", 또는 "실시예들에서(in embodiments)"를 사용할 수 있다. 또한, 본 발명의 실시예들과 관련하여 사용된 용어들 "포함하는(comprising)", "포함하는(including)", "구비하는(having)" 등은 동의어이다.
설명은, 각종 실시예들에서 사용된 각종 컴포넌트들을 나타내기 위해 "연산 증폭기", "게이트", "트랜지스터", "저항기", "PMOS", 및 "NMOS" 등의 각종 용어들을 사용할 수 있다. 이 컴포넌트들은 각종 방법들로 구현될 수 있고/있거나 유사한 기능의 컴포넌트들로 대체될 수 있음을 알 것이다. 예를 들어, "저항기" 또는 "연산 증폭기"는 다수의 저항기들 및/또는 트랜지스터들로 구현될 수 있다. 따라서, 본 명세서에 사용된 용어들은, 제한들로서 해석되지 않으며, 오직 설명을 위한 것이다.
컴퓨팅 디바이스의 프로세서는 수개의 파워 도메인들을 가질 수 있다. 각각의 파워 도메인은 클록 주파수를 제어하기 위해 자신의 위상 동기 루프(PLL)를 가질 수 있으며, 자신의 전력 소비를 독립적으로 관리할 수 있다. 클록 게이팅, 클록 스케일링과 함께, 파워 게이팅은 프로세서의 전력 소비를 감소시킬 수 있다. 통상, 파워 게이트(PGT) 유닛은 파워 도메인 내의 로직 블록과 연관될 수 있으며, 파워 도메인은 다수의 PGT 유닛들을 포함할 수 있다. EDA(Electronic Design Automation) 도구들의 판매 회사들은, EDA 도구들에서, PGT 셀들로서도 공지된, 각종 표준 파워 게이트(PGT) 유닛들에 대한 도식들을 제공할 수 있다. PGT 유닛들은 APR(automated placement and route)라고 하는 프로세스를 통해 자동으로 각각의 로직 블록들에 매핑될 수 있다.
규칙적인 PGT 유닛은 2개의 동작 모드들, PGT 유닛과 연관된 로직 블록이 정상 전압에서 동작할 수 있는 완전한 온 모드(a fully-on mode), 및 로직 블록이 완전히 전원 차단될 수 있는, 즉, PGT 유닛으로부터 거의 0 볼트를 수신하는 완전한 오프 모드(a fully-off mode)를 지원할 수 있다.
각종 실시예들에 따라, HS-LDO(high speed low dropout) 전압 조절 회로는 제3 동작 모드: 가변 전압 모드를 PGT 유닛들에게 제공하기 위해 프로세서 내의 파워 도메인의 PGT 유닛들에 연결될 수 있다. 이러한 가변 전압 모드에서, PGT 유닛들의 출력 전압은 프로세서의 실제 부하에 따라 변경될 수 있다. 예를 들어, 파워 도메인이 분초를 다투는 데이터를 처리하고 있지 않지만 완전히 전원 차단될 수 없을 때, 프로세서는 전력을 절약하기 위해 더 낮은 전압이 요구된다는 것을 나타내는 VID 신호를 HS-LDO 회로에 출력할 수 있다. 유사하게, 프로세서의 부하가 증가할 때, HS-LDO 회로는 프로세서의 요구 사항을 만족시키기 위해 더 높은 전압을 제공하도록 파워 도메인 내의 모든 PGT 유닛들에게 지시할 수 있다.
각종 실시예들에서, HS-LDO 회로가 디스에이블될 때, PGT 유닛들은, PGT 유닛들과 연관된 로직 블록들이 전전압(full voltage) 하에서 정상적으로 동작하고 있거나, 또는 PGT 유닛들로부터 0 볼트를 수신하는 전원 차단 상태인, 완전한 온 모드 또는 완전한 오프 동작 모드 하에서 기능할 수 있다. 각종 실시예들에서, HS-LDO 회로가 인에이블될 때, PGT 유닛들은 가변 전압 모드 하에서 기능할 수 있다. 가변 전압 모드에서, HS-LDO 회로는, VID 신호 또는 일부 다른 전압 제어 신호에 기초하여 각각의 로직 블록들에 출력을 제공하기 위해 파워 도메인 내의 모든 PGT 유닛들에게 지시할 수 있다.
각종 실시예들에서, HS-LDO 회로가 인에이블되고 PGT 유닛들이 가변 전압 모드에서 동작중일 때, PGT 유닛과 연관된 로직 블록은 정상 동작 조건 하에서 완전한 온 전압 보다 더 낮은 전압 신호를 수신할 수 있다. 그러나, 로직 블록들이 상태 정보를 단지 보유하고 있으나 어떠한 정보도 활성적으로 처리하지 않는 예비 또는 휴면 상태들과는 대조적으로, 로직 블록들은 활성 동작으로 여전히 유지될 수 있다. 따라서, HS-LDO 회로는 일부 다른 전력 절약 접근법들과 연관된 출입 반응 시간(entry-exit latencies)을 갖지 않을 수 있다.
도 1은 각종 실시예들에 따른 일례의 HS-LDO 전압 조절 회로의 블록도이다. 실시예들에서, 도시된 바와 같이, HS-LDO 회로(100)는 중앙 저속 루프(LSL)(110) 및 각종 다른 컴포넌트들을 포함할 수 있다.
각종 실시예들에서, 중앙 LSL(110)은 연산 증폭기(op-amp)(105)를 포함할 수 있다. 연산 증폭기(105)는, 입력 단자들 중 하나에서, 기준 전압, Vref(101)를 수신할 수 있다. 연산 증폭기(105)는, 출력 단자에서, 세트 포인트 전압 신호, Vset(102)을 생성할 수 있다. 연산 증폭기(105)의 출력 단자는, N-스테이지 레플리카(103) 및 P-스테이지 레플리카(104)를 포함할 수 있는, 하나의 또는 그 이상의 컴포넌트들을 통해 연산 증폭기(105)의 제2 입력 단자에 또한 연결될 수 있다. 연산 증폭기(105)의 출력 단자와 제2 입력 단자 간의 연결은 피드백 루프를 형성할 수 있다. 연산 증폭기(105)는, 단위 이득 버퍼 증폭기와 유사하게, 입력 Vref(101)와 대략 동일한 출력 Vset(102)을 생성할 수 있다. N-스테이지 레플리카(103) 및 P-스테이지 레플리카(104)의 세부 사항들은 본 명세서의 차후 섹션들에서 제공될 것이다.
각종 실시예들에서, Vref(101)는 도 1에 도시되지 않은 HS-LDO 회로(100)의 컴포넌트에 의해 또는 외부 기준 전압 생성기에 의해 생성될 수 있다. 기준 전압은 밴드갭 기준 생성기, 저항기 래더, 또는 일부 다른 공지된 디바이스들에 의해 생성될 수 있다. Vref(101)는 프로세서의 VID 신호에 기초하여, 또는 일부 다른 전압 제어 신호에 기초하여 동적으로 생성될 수 있다.
각종 실시예들에서, 연산 증폭기(105)는 연산 트랜스컨덕턴스 증폭기(OTA)를 포함할 수 있다. HS-LDO 회로(100)의 OTA를 사용해서 HS-LDO 회로(100)에 더 큰 공간 절약 및 더 나은 안정성을 제공할 수 있다. 각종 실시예들에서, 연산 증폭기(105)는 도 1에 도시되지 않은 추가 입력/출력 단자들을 포함할 수 있다.
각종 실시예들에서, HS-LDO 회로(100)는 Vset(102)을 다수의 PGT 유닛들(150)에 전달하기 위해 다수의 N-스테이지 프리드라이버 유닛들(130) 및 다수의 P-스테이지 드라이버 유닛들(140)을 더 포함할 수 있다. N-스테이지 프리드라이버 유닛들(130) 및 P-스테이지 드라이버 유닛들(140)의 세부 사항들은 본 명세서의 차후 섹션들에서 제공될 것이다.
도 2는 각종 실시예들에 따른, HS-LDO 회로(100)의 각종 컴포넌트들 간의 구조적 관계를 도시한 블록도이다. 각종 실시예들에서, 도시된 바와 같이, 전압 기준 생성기(210)는 Vref(101)를 생성할 수 있다. Vref(101)는 연산 증폭기(105)에 제공될 수 있다. 연산 증폭기(105)의 출력 단자는 다수의 N-스테이지 프리드라이버 유닛들(130)에 연결될 수 있다. 각각의 N-스테이지 프리드라이버 유닛(130)은 다수의 P-스테이지 드라이버 유닛들(140)에 연결될 수 있다. 각각의 P-스테이지 증폭기(140)는 다수의 PGT 유닛들(150)에 또한 연결될 수 있다. HS-LDO 회로(100)는 트리형 구조를 가질 수 있는데, 연산 증폭기(105)에서부터 컴포넌트들의 각각의 스테이지는 연속적으로 펼쳐진다. 이 구조는 HS-LDO 회로(100)의 나머지 파트들로부터 LSL(110)을 분리 및 고립시키는 것을 도울 수 있으며, PGT 유닛들(150)의 부하(170)에 대한 일시적인 변경들을 포함해서, HS-LDO 회로(100)의 나머지 파트들의 변화들이 LSL(110) 및 Vset(102)을 불안정하게 하지 않음을 보장할 수 있다. 또한, 트리형 구조에 의해, 더 많은 PGT 유닛들(150)이 LSL(110)에 연결될 수 있어서, HS-LDO 회로(100)의 확장성(scalability)을 향상시킨다.
도 1을 다시 참조하면, 도시된 바와 같이, 각종 실시예들에서, 각각의 PGT 유닛(150)은 PGT 유닛과 연관된 로직 블록에 Vout(160)을 제공할 수 있다. 로직 블록은 부하(170)로서 도 1에 도시된다. 각종 실시예들에서, 각각의 PGT 유닛(150) 및 그와 연관된 P-스테이지 드라이버 유닛(140)은 고속 루프(HSL)(120)를 형성할 수 있다. HSL(120)의 더 많은 세부 사항들은 본 명세서의 차후 섹션들에서 제공될 것이다. 종래의 LDO(low dropout) 전압 조절기 회로가 가변 전압들을 부하(170)에 전달할 수 있더라도, LSL(110)로부터 HSL(120)을 분리하는 것은 HS-LDO 회로(100)가 지정된 허용 오차 대역 내에서 부하(170)의 빠른 전류/전압 일시적 스텝들을 지속하는 것을 도울 수 있다. 또한, 종래의 LDO 회로는 보상 요구 사항으로 인해 더 많은 양의 다이 상의 정전 용량(on-die capacitance)을 요구할 수 있다.
각종 실시예들에서, HS-LDO 회로(100)는 N-스테이지 프리드라이버 유닛들(130)과 P-스테이지 드라이버 유닛들(140) 사이에 위치하며 이들에 연결된 각종 필터들(131)을 또한 포함할 수 있다. 필터들(131)은 HS-LDO 회로(100)의 나머지 파트들로부터 LSL(110)을 더 고립시킬 수 있다. 예를 들어, 각종 실시예들에서, Vset(102)은 낮은 주파수 신호일 수 있다. 따라서, 필터들(131)은 임의의 패키지 기생 잡음을 제거하기 위해, 통상 대략 300 MHz의, 패키지 공진 주파수를 포함하는 임의의 주파수를 단절하는데 사용될 수 있다. 필터들(131)은 또한 부하(170)에서의 예측할 수 없는 변화들로 인해 출력 스테이지에서 경험되는 노이즈 글리치(noise glitches)의 피드백을 방지할 수 있다. 각종 실시예들에서, 필터들(131)은 RC 필터들 및/또는 AC 보상기들을 포함할 수 있다.
도 3은 각종 실시예들에 따른 PGT 유닛에 연결된 일례의 N-스테이지 프리드라이버 유닛 및 일례의 P-스테이지 드라이버 유닛의 블록도이다. 도시된 바와 같이, 각종 실시예들에서, N-스테이지 프리드라이버 유닛(330)은 전류원(331), 제1 바이어스 저항기(333), 제2 바이어스 저항기(334), 제1 N형 트랜지스터(335), 및 제2 N형 트랜지스터(336)를 포함할 수 있다. N형 트랜지스터들(335 및 336)은 둘 다 N형 MOSFET들 또는 NMOS들일 수 있다. 도시된 바와 같이, 신호 Vset(332)은 도 1의 연산 증폭기(105)에 의해 생성된 세트 포인트 전압 신호를 나타낼 수 있으며, 대략 Vref(101)와 동일할 수 있다. 각종 실시예들에서, Vset(332)은 N형 트랜지스터(335)의 게이트 단자에 연결될 수 있으며, N-스테이지 프리드라이버 유닛(330)에 대한 DC 바이어스 세트 포인트로서 작용할 수 있다. 각종 실시예들에서, Vset(332) 신호가 AC 접지일 수 있기에, N형 트랜지스터(335)는 공통 게이트 증폭기와 유사한 방법으로 기능할 수 있다. 각종 실시예들에서, 예비 상태 동작들 중에, N-스테이지 프리드라이버 유닛(330)은, N형 트랜지스터(335)의, Vset(332) - 임계 전압, Vth와 대략 동일한 출력(337)을 생성할 수 있다. 각종 실시예들에서, 저항기들(333 및 334)은, N-스테이지 프리드라이버 유닛의 출력(337)이 생성될 수 있도록, 바이어스 전압을 설정하도록 선택될 수 있다.
각종 실시예들에서, PGT 유닛(340)에 연결된 P-스테이지 드라이버 유닛은 전류 싱크(341), 제1 바이어스 저항기(343), 제2 바이어스 저항기(344), 제1 P형 트랜지스터(346), 및 PGT 유닛(350)을 포함할 수 있다. P형 트랜지스터(346)는 P형 MOSFET 또는 PMOS일 수 있다. 도시된 바와 같이, 대응 N-스테이지 프리드라이버 유닛의 출력(337)은 P형 트랜지스터(346)의 게이트 단자에 연결될 수 있으며, PGT 유닛(350)에 대한 DC 바이어스 세트 포인트로서 작용할 수 있다. 각종 실시예들에서, N-스테이지 프리드라이버(330)의 출력(337)이 AC 접지일 수 있기에, P형 트랜지스터(346)는 공통 게이트 증폭기와 유사한 방법으로 기능할 수 있다. PGT 유닛(350)은 Vout(360)을 부하(370)에 제공할 수 있다. 각종 실시예들에서, 저항기들(343 및 344)은, PGT(350)가 DC 전류를 부하(370)에 운영 및 전달할 수 있도록, 바이어스 전압을 설정하도록 선택될 수 있다.
각종 실시예들에서, 예비 상태 동작들 중에, PGT 유닛(350)은 P형 트랜지스터(346)의, N-스테이지 프리드라이버 유닛의 출력(337) + 임계 전압, Vth와 대략 동일한 Vout(360)을 생성할 수 있다. 상술된 바와 같이, N-스테이지 프리드라이버 유닛(330)은 N형 트랜지스터(335)의 Vth 만큼 Vset(332)을 시프트 다운할 수 있으며, PGT 유닛(340)에 연결된 P-스테이지 드라이버 유닛은 P형 트랜지스터(346)의 Vth 만큼 N-스테이지 프리드라이버 유닛의 출력(337)을 시프트 업할 수 있다. 따라서, N형 트랜지스터(335)의 Vth가 P형 트랜지스터(346)의 Vth와 대략 동일하게 선택되는 한, PGT 유닛(350)은 Vset(332)과 대략 동일해서, 이어서 Vref(101)와 대략 동일한 Vout(360)을 생성할 수 있다. 각종 실시예들에서, N형 트랜지스터(335) 및 P형 트랜지스터(346)의 Vth가 일치하는 것은, HS-LDO 회로(100)의 전체 동작 범위를 유지하는 것을 도울 수 있다.
각종 실시예들에서, N형 및 P형 트랜지스터들의 임계 전압은 대략 350mV일 수 있다. 각종 실시예들에서, Vout(360)은 350mV 내지 970mV의 범위에서, 또는 VID 신호 등의 전압 제어 신호에 의해 표시된 임의의 전압으로 동작할 수 있다.
각종 실시예들에서, P-스테이지 드라이버 유닛과 연관된 PGT 유닛(350)은 HSL(120)을 형성할 수 있다. PGT 유닛(350)에 대한 부하(370)가 짧은 시간 프레임 내에서, 예를 들어, 1ns 내에서, 급격히 급등할 때, 이는 Vout(360)으로의 갑작스런 전압 강하를 야기할 수 있다. 이러한 갑작스런 전압 변경은 AC 전압 저하(AC voltage droop)라고 할 수 있다. P형 트랜지스터(346)는 이 저하를 검출할 수 있으며, 저항기들(343 및 344)의 전류가 증가하게 야기할 수 있어서, PGT 유닛(350)의 게이트 및 소스 단자들에 걸친 전압을 증가시켜서, 차례로 전압 저하를 보상하기 위해 더 높은 전류를 출력할 수 있다. 유사하게, PGT 유닛(350)에 대한 부하(370)가 짧은 시간 프레임 내에 급격히 감소할 때, 이는 Vout(360)에서의 급등을 야기할 수 있다. P형 트랜지스터(346)는 이 저하를 검출할 수 있으며, 저항기들(343 및 344)의 전류가 감소하게 야기할 수 있어서, PGT 유닛(350)의 게이트와 소스 단자들 사이의 전압을 감소시켜서, 차례로 전압 저하를 보상하기 위해 출력 전류를 더 낮출 수 있다. 각종 실시예들에서, LSL(110)로부터 HSL(120)을 분리하는 것은 HS-LDO 회로(100)의 안정성을 향상시킬 수 있다.
도 3이 PGT 유닛에 연결된 단일 N-스테이지 프리드라이버 유닛 및 단일 P-스테이지 드라이버 유닛만을 오직 도시하더라도, 각종 실시예들에서, 단일 N-스테이지 프리드라이버 유닛(330)은 수백 개의 P-스테이지 드라이버 유닛들에 연결될 수 있다. 유사하게, 단일 P-스테이지 드라이버 유닛은 수백 개의 PGT 유닛들(350)에 연결될 수 있다. 각각의 PGT 유닛(350)은 자신의 P형 트랜지스터(346)에 연결될 수 있다. 그러나, 동일한 P-스테이지 드라이버 유닛에 연결된 PGT 유닛들(350)은 바이어싱 저항기들(343 및 344)을 공유할 수 있다. 개별적인 바이어싱 회로가 각각의 PGT 유닛(350)에 대해 필요하지 않기에, 이는 HS-LDO 회로(100)의 복잡성 및 공간 요구 사항들을 감소시킬 수 있다.
각종 실시예들에서, 전류원(331) 및 전류 싱크(341)는 저항기들(333, 334, 343 및 344), 및 HSL(120)의 희망 대역폭에 기초하여 선택될 수 있다. 저항기들(333 및 334) 및 저항기들(343 및 344)은 동일할 수도 동일하지 않을 수도 있다. 각종 실시예들에서, N형 트랜지스터들(335 및 336)은 구조적으로 동일할 수도 동일하지 않을 수도 있다. 각종 실시예들에서, N형 트랜지스터들(335 및 336)은 P형 트랜지스터(346)와 동일한 물리적 크기를 가질 수도 갖지 않을 수도 있다.
도 1을 다시 참조하면, 각종 실시예들에서, N-스테이지 레플리카(103)는 모든 N-스테이지 프리드라이버 유닛들(330)의 레플리카일 수 있으며, P-스테이지 레플리카(104)는, PGT 유닛들(350) 및 부하(370) 없는, 모든 P-스테이지 드라이버 유닛들의 레플리카일 수 있다. LSL(110)의 레플리카들(103 및 104)은 연산 증폭기(105)로의 피드백 루프의 정확성을 더 향상시킬 수 있다. 각종 실시예들에서, 부하(370)가 전압 레벨들의 정확한 전달을 요구하지 않을 때, LSL(110)은 N-스테이지 프리드라이버 유닛 및 P-스테이지 드라이버 유닛을 통과하지 않고 부하(370)에 또한 연결될 수 있다.
도 4는 각종 실시예들에 따른 HS-LDO 회로의 일례의 동작의 일부분을 도시한 흐름도이다. 각종 실시예들에서, 도시된 바와 같이, HS-LDO 회로(100)는 블록(410)에서 제어 신호를 대기할 수 있다. 제어 신호는 프로세서로부터의 VID 신호일 수도 있고 아닐 수도 있다. HS-LDO 회로(100)는 블록(420)에서 제어 신호를 수신할 수 있다. 제어 신호는, 블록들(430 및 440)에 도시된 바와 같이, HS-LDO 회로(100)와 연관된 PGT 유닛들(150)이 완전한 온 모드 또는 완전한 오프 모드로 동작해야만 함을 HS-LDO 회로(100)에게 나타낼 수 있다. 두 동작 모드들에서, 도시되지 않은 추가 선택 로직이, PGT 유닛들(150)과 연관된 부하(170)에 대한 온/오프 스위치들로서 기능하는, 스위칭 모드들에서 PGT 유닛들(150)이 동작될 수 있도록 HS-LDO 회로(100)를 디스에이블할 수 있다. 대안으로, 제어 신호는, 블록(450)에 도시된 바와 같이 HS-LDO 회로(100)와 연관된 PGT 유닛들(150)이 가변 전압 모드로 동작해야만 함을 HS-LDO 회로(100)에게 나타낼 수 있다. 이 모드에서, 추가 선택 로직은 HS-LDO 회로(100)를 인에이블함으로써, PGT 유닛들(150)이 제어 신호에 의해 지정된 전압을 출력하게 야기할 수 있다. 각종 실시예들에서, 제어 신호가 처리되었으면, HS-LDO 회로(100)는 블록(410)에서 계속해서 다음 제어 신호를 대기할 수 있다.
각종 실시예들에서, 선택 로직은 블록들(430, 440 및 450)에서 데이지 체인 방식으로 순차적으로 파워 도메인 내에서 모든 PGT 유닛들(150)을 턴 온/오프할 수 있다. 이는 턴 온/오프됨에 따라 부하(170)에 의해 요구된 전류의 경사를 부드럽게 할 수 있으며, 파워 도메인 내의 수천 개의 PGT 유닛들(150)이 동시에 턴 온/오프될 때 공급 전압의 글리치를 방지할 수 있다.
도 5는 각종 실시예들에 따른 프로세서의 파워 도메인으로 HS-LDO 회로를 통합하는 2가지 방법들을 도시한 블록도이다. 집중 파워 게이트 방법에서, 도 5(a)에 도시된 바와 같이, PGT 유닛들은 파워 도메인(510)의 PGT 상부 층(511) 및 PGT 하부 층(513)에 위치한 범프 피치 내에 위치할 수 있다. 표준 파워 게이트 유닛들은 통상 범프 피치 보다 훨씬 더 작을 수 있다. 따라서, HS-LDO 회로 컴포넌트들은 범프 피치의 자유 영역을 사용해서 범프 피치에 추가될 수 있다.
분산된 파워 게이트 방법에서, 도 5(b)에 도시된 바와 같이, 다수의 PGT 유닛들(521)은 파워 도메인(520)을 통해 분산될 수 있다. EDA 판매 회사들에 의해 제공된 바와 같은 표준 PGT 유닛들은 낮은 충전율을 가질 수 있어서, PGT 유닛들(521)에 HS-LDO 회로 컴포넌트들의 각종 컴포넌트들, 예를 들어, 상술된 바와 같이 PGT 유닛들(521)을 인에이블/디스에이블하는데 사용되는 선택 로직을 삽입할 수 있다. 또한, HS-LDO 회로의 LSL(110) 및 다른 컴포넌트들을 포함하는 프론트-엔드(522)가 파워 도메인(520)에 또한 추가되어 모든 PGT 유닛들(521)에 의해 공유되될 수 있다. 각종 실시예들에서, HS-LDO 회로를 PGT 유닛들에 추가하는 프로세스는 APR 프로세스에 의해 도움을 받을 수 있다. 각종 실시예들에서, 일괄 방법(lump sum method) 또는 분산 방법으로 HS-LDO 회로를 구현하는데 필요한 여분의 공간은 무시될 수 있다. 각종 실시예들에서, HS-LDO 회로는 3% 보다 적게 칩 면적을 증가시킬 수 있다.
도 6은 본 발명의 각종 실시예들을 실행하는데 사용되기에 적합한 일례의 컴퓨터 시스템을 도시한다. 도시된 바와 같이, 컴퓨팅 시스템(600)은 다수의 프로세서들 또는 프로세서 코어들(602), 및 시스템 메모리(604)를 포함할 수 있다. 본 애플리케이션을 위해, 문맥이 명백히 달리 요구하지 않는 한, 청구항을 포함해서, 용어들 "프로세서" 및 "프로세서 코어들"은 동의어로 생각될 수 있다. 프로세서들(602)(또는 컴퓨팅 시스템(600)의 다른 소자들)은, 상술된 바와 같이, 하나의 또는 그 이상의 파워 도메인들, 하나의 또는 그 이상의 HS-LDO 회로들 및 하나의 또는 그 이상의 PGT 유닛들을 포함할 수 있다.
또한, 컴퓨팅 시스템(600)은 대용량 기억 장치들(606)(예를 들어, 디스켓, 하드 드라이브, 콤팩트 디스크 판독 전용 메모리(CDROM) 등), 입력/출력 장치들(608)(예를 들어, 키보드, 커서 제어 등) 및 통신 인터페이스들(610)(예를 들어, 네트워크 인터페이스 카드들, 모뎀들 등)을 포함할 수 있다. 소자들은, 하나의 또는 그 이상의 버스들을 나타내는, 시스템 버스(612)를 통해 서로 연결될 수 있다. 다수의 버스들의 경우에, 버스들은 하나의 또는 그 이상의 버스 브릿지들(도시되지 않음)에 의해 브릿지된다.
이러한 소자들 각각은 본 기술 분야에 공지된 종래의 기능들을 실행할 수 있다. 특히, 시스템 메모리(604) 및 대용량 기억 장치(606)는, 본 명세서에서 총체적으로 (622)로 표기된, 하나의 또는 그 이상의 운영 체제들, 드라이버들, 애플리케이션들 등을 구현하는 프로그래밍 명령들의 작업 복사본 및 영구적인 복사본을 저장하는데 사용될 수 있다.
프로그래밍 명령들의 영구적인 복사본은, 예를 들어, 콤팩트 디스크(CD) 등의 분산 매체(도시되지 않음)를 통해, 또는 (분산 서버(도시되지 않음)로부터의) 통신 인터페이스(610)를 통해, 팩토리 또는 필드의 영구적인 기억 장치(606)에 배치될 수 있다. 즉, 에이전트 프로그램의 구현을 가진 하나의 또는 그 이상의 분산 매체는 에이전트를 분배하고 각종 컴퓨팅 디바이스들을 프로그래밍하는데 사용될 수 있다.
이러한 소자들(602-612)의 나머지 구성은 공지된 것으로, 더 기술되지 않을 것이다.
특정 실시예들이 본 명세서에 도시 및 기술되었지만, 본 발명의 실시예들의 범위로부터 벗어나지 않은 채로, 매우 다양한 대안 및/또는 동등한 구현들이 도시 및 기술된 특정 실시예들에 대해 대체될 수 있음을 당업자는 알 것이다. 본 출원은 본 명세서에 기술된 실시예들의 임의의 적용들 또는 변화들을 망라하도록 의도된 것이다. 따라서, 본 발명의 실시예들은 청구항들 및 그 동등물들에 의해서만 제한되는 것으로 명백히 의도된다.

Claims (35)

  1. 복수의 파워 게이트 유닛 - 상기 복수의 파워 게이트 유닛 각각은 완전한 온 출력 모드(a fully-on output mode) 및 완전한 오프 출력 모드(a fully-off output mode)를 가짐 - ; 및
    상기 완전한 온 및 완전한 오프 출력 모드들에 더하여, 상기 복수의 파워 게이트 유닛이 가변 전압 출력 모드를 갖는 것을 가능하게 하도록 상기 복수의 파워 게이트 유닛과 협력하도록 상기 복수의 파워 게이트 유닛에 연결된 전압 조절 회로
    를 포함하고,
    상기 가변 전압 출력 모드를 가능하게 하기 위해, 상기 전압 조절 회로는 복수의 드라이버 유닛을 포함하고, 각각의 드라이버 유닛은 상기 복수의 파워 게이트 유닛 중 하나의 또는 그 이상의 파워 게이트 유닛에 연결된 부하의 부하 변동에 응답하여 상기 복수의 파워 게이트 유닛 중 하나의 또는 그 이상의 파워 게이트 유닛의 하나의 또는 그 이상의 각각의 출력 전류가 변화하는 것을 가능하게 하도록 구성되는 장치.
  2. 제1항에 있어서,
    상기 전압 조절 회로는,
    기준 전압을 수신하도록 구성된 제1 입력 단자, 피드백 루프를 형성하도록 연산 증폭기의 출력 단자와 연결된 제2 입력 단자를 가진 연산 증폭기(op-amp); 및
    상기 연산 증폭기의 상기 출력 단자에 각각 연결된 복수의 프리드라이버 유닛을 포함하고,
    상기 복수의 프리드라이버 유닛 각각은 상기 복수의 드라이버 유닛에 또한 연결되며,
    상기 복수의 드라이버 유닛 및 상기 복수의 프리드라이버 유닛은 협력하여 상기 복수의 파워 게이트 유닛 중 하나의 또는 그 이상의 파워 게이트 유닛으로 하여금 상기 기준 전압에 적어도 부분적으로 기초하여 출력 전압을 생성하게 하는 장치.
  3. 제2항에 있어서,
    상기 연산 증폭기는 연산 트랜스컨덕턴스 증폭기를 포함하는 장치.
  4. 제2항에 있어서,
    상기 연산 증폭기는 전압 식별(VID) 신호에 기초하여 상기 기준 전압을 생성하도록 구성된 기준 전압 생성기로부터 상기 기준 전압을 수신하도록 구성되는 장치.
  5. 제2항에 있어서,
    상기 복수의 드라이버 유닛 및 상기 복수의 프리드라이버 유닛은 협력하여 상기 복수의 파워 게이트 유닛 중 하나의 또는 그 이상의 파워 게이트 유닛으로 하여금 상기 기준 전압과 동일한 출력 전압을 생성하게 하도록 구성되는 장치.
  6. 제2항에 있어서,
    상기 피드백 루프는 프리드라이버 유닛 및 드라이버 유닛을 더 포함하는 장치.
  7. 제2항에 있어서,
    상기 복수의 프리드라이버 유닛 각각은 N형 트랜지스터를 포함하고, 상기 복수의 드라이버 유닛 각각은 P형 트랜지스터를 포함하는 장치.
  8. 제1항에 있어서,
    제어 신호에 기초하여 상기 전압 조절 회로를 선택적으로 인에이블 또는 디스에이블하기 위해 상기 복수의 파워 게이트 유닛에 연결된 선택 로직을 더 포함하는 장치.
  9. 제2항에 있어서,
    상기 복수의 프리드라이버 유닛 각각은 적어도 10개의 드라이버 유닛에 연결되고, 상기 복수의 드라이버 유닛 각각은 적어도 10개의 파워 게이트 유닛에 연결되는 장치.
  10. 제2항에 있어서,
    상기 복수의 프리드라이버 유닛 각각 및 상기 복수의 드라이버 유닛 각각은 하나의 또는 그 이상의 바이어싱 저항기를 더 포함하는 장치.
  11. 제2항에 있어서,
    상기 복수의 프리드라이버 유닛과 상기 복수의 드라이버 유닛 사이에 연결된 하나의 또는 그 이상의 필터를 더 포함하는 장치.
  12. 기준 전압을 생성하기 위한 기준 전압 생성기;
    복수의 파워 게이트 유닛 - 상기 복수의 파워 게이트 유닛 각각은 완전한 온 출력 모드 및 완전한 오프 출력 모드를 가짐 - ; 및
    상기 완전한 온 및 완전한 오프 출력 모드들에 더하여, 상기 복수의 파워 게이트 유닛이 가변 출력 모드를 갖는 것을 가능하게 하도록 상기 복수의 파워 게이트 유닛과 협력하도록 상기 복수의 파워 게이트 유닛에 연결된 전압 조절 회로
    를 포함하고,
    상기 가변 전압 출력 모드를 가능하게 하기 위해, 상기 전압 조절 회로는 복수의 드라이버 유닛을 포함하고, 각각의 드라이버 유닛은 상기 복수의 파워 게이트 유닛 중 하나의 또는 그 이상의 파워 게이트 유닛에 연결된 부하의 부하 변동에 응답하여 상기 복수의 파워 게이트 유닛 중 하나의 또는 그 이상의 파워 게이트 유닛의 하나의 또는 그 이상의 각각의 출력 전류가 변화하는 것을 가능하게 하도록 구성되는 시스템.
  13. 제12항에 있어서,
    상기 전압 조절 회로는,
    상기 기준 전압을 수신하도록 구성된 제1 입력 단자, 피드백 루프를 형성하도록 연산 트랜스컨덕턴스 증폭기의 출력 단자와 연결된 제2 입력 단자를 가진 연산 트랜스컨덕턴스 증폭기(OTA); 및
    상기 OTA의 상기 출력 단자에 각각 연결된 복수의 프리드라이버 유닛을 더 포함하고,
    상기 복수의 프리드라이버 유닛 각각은 상기 복수의 드라이버 유닛에 또한 연결되며,
    상기 복수의 드라이버 유닛 및 상기 복수의 프리드라이버 유닛은 협력하여 상기 복수의 파워 게이트 유닛 중 하나의 또는 그 이상의 파워 게이트 유닛으로 하여금 상기 기준 전압에 적어도 부분적으로 기초하여 출력 전압을 생성하게 하는 시스템.
  14. 제12항에 있어서,
    제어 신호에 기초하여 상기 완전한 온 출력 모드, 상기 완전한 오프 출력 모드, 또는 상기 가변 전압 출력 모드 하에서 동작하도록 상기 복수의 파워 게이트 유닛을 제어하기 위해 상기 복수의 파워 게이트 유닛에 연결된 선택 로직을 더 포함하는 시스템.
  15. 제12항에 있어서,
    상기 기준 전압 생성기는 밴드갭 전압 기준 생성기를 포함하는 시스템.
  16. 제13항에 있어서,
    상기 복수의 프리드라이버 유닛 각각은 N형 트랜지스터를 포함하고, 상기 복수의 드라이버 유닛 각각은 P형 트랜지스터를 포함하는 시스템.
  17. 복수의 클록 정보를 생성하도록 구성된 복수의 위상 동기 루프(PLL) 회로; 및
    상기 복수의 PLL 회로 각각에 연결된 복수의 파워 도메인 유닛 - 상기 복수의 파워 도메인 유닛 각각은 상기 복수의 클록 정보 각각에 기초하여 동작하도록 구성됨 - 을 포함하고,
    상기 복수의 파워 도메인 유닛 각각은,
    상기 복수의 파워 도메인 유닛 각각에 전력을 제공하거나 또는 차단하도록 구성된 복수의 파워 게이트 유닛; 및
    완전한 온 출력 모드 및 완전한 오프 출력 모드에 더하여, 상기 복수의 파워 게이트 유닛이 가변 전압 출력 모드를 갖는 것을 가능하게 하도록 상기 복수의 파워 게이트 유닛과 협력하도록 상기 복수의 파워 게이트 유닛에 연결된 전압 조절 회로
    를 더 포함하고,
    상기 가변 전압 출력 모드를 가능하게 하기 위해, 상기 전압 조절 회로는 복수의 드라이버 유닛을 포함하고, 각각의 드라이버 유닛은 상기 복수의 파워 게이트 유닛 중 하나의 또는 그 이상의 파워 게이트 유닛에 연결된 부하의 부하 변동에 응답하여 상기 복수의 파워 게이트 유닛 중 하나의 또는 그 이상의 파워 게이트 유닛의 하나의 또는 그 이상의 각각의 출력 전류가 변화하는 것을 가능하게 하도록 구성되는 프로세서.
  18. 제17항에 있어서,
    상기 복수의 파워 도메인 유닛 각각의 상기 전압 조절 회로는
    기준 전압을 수신하도록 구성된 제1 입력 단자, 피드백 루프를 형성하도록 연산 트랜스컨덕턴스 증폭기의 출력 단자와 연결된 제2 입력 단자를 가진 연산 트랜스컨덕턴스 증폭기; 및
    상기 출력 단자에 각각 연결된 복수의 프리드라이버 유닛을 더 포함하고,
    상기 복수의 프리드라이버 유닛 각각은 상기 복수의 드라이버 유닛에 또한 연결되며,
    상기 복수의 드라이버 유닛 각각은 상기 복수의 파워 게이트 유닛 중 하나의 또는 그 이상의 파워 게이트 유닛에 또한 연결되는 프로세서.
  19. 제17항에 있어서,
    상기 복수의 파워 도메인 유닛 각각은 제어 신호에 기초하여 상기 완전한 온 출력 모드, 상기 완전한 오프 출력 모드, 또는 상기 가변 전압 출력 모드 하에서 동작하도록 상기 복수의 파워 게이트 유닛을 제어하기 위해 상기 복수의 파워 게이트 유닛에 연결된 선택 로직을 더 포함하는 프로세서.
  20. 제18항에 있어서,
    상기 피드백 루프는 프리드라이버 유닛 및 드라이버 유닛을 더 포함하는 프로세서.
  21. LDO(low dropout) 전압 조절기 회로에 의해 각각 공급될 다수의 파워 도메인을 갖는 프로세서 칩
    을 포함하고,
    각각의 LDO 전압 조절기 회로는,
    (i) 스위칭-온(switched-on) 모드, 스위칭 오프(switched-off) 모드, 및 가변 전압 출력 모드를 포함하는 상이한 공급 모드들을 제공하는 적어도 하나의 파워 게이트 트랜지스터; 및
    (ii) 상기 가변 전압 모드 중에 인에이블되고, 상기 스위칭-온 모드 및 상기 스위칭-오프 모드 중에 디스에이블되는 전압 조절 제어 회로
    를 포함하는 장치.
  22. 제21항에 있어서,
    상기 전압 조절 제어 회로는 상기 가변 전압 모드 중에 상기 적어도 하나의 파워 게이트 트랜지스터로부터의 출력 전압을 조절하는 적어도 하나의 아날로그 제어 루프를 포함하고, 상기 아날로그 제어 루프는 상기 스위칭-온 모드 및 상기 스위칭-오프 모드 중에 디스에이블되는 장치.
  23. 제21항에 있어서,
    상기 스위칭-온 모드 및 상기 스위칭-오프 모드에 대해 상기 전압 조절 제어 회로를 디스에이블하기 위한, 각각의 LDO 전압 조절기 회로에 대한 선택 로직을 더 포함하는 장치.
  24. 제21항 내지 제23항 중 어느 한 항에 있어서,
    각각의 LDO 전압 조절기 회로에 대한 상기 전압 조절 제어 회로는,
    (i) 기준 전압을 수신하도록 구성된 제1 입력 단자, 피드백 루프를 형성하도록 연산 증폭기의 출력 단자와 연결된 제2 입력 단자를 가진 연산 증폭기(op-amp);
    (ii) 상기 연산 증폭기의 상기 출력 단자에 연결된 프리드라이버 유닛; 및
    (iii) 드라이버 유닛
    을 더 포함하고, 상기 프리드라이버 유닛은 상기 드라이버 유닛에 연결되고, 상기 드라이버 유닛은 상기 적어도 하나의 파워 게이트 트랜지스터에 연결되어 그것으로 하여금 상기 가변 전압 모드 중에 상기 기준 전압에 기초하여 출력 전압을 생성하게 하는 장치.
  25. 제24항에 있어서,
    상기 연산 증폭기는 연산 트랜스컨덕턴스 증폭기를 포함하는 장치.
  26. 제24항에 있어서,
    상기 연산 증폭기는, 전압 식별(VID) 신호에 기초하여 상기 기준 전압을 생성하도록 구성된 밴드갭 기준 전압 생성기로부터 상기 기준 전압을 수신하도록 구성되는 장치.
  27. 제24항에 있어서,
    상기 프리드라이버 유닛은 N형 트랜지스터를 포함하고, 상기 드라이버 유닛은 P형 트랜지스터를 포함하는 장치.
  28. 제24항에 있어서,
    상기 프리드라이버 유닛 및 상기 드라이버 유닛은 하나의 또는 그 이상의 바이어싱 저항기를 더 포함하는 장치.
  29. 제24항에 있어서,
    상기 프리드라이버 유닛과 상기 드라이버 유닛 사이에 연결된 필터를 더 포함하는 장치.
  30. 제24항에 있어서,
    상기 피드백 루프는 제1 피드백 루프이고, 상기 드라이버 유닛 및 상기 적어도 하나의 파워 게이트 트랜지스터에 의해 형성된 제2 피드백 루프로부터 분리되는 장치.
  31. 컴퓨팅 시스템으로서,
    프로세서 칩;
    상기 프로세서 칩에 전력을 공급하는 외부 전원; 및
    상기 프로세서 칩에 연결되어 사용자에게 상기 컴퓨팅 시스템에 대한 액세스를 제공하는 I/O 디바이스들
    을 포함하고,
    상기 프로세서 칩은 별개의 파워 도메인들을 갖는 둘 또는 그 이상의 로직 블록들을 갖고, 각각의 파워 도메인은 각 파워 도메인에 내부 전원을 제공하기 위해 상기 외부 전원에 연결된 공급 입력, 제어 입력 및 공급 출력을 갖는 연관된 적어도 하나의 파워 게이트 유닛으로부터 전력을 공급받고,
    각각의 파워 도메인은 그것과 연관된 적어도 하나의 파워 게이트 유닛의 제어 입력에 연결된 LDO(low dropout) 제어 회로 및 선택 로직을 갖고, 상기 LDO 제어 회로는 가변 전압 출력 모드에서 가변 전압 출력을 제공하도록 상기 적어도 하나의 파워 게이트 유닛을 제어하고, 상기 선택 로직은, 상기 적어도 하나의 파워 게이트 유닛이, (i) 온 모드에 대해 상기 외부 전원을 상기 내부 전원에 연결하도록 스위칭 온되거나, 또는 (ii) 오프 모드에 대해 상기 외부 전원을 상기 내부 전원으로부터 분리하도록 스위칭 오프되는 스위치 모드에 대해 전력을 절약하도록 상기 LDO 제어 회로를 디스에이블하는 컴퓨팅 시스템.
  32. 제31항에 있어서,
    상기 LDO 제어 회로는 저속 루프 회로 및 고속 루프 회로를 포함하는 컴퓨팅 시스템.
  33. 제31항에 있어서,
    상기 적어도 하나의 파워 게이트 유닛은 P형 트랜지스터 디바이스를 포함하는 컴퓨팅 시스템.
  34. 제31항에 있어서,
    상기 선택 로직은 데이지 체인 방식으로 순차적으로 파워 도메인 내에서 파워 게이트 유닛들을 턴 온/오프하는 컴퓨팅 시스템.
  35. 제31항 내지 제34항 중 어느 한 항에 있어서,
    각각의 파워 도메인은 공통 LDO 제어 회로로부터 제어되는 다수의 파워 게이트 유닛을 포함하는 컴퓨팅 시스템.
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