KR20070089439A - 복수의 파워도메인을 포함하는 반도체 집적 회로 - Google Patents

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Abstract

본 발명의 반도체 장치는 제 1 파워 도메인과 제 2 파워 도메인과, 제 1 파워 도메인에 제 1 전압을 공급하고 및 제 2 파워 도메인에 제 2 전압을 공급하는 전원 공급 제어부를 포함한다. 그리고 전원 공급 제어부에 의해서 제어되며, 동작 모드에 따라 제 1 파워 도메인의 공급 전류를 제 2 파워 도메인으로 전달하는 스위치 블럭을 포함한다. 동작 모드는 제 1 전압과 제 2 전압이 서로 동일한 전압 레벨을 갖는 제 1 동작 모드와, 제 1 전압과 제 2 전압이 서로 다른 전압 레벨을 갖는 제 2 동작 모드를 포함한다. 전원 전압 공급 제어부는 제 1 동작 모드 동안 제 1 파워 도메인의 공급 전류가 제 2 파워 도메인으로 전달되도록 스위치 블록을 제어한다.

Description

복수의 파워도메인을 포함하는 반도체 집적 회로{Semiconductor Integrated Cirtuit having plularity of Power Domains}
도 1은 종래기술에 따른 반도체 장치를 나타내는 블럭도;
도 2는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 블럭도;
도 3은 도 2에 도시된 스위치 블럭을 나타내는 회로도; 그리고
도 4는 본 발명의 다른 실시예에 따른 반도체 장치를 나타내는 블럭도이다.
*도면의 주요 부분에 대한 부호의 설명*
110: 전원전압 제어부 130: 메모리
150: 프로세서 170: 주변회로
200, 210: 스위치 블럭
본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로는 반도체 장치에 독립적으로 전압을 공급받는 복수의 파워도메인을 포함하는 반도체 집적 회로에 관한 것이다.
종래의 플래시 메모리 등을 내장한 반도체 집적회로 장치는 일반적으로 5V 정도의 전원 전압이 동작전압으로 이용되었다. 그러나, 반도체 집적 회로의 고집적화 및 소형화(Scaling Down)에 따른 동작전압의 저전압화가 가속화되고 있다. 예를 들어, 메모리 장치에서는 1.0V 정도의 동작전압이 사용되고, CPU 등의 논리 회로 블럭에서는 동작 모드에 따라 약 0.6~1.3V 정도의 동작전압이 이용된다. 이렇게, 동작전압이 낮아짐에 따라, 반도체 집적 회로의 노이즈 마진이 줄어들고, 저항에 의한 전압강하(IR-DROP)에 대한 허용치도 작아진다. 또한, 반도체 집적 회로의 고집적화에 따라 신호라인은 물론 파워 라인도 더 길고 가는 형태로 구성된다. 파워 라인이 길고 가늘어 지면 저항이 증가하여 더욱 IR-DROP이 심해진다. 결과적으로, 전압강하(IR-DROP)에 의해 반도체 집적 회로의 동작 주파수가 낮아지는 문제가 발생한다.
한편, 고성능 반도체 집적 회로를 만들기 위해 설계가 복잡해짐에 따라, 반도체 집적 회로에 보다 많은 게이트가 사용된다. 게이트의 수가 증가하면 전력소모가 증가하므로, 전력소모를 감소시킬 수 있는 기술이 요구된다.
상술한 문제들을 극복하기 위하여, 기능 블럭의 종류에 따라 파워도메인을 분리하고, 동작 모드에 따라 각각의 파워도메인의 전원공급을 온/오프 시키는 기술이 각광을 받고 있다(이하, 멀티 파워도메인 기술이라 함).
도 1은 종래기술에 따른 반도체 집적 회로를 나타내는 블럭도이다. 도 1을 참조하면, 반도체 집적 회로(10)는 내부 동작 전압을 발생하는 레귤레이터(11)와 두 개의 파워도메인들(13, 15)을 포함한다. 파워도메인(13)과 파워도메인(15)은 레귤레이터(11)로부터 독립적으로 전압을 공급받는다. 즉, 파워도메인(13)은 레귤레 이터(11)로부터 제 1 동작전압(V)을 공급받고, 파워도메인(15)은 레귤레이터(11)로부터 제 2 동작전압(V')을 공급받는다. 제 1 동작 전압(V)과 제 2 동작 전압(V')은 같을 수도 있고 다를 수도 있다. 이에 대하여는 미국공개특허 제 6,650,589호에 상세히 기술되어 있다.
그러나 도 1 에 도시된 바와 같이 파워도메인을 분리하면, 반도체 집적 회로를 하나의 파워 도메인으로 구성할 때보다 전압강하(IR-DROP) 측면에서 불리하다. 왜냐하면, 파워도메인별로 동작 전압을 컨트롤하기 위해서는 파워도메인들의 전원 라인을 물리적으로 구분하여야 하기 때문이다. 따라서, 하나의 파워도메인 내에서의 전압강하 문제가 상대적으로 심각해질 수 있다. 결과적으로, 멀티 파워도메인 구조를 채택한 반도체 집적 회로의 최대 동작속도(Maximum Operating Frequency)가 감소될 수 있다.
본 발명의 목적은 멀티 파워도메인 시스템에서 전력소모 및 동작 속도를 개선할 수 있는 반도체 집적 회로를 제공하는 데 있다.
(구성)
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 반도체 집적 회로는 제 1 파워 도메인과; 제 2 파워 도메인과; 상기 제 1 파워 도메인에 제 1 전압을 공급하고 및 상기 제 2 파워 도메인에 제 2 전압을 공급하는 전원 공급 제어부와; 그리고 상기 전원 공급 제어부에 의해서 제어되며, 동작 모드 에 따라 상기 제 1 파워 도메인의 공급 전류를 상기 제 2 파워 도메인으로 전달하는 스위치 블럭을 포함한다.
일 실시예에 있어서, 상기 동작 모드는 상기 제 1 전압과 상기 제 2 전압이 서로 동일한 전압 레벨을 갖는 제 1 동작 모드와, 상기 제 1 전압과 상기 제 2 전압이 서로 다른 전압 레벨을 갖는 제 2 동작 모드를 포함한다.
일 실시예에 있어서, 상기 전원 전압 공급 제어부는 상기 제 1 동작 모드 동안 상기 제 1 파워 도메인의 공급 전류가 상기 제 2 파워 도메인으로 전달되도록 상기 스위치 블록을 제어한다.
일 실시예에 있어서, 상기 전원 공급 제어부는 상기 제 2 동작 모드 동안 상기 제 1 파워 도메인의 공급 전류가 상기 제 2 파워 도메인으로 전달되지 않도록 상기 스위치 블럭을 제어한다.
일 실시예에 있어서, 상기 스위치 블럭은 상기 제 1 파워도메인과 상기 제 2 파워도메인 각각의 전원 라인 사이에 전류통로가 연결되며, 게이트에 상기 제어 신호가 입력되는 복수의 피모스 트랜지스터들을 포함한다.
상술한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 의하면, 반도체 집적 회로는 제 1 파워 도메인 및 제 2 파워 도메인과; 상기 제 1 파워 도메인에 제 1 전압을 공급하고 및 상기 제 2 파워 도메인에 제 2 전압을 공급하는 전원전압 제어부와; 그리고 상기 전원전압 제어부로부터의 제어 신호에 응답하여 상기 제 1 파워 도메인과 상기 제 2 파워 도메인 각각의 전원 라인들을 연결하는 스위치 블럭을 포함한다. 여기서, 상기 전원전압 제어부는 상기 제 1 전압과 상기 제 2 전압이 동일한 경우에 상기 제어 신호를 활성화한다.
일 실시예에 있어서, 상기 제 2 파워 도메인은 상기 제 1 파워 도메인보다 상기 전원 라인의 전류소모가 많다.
일 실시예에 있어서, 상기 제 2 파워 도메인은 프로세서 코어이고, 상기 제 1 파워 도메인은 메모리 장치이다.
일 실시예에 있어서, 상기 스위치 블럭은 상기 제 1 파워도메인과 상기 제 2 파워도메인 각각의 전원 라인들 사이에 전류통로가 연결되며, 게이트에 상기 제어 신호가 입력되는 복수의 피모스 트랜지스터들을 포함한다.
상기 목적을 달성하기 위한 본 발명의 특징에 의하면, 반도체 집적 회로는 제 1 파워 도메인 및 제 2 파워 도메인 그리고 제 3 파워 도메인과; 상기 제 1 파워 도메인 및 상기 제 2 파워 도메인 그리고 제 3 파워 도메인에 각각 제 1 전압 및 제 2 전압 그리고 제 3 전압을 공급하는 전원 공급 제어부와; 그리고 상기 전원 공급 제어부에 의해서 제어되며, 동작 모드에 따라 상기 제 1 파워 도메인 및 제 3 파워 도메인의 공급 전류를 상기 제 2 파워 도메인으로 전달하는 스위치 블록을 포함한다.
일 실시예에 있어서, 상기 동작 모드는 상기 제 1 전압과 상기 제 2 전압 그리고 상기 제 3 전압이 서로 동일한 전압 레벨을 갖는 제 1 동작 모드와, 상기 제 1 전압과 상기 제 2 전압 그리고 상기 제 3 전압이 서로 다른 전압 레벨을 갖는 제 2 동작 모드를 포함한다.
일 실시예에 있어서, 상기 전원 공급 제어부는 상기 제 1 동작 모드 동안 상 기 제 1 파워 도메인 및 제 3 파워 도메인의 공급 전류가 상기 제 2 파워 도메인으로 전달되도록 상기 스위치 블록을 제어한다.
일 실시예에 있어서, 상기 전원 공급 제어부는 상기 제 2 동작 모드 동안 상기 제 1 파워 도메인 및 제 3 파워 도메인의 공급 전류가 상기 제 2 파워 도메인으로 전달되지 않도록 상기 스위치 블록을 제어한다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해 과장될 수 있으며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 2는 본 발명의 일 실시예에 따른 반도체 집적 회로를 나타내는 블럭도이다. 도 2를 참조하면, 반도체 집적 회로(100)는 예를 들면 집적회로 칩으로서, 전원전압 제어부(110)와, 메모리(130)와, 프로세서(150), 그리고 스위치 블럭(200)을 포함한다. 메모리(130)와 프로세서(150)는 물리적으로 구분된 별개의 파워도메인을 구성한다. 즉, 반도체 집적 회로(100)는 각각 별개의 물리적인 전원 공급라인을 갖는 두 개의 파워도메인을 포함한다. 도 2에 도시된 바와 달리, 전원전압 제어부(110)는 반도체 집적 회로(100)인 집적회로 칩의 외부에 설치될 수도 있다. 이 경우에, 집적회로 칩(100)에는 전원전압 제어부(110)로부터 동작전압(V1, V2)을 각각 공급받는 핀들이 설치된다.
전원전압 제어부(110)는 외부로부터 전원전압(Vcc)을 공급받아 메모리(130)와 프로세서(150)로 각각 내부전원전압 또는 동작전압(V1, V2)을 공급한다. 메모리(130)에 공급되는 동작전압(V1)과 프로세서(150)에 공급되는 동작전압(V2)은 동작 모드에 따라서 서로 같을 수도 있고 다를 수도 있다. 예를 들어, 파워 세이브 모드에서 프로세서(150)에 공급되는 동작전압(V2)은 약 0.7 V 이하이고, 메모리(130)에 공급되는 동작전압(V1)은 약 1.0 내지 1.3V 일 수 있다. 또한, 노말 동작 모드에서 프로세서(150)에 공급되는 동작전압(V2)과 메모리(130)에 공급되는 동작전압(V1)은 동일하게 예를 들면 약 1.0V일 수 있다. 파워 다운(Sleep) 모드에서는, 프로세서(150)에 공급되는 동작전압(V1)은 오프되고, 메모리(130)에 공급되는 동작전압(V2)은 예를 들면 약 1.0V로 유지한다. 이는, 반도체 집적 회로(10)의 웨이크 업 타임(Wake-Up time)을 최소로 하되, 전력소모를 감소시키기 위한 것이다. 이와 같이, 메모리(130)와 프로세서(150)를 별개의 파워 도메인으로 구성하는 것은 각각 메모리의 특성상 동작전압을 일정하게 유지하여 동작의 안정성을 높임과 동시에, 프로세서의 동작전압을 변화시켜 전력 소모를 줄이기 위한 것이다.
예를 들어 메모리(130)와 프로세서(150)가 하나의 전원 라인을 통해 동작전압을 공급받는 하나의 파워도메인으로 구성된다면, 메모리(130)에 의해 동작전압의 한계치가 정해진다. 즉, 메모리(130)는 일정 전압(예를 들면, 약 1.0) 이하에서는 제대로 동작하지 못하므로, 동작전압(V1, V2)을 일정 전압 이하로 낮출 수 없다. 그러나, 일반적으로 프로세서(150) 내부의 로직 회로(도시되지 않음)들은 상대적으 로 낮은 전압(약 0.7V)에서도 잘 동작한다. 따라서, 반도체 집적 회로(100)가 최대 동작 주파수로 동작할 필요가 없는 파워세이브 모드에서, 프로세서(150)로 공급되는 동작전압(V2)을 일정전압(약 1.0V) 이하로 낮추더라도 무리가 없다. 그러나, 상술한 바와 같이 하나의 파워도메인으로 구성된 반도체 집적 회로에서는 프로세서(150)의 동작전압(V2)만을 조절할 수 없으므로, 상대적으로 낮은 전압(0.7V)에서 동작가능한 프로세서(150)에도 높은 동작전압(약 1.0V)이 공급된다. 따라서, 메모리(130)와 프로세서(150)를 각각 물리적으로 구분된 별개의 파워도메인으로 구성하고, 동작모드에 따라 각각의 동작전압을 달리하여 공급할 수 있다.
다시 설명하면, 최고 동작 주파수의 동작을 요하는 노말 동작 모드에서, 전원 전압 제어부(110)는 외부 전원전압(Vcc)을 레귤레이팅하여 메모리(130)와 프로세서(150)에 동일하게 약 1.0V 내지 1.3V의 동작전압(V1=V2)을 공급한다. 그리고 최고 동작 주파수로 동작할 필요가 없는 파워 세이브 모드에서, 전원 전압 제어부(110)는 메모리(130)에 공급되는 동작전압(V1)은 약 1.0V로 유지하고, 프로세서(150)에 공급되는 동작전압(V2)을 약 0.7V로 낮춘다. 따라서, 반도체 집적 회로(100)를 복수의 파워도메인으로 구성하는 경우에 하나의 파워도메인으로 구성하는 경우보다 전력소모를 줄일 수 있다.
그러나 노말동작모드에서 전원전압 제어부(110)가 메모리(130)와 프로세서(150)에 동일한 동작전압(V1 = V2 = 약 1.0V)을 공급하는 경우에, 프로세서(150) 측의 전압강하(IR-DROP)가 문제가 된다. 일반적으로 메모리(130) 측에 비해 프로세서(150) 측에서 소모되는 전류가 많기 때문이다. 따라서, 전원전압 제어부(110)가 메모리(130)와 프로세서(150)에 동일한 동작전압(1.0V)을 공급하는 경우에, 프로세서(150) 측의 전압강하(IR-DROP)의 문제가 더 심각해진다. 따라서, 본 발명에서는 이와 같은 문제를 해결할 수 있는 실시예를 제공한다.
본 발명에 따른 반도체 집적 회로(100)는 스위치블럭(200)을 더 포함한다. 스위치블럭(200)은 전원전압 제어부(110)로부터 제어되며, 메모리(130)와 프로세서(150)를 연결한다. 도 3에 도시된 바와 같이, 스위치 블럭(200)은 전원전압 제어부(110)로부터의 제어 신호(En)에 의해 턴-온되어, 메모리(130)와 프로세서(150) 사이에 전류통로를 형성하는 복수의 피모스 트랜지스터들(PM1~PMm)을 포함한다.
스위치블럭(200)은 각각 별개의 파워도메인을 형성하는 메모리(130)와 프로세서(150)를 전기적으로 연결한다. 즉, 피모스 트랜지스터들(PM1~PMm)은 메모리(130)의 전원 라인과 프로세서(150)의 전원 라인을 전기적으로 연결한다. 따라서, 피모스 트랜지스터들(PM1~PMm)을 통해 메모리(130)로의 공급 전류(I)가 프로세서(150)로 전달된다. 여기서, 전원 라인은 일반적으로 그물망 구조의 파워 메쉬(Power Mesh, PWR1, PWR2) 형태로 구성된다. 이하, 도 2 및 도 3을 참조하여 스위치블럭(200)을 포함하는 반도체 집적 회로(100)의 동작을 설명하면 다음과 같다.
리셋 또는 파워-업 시에 또는 파워세이브 모드에서 노말동작모드로 복귀하는 경우에, 전원전압제어부(110)는 외부전원전압(Vcc)을 레귤레이팅하여 메모리(130)와 프로세서(150)에 각각 동일한 동작전압(V1= V2= 약 1.0V)을 공급한다. 예를 들어 외부 리셋등에 의해 파워 세이브 모드에서 노말동작모드로 복귀하는 경우에, 동작전압제어부(110)는 프로세서(150)로 공급되던 약 0.7V의 동작전압(V2)을 메모리 (130)의 동작전압(V1)와 동일하게 약 1.0V로 승압한다. 이와 동시에, 전원전압 제어부(110)는 스위치블럭(200)을 온(On) 시키기 위한 제어 신호(En)를 발생한다. 피모스 트랜지스터들(PM1~PMm)은 제어 신호(En)에 따라 턴-온되어, 메모리(130)와 프로세서(150)의 파워 메쉬(PWR1, PWR2)를 연결하는 전류통로를 형성한다.
상술한 바와 같이, 일반적으로 노말동작모드에서 프로세서(150) 측의 소모 전류가 메모리(130) 측에서 소모되는 전류의 양에 비해 많기 때문에, 프로세서(150) 측의 IR-DROP이 메모리 측에 비해 더 심각하다. 그러나 본 발명의 실시예에서는, 스위치 블럭(200)에 의해 물리적으로 구분된 별개의 파워도메인들(메모리(130)와 프로세서(150)) 사이에 전류통로가 형성된다. 즉, 메모리(130)의 파워 메쉬(PWR1)와 프로세서(150)의 파워 메쉬(PWR2)가 연결된다. 따라서, 메모리(130)의 공급 전류가 프로세서(150)로 공급되어 프로세서(150) 측의 IR-DROP이 개선된다. 프로세서(150) 측의 IR-DROP이 개선되면 결과적으로 반도체 집적 회로의 최고 동작 주파수가 안정적으로 높아진다.
한편, 파워 세이브 모드 등에서 물리적으로 구분된 별개의 파워도메인들(메모리(130)와 프로세서(150))에 각각 서로 다른 동작 전압이 공급되는 경우에, 전원전압 제어부(110)는 스위치 블럭(200)을 오프시켜 전류통로를 차단한다.
도 4는 본 발명의 다른 실시예에 따른 반도체 집적 회로를 나타내는 블럭도이다. 도 2에 도시된 구성요소들과 기능이 동일하거나 유사한 구성요소에는 동일한 참조번호를 사용한다. 도 4를 참조하면, 반도체장치(100)는 전원전압 제어부(110)와 메모리(130), 프로세서(150), 스위치블럭(200)을 포함한다. 그리고, 반도체장치 (100)는 주변회로(170)와 스위치 블럭(210)을 더 포함한다.
메모리(130)와 프로세서(150), 그리고 주변회로(170)는 각각 물리적으로 구분된 별개의 파워도메인으로 구성된다. 즉, 메모리(130)와 프로세서(150), 그리고주변회로(170)는 전원전압제어부(110)로부터 서로 다른 전원 라인(PWR1,PWR2, PWR3)을 통해 동작전압(V1, V2, V3)을 각각 공급받는다. 스위치 블럭(210)은 주변회로(170)와 프로세서(150)을 전기적으로 연결한다. 스위치 블럭(210)은 도 2 및 도 3을 참조하여 설명한 스위치 블럭(200)과 동일하게, 전원전압 제어부(110)로부터의 제어 신호(En)가 게이트로 입력되는 복수의 피모스 트랜지스터들을 포함한다. 다만, 스위치 블럭(200)은 프로세서(150)와 메모리(130)의 파워 메쉬들(PWR1, PWR2)을 연결하는데 반해, 스위치 블럭(210)은 프로세서(150)와 주변회로(170)의 파워 메쉬들(PWR2, PWR3)을 연결한다. 주변회로(170)과 스위치 블럭(210)의 동작은 도 2를 참조하여 상술한 바와 유사하므로, 간략하게 설명하면 다음과 같다. 즉, 최고 동작 주파수로 동작할 필요가 없는 파워 세이브 모드 또는 파워 다운 모드에서 전원전압 제어부(110)는 스위치 블럭(210)을 오프시킨다. 따라서, 프로세서(150)와 주변회로(170) 사이의 전류 통로는 차단된다. 또한, 전원전압 제어부(110)는 주변회로(170)에 노말 동작모드에서의 동작전압(V3)보다 높은 동작전압을 공급하거나 또는 동작전압(V3)을 오프시킨다. 외부 리셋 등에 의해 반도체 집적 회로(100)가 파워 세이브 모드에서 노말동작 모드로 복귀하면, 전원전압 제어부(110)는 주변회로(170)로 공급되는 동작전압(V3)을 프로세서(150)의 동작전압과 동일한 전압을 공급한다. 동시에 전원전압 제어부(110)는 스위치블럭(210)을 온 시키도록, 제어 신 호(En)를 활성화한다. 따라서, 주변회로(170)와 프로세서(150) 사이에 전류 통로가 형성된다.
설계자가 반도체 집적 회로(100)를 어떻게 설계하느냐에 따라 주변회로(170)에 다양한 기능 블럭이 사용될 수 있다. 예를 들어, 프로세서(150)가 디지털 시그날 프로세서(DSP)인 경우, 주변회로(170)는 아날로그-디지털 컨버터(ADC)를 포함할 수 있다. 단, 이 경우에 노말동작모드에서, DSP와 ADC에 동일한 내부 동작전압이 공급되어야 한다. 또한, 도 4에는 주변회로(170)라고 도시하였지만, 반도체 집적 회로(100)는 비휘발성 메모리(130)로써 플래시 메모리를 포함하고, 주변회로(170) 대신에 디램 등의 휘발성 메모리를 포함할 수도 있다.
본 발명에 따르면, 스위치 블럭에 의해 물리적으로 구분된 별개의 파워도메인들 사이에 전류통로가 형성된다. 따라서, 상대적으로 전류가 부족한 파워도메인으로 전류가 더 공급되어 IR-DROP이 개선된다.
결과적으로 본 발명에 따르면, 전력소모를 최소화하는 동시에 반도체 집적 회로의 최고 동작 주파수를 안정적으로 높일 수 있다.

Claims (15)

  1. 제 1 파워 도메인과;
    제 2 파워 도메인과;
    상기 제 1 파워 도메인에 제 1 전압을 공급하고 및 상기 제 2 파워 도메인에 제 2 전압을 공급하는 전원 공급 제어부와; 그리고
    상기 전원 공급 제어부에 의해서 제어되며, 동작 모드에 따라 상기 제 1 파워 도메인의 공급 전류를 상기 제 2 파워 도메인으로 전달하는 스위치 블럭을 포함하는 것을 특징으로 하는 반도체 집적 회로.
  2. 제 1 항에 있어서,
    상기 동작 모드는 상기 제 1 전압과 상기 제 2 전압이 서로 동일한 전압 레벨을 갖는 제 1 동작 모드와, 상기 제 1 전압과 상기 제 2 전압이 서로 다른 전압 레벨을 갖는 제 2 동작 모드를 포함하는 반도체 집적 회로.
  3. 제 2 항에 있어서,
    상기 전원 전압 공급 제어부는 상기 제 1 동작 모드 동안 상기 제 1 파워 도메인의 공급 전류가 상기 제 2 파워 도메인으로 전달되도록 상기 스위치 블록을 제어하는 반도체 집적 회로
  4. 제 2 항에 있어서,
    상기 전원 공급 제어부는 상기 제 2 동작 모드 동안 상기 제 1 파워 도메인의 공급 전류가 상기 제 2 파워 도메인으로 전달되지 않도록 상기 스위치 블럭을 제어하는 반도체 집적 회로.
  5. 제 1 항에 있어서,
    상기 스위치 블럭은 상기 제 1 파워도메인과 상기 제 2 파워도메인 각각의 전원 라인 사이에 전류통로가 연결되며, 게이트에 상기 제어 신호가 입력되는 복수의 피모스 트랜지스터들을 포함하는 것을 특징으로 하는 반도체 집적 회로.
  6. 제 1 파워 도메인 및 제 2 파워 도메인과;
    상기 제 1 파워 도메인에 제 1 전압을 공급하고 및 상기 제 2 파워 도메인에 제 2 전압을 공급하는 전원전압 제어부와; 그리고
    상기 전원전압 제어부로부터의 제어 신호에 응답하여 상기 제 1 파워 도메인의 전원 라인과 상기 제 2 파워 도메인의 전원 라인을 연결하는 스위치 블럭을 포함하되,
    상기 전원전압 제어부는 상기 제 1 전압과 상기 제 2 전압이 동일한 경우에 상기 제어 신호를 활성화하는 것을 특징으로 하는 반도체 집적 회로.
  7. 제 6 항에 있어서,
    상기 제 2 파워 도메인은 상기 제 1 파워 도메인보다 전류소모가 많은 것을 특징으로 하는 반도체 집적 회로.
  8. 제 6 항에 있어서,
    상기 제 2 파워 도메인은 프로세서 코어인 것을 특징으로 하는 반도체 집적 회로.
  9. 제 6 항에 있어서,
    상기 제 1 파워 도메인은 메모리 장치인 것을 특징으로 하는 반도체 집적 회로.
  10. 제 6 항에 있어서,
    상기 스위치 블럭은 상기 제 1 파워도메인과 상기 제 2 파워도메인 각각의 전원 라인들 사이에 전류통로가 연결되며, 게이트에 상기 제어 신호가 입력되는 복수의 피모스 트랜지스터들을 포함하는 것을 특징으로 하는 반도체 집적 회로.
  11. 제 1 파워 도메인 및 제 2 파워 도메인 그리고 제 3 파워 도메인과;
    상기 제 1 파워 도메인 및 상기 제 2 파워 도메인 그리고 제 3 파워 도메인에 각각 제 1 전압 및 제 2 전압 그리고 제 3 전압을 공급하는 전원 공급 제어부와;
    상기 전원 공급 제어부에 의해서 제어되며, 동작 모드에 따라 상기 제 1 파워 도메인 및 제 3 파워 도메인의 공급 전류를 상기 제 2 파워 도메인으로 전달하는 스위치 블록을 포함하는 것을 특징으로 하는 반도체 집적 회로.
  12. 제 11 항에 있어서,
    상기 동작 모드는 상기 제 1 전압과 상기 제 2 전압 그리고 상기 제 3 전압이 서로 동일한 전압 레벨을 갖는 제 1 동작 모드와, 상기 제 1 전압과 상기 제 2 전압 그리고 상기 제 3 전압이 서로 다른 전압 레벨을 갖는 제 2 동작 모드를 포함하는 반도체 집적 회로.
  13. 제 12 항에 있어서,
    상기 전원 공급 제어부는 상기 제 1 동작 모드 동안 상기 제 1 파워 도메인 및 제 3 파워 도메인의 공급 전류가 상기 제 2 파워 도메인으로 전달되도록 상기 스위치 블록을 제어하는 반도체 집적 회로.
  14. 제 12 항에 있어서,
    상기 전원 공급 제어부는 상기 제 2 동작 모드 동안 상기 제 1 파워 도메인 및 제 3 파워 도메인의 공급 전류가 상기 제 2 파워 도메인으로 전달되지 않도록 상기 스위치 블록을 제어하는 반도체 집적 회로.
  15. 제 11 항에 있어서, 상기 스위치 블럭은
    상기 제 1 파워도메인과 상기 제 2 파워도메인 각각의 전원 라인들 사이에 전류통로가 연결되며 게이트에 상기 제어 신호가 입력되는 복수의 피모스 트랜지스터들과; 그리고
    상기 제 2 파워도메인과 상기 제 3 파워도메인 각각의 전원 라인들 사이에 전류통로가 연결되며, 게이트에 상기 제어 신호가 입력되는 복수의 피모스 트랜지스터들을 포함하는 것을 특징으로 하는 반도체 집적 회로.
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