JP2001006358A - 電圧発生回路およびそれを搭載した半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 低電圧動作下でも安定かつ高速に内部電源電
圧を制御することが可能な、電圧発生回路の構成を提供
する。 【解決手段】 本発明の電圧発生回路１００は、ディジ
タル型ＶＤＣ１１０を備える。ディジタル型ＶＤＣ１１
０は、基準電圧信号Ｖｒと検出電圧信号Ｖｃとの電圧偏
差を増幅して制御ノードＮｃｐに出力する誤差増幅回路
３０と、制御ノードＮｃｐの電圧レベルに応じてＨレベ
ルおよびＬレベルの一方を出力する信号変換回路５０
と、信号変換回路５０の出力電圧に応じて外部電源配線
１１と内部電源電圧供給ノード１５とを接続する出力ト
ランジスタ６０を含む。制御ノードＮｃｐの電圧レベル
の変化範囲の中心は、信号変換回路の論理しきい値とシ
フトさせて設定される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、電圧発生回路の
発明に関し、より特定的には、急峻な消費電流の負荷に
対しても高速かつ安定的に電源電圧の供給が可能な電圧
発生回路およびその電圧発生回路を搭載した半導体記憶
装置の構成に関するものである。

【０００２】

【従来の技術】近年、市場からの低消費電力動作化の要
求の高まりに伴って、ＬＳＩメモリの低電圧動作化が進
められている。その中で、チップ外部から印加される外
部電源電圧に対して、チップ内部のトランジスタは、外
部電源電圧よりも低い駆動電圧の下で動作することが強
く求められるようになっている。これは、高集積化が進
み微細化されたトランジスタそのものの信頼性確保の点
からも必要である。

【０００３】また、メモリのうちＤＲＡＭ（Dynamic Ra
ndom Access Memory）においては、メモリセルにおける
容量蓄積部となるキャパシタの誘電体膜の信頼性確保の
面からも、低電圧動作化は重要な課題となる。

【０００４】このような要求に伴い、内部電源電圧の上
限は、システムで用いられている外部電源電圧に対して
開発世代を追うにつれて低下してきている。そこで、こ
れらのギャップを埋め、チップ内部で上記のような信頼
性を確保するために、安定した内部電源電圧を発生する
ための回路として、電圧降下回路（Voltage Down Conve
rter，以下ＶＤＣともいう）が採用されている。

【０００５】図２２は、ＶＤＣの基本的な構成の１つで
ある、従来の技術のアナログ型ＶＤＣ７００の構成を示
す回路図である。

【０００６】アナログ型ＶＤＣ７００は、チップ内部で
使用する内部電源電圧のレベルの目標電圧である基準電
圧Ｖｒｅｆを発生するためのＶｒｅｆ発生回路（図示せ
ず）よりＶｒｅｆを受けて、内部電源電圧供給ノード７
１５の電圧を安定的に内部電源電圧ｉｎｔ．Ｖｃｃに維
持するための回路である。

【０００７】図２２を参照して、アナログ型ＶＤＣ７０
０は、外部電源配線７１１と接地配線７１２との間に直
列に接続された、誤差増幅回路７３０および電流制御ト
ランジスタ７４０を備える。誤差増幅回路７３０は、内
部電源電圧供給ノード７１５の電圧と基準電圧Ｖｒｅｆ
との電圧差を増幅した電圧を制御ノードＮｃｐに発生す
る。

【０００８】誤差増幅回路７３０は、Ｐ型ＭＯＳトラン
ジスタＱＰａおよびＱＰｂを負荷とするカレントミラー
増幅回路である。

【０００９】電流制御トランジスタ７４０は、誤差増幅
回路７３０と接地配線７１２との間に接続され、ゲート
に活性化信号ＡＣＴを受ける。ＡＣＴ信号は、アナログ
型ＶＤＣ７００の動作制御を行なうための信号であり、
活性化信号ＡＣＴが活性化（Ｈレベル）されると誤差増
幅回路７３０に電流が供給され、アナログ型ＶＤＣ７０
０は、基準電圧Ｖｒｅｆとｉｎｔ．Ｖｃｃとの電圧差の
誤差増幅を行なうことにより、所望の動作を実行する。

【００１０】アナログ型ＶＤＣ７００は、さらに、制御
ノードＮｃｐと接続されたゲートを有し外部電源配線７
１１と内部電源電圧供給ノード７１５を接続する出力ト
ランジスタ７６０を備える。

【００１１】まず、ｉｎｔ．Ｖｃｃ≒Ｖｒｅｆの場合に
おいては、誤差増幅回路７３０の出力である制御ノード
Ｎｃｐの電圧が高電圧とされるので、出力トランジスタ
７６０がオフされ、内部電源電圧供給ノード７１５に対
して電流の供給が行なわれない。

【００１２】一方、ｉｎｔ．Ｖｃｃ＜Ｖｒｅｆの場合に
おいては、誤差増幅回路７３０によって、制御ノードＮ
ｃｐの電圧は、低電圧側にその出力電圧が増幅されるの
で、出力トランジスタ７６０はオンし、外部電源配線７
１１より内部電源電圧供給ノード７１５に電流が供給さ
れる。これにより、内部電源電圧供給ノード７１５の電
圧ｉｎｔ．Ｖｃｃを、目標電圧であるＶｒｅｆに制御す
ることが可能である。

【００１３】図２３は、ＶＤＣの構成のもう１つの例で
ある、従来の技術のディジタル型ＶＤＣ８００の構成を
示す回路図である。

【００１４】ディジタル型ＶＤＣ８００は、出力トラン
ジスタのゲート電圧を、ＨレベルおよびＬレベルのいず
れか一方にディジタル的に定め、これによって出力トラ
ンジスタを駆動するＶＤＣである。

【００１５】図２３を参照して、ディジタル型ＶＤＣ８
００は、図２２のアナログ型ＶＤＣ７００と比較して、
制御ノードＮｃｐと、出力トランジスタ７６０のゲート
との間に、信号変換回路７５０をさらに備える点で異な
る。信号変換回路７５０は、直列に接続されたインバー
タＩ１およびＩ２を含む。インバータＩ１の入力ノード
は制御ノードＮｃｐと接続され、インバータＩ２の出力
ノードは、出力トランジスタ７６０のゲートと接続され
るこのような構成とすることにより、出力トランジスタ
７６０のゲートには、制御ノードＮｃｐの電圧と、イン
バータの論理しきい電圧との関係に応じて、Ｈレベルお
よびＬレベルのいずれか一方の電圧が与えられる。ディ
ジタル型ＶＤＣ８００は、誤差増幅回路７３０の出力
を、ＣＭＯＳレベルに増幅して、出力トランジスタのス
イッチングを行なうことにより、誤差増幅回路の駆動電
流を小さい値としても、出力トランジスタ７６０によっ
て、高速に大電流を供給することが可能となる。

【００１６】

【発明が解決しようとする課題】しかしながら、アナロ
グ型ＶＤＣ７００においては、ｉｎｔ．Ｖｃｃレベルの
低下量に応じて出力トランジスタ７６０のゲート電圧を
変化させ、消費電流の大きさに見合った電流を供給する
ことが可能である一方で、駆動電流を大きく取ることが
困難な誤差増幅回路７３０の出力によって、大きなサイ
ズの出力トランジスタ７６０を駆動する必要がある。こ
のため、ＶＤＣ内部での動作遅延が大きくなってしま
う。

【００１７】これに対して、ディジタル型ＶＤＣ８００
は、誤差増幅回路の出力を、ＣＭＯＳレベルに増幅して
出力トランジスタをスイッチングさせるため、誤差増幅
回路の７３０の出力信号が小さい場合においても、高速
に大電流を供給することが可能である。

【００１８】しかしながら、ディジタル型ＶＤＣ８００
においては、図２３中のノードＮｎ０の電圧をＶｎ０と
すると、誤差増幅回路７３０の出力である制御ノードＮ
ｃｐの電圧レベルが変化する範囲は、Ｖｎ０からｅｘ
ｔ．Ｖｃｃの間となる。Ｖｎ０は、接地電圧から電流制
御トランジスタ７４０のチャネル抵抗分上昇した値とな
るので、ｅｘｔ．Ｖｃｃが低電圧化されたときにおいて
は、制御ノードＮｃｐに生じる電圧の変化範囲は狭いも
のとなってしまい、出力トランジスタをオンすることが
困難となる。このため、低電圧動作下では内部電源電圧
供給ノードへの電力供給が速やかに実行できなくなる可
能性がある。

【００１９】また、従来の技術のディジタル型ＶＤＣ
は、系の有する増幅度が大きいため、速応性に優れる一
方で、ＶＤＣ自体に発振の問題や、オーバーシュート、
アンダーシュート等の発生という問題があり、内部電源
電圧を安定して供給するための制御が困難となる傾向が
ある。

【００２０】この発明は、このような問題点を解決する
ためになされたものであって、この発明の目的は、外部
電源電圧が低電圧化された下でも安定かつ高速に内部電
源電圧を供給することが可能な、電圧発生回路の構成を
提供することである。

【００２１】

【課題を解決するための手段】請求項１記載の電圧発生
回路は、外部電源電圧を受けて、内部電源電圧を目標電
圧に維持して負荷に供給する電圧発生回路であって、外
部電源電圧を供給する外部電源配線と、内部電源電圧を
出力する内部電源電圧供給ノードと、内部電源電圧の目
標電圧に対する電圧偏差に応じて、外部電源配線から内
部電源電圧供給ノードに供給される出力電流量を制御し
て内部電源電圧を目標電圧に維持する電圧変換回路とを
備え、電圧変換回路は、第１の電圧と内部ノードとの間
に結合され、電圧発生回路の活性化信号に応じてオンす
るスイッチ回路と、内部ノードと第２の電圧との間に結
合され、内部ノードの電圧レベルから第２の電圧までの
範囲内において電圧偏差に応じた電圧レベルを有する検
出偏差信号を発生する増幅回路と、検出偏差信号の電圧
レベルに応じて、出力制御信号の電圧レベルを第１およ
び第２の電圧のいずれかに駆動する信号変換回路と、出
力制御信号の電圧レベルに応じて、出力電流量を制御す
る出力電流制御回路とを含み、出力電流制御回路は、検
出偏差信号の電圧レベルが第１の電圧から第２の電圧に
変化するにしたがって、出力電流量を増加させる。

【００２２】請求項２記載の電圧発生回路は、請求項１
記載の電圧発生回路であって、信号変換回路は、検出偏
差信号と所定のしきい電圧との比較結果に応じて、出力
制御信号の電圧レベルを駆動し、所定のしきい電圧と内
部ノードの電圧レベルとの差は、所定のしきい電圧と第
２の電圧との差よりも小さい。

【００２３】請求項３記載の電圧発生回路は、請求項１
記載の電圧発生回路であって、目標電圧のレベルに応じ
て目標電圧よりも低く設定される基準電圧と、内部電源
電圧のレベルに応じて内部電源電圧よりも低く設定され
る検出電圧とを発生する電圧シフト回路をさらに備え、
増幅回路は、基準電圧と検出電圧との電圧差に応じて、
検出偏差信号の電圧レベルを設定する。

【００２４】請求項４記載の電圧発生回路は、請求項３
記載の電圧発生回路であって、電圧シフト回路は、目標
電圧と結合するゲートを有し、基準電圧を出力する第１
のノードと第１の電圧との間に電気的に結合される第１
のトランジスタと、第１のノードと第２の電圧との間に
電気的に結合される第１の抵抗素子と、目標電圧と結合
するゲートを有し、検出電圧を出力する第２のノードと
第１の電圧との間に電気的に結合される第２のトランジ
スタと、第２のノードと第２の電圧との間に電気的に結
合される第２の抵抗素子とを有する。

【００２５】請求項５記載の電圧発生回路は、請求項１
記載の電圧発生回路であって、目標電圧と内部電源電圧
との間の電圧差に応じて、基準電圧と検出電圧とを発生
する電圧シフト回路をさらに備え、電圧シフト回路は、
基準電圧と検出電圧との電圧差が目標電圧と内部電源電
圧と電圧差のＫ倍（Ｋは１より大きい実数）となるよう
に、基準電圧と検出電圧とを発生し、増幅回路は、検出
電圧の基準電圧に対する電圧偏差に応じて、検出偏差信
号の電圧レベルを設定する。

【００２６】請求項６記載の電圧発生回路は、請求項５
記載の電圧発生回路であって、電圧シフト回路は、検出
電圧を発生する第３のノードと結合されたゲートを有
し、第２の電圧と第３のノードとの間に電気的に結合さ
れる第３のトランジスタと、第３のノードと結合された
ゲートを有し、基準電圧を発生する第４のノードと第２
の電圧との間に電気的に結合される第４のトランジスタ
と、活性化制御信号を入力されるゲートを有し、第１の
電圧と第５のノードとの間に電気的に結合される第５の
トランジスタと、目標電圧と結合したゲートを有し、第
３のノードと第５のノードとの間に電気的に結合される
第６のトランジスタと、内部電源電圧と結合したゲート
を有し、第４のノードと第５のノードとの間に電気的に
結合される第７のトランジスタとを含む。

【００２７】請求項７記載の電圧発生回路は、請求項３
もしくは５に記載の電圧発生回路であって、第１の電圧
は、第２の電圧よりも高く、出力電流制御回路は、出力
制御信号をゲートを受けて第１の電圧と内部電源電圧供
給ノードとの間に電気的に結合されるＰ型ＭＯＳトラン
ジスタである出力トランジスタを有し、電流制限回路
は、第１の電圧と増幅回路との間に電気的に結合され、
活性化信号を受けるゲートを有するＰ型ＭＯＳトランジ
スタである電流制限トランジスタを有し、増幅回路は、
検出偏差信号を出力する第６のノードと電流制限トラン
ジスタとの間に電気的に結合され、基準電圧を受けるゲ
ートを有する第１のＰ型ＭＯＳトランジスタと、第７の
ノードと第１の電圧との間に電気的に結合され、検出電
圧を受けるゲートを有する第２のＰ型ＭＯＳトランジス
タと、第２の電圧と第６のノードとの間に電気的に結合
され、第７のノードと結合されるゲートを有する第１の
Ｎ型ＭＯＳトランジスタと、第７のノードと第２の電圧
との間に電気的に結合され、第７のノードと結合される
ゲートを有する第２のＮ型ＭＯＳトランジスタとを有す
る。

【００２８】請求項８記載の電圧発生回路は、請求項３
もしくは５に記載の電圧発生回路であって、電圧シフト
回路と電圧変換回路との間に電気的に結合され、基準電
圧の交流成分を除去するための第１のリップル除去回路
と、電圧シフト回路と電圧変換回路との間に電気的に結
合され、検出電圧の交流成分を除去するための第２のリ
ップル除去回路とをさらに備える。

【００２９】請求項９記載の電圧発生回路は、請求項１
記載の電圧発生回路であって、信号変換回路は、第１お
よび第２の電圧によって駆動される第１および第２のイ
ンバータを有し、第１のインバータは、検出偏差信号を
入力として受け、第２のインバータは、第１のインバー
タの出力を反転して、出力制御信号を出力する。

【００３０】請求項１０記載の電圧発生回路は、請求項
９記載の電圧発生回路であって、信号変換回路は、さら
に、第１のインバータと第１の電圧との間に電気的に結
合され、ゲートに受ける電流制御信号に応じて、第１の
インバータに供給する電流量を制御する電流制御トラン
ジスタを有し、第１のインバータは、検出偏差信号をゲ
ートに受けて、電流制御トランジスタと第２のインバー
タの入力ノードとの間に電気的に結合されるＰ型ＭＯＳ
トランジスタと、検出偏差信号をゲートに受けて、第２
のインバータの入力ノードと第２の電圧との間に電気的
に結合されるＮ型ＭＯＳトランジスタとを有する。

【００３１】請求項１１記載の電圧発生回路は、請求項
１記載の電圧発生回路であって、信号変換回路は、検出
偏差信号を受けて、第１および第２の電圧のいずれか一
方を出力するクロスカップル型アンプを有するレベル変
換回路と、レベル変換回路の出力した電圧レベルを反転
して、出力制御信号を出力するメインインバータとを有
する。

【００３２】請求項１２記載の電圧発生回路は、請求項
１１記載の電圧発生回路であって、レベル変換回路は、
検出偏差信号をゲートに受けて、第２の電圧とメインイ
ンバータの入力ノードとの間に電気的に結合される第８
のトランジスタと、メインインバータの入力ノードと結
合されたゲートを有し、第１の電圧と信号ノードとの間
に電気的に結合される第９のトランジスタと、信号ノー
ドと結合されたゲートを有し、第１の電圧とメインイン
バータの入力ノードとの間に電気的に結合される第１０
のトランジスタと、信号ノードと第２の電圧との間に電
気的に結合される第１１のトランジスタと、検出偏差信
号を入力として受けて、第１１のトランジスタと電気的
に結合される出力ノードを有するサブインバータとを有
する。

【００３３】請求項１３記載の電圧発生回路は、請求項
１記載の電圧発生回路であって、出力電流制御回路は、
出力制御信号をゲートに受けて、第１の電圧と第２の電
圧とを電気的に結合するために設けられる出力トランジ
スタを有し、電圧変換回路は、さらに、信号変換回路お
よび出力トランジスタのゲートに結合され、出力制御信
号の電圧レベルの変化を鈍らせるための積分回路を含
み、積分回路は、第１の電圧と出力トランジスタのゲー
トとの間に電気的に結合される容量素子と、容量素子と
出力トランジスタのゲートおよび信号変換回路の少なく
とも一方との間に結合される抵抗素子とを有する。

【００３４】請求項１４記載の電圧発生回路は、請求項
１３記載の電圧発生回路であって、容量素子は、出力ト
ランジスタのゲート電極と、ゲート電極の直上に形成さ
れる配線層との間に形成される寄生容量を有し、配線層
は、第１の電圧と結合する。

【００３５】請求項１５記載の電圧発生回路は、請求項
１３記載の電圧発生回路であって、容量素子は、出力ト
ランジスタのゲートと電気的に結合するゲートと、第１
の電圧と結合するソースおよびドレインとを有するＭＯ
Ｓトランジスタを有する。

【００３６】請求項１６記載の電圧発生回路は、請求項
１記載の電圧発生回路であって、内部電源電圧と目標電
圧との電圧偏差に応じて、外部電源配線から内部電源電
圧供給ノードに供給される出力補助電流量を制御して内
部電源電圧を目標電圧に維持する電圧変換補助回路をさ
らに備え、電圧変換補助回路は、第１の電圧と補助内部
ノードとの間に結合され、電圧発生回路の活性化信号に
応じてオンするスイッチ回路と、補助内部ノードと第２
の電圧との間に結合され、補助内部ノードの電圧レベル
から第２の電圧までの範囲内において電圧偏差に応じた
電圧レベルを有する検出偏差信号を発生する増幅回路
と、検出偏差信号の電圧レベルに応じて、外部電源配線
から内部電源電圧供給ノードへ供給される出力補助電流
量を制御する出力電流制御回路とを含む。

【００３７】請求項１７記載の半導体記憶装置は、外部
電源電圧の供給を受けて動作する半導体記憶装置であっ
て、行列状に配置された複数のメモリセルを有するメモ
リセルアレイと、選択されたメモリセルからの出力デー
タを増幅するためのセンスアンプ回路と、メモリセルア
レイへのデータ入出力動作を制御するための複数の周辺
回路とを備え、半導体記憶装置内の各回路は、電流消費
パターンに応じて、複数の回路グループに分割され、外
部電源電圧を受けて、センスアンプ回路が含まれる複数
の回路グループのうちの１つに対して、動作電圧を目標
電圧に維持して供給する電圧発生回路をさらに備え、電
圧発生回路は、外部電源電圧を供給する外部電源配線
と、動作電圧を出力する動作電圧供給ノードと、動作電
圧の目標電圧に対する電圧偏差に応じて、外部電源配線
から動作電圧供給ノードに供給される出力電流量を制御
して動作電圧を目標電圧に維持する電圧変換回路とを備
え、電圧変換回路は、第１の電圧と内部ノードとの間に
結合され、電圧発生回路の活性化信号に応じてオンする
スイッチ回路と、内部ノードと第２の電圧との間に結合
され、内部ノードの電圧レベルから第２の電圧までの範
囲内において電圧偏差に応じた電圧レベルが設定される
検出偏差信号を発生する増幅回路と、検出偏差信号の電
圧レベルに応じて、出力制御信号の電圧レベルを第１お
よび第２の電圧のいずれかに駆動する信号変換回路と、
出力制御信号の電圧レベルに応じて、出力電流量を制御
する出力電流制御回路とを含み、出力電流制御回路は、
検出偏差信号の電圧レベルが第１の電圧から第２の電圧
に変化するにしたがって、出力電流量を増加させる。

【００３８】

【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
における同一符号は同一または相当部分を示す。

【００３９】［実施の形態１］図１は本発明の実施の形
態１の電圧発生回路１００の全体構成を示す概略ブロッ
ク図である。

【００４０】図１を参照して、電圧発生回路１００は、
内部電源電圧ｉｎｔ．Ｖｃｃおよびｅｘｔ．Ｖｃｃの目
標電圧であるＶｒｅｆを受けて、これらをレベル変換し
て得られる基準電圧信号Ｖｒおよび検出電圧信号Ｖｃを
発生する電圧シフト回路１２０と、基準電圧信号Ｖｒと
検出電圧信号Ｖｃとの差に応じて、外部電源配線１１か
ら内部電源電圧供給ノード１５（以下、単に供給ノード
ともいう）に電流を供給することによって、ｉｎｔ．Ｖ
ｃｃを一定に制御するディジタル型ＶＤＣ１１０とを備
える。

【００４１】電圧シフト回路１２０は、基準電圧信号Ｖ
ｒを発生する基準電圧信号発生回路１２１と、検出電圧
信号Ｖｃを発生する検出電圧信号発生回路１２２とを含
む。基準電圧信号Ｖｒは、目標電圧Ｖｒｅｆのレベルに
応じて、これよりも低い電圧レベルに設定される電圧信
号である。同様に、検出電圧信号Ｖｃは、ｉｎｔ．Ｖｃ
ｃに応じて設定され、ｉｎｔ．Ｖｃｃよりも低い電圧レ
ベルを有する信号である。

【００４２】図２は、基準電圧信号発生回路１２１の構
成を示す回路図である。図２を参照して、基準電圧信号
発生回路１２１は、目標電圧Ｖｒｅｆをゲートに受け
て、外部電源配線１１と基準電圧信号Ｖｒを生成するノ
ードＮｒとを接続するためのＮ型ＭＯＳトランジスタＱ
Ｎ３と、ノードＮｒと接地配線１２との間に接続される
抵抗素子Ｒ１とを含む。

【００４３】このような構成とすることにより、ノード
Ｎｒには、電圧Ｖｒｅｆに対応し、かつＶｒｅｆよりも
低い電圧が発生する。ノードＮｒの電圧レベルは、基準
電圧信号ＶｒとしてＶＤＣ１１０に伝達される。

【００４４】図３は、検出電圧信号発生回路１２２の構
成を示す回路図である。図３を参照して、検出電圧信号
発生回路１２２は、基準電圧信号発生回路１２１と同様
の構成を有し、検出電圧信号Ｖｃを生成するノードＮｃ
と外部電源配線１１との間に接続され、ゲートにｉｎ
ｔ．Ｖｃｃを受けるＮ型ＭＯＳトランジスタＱＮ４と、
ノードＮｃと接地配線１２との間に設けられる抵抗素子
Ｒ２とを含む。

【００４５】このような構成とすることにより、ノード
Ｎｃに発生する検出電圧信号Ｖｃは、ｉｎｔ．Ｖｃｃに
対応し、かつｉｎｔ．Ｖｃｃよりも低い電圧レベルを有
する。

【００４６】基準電圧信号Ｖｒおよび検出電圧信号Ｖｃ
は、ディジタル型ＶＤＣ１１０に伝達される。ディジタ
ル型ＶＤＣ１１０は、両者の電圧を検出することによ
り、ｉｎｔ．Ｖｃｃの電圧制御を実行する。

【００４７】図４はディジタル型ＶＤＣ１１０の構成を
示す回路図である。図４を参照して、ディジタル型ＶＤ
Ｃ１１０は、基準電圧信号Ｖｒと検出電圧信号Ｖｃとの
電圧差を増幅して制御ノードＮｃｐに出力する誤差増幅
回路３０と、外部電源配線１１と誤差増幅回路３０との
間に接続されて誤差増幅回路３０への供給電流を制限す
る電流制御トランジスタ４０とを含む。

【００４８】誤差増幅回路３０は、電圧増幅回路として
一般的なカレントミラー回路の構成を有し、従来の技術
のディジタル型ＶＤＣ８００中の誤差増幅回路７３０と
比較して、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトラン
ジスタとを入れ替えた構成となっている。誤差増幅回路
３０は、トランジスタＱＰ１のゲートに与えられる基準
電圧信号ＶｒとトランジスタＱＰ２のゲートに与えられ
る検出電圧信号Ｖｃとの電圧差を増幅して制御ノードＮ
ｃｐに出力する。

【００４９】電流供給トランジスタ４０は、ゲートに活
性化信号／ＡＣＴを受ける。たとえば、チップが活性化
され、／ＡＣＴ信号が活性化（Ｌレベル）されると、電
流供給トランジスタ４０はオンし、誤差増幅回路３０に
電流を供給する。

【００５０】誤差増幅回路３０は、ノードＮｐ０と接地
配線１２との間に直列に接続されるＰ型ＭＯＳトランジ
スタＱＰ１およびＮ型ＭＯＳトランジスタＱＮ１と、ト
ランジスタＱＰ１およびＱＮ１と並列に接続されるＰ型
ＭＯＳトランジスタＱＰ２およびＮ型ＭＯＳトランジス
タＱＮ２とを有する。

【００５１】トランジスタＱＰ１は、ノードＮｐ０と制
御ノードＮｃｐとの間に接続され、ゲートに基準電圧信
号Ｖｒを受ける。トランジスタＱＰ２は、ノードＮｐ０
とノードＮ０との間に接続され、ゲートに検出電圧信号
Ｖｃを受ける。

【００５２】トランジスタＱＮ１は、制御ノードＮｃｐ
と接地配線１２との間に接続され、ノードＮ０と接続さ
れたゲートを有する。同様に、トランジスタＱＮ２は、
ノードＮ０と接地配線１２との間に接続され、ノードＮ
０と接続されたゲートを有する。

【００５３】トランジスタＱＰ１およびＱＰ２のゲート
に、直接電圧Ｖｒｅｆおよびｉｎｔ．Ｖｃｃを入力する
のではなく、より低い電圧レベルに変換して得られた信
号ＶｒおよびＶｃをそれぞれ入力することによって、低
電圧動作化が図られてｅｘｔ．Ｖｃｃの電圧レベルが低
く設定された場合においても、トランジスタＱＰ１およ
びＱＰ２のゲート・ソース間電圧を確保できるため、両
者の電圧差を増幅して制御ノードＮｃｐに発生させるこ
とが可能となる。

【００５４】ディジタル型ＶＤＣ１１０は、さらに、制
御ノードＮｃｐと、出力トランジスタ６０のゲートとの
間に接続された信号変換回路５０を含む。信号変換回路
５０は直列に接続されたインバータＩＶ１およびＩＶ２
を有する。インバータＩＶ２は、出力トランジスタのゲ
ート電圧を、ＨレベルおよびＬレベルのいずれか一方に
ディジタル的に定めるための出力制御信号を発生する。

【００５５】ディジタル型ＶＤＣ１１０は、さらに、出
力制御信号をゲートに受けて、外部電源配線１１と供給
ノード１５とを接続するために設けられる出力トランジ
スタ６０を含む。

【００５６】出力トランジスタ６０は、信号変換回路５
０から出力される出力制御信号の電圧レベルに応じて、
オン／オフし、必要に応じて外部電源配線１１より供給
ノード１５に電流を供給する。

【００５７】ディジタル型ＶＤＣ１１０においては、誤
差増幅回路３０によって、基準電圧信号Ｖｒと検出電圧
信号Ｖｃの電圧レベルを比較し、Ｖｃのレベルの方が低
ければ、制御ノードＮｃｐの電圧レベルが低下する。制
御ノードＮｃｐの電圧レベルＶｃｐが、インバータＩＶ
１の論理しきい電圧よりも低下すると、インバータＩＶ
１の出力がＨレベル（ｅｘｔ．Ｖｃｃ）となるととも
に、インバータＩＶ２の出力である出力制御信号は、Ｌ
レベル（接地電圧ＧＮＤ）に設定される。これにより、
出力トランジスタ６０は、ターンオンし供給ノード１５
に電流を供給する。

【００５８】本発明の電圧発生回路におけるディジタル
型ＶＤＣ１１０においては、電流供給トランジスタ４０
を、外部電源配線１１側に配置し、制御ノードＮｃｐに
生じる電圧振幅の下限値を接地電圧レベルとすることに
よって、誤差増幅回路３０の供給電流を絞るとともに、
電圧制御の応答速度を向上させることを目的とするもの
である。

【００５９】つぎに、ｉｎｔ．Ｖｃｃの変化に対するデ
ィジタル型ＶＤＣ１１０の動作を説明する。

【００６０】図５は、ｉｎｔ．Ｖｃｃの電圧レベルの変
化を説明するための波形図である。図５を参照して、こ
こではｉｎｔ．Ｖｃｃの電圧レベルが直線的に一定の傾
きを持って低下する場合を考える。ｉｎｔ．Ｖｃｃの電
圧レベルの低下に伴って、検出電圧信号Ｖｃの電圧レベ
ルも直線的に低下する。検出電圧信号Ｖｃは、時刻ｔａ
において基準電圧信号Ｖｒを下回り、ｉｎｔ．Ｖｃｃ＜
Ｖｒｅｆとなる。

【００６１】図６は、図５に示したｉｎｔ．Ｖｃｃの変
化に対するディジタル型ＶＤＣ１１０の動作を説明する
ための波形図である。図６には、ｉｎｔ．Ｖｃｃの変化
に対する制御ノードＮｃｐの電圧レベルＶｃｐの変化
が、従来の技術のディジタル型ＶＤＣと本発明のディジ
タル型ＶＤＣとの間で比較して示される。

【００６２】図６を参照して、電圧Ｖｐ０は、電流供給
トランジスタ４０に／ＡＣＴ＝Ｌレベルが入力されてい
る状態でのノードＮｐ０の電圧レベルを示す。Ｖｐ０
は、ｅｘｔ．Ｖｃｃから電流供給トランジスタ４０のチ
ャネル抵抗分だけ低下した電圧レベルである。

【００６３】一方、図中の電圧Ｖｎ０は、図２３におい
て、電流供給トランジスタ７４０がオンした場合におけ
るノードＮｎ０の電圧レベルに相当し、接地電圧ＧＮＤ
よりも電流供給トランジスタ７４０チャネル抵抗分高い
値となる。

【００６４】時刻ｔａにおいて、ＶｃがＶｒの電圧レベ
ルより低くなると、Ｖｃｐは、徐々に低下し始める。

【００６５】ディジタル型ＶＤＣ１１０では、時刻ｔａ
よりΔｔ１が経過した時刻ｔｂにおいて、Ｖｃｐの電圧
レベルが、インバータＩＶ１の論理しきい電圧であるｅ
ｘｔ．Ｖｃｃ／２以下になるので、インバータＩＶ１お
よびＩＶ２の出力が反転し、出力トランジスタ６０がオ
ンする。

【００６６】一方、従来の技術のディジタル型ＶＤＣ８
００では、Ｖｃｐの電圧レベルが、インバータＩＶ１の
論理しきい電圧であるｅｘｔ．Ｖｃｃ／２以下になるの
は、時刻ｔａよりΔｔ２経過後の時刻ｔｃである。

【００６７】したがって、同一の検出電圧信号に基づい
て制御を実行する場合であっても、従来の技術のディジ
タル型ＶＤＣ８００における出力トランジスタ６０がオ
ンするまでの所要時間は、Ｖｃｐがｅｘｔ．Ｖｃｃより
ｅｘｔ．Ｖｃｃ／２まで低下するまでに要する時間Δｔ
２であるのに対し、ディジタル型ＶＤＣ１１０における
出力トランジスタ６０がオンするまでの所要時間Δｔ１
は、制御ノードの電圧レベルがＶｐ０からｅｘｔ．Ｖｃ
ｃ／２に低下するまでに要する時間であればよく、Δｔ
１は、Δｔ２よりも短縮される。

【００６８】この応答性の差を、たとえば、メモリデバ
イス中のメモリセルのデータを増幅するためのセンスア
ンプ回路を負荷として動作電源電圧を供給する場合につ
いて考えてみる。

【００６９】図７は、一般的なセンスアンプ動作時のセ
ンスアンプ回路の消費電流と、電源電圧ｉｎｔ．Ｖｃｃ
の電圧の推移との関係を示す概念図である。

【００７０】図７を参照して、時刻ｔａにおいて、セン
スアンプ回路が起動され、直前までは消費電流が０だっ
たものが、データ線の充電によって、約数十ｎｓの間に
数百ｍＡオーダーものスパイク電流が消費される。これ
に伴い時刻ｔａよりｉｎｔ．Ｖｃｃの電圧レベルは急激
に低下を始める。

【００７１】従来の技術のディジタル型ＶＤＣ８００に
よっては、図６で説明したように、出力トランジスタが
オンするまでにΔｔ２を要するので、ｉｎｔ．Ｖｃｃの
電圧レベルの降下量は大きなものとなってしまい、ｉｎ
ｔ．Ｖｃｃが所定の電圧レベルに復帰するまでに長時間
を要する。

【００７２】一方、本発明のＶＤＣにおいては、Δｔ１
経過後に出力トランジスタをオンさせることができるの
で、電圧の降下量を小さく抑えることができるととも
に、ｉｎｔ．Ｖｃｃが所定レベルに復帰するまでの時間
も短くできる。

【００７３】さらに、低電圧動作化の要求の下で、ｅｘ
ｔ．Ｖｃｃの電圧レベルが低く設定された場合を考える
と、従来の技術のディジタル型ＶＤＣ８００において
は、制御ノードの電圧レベルＶｃｐをＶｎ０までしか低
下させることができないので、Ｖｃｐの変化範囲が非常
に狭くなり、インバータＩＶ１の論理レベルを反転する
ことができなくなる可能性も生じる。

【００７４】この場合においては、出力トランジスタ７
６０のゲート電圧を下げることができないので、供給ノ
ード７１５に電流を供給することができなくなってしま
う。

【００７５】本発明のディジタル型ＶＤＣ１１０は、こ
のような問題が発生しないように、制御ノードＮｃｐの
変化する範囲を低電圧側すなわち、出力トランジスタの
オンに対応する領域にシフトするものである。

【００７６】ディジタル型ＶＤＣ１１０のＶｃｐは、接
地電圧ＧＮＤからＶｐ０の間で変化する。これにより、
出力トランジスタがオフされているときのＶｃｐとイン
バータＩＶ１の論理しきい電圧との電圧レベル差が小さ
くなることによって、ｉｎｔ．Ｖｃｃの電圧低下に対し
て素早く反応することができる。

【００７７】また、ｅｘｔ．Ｖｃｃの電圧が低く設定さ
れた場合においても、インバータＩＶ２によってＬレベ
ルの信号を出力することができるので、出力トランジス
タをオンして供給ノード１５に電流を供給することがで
きる。

【００７８】さらに、誤差増幅回路は、ｉｎｔ．Ｖｃｃ
および目標電圧Ｖｒｅｆをレベル変換して得られた、よ
り低い電圧であるＶｃおよびＶｒを入力しているため、
誤差増幅回路自体の低電圧動作マージンも確保すること
も可能にしている。

【００７９】［実施の形態２］実施の形態２において
は、電圧シフト回路の他の構成について説明する。

【００８０】図８は、本発明の実施の形態２のディジタ
ル型ＶＤＣ中の電圧シフト回路１２５の構成を示す回路
図である。実施の形態２の電圧発生回路は、実施の形態
１の電圧発生回路１００と比較して、電圧シフト回路１
２０に代えて電圧シフト回路１２５を備える点で異な
る。その他の回路の構成および動作については、同一で
あるので説明は繰り返さない。

【００８１】図８を参照して、電圧シフト回路１２５
は、カレントミラー差動アンプ１２７と、外部電源配線
１１とカレントミラー差動アンプ１２７との間に接続さ
れたＰ型ＭＯＳトランジスタＱＰ３とを含む。

【００８２】トランジスタＱＰ３のゲートには、活性化
信号／ＡＣＴが与えられ、カレントミラー差動アンプ１
２７に供給される電流量を制御する。

【００８３】カレントミラー差動アンプ１２７は、ゲー
トにｉｎｔ．Ｖｃｃの目標電圧であるＶｒｅｆを受け、
基準電圧信号Ｖｒが生成されるノードＮ１とトランジス
タＱＰ３との間に接続されるトランジスタＱＮ５と、検
出電圧信号Ｖｃが生成されるノードＮ２とトランジスタ
ＱＰ３との間に接続され、ゲートにｉｎｔ．Ｖｃｃを受
けるトランジスタＱＮ６と、ノードＮ１と接地配線１２
との間に接続され、ノードＮ２と接続されるゲートを有
するトランジスタＱＮ７と、ノードＮ２と接地配線１２
との間に接続され、ノードＮ２が接続されたゲートを有
するトランジスタＱＮ８とを有する。

【００８４】このような構成とすることにより、電圧シ
フト回路１２５においては、ｉｎｔ．ＶｃｃとＶｒｅｆ
との間の電圧レベル差を増幅するように、基準電圧信号
Ｖｒおよび検出電圧信号Ｖｃが生成される。

【００８５】電圧シフト回路１２５は、ｉｎｔ．Ｖｃｃ
＝Ｖｒｅｆである場合においては、両者をＶｒ＝Ｖｃと
なるように設定する。一方、負荷で電流が消費され、ｉ
ｎｔ．Ｖｃｃ＜Ｖｒｅｆに変化した場合には、電圧シフ
ト回路１２５は、両者の電圧差を増幅するようにＶｒお
よびＶｃを設定し、Ｖｒの電圧レベルが上昇する一方、
Ｖｃの電圧レベルが下降し、Ｖｃ＜Ｖｒとなる。

【００８６】このような構成とすることにより、電圧シ
フト回路１２５によって、ｉｎｔ．ＶｃｃとＶｒｅｆの
電圧レベルをシフトさせ、かつ両者の電圧差を増幅させ
た信号ＶｃおよびＶｒを得ることが可能となる。これら
の信号を用いて、図４の誤差増幅回路３０を動作させる
ことにより、ｉｎｔ．Ｖｃｃの目標電圧からのずれをよ
り速やかに反映することができるため、ｉｎｔ．Ｖｃｃ
の電圧制御の応答性を向上させることが可能となる。ま
た、カレントミラー差動アンプに直列にトランジスタＱ
Ｐ３を接続しているので、電圧シフト回路１２５におけ
る過剰な消費電流の発生を防止することができる。

【００８７】［実施の形態３］実施の形態３および４に
おいては、ディジタル型ＶＤＣの構成のバリエーション
について説明する。

【００８８】実施の形態３のディジタル型ＶＤＣにおい
ては、制御ノードＮｃｐの電圧レベルをレベル変換回路
に入力することによって、ＶＤＣの応答性をさらに改善
することを考える。

【００８９】図９は、本発明の実施の形態３のディジタ
ル型ＶＤＣ１１２の構成を示す回路図である。

【００９０】図９を参照して、実施の形態３のディジタ
ル型ＶＤＣ１１２は、実施の形態１のディジタル型ＶＤ
Ｃ１１０と比較して、信号変換回路の構成が異なる。信
号変換回路５１は、実施の形態１の信号変換回路５０と
比較して、インバータＩＶ１を含んで構成される電圧レ
ベル変換回路１５１をさらに含む点で異なる。その他の
構成および動作については、ディジタル型ＶＤＣ１１０
と同様であるので、説明は繰り返さない。

【００９１】電圧レベル変換回路１５１は、クロスカッ
プル型アンプを含む構成となっており、外部電源配線１
１と、ノードＮ３との間に接続されるＰ型ＭＯＳトラン
ジスタＱＰ４と、外部電源配線１１とノードＮ４との間
に接続されるＰ型ＭＯＳトランジスタＱＰ５と、ノード
Ｎ３と接地配線との間に接続されるＮ型ＭＯＳトランジ
スタＱＮ９と、ノードＮ４と接地配線との間に接続され
るＮ型ＭＯＳトランジスタＱＮ１０とを有する。

【００９２】制御ノードＮｃｐは、トランジスタＱＮ９
のゲートおよびインバータＩＶ１の入力ノードと接続さ
れる。ノードＮ３はインバータＩＶ２の入力ノードおよ
びトランジスタＱＰ５のゲートに接続される。ノードＮ
４はトランジスタＱＰ４のゲートに接続される。

【００９３】電圧レベル変換回路１５１は、接地電圧Ｇ
ＮＤからＶｐ０の間で変化する制御ノードＮｃｐの電圧
レベルＶｃｐの変化を増幅して、接地電圧ＧＮＤか外部
電源電圧ｅｘｔ．Ｖｃｃのいずれか一方の電圧レベルを
ノードＮ３に発生する。

【００９４】よって、誤差増幅回路の駆動電流を絞り、
制御ノードＮｃｐに発生する電圧の変動が緩やかな場合
においても、微小な振幅の変化を高速に反映して、接地
電圧レベルもしくはｅｘｔ．Ｖｃｃレベルのディジタル
電圧信号をインバータＩＶ２に入力することができる。
これにより、出力トランジスタ６０のゲート電圧を、接
地電圧ＧＮＤからｅｘｔ．Ｖｃｃの間のフル振幅信号に
よってコントロールすることが可能となる。

【００９５】このような構成とすることにより、特に、
ｉｎｔ．Ｖｃｃが復帰した後において、供給ノード１５
への過剰な電流供給を防止して、ｉｎｔ．Ｖｃｃのオー
バーシュートの発生を防止することができる。

【００９６】すなわち、供給ノード１５に電流が供給さ
れ、ｉｎｔ．Ｖｃｃの電圧が復帰してｉｎｔ．Ｖｃｃ≒
Ｖｒｅｆとなった場合において、制御ノードＮｃｐの電
圧レベルＶｃｐが上昇すると、電圧レベルＶｃｐの変動
が緩やかなものであっても、電圧レベル変換回路によっ
てインバータＩＶ２の入力ノードの電圧レベルを素早く
変動させ、出力トランジスタのゲートにＨレベル（ｅｘ
ｔ．Ｖｃｃ）を伝達して、電流の供給を遮断することが
できる。

【００９７】［実施の形態４］図１０は、本発明の実施
の形態４のディジタル型ＶＤＣ１１３の構成を示す回路
図である。図１０を参照して、ディジタル型ＶＤＣ１１
３は、実施の形態１のディジタル型ＶＤＣ１１０と比較
して、信号変換回路５０に代えて信号変換回路５２を有
する点で異なる。信号変換回路５２は、信号変換回路５
０と比較して、インバータＩＶ１と外部電源配線１１と
の間に電流制御回路１５２をさらに有する点で異なる。
その他の構成および動作については、ディジタル型ＶＤ
Ｃ１００の場合と同様であるので、説明は繰り返さな
い。

【００９８】図１１は、電流制御回路１５２の構成を示
す回路図である。図１１を参照して、電流制御回路１５
２は外部電源配線１１とノードＮｓｐとの間に接続さ
れ、制御信号ＢＩＡＳをゲートに受けるＰ型ＭＯＳトラ
ンジスタＱＰ６を有する。

【００９９】ノードＮｓｐと接地配線１２との間には、
インバータＩＶ１を構成するトランジスタＱＰ７および
ＱＮ１１が接続される。制御信号ＢＩＡＳは、電流制御
回路１５２によってインバータＩＶ１に供給される駆動
電流の量を制御するための電圧信号である。

【０１００】すなわち、制御信号ＢＩＡＳの電圧レベル
を変化させることによって、トランジスタＱＰ６のゲー
ト電圧を変化させ、インバータＩＶ１の駆動電流を制御
することができる。

【０１０１】制御ノードＮｃｐの電圧レベルＶｃｐは、
既に説明したように接地電圧ＧＮＤからノードＮｐ０の
電圧レベルであるＶｐ０までの範囲の値となる。内部電
源電圧ｉｎｔ．Ｖｃｃが目標電圧に保たれている場合に
おいては、両者の電圧レベルの関係は、Ｖｐ０＞ｅｘ
ｔ．Ｖｃｃ／２となり、出力トランジスタ６０はオフさ
れている。

【０１０２】低電圧動作化の下、ｅｘｔ．Ｖｃｃの電圧
レベルが低く設定され、Ｖｐ０とｅｘｔ．Ｖｃｃ／２と
の電圧差が小さくなってきた場合においては、ｉｎｔ．
Ｖｃｃの電圧が低下して一旦出力トランジスタ６０がオ
ンした後に、内部電源電圧ｉｎｔ．Ｖｃｃが目標電圧に
復帰したときにおいても、制御ノードＮｃｐの電圧レベ
ルの変化によっては、インバータＩＶ１の出力を反転し
て出力トランジスタ６０をオフすることができなくなる
おそれがある。

【０１０３】ディジタル型ＶＤＣ１１３は、インバータ
ＩＶ１に電流制御回路を付加することにより、このよう
な問題の解決を図るものである。

【０１０４】再び図１１を参照して、ディジタル型ＶＤ
Ｃ１１３においては、トランジスタＱＰ７と、外部電源
配線１１との間にトランジスタＱＰ６を設けているの
で、インバータＩＶ１を構成するトランジスタＱＰ７の
ソース電圧は、ｅｘｔ．Ｖｃｃよりも低い電圧レベルで
あるＶｓｐとなる。このため、インバータＩＶ１の入力
ノードに与えられる制御ノードの電圧レベルＶｃｐがＶ
ｓｐ／２以上であれば、インバータＩＶ１の出力論理を
反転することができ、出力トランジスタ６０をオフさせ
ることが可能となる。

【０１０５】したがって、ｅｘｔ．Ｖｃｃの電圧レベル
を下げて低電圧動作化を図る場合において、Ｖｐ０とｅ
ｘｔ．Ｖｃｃ／２の電圧差が小さくなった場合において
も、Ｖｓｐ／２＜ｅｘｔ．Ｖｃｃ／２であることより、
インバータＩＶ１の動作マージンを確保することができ
る。また、制御信号ＢＩＡＳの電圧レベルを適当に設定
することにより、インバータＩＶ１の貫通電流を削減
し、低消費電力化を合わせて図ることも可能である。

【０１０６】［実施の形態５］図１２は、本発明の実施
の形態５の電圧発生回路１０１の全体構成を示す概略ブ
ロック図である。

【０１０７】図１２を参照して、電圧発生回路１０１
は、実施の形態１の電圧発生回路１００と比較して、電
圧シフト回路１２０とディジタル型ＶＤＣ１１０との間
にリップル除去フィルタ２７ａ，２７ｂを含む点が異な
る。その他の構成および動作については、電圧発生回路
１００と同様であるので説明は繰り返さない。

【０１０８】電圧発生回路１１０においては、基準電圧
信号Ｖｒおよび検出電圧信号Ｖｃは、電圧シフト回路１
２０で生成された後、リップル除去フィルタを通過させ
た後ディジタル型ＶＤＣ１１０に伝達される。

【０１０９】リップル除去フィルタ２７ａは、抵抗Ｒｒ
およびキャパシタＣｒで構成されるローパスフィルタを
有する。同様リップル除去フィルタ２７ｂは、抵抗素子
ＲｃおよびキャパシタＣｃで構成されるローパスフィル
タを有する。基準電圧信号Ｖｒは、リップル除去フィル
タ２７ａの出力として発生される。同様に、検出電圧信
号Ｖｃは、リップル除去フィルタ２７ｂの出力として発
生される。

【０１１０】このような構成とすることにより、電圧信
号ＶｒおよびＶｃに、高周波の電圧レベル変動が発生す
ることを防止し、制御感度の高いディジタル型ＶＤＣ１
１０の動作が不安定になることを防止できる。したがっ
て、外部電源配線１１から供給ノード１５への電流の供
給をより安定的なものとすることができ、ｉｎｔ．Ｖｃ
ｃのオーバーシュートおよびアンダーシュートの発生を
防止することが可能となる。

【０１１１】また、電圧シフト回路１２０に代えて、実
施の形態２で説明した電圧シフト回路１２０を備える構
成とすることも可能であり、この場合には、実施の形態
２で説明した効果をさらに享受することができる。さら
に、ディジタル型ＶＤＣ１１０に代えて、実施の形態１
〜４で説明したディジタル型ＶＤＣ１１２〜１１３およ
び、この後実施の形態６〜８で説明するディジタル型Ｖ
ＤＣ１１５〜１１７のいずれかを備える構成とすること
も可能である。

【０１１２】［実施の形態６］図１３は、本発明の実施
の形態６の電圧発生回路におけるディジタル型ＶＤＣ１
１５の構成を示す回路図である。

【０１１３】図１３を参照して、ディジタル型ＶＤＣ１
１５は、実施の形態１のディジタル型ＶＤＣ１１０と比
較して、出力トランジスタ６０のゲートと外部電源配線
１１との間に接続されたＲＣ回路１５３をさらに備える
点で異なる。

【０１１４】その他の構成および動作については、ディ
ジタル型ＶＤＣ１１０と同一であるので説明は繰り返さ
ない。

【０１１５】ＲＣ回路１５３は、直列に接続されたキャ
パシタＣ１および抵抗素子Ｒ３を含む。ＲＣ回路１５３
は、インバータＩＶ２から出力される出力制御信号を、
ＲＣ負荷によって鈍らせた後に出力トランジスタ６０の
ゲートに与えることを目的とする。

【０１１６】図１４は、一般的なセンスアンプ負荷の消
費電流とディジタル型ＶＤＣの供給電流との関係を示す
波形図である。

【０１１７】図１４を参照して、負荷であるセンスアン
プ回路は、等価的にはＲＣ負荷で表現されるため、その
消費電流の波形は曲線波形となる。一方、ディジタル型
ＶＤＣは、出力トランジスタのゲート電圧をディジタル
的に変化させることによって制御応答性の向上を図るも
のであるため、供給電流の波形は、図に示すように台形
波状となる。よって、この場合においては、ＶＤＣの供
給電流と負荷の消費電流との間ではタイミングにずれが
生じている。

【０１１８】図１５は、ディジタル型ＶＤＣ１１５によ
る供給電流とセンスアンプ負荷の消費電流との関係を示
す波形図である。

【０１１９】図１３で説明したように、出力トランジス
タ６０のゲート電圧は、インバータＩＶ２のディジタル
的な出力信号をＲＣ回路１５３で鈍らせたものとなる。
これにより、出力トランジスタ６０のゲート電圧の変化
は、滑らかなものとなるので、外部電源配線１１から供
給ノード１５への電流供給もこれに併せて曲線状とな
る。これにより、ディジタル型ＶＤＣ１１５による供給
電流の波形は、消費電流の波形に近い形状を有し、供給
電流と消費電流のタイミングとを近づけることによっ
て、消費電流量と供給電流量のバランスを取ることが可
能となる。したがって、内部電源電圧ｉｎｔ．Ｖｃｃの
オーバーシュートやアンダーシュートの発生を防止で
き、さらに安定的にｉｎｔ．Ｖｃｃの電圧を制御するこ
とが可能となる。

【０１２０】［実施の形態６の変形例］図１６は、実施
の形態６の変形例のディジタル型ＶＤＣ１１６の構成を
説明する回路図である。

【０１２１】図１６を参照して、ディジタル型ＶＤＣ１
１６は、実施の形態６のディジタル型ＶＤＣ１１５と比
較して、ＲＣ回路１５４の構成が異なる。すなわち、Ｒ
Ｃ回路１５４においては、抵抗素子Ｒ３が、インバータ
ＩＶ２の出力ノードと出力トランジスタ６０のゲートと
の間に接続される。

【０１２２】このような構成とすることによっても、イ
ンバータＩＶ２のディジタル出力信号を鈍らせた後に出
力トランジスタ６０のゲートに伝達することが可能であ
り、実施の形態６のディジタル型ＶＤＣ１１５と同等の
効果を得ることができる。

【０１２３】［実施の形態７］実施の形態７において
は、実施の形態６のディジタル型ＶＤＣ中のＲＣ回路
を、半導体基板上に形成するためのレイアウトパターン
について説明する。

【０１２４】図１７は、図１６で説明したディジタル型
ＶＤＣ１１６中のＲＣ回路１５４を実現するための出力
トランジスタ６０のレイアウトパターンを示す図であ
る。

【０１２５】図１７を参照して、出力トランジスタ６０
は、並列に接続された複数のトランジスタから構成され
る。出力トランジスタ６０を構成する各トランジスタ
は、外部電源配線１１と接続されるコンタクト７２と、
供給ノード１５と接続されるコンタクト７４と、インバ
ータＩＶ２の出力ノードと接続されるゲート電極７６と
を有する。コンタクト７２は、出力トランジスタ６０の
ソース電極に相当し、コンタクト７４は、出力トランジ
スタ６０のドレイン電極に相当する。

【０１２６】ここで、ゲート電極７６の上層に、外部電
源配線１１と接続される金属配線層７８を設ける。金属
配線層７８は、たとえばメモリセルアレイにおけるビッ
ト線層を用いればよい。

【０１２７】これにより、配線層７８とゲート電極７６
との間に寄生容量が形成され、図１６中のキャパシタＣ
１を実現することができる。一方、ＲＣ回路中の抵抗Ｒ
３は、インバータＩＶ２とゲート電極７６間の配線１７
が有する配線抵抗によって実現することができる。

【０１２８】図１８は、比較のために、従来の技術のデ
ィジタル型ＶＤＣ８００中の出力トランジスタ７６０の
レイアウトパターンを示す図である。

【０１２９】図１８を参照して、出力トランジスタ７６
０は、図１７の場合と同様に、並列に接続された複数の
トランジスタから構成される。各トランジスタは、配線
７１７によってインバータＩＶ２の出力ノードと接続さ
れたゲート電極７７６および、外部電源配線７１１と接
続されるコンタクト７７２と、供給ノード７１５と接続
されるコンタクト７７４とを含む。

【０１３０】出力トランジスタ７６０は、供給ノードに
電流を供給するために設けられるため、高電流供給能力
を必要とする。このため、出力トランジスタ７６０を構
成する各トランジスタのゲート幅は広く設計する必要が
あり、トランジスタ性能のばらつきの防止およびラッチ
アップ防止対策などのために、図１８に示すようなレイ
アウトパターンを取ることが一般的である。

【０１３１】したがって、出力トランジスタ６０のゲー
ト入力ノードにキャパシタを付与する場合において、図
１７で説明したレイアウトパターンを用いれば、従来の
技術のディジタル型ＶＤＣとほぼ同じレイアウト面積
で、ＲＣ回路を形成することが可能となる。

【０１３２】［実施の形態８］図１９は、本発明の実施
の形態８のディジタル型ＶＤＣ１１７の構成を示す回路
図である。

【０１３３】図１９を参照して、ディジタル型ＶＤＣ１
１７は、図１３で説明した実施の形態６のディジタル型
ＶＤＣ１１５とほぼ同様の構成を有するが、ＲＣ回路中
のキャパシタを、Ｐ型ＭＯＳトランジスタＱＰＣのゲー
ト容量によって実現している点が異なる。

【０１３４】その他の構成および動作については、ディ
ジタル型ＶＤＣ１１５の場合と同様であるので説明は繰
返さない。

【０１３５】ディジタル型ＶＤＣ１１７も、インバータ
ＩＶ２の出力信号を、トランジスタＱＰＣのゲート容量
および抵抗素子Ｒ３で構成されるＲＣ回路によって鈍ら
せることを目的とするものである。

【０１３６】ここで、出力トランジスタ６０のゲート入
力信号の波形は、出力トランジスタ６０のゲート容量と
トランジスタＱＰＣのゲート容量との間の大小関係に応
じて、鈍り具合が異なってくる。たとえば、出力トラン
ジスタ６０のゲート容量（Ｃｇ）が約５ｐＦであるとき
には、トランジスタＱＰＣによるＰＭＯＳ容量を、Ｃｇ
の約１０倍である５０ｐＦ程度とすることによって、出
力トランジスタ６０のゲート入力波形の立上がり立下が
り時間を遅延させるように設計できる。

【０１３７】この状態で、供給ノード１５に電流を供給
するために、インバータＩＶ２の出力ノードの電圧レベ
ルがｅｘｔ．Ｖｃｃから低下し始めるとき（Ｈレベルか
らＬレベルに変化するとき）トランジスタＱＰＣにおい
てチャネルは形成されていない。よって、この場合にお
けるトランジスタＱＰＣのＰＭＯＳ容量は小さくなる。

【０１３８】したがって、トランジスタ６０のゲート電
圧を比較的素早くＬレベル（接地電圧ＧＮＤ）とするこ
とができるため、出力トランジスタ６０のオンによる電
流の供給を速やかに実行することが可能である。

【０１３９】反対に、供給ノード１５への電流の供給を
停止するために、インバータＩＶ２の出力ノードの電圧
レベルがＬレベルからＨレベルに変化する場合には、ト
ランジスタＱＰＣにはチャネルが形成されているので、
トランジスタＱＰＣによるＰＭＯＳ容量は比較的大きな
値となっている。

【０１４０】よって、この場合においては、出力トラン
ジスタ６０のゲート電圧は比較的ゆっくり変化し、過剰
な電流を供給ノード１５に供給することなく出力トラン
ジスタ６０をオフすることができる。

【０１４１】すなわち、実施の形態８のディジタル型Ｖ
ＤＣ１１８においては、出力トランジスタ６０のゲート
に負荷されたキャパシタの容量を、トランジスタをオン
する場合とオフさせる場合とで異なる値に設定すること
ができる。これにより、出力トランジスタ６０のオン／
オフのスピードをコントロールすることができるので、
供給ノードにおけるｉｎｔ．Ｖｃｃのアンダーシュート
およびオーバーシュートを防止し、より安定した電圧制
御を実行することが可能となる。

【０１４２】また、実施の形態６〜８のディジタル型Ｖ
ＤＣ中の信号変換回路について、実施の形態３および４
で説明した信号変換回路５１および５２を使用すること
も可能である。

【０１４３】［実施の形態９］実施の形態９において
は、消費電流量に応じた電流を供給することができるア
ナログ型ＶＤＣと、急峻な消費電流に対して速やかに大
量の電流供給が可能なディジタル型ＶＤＣとを組合せた
構成の電圧発生回路について説明する。

【０１４４】図２０は、本発明の実施の形態９の電圧発
生回路２００の全体構成を示す概略ブロック図である。

【０１４５】図２０を参照して、電圧発生回路２００
は、内部電源電圧ｉｎｔ．Ｖｃｃの目標電圧であるＶｒ
ｅｆを発生するＶｒｅｆ発生回路２１０と、供給ノード
２１５の電圧レベルを目標電圧Ｖｒｅｆに制御するため
に設けられるアナログ型電圧発生回路２２０と、ディジ
タル型電圧発生回路２３０とを備える。

【０１４６】アナログ型電圧発生回路２２０は、図２２
で説明した従来のアナログ型ＶＤＣ７００を含む。一
方、ディジタル型電圧発生回路２３０は、実施の形態１
〜８で説明したディジタル型ＶＤＣ１１０〜１１７のい
ずれかを具備する構成とすればよい。

【０１４７】まず、アナログ型電圧発生回路による電流
供給能力について考える。再び図２２を参照して、アナ
ログ型ＶＤＣ７００は、誤差増幅回路７３０と接地配線
７１２との間に電流供給トランジスタ７４０を設ける構
成としているので、制御ノードＮｃｐの電圧レベルは、
ｉｎｔ．Ｖｃｃ＜Ｖｒｅｆとなった場合においても、接
地電圧ＧＮＤレベルまでは下がらずに、ノードＮｎ０の
電圧レベルＶｎ０までしか低下しない。

【０１４８】電圧Ｖｎ０は、接地電圧ＧＮＤレベルよ
り、トランジスタ７４０のチャネル抵抗分高い電圧レベ
ルである。このため、アナログ型電圧発生回路２２０の
供給電流が最大となるのは、出力トランジスタ７６０の
ゲート電圧がＶｎ０となった場合に相当する。このとき
流れる電流をＩ（Ｖｎ０）とする。

【０１４９】一方、本発明の実施の形態のディジタル型
ＶＤＣ１１０〜１１７のいずれかを具備するディジタル
型電圧発生回路２３０においては、出力トランジスタ６
０のゲート電圧を、接地電圧ＧＮＤレベルまで下げるこ
とができるため、最大供給電流はＩ（Ｖｎ０）よりも大
きいＩ（ＧＮＤ）とすることができる。

【０１５０】ここで、アナログ型電圧発生回路２２０の
最大供給電流Ｉ（Ｖｎ０）とディジタル型電圧発生回路
２３０の最大供給電流Ｉ（ＧＮＤ）との関係が下式であ
るものと仮定する。

【０１５１】Ｉ（Ｖｎ０）：Ｉ（ＧＮＤ）＝１：４ このとき、アナログ型ＶＤＣとディジタル型ＶＤＣとで
同じサイズの出力トランジスタを用いたとすると、ディ
ジタル型ＶＤＣの電流供給能力は、アナログ型ＶＤＣの
４倍となる。したがって、アナログ型ＶＤＣでトランジ
スタのゲート幅をＷａｎａ＝１００μｍとしたときと同
じ電流供給能力を実現するために、ディジタル型ＶＤＣ
における出力トランジスタのゲート幅Ｗｄｉｇは、２５
μｍでよいこととなる。

【０１５２】ところが、ディジタル型ＶＤＣのみを使用
する構成においては、小さなトランジスタサイズで大電
流の供給が可能である一方で、信号変換回路中のインバ
ータの出力レベルを反転するまでに至らない緩やかな消
費電流に対しては、追従できないという問題がある。反
対に、アナログ型ＶＤＣのみを使用する構成とすると、
急峻な消費電流に対して電流供給が追いつかず、安定的
に電圧を制御することができない。

【０１５３】よって、電圧発生回路２００においては、
アナログ型ＶＤＣとディジタル型ＶＤＣとを混載した構
成としている。ここで、出力トランジスタのゲート幅
を、Ｗａｎａ：Ｗｄｉｇ＝４：１の比率に設定する。た
とえば、Ｗａｎａ＝５０μｍ，Ｗｄｉｇ＝１２．５μｍ
とすると、Ｗａｎａ＝１００μｍとした場合と、同一の
電流供給能力を実現することができる。この場合、Ｗａ
ｎａ＋Ｗｄｉｇ＝６２．５μｍであるので、アナログ型
ＶＤＣのみで構成した場合（Ｗａｎａ＝１００μｍ）と
同一の電流供給能力を、より小さいトランジスタサイズ
によって得ることができる。

【０１５４】ＶＤＣ中の出力トランジスタサイズを小さ
くすることにより、出力トランジスタのゲート容量は小
さくなるので、出力トランジスタのオン／オフの応答性
が向上し、電圧発生回路全体としての制御応答性を向上
させることも可能となる。また、異なるタイプのＶＤＣ
を具備する電圧発生回路を混載する構成としているの
で、消費電流の状況に応じて供給ノードに電流供給を行
ない、ｉｎｔ．Ｖｃｃの電圧を安定的に制御することが
可能である。

【０１５５】すなわち、通常の緩やかな電流消費に対し
ては、アナログ型ＶＤＣを具備するアナログ型電圧発生
回路２２０から電流を供給し、急峻かつ大量の消費電流
で高速給電が必要な場合には、ディジタル型ＶＤＣを具
備するディジタル型電圧発生回路２３０によって電流を
供給することができる。これにより、電圧発生回路の応
答性を向上させて、かつ消費電流に見合った電流供給を
実現することができるので、内部電源電圧ｉｎｔ．Ｖｃ
ｃをより安定的に制御することが可能となる。

【０１５６】［実施の形態１０］実施の形態１０におい
ては、実施の形態１〜９において説明した電圧発生回路
を搭載した半導体記憶装置の構成について説明する。

【０１５７】図２１は、本発明の実施の形態１０の半導
体記憶装置５００の全体構成を示す概略ブロック図であ
る。

【０１５８】図２１を参照して、半導体記憶装置５００
は、コラムアドレスストローブ信号／ＣＡＳ，ロウアド
レスストローブ信号／ＲＡＳおよびライトイネーブル信
号／ＷＥを受ける制御信号入力端子５０１と、アドレス
信号Ａ１〜Ａｎ（ｎ：自然数）を受けるアドレス入力端
子５０３と、入出力データＤＱ１〜ＤＱｉ（ｉ：自然
数）およびアウトプットイネーブル信号／ＯＥとを授受
するデータ入出力端子５０５と、外部電源電圧ｅｘｔ．
Ｖｃｃおよび接地電圧ｖｓｓの入力を受ける電源入力端
子５０７とを備える。

【０１５９】半導体記憶装置５００は、さらに、行列状
に配置された複数のメモリセルを有するメモリセルアレ
イ５７０と、メモリセルアレイ中のアドレス信号に応答
したメモリセルを特定するためのアドレスバッファ５３
０、行デコーダ５４０および列デコーダ５４５をさらに
備える。

【０１６０】メモリセルアレイには、ワード線がメモリ
セルの各行ごとに配置され、ビット線対がメモリセルの
各列ごとに配置される。各メモリセルは、ワード線とビ
ット線との交点のそれぞれに配置される。行デコーダ５
４０は、アドレスバッファ５３０から供給される行アド
レス信号に応答して、複数のワード線のうちの１つを選
択して駆動する。列デコーダ５４５は、アドレスバッフ
ァから供給される列アドレス信号に応答して、複数のビ
ット線対のうちの１つを選択する。

【０１６１】センスアンプ５６０は、各ビット線対に対
応して設けられる複数のセンスアンプを含む。各センス
アンプは、対応するビット線対間に生じる電圧差を増幅
する。入出力回路５５０は、列デコーダによって選択さ
れたビット線対の電圧レベルを出力バッファ５９０に供
給する。出力バッファ５９０は、供給された電圧レベル
を増幅して出力データＤＱ１〜ＤＱｉとして外部に出力
する。

【０１６２】入力バッファ５８０は外部から書込データ
が供給された場合に、入力データＤＱ１〜ＤＱｉを増幅
する。入出力回路５５０は、入力バッファ５８０によっ
て増幅された入力データを列デコーダ５４５によって選
択されたビット線対に供給する。

【０１６３】アドレスバッファ５３０は、外部から供給
されたアドレス信号を行デコーダおよび列デコーダに選
択的に供給する。

【０１６４】制御信号入力端子５０１に入力された／Ｃ
ＡＳ，／ＲＡＳおよび／ＷＥは、クロック発生回路５２
０および論理ゲート５２５に与えられ、半導体記憶装置
５００全体の読出動作および書込動作における各回路の
タイミング動作を決定する。

【０１６５】電源入力端子５０７に入力されたｅｘｔ．
Ｖｃｃおよび接地電圧Ｖｓｓに基づいて、電圧発生回路
５１０は、内部電源電圧ｉｎｔ．ＶｃｃＰおよびｉｎ
ｔ．ＶｃｃＳを発生する。

【０１６６】ｉｎｔ．ＶｃｃＳは、メモリセルアレイ５
７０，センスアンプ５６０および入出力回路５５０に伝
達され、消費電流の低減のためにｉｎｔ．ＶｃｃＰに比
べて低い電圧レベルに設定される。一方、行デコーダ５
４０，列デコーダ５４５，入力バッファ５８０および出
力バッファ５９０等の周辺回路に対しては、内部電源電
圧ｉｎｔ．ＶｃｃＰが伝達される。

【０１６７】電圧発生回路５１０は、本発明の実施の形
態１〜実施の形態９で説明したいずれかの構成を有する
ものとし、急峻な消費電流を有する負荷に対しても内部
電源電圧を安定的に供給できる。このため、図１４で説
明したようなスパイク状の消費電流が発生するセンスア
ンプ回路に対する内部電源電圧であるｉｎｔ．ＶｃｃＳ
を供給する電圧発生回路は、本発明の実施の形態による
ディジタル型ＶＤＣによって構成することが有効であ
る。

【０１６８】一方、周辺回路に対する内部電源電圧であ
るｉｎｔ．ＶｃｃＰに関しては、スパイク的な電流消費
ではなく、定常的な比較的緩やかな電流消費となるの
で、従来の技術で説明したアナログ型ＶＤＣ７００の構
成を用いればよい。よって、電圧発生回路５１０には、
本発明の実施の形態１〜９で説明した電圧発生回路を具
備する構成とし、これらの電圧発生回路によって内部電
源電圧ｉｎｔ．ＶｃｃＳを供給する構成とすることによ
り、急峻な消費電流を有する負荷に対しても、安定的に
内部電源電圧の供給を実行することが可能となる。

【０１６９】なお、本発明の実施の形態の電圧発生回路
に具備されるディジタル型ＶＤＣにおいては、出力トラ
ンジスタにＰ型ＭＯＳトランジスタを用いる構成を説明
したが、出力トランジスタをＮ型ＭＯＳトランジスタと
しても、誤差増幅回路中のトランジスタの極性や電流供
給トランジスタの配置側等を適宜調整することによっ
て、同様の効果を得ることが可能である。

【０１７０】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１７１】

【発明の効果】請求項１、２および９記載の電圧発生回
路は、検出偏差電圧の変化範囲の中心を出力電流制御回
路にオンを指示する電圧レベル側にシフトさせるととも
に、検出偏差電圧に応じて出力電流制御回路のオン／オ
フを制御するので、内部電源電圧の低下時における内部
電源電圧の制御応答性を向上させることができる。

【０１７２】請求項３、４および７記載の電圧発生回路
は、内部電源電圧および目標電圧よりもをそれぞれ低く
設定される検出電圧と基準電圧との偏差に応じて電流供
給のオン／オフを制御するので、請求項１記載の電圧発
生回路が奏する効果に加えて、低電圧動作時でも誤差増
幅回路の動作マージンを確保することが可能である。

【０１７３】請求項５、６および７記載の電圧発生回路
は、内部電源電圧と目標電圧との偏差を増幅するように
設定される検出電圧と基準電圧との偏差に応じて電流供
給のオン／オフを制御するので、請求項１記載の電圧発
生回路が奏する効果に加えて、内部電源電圧の変動に対
する制御応答性を向上させることが可能である。

【０１７４】請求項８記載の電圧発生回路は、検出電圧
および基準電圧の高周波交流成分を除去した後に、両者
の偏差に応じて電流供給のオン／オフを制御するので、
請求項３および５記載の電圧発生回路が奏する効果に加
えて、内部電源電圧の制御安定性を向上させることが可
能である。

【０１７５】請求項１０記載の電圧発生回路は、検出偏
差信号を受けて動作する第１の反転回路の論理しきい電
圧を低下させることができるので、請求項１記載の電圧
発生回路が奏する効果に加えて、低電圧動作時でも制御
応答性を確保することが可能である。

【０１７６】請求項１１および１２記載の電圧発生回路
は、クロスカップル型アンプによって信号の電圧レベル
変換を行ない、検出偏差信号微小な変化に応じて出力制
御信号の切替えを行なうことができるので、請求項１記
載の電圧発生回路が奏する効果に加えて、内部電源電圧
が目標電圧に復帰した場合に速やかに電流供給をオフす
ることができる。

【０１７７】請求項１３および１４記載の電圧発生回路
は、制御出力信号の立上がりおよび立ち下がり波形を鈍
らせることができるので、請求項１記載の電圧発生回路
が奏する効果に加えて、出力回路による電流供給と負荷
での電流消費とのタイミングを合致させることができ
る。

【０１７８】請求項１５記載の電圧発生回路は、出力ト
ランジスタをターンオンさせる場合には容量素子のキャ
パシタンスを小さくでき、出力トランジスタをターンオ
フさせる場合には容量素子のキャパシタンスを大きくで
きるので、請求項１２記載の電圧発生回路が奏する効果
に加えて、内部電源電圧の制御安定性を向上させること
が可能である。

【０１７９】請求項１６記載の電圧発生回路は、アナロ
グ型ＶＤＣを具備する補助電圧発生回路とディジタル型
ＶＤＣを具備する電圧発生回路とを併有するので、請求
項１記載の電圧発生回路が奏する効果に加えて、様々な
電流消費パターンを有する複数の負荷に対して安定的に
電源電圧を供給することが可能である。

【０１８０】請求項１７記載の半導体記憶装置は、請求
項１記載の効果を有する電圧発生回路を具備しているの
で、急峻な消費電流波形を有するセンスアンプ回路に安
定的に動作電源電圧を供給することができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１の電圧発生回路１００
の全体構成を示す概略ブロック図である。

【図２】 基準電圧信号発生回路１２１の構成を示す回
路図である。

【図３】 検出電圧信号発生回路１２２の構成を示す回
路図である。

【図４】 本発明の実施の形態１のディジタル型ＶＤＣ
１１０の構成を示す回路図である。

【図５】 ｉｎｔ．Ｖｃｃの電圧レベルの変化を説明す
るための波形図である。

【図６】 ｉｎｔ．Ｖｃｃの変化に対するディジタル型
ＶＤＣ１１０の動作を説明するための波形図である。

【図７】 負荷であるセンスアンプ回路の消費電流とｉ
ｎｔ．Ｖｃｃの推移との関係を説明するための波形図で
ある。

【図８】 本発明の実施の形態２のディジタル型ＶＤＣ
中の電圧シフト回路１２５の構成を示す回路図である。

【図９】 本発明の実施の形態３のディジタル型ＶＤＣ
１１２の構成を示す回路図である。

【図１０】 本発明の実施の形態４のディジタル型ＶＤ
Ｃ１１３の構成を示す回路図である。

【図１１】 電流制御回路１５２の構成を示す回路図で
ある。

【図１２】 本発明の実施の形態５の電圧発生回路１０
１の全体構成を示す概略ブロック図である。

【図１３】 本発明の実施の形態６のディジタル型ＶＤ
Ｃ１１５の構成を示す回路図である。

【図１４】 一般的なセンスアンプ負荷の消費電流とデ
ィジタル型ＶＤＣの供給電流との関係を示す波形図であ
る。

【図１５】 本発明の実施の形態６のディジタル型ＶＤ
Ｃ１１５による供給電流とセンスアンプ負荷の消費電流
との関係を示す波形図である。

【図１６】 実施の形態６の変形例のディジタル型ＶＤ
Ｃ１１６の構成を示す回路図である。

【図１７】 実施の形態７における出力トランジスタ６
０のレイアウトパターンを示す図である。

【図１８】 従来の技術のディジタル型ＶＤＣ８００に
おける出力トランジスタ７６０のレイアウトパターンを
示す図である。

【図１９】 本発明の実施の形態８のディジタル型ＶＤ
Ｃ１１７の構成を示す回路図である。

【図２０】 本発明の実施の形態９の電圧発生回路２０
０の全体構成を示す概略ブロック図である。

【図２１】 本発明の実施の形態１０の半導体記憶装置
５００の全体構成を示す概略ブロック図である。

【図２２】 従来の技術のアナログ型ＶＤＣ７００の構
成を示す回路図である。

【図２３】 従来の技術のディジタル型ＶＤＣ８００の
構成を示す回路図である。

【符号の説明】

１１ 外部電源配線、１２ 接地配線、１５ 内部電源
電圧供給ノード、３０誤差増幅回路、４０ 電流制御回
路、５０ 信号変換回路、６０ 出力トランジスタ、１
２０，１２１，１２２，１２５ 電圧シフト回路、１１
０〜１１７ディジタル型ＶＤＣ。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B024 AA15 BA27 BA29 CA07 5F038 BB01 BB06 BB08 BG06 DF05 DF07 EZ20 5H420 BB02 BB12 CC02 DD02 EA14 EA18 EA23 EA24 EA39 EB01 EB37 FF03 NA28 NA31 NB02 NB12 NB20 NC02 NC05 NC26 NE13

Claims (17)

【特許請求の範囲】
1. 【請求項１】 外部電源電圧を受けて、内部電源電圧を
   目標電圧に維持して負荷に供給する電圧発生回路であっ
   て、 前記外部電源電圧を供給する外部電源配線と、 前記内部電源電圧を出力する内部電源電圧供給ノード
   と、 前記内部電源電圧の前記目標電圧に対する電圧偏差に応
   じて、前記外部電源配線から前記内部電源電圧供給ノー
   ドに供給される出力電流量を制御して前記内部電源電圧
   を前記目標電圧に維持する電圧変換回路とを備え、 前記電圧変換回路は、 第１の電圧と内部ノードとの間に結合され、前記電圧発
   生回路の活性化信号に応じてオンするスイッチ回路と、 前記内部ノードと第２の電圧との間に結合され、前記内
   部ノードの電圧レベルから前記第２の電圧までの範囲内
   において前記電圧偏差に応じた電圧レベルを有する検出
   偏差信号を発生する増幅回路と、 前記検出偏差信号の電圧レベルに応じて、出力制御信号
   の電圧レベルを前記第１および前記第２の電圧のいずれ
   かに駆動する信号変換回路と、 前記出力制御信号の電圧レベルに応じて、前記出力電流
   量を制御する出力電流制御回路とを含み、 前記出力電流制御回路は、前記検出偏差信号の電圧レベ
   ルが前記第１の電圧から前記第２の電圧に変化するにし
   たがって、前記出力電流量を増加させる、電圧発生回
   路。
2. 【請求項２】 前記信号変換回路は、前記検出偏差信号
   と所定のしきい電圧との比較結果に応じて、出力制御信
   号の電圧レベルを駆動し、 前記所定のしきい電圧と前記内部ノードの電圧レベルと
   の差は、前記所定のしきい電圧と前記第２の電圧との差
   よりも小さい、請求項１記載の電圧発生回路。
3. 【請求項３】 前記目標電圧のレベルに応じて前記目標
   電圧よりも低く設定される基準電圧と、前記内部電源電
   圧のレベルに応じて前記内部電源電圧よりも低く設定さ
   れる検出電圧とを発生する電圧シフト回路をさらに備
   え、 前記増幅回路は、前記基準電圧と前記検出電圧との電圧
   差に応じて、前記検出偏差信号の電圧レベルを設定す
   る、請求項１記載の電圧発生回路。
4. 【請求項４】 前記電圧シフト回路は、 前記目標電圧と結合するゲートを有し、前記基準電圧を
   出力する第１のノードと前記第１の電圧との間に電気的
   に結合される第１のトランジスタと、 前記第１のノードと前記第２の電圧との間に電気的に結
   合される第１の抵抗素子と、 前記目標電圧と結合するゲートを有し、前記検出電圧を
   出力する第２のノードと前記第１の電圧との間に電気的
   に結合される第２のトランジスタと、 前記第２のノードと前記第２の電圧との間に電気的に結
   合される第２の抵抗素子とを有する、請求項３記載の電
   圧発生回路。
5. 【請求項５】 前記目標電圧と前記内部電源電圧との間
   の電圧差に応じて、基準電圧と検出電圧とを発生する電
   圧シフト回路をさらに備え、 前記電圧シフト回路は、前記基準電圧と前記検出電圧と
   の電圧差が前記目標電圧と前記内部電源電圧と電圧差の
   Ｋ倍（Ｋは１より大きい実数）となるように、前記基準
   電圧と前記検出電圧とを発生し、 前記増幅回路は、前記検出電圧の前記基準電圧に対する
   電圧偏差に応じて、前記検出偏差信号の電圧レベルを設
   定する、請求項１記載の電圧発生回路。
6. 【請求項６】 前記電圧シフト回路は、 前記検出電圧を発生する第３のノードと結合されたゲー
   トを有し、前記第２の電圧と前記第３のノードとの間に
   電気的に結合される第３のトランジスタと、 前記第３のノードと結合されたゲートを有し、前記基準
   電圧を発生する第４のノードと前記第２の電圧との間に
   電気的に結合される第４のトランジスタと、 活性化制御信号を入力されるゲートを有し、前記第１の
   電圧と第５のノードとの間に電気的に結合される第５の
   トランジスタと、 前記目標電圧と結合したゲートを有し、前記第３のノー
   ドと前記第５のノードとの間に電気的に結合される第６
   のトランジスタと、 前記内部電源電圧と結合したゲートを有し、前記第４の
   ノードと前記第５のノードとの間に電気的に結合される
   第７のトランジスタとを含む、請求項５記載の電圧発生
   回路。
7. 【請求項７】 前記第１の電圧は、前記第２の電圧より
   も高く、 前記出力電流制御回路は、前記出力制御信号をゲートを
   受けて前記第１の電圧と前記内部電源電圧供給ノードと
   の間に電気的に結合されるＰ型ＭＯＳトランジスタであ
   る出力トランジスタを有し、 前記電流制限回路は、前記第１の電圧と前記増幅回路と
   の間に電気的に結合され、前記活性化信号を受けるゲー
   トを有するＰ型ＭＯＳトランジスタである電流制限トラ
   ンジスタを有し、 前記増幅回路は、 前記検出偏差信号を出力する第６のノードと前記電流制
   限トランジスタとの間に電気的に結合され、前記基準電
   圧を受けるゲートを有する第１のＰ型ＭＯＳトランジス
   タと、 第７のノードと前記第１の電圧との間に電気的に結合さ
   れ、前記検出電圧を受けるゲートを有する第２のＰ型Ｍ
   ＯＳトランジスタと、 前記第２の電圧と前記第６のノードとの間に電気的に結
   合され、前記第７のノードと結合されるゲートを有する
   第１のＮ型ＭＯＳトランジスタと、 前記第７のノードと前記第２の電圧との間に電気的に結
   合され、前記第７のノードと結合されるゲートを有する
   第２のＮ型ＭＯＳトランジスタとを有する、請求項３も
   しくは５に記載の電圧発生回路。
8. 【請求項８】 前記電圧シフト回路と前記電圧変換回路
   との間に電気的に結合され、前記基準電圧の交流成分を
   除去するための第１のリップル除去回路と、 前記電圧シフト回路と前記電圧変換回路との間に電気的
   に結合され、前記検出電圧の交流成分を除去するための
   第２のリップル除去回路とをさらに備える、請求項３も
   しくは５に記載の電圧発生回路。
9. 【請求項９】 前記信号変換回路は、 前記第１および前記第２の電圧によって駆動される第１
   および第２のインバータを有し、 前記第１のインバータは、前記検出偏差信号を入力とし
   て受け、 前記第２のインバータは、前記第１のインバータの出力
   を反転して、前記出力制御信号を出力する、請求項１記
   載の電圧発生回路。
10. 【請求項１０】 前記信号変換回路は、さらに、前記第
    １のインバータと前記第１の電圧との間に電気的に結合
    され、ゲートに受ける電流制御信号に応じて、前記第１
    のインバータに供給する電流量を制御する電流制御トラ
    ンジスタを有し、 前記第１のインバータは、 前記検出偏差信号をゲートに受けて、前記電流制御トラ
    ンジスタと前記第２のインバータの入力ノードとの間に
    電気的に結合されるＰ型ＭＯＳトランジスタと、 前記検出偏差信号をゲートに受けて、前記第２のインバ
    ータの入力ノードと前記第２の電圧との間に電気的に結
    合されるＮ型ＭＯＳトランジスタとを有する、請求項９
    記載の電圧発生回路。
11. 【請求項１１】 前記信号変換回路は、 前記検出偏差信号を受けて、前記第１および前記第２の
    電圧のいずれか一方を出力するクロスカップル型アンプ
    を有するレベル変換回路と、 前記レベル変換回路の出力した電圧レベルを反転して、
    前記出力制御信号を出力するメインインバータとを有す
    る、請求項１記載の電圧発生回路。
12. 【請求項１２】 前記レベル変換回路は、 前記検出偏差信号をゲートに受けて、前記第２の電圧と
    前記メインインバータの入力ノードとの間に電気的に結
    合される第８のトランジスタと、 前記メインインバータの入力ノードと結合されたゲート
    を有し、前記第１の電圧と信号ノードとの間に電気的に
    結合される第９のトランジスタと、 前記信号ノードと結合されたゲートを有し、前記第１の
    電圧と前記メインインバータの入力ノードとの間に電気
    的に結合される第１０のトランジスタと、 前記信号ノードと前記第２の電圧との間に電気的に結合
    される第１１のトランジスタと、 前記検出偏差信号を入力として受けて、前記第１１のト
    ランジスタと電気的に結合される出力ノードを有するサ
    ブインバータとを有する、請求項１１記載の電圧発生回
    路。
13. 【請求項１３】 前記出力電流制御回路は、前記出力制
    御信号をゲートに受けて、前記第１の電圧と前記第２の
    電圧とを電気的に結合するために設けられる出力トラン
    ジスタを有し、 前記電圧変換回路は、さらに、前記信号変換回路および
    前記出力トランジスタのゲートに結合され、前記出力制
    御信号の電圧レベルの変化を鈍らせるための積分回路を
    含み、 前記積分回路は、 前記第１の電圧と前記出力トランジスタのゲートとの間
    に電気的に結合される容量素子と、 前記容量素子と前記出力トランジスタのゲートおよび前
    記信号変換回路の少なくとも一方との間に結合される抵
    抗素子とを有する、請求項１記載の電圧発生回路。
14. 【請求項１４】 前記容量素子は、前記出力トランジス
    タのゲート電極と、前記ゲート電極の直上に形成される
    配線層との間に形成される寄生容量を有し、 前記配線層は、前記第１の電圧と結合する、請求項１３
    記載の電圧発生回路。
15. 【請求項１５】 前記容量素子は、前記出力トランジス
    タのゲートと電気的に結合するゲートと、前記第１の電
    圧と結合するソースおよびドレインとを有するＭＯＳト
    ランジスタを有する、請求項１３記載の電圧発生回路。
16. 【請求項１６】 前記内部電源電圧と前記目標電圧との
    電圧偏差に応じて、前記外部電源配線から前記内部電源
    電圧供給ノードに供給される出力補助電流量を制御して
    内部電源電圧を前記目標電圧に維持する電圧変換補助回
    路をさらに備え、 前記電圧変換補助回路は、 第１の電圧と補助内部ノードとの間に結合され、前記電
    圧発生回路の活性化信号に応じてオンするスイッチ回路
    と、 前記補助内部ノードと第２の電圧との間に結合され、前
    記補助内部ノードの電圧レベルから前記第２の電圧まで
    の範囲内において前記電圧偏差に応じた電圧レベルを有
    する検出偏差信号を発生する増幅回路と、 前記検出偏差信号の電圧レベルに応じて、前記外部電源
    配線から前記内部電源電圧供給ノードへ供給される前記
    出力補助電流量を制御する出力電流制御回路とを含む、
    請求項１記載の電圧発生回路。
17. 【請求項１７】 外部電源電圧の供給を受けて動作する
    半導体記憶装置であって、 行列状に配置された複数のメモリセルを有するメモリセ
    ルアレイと、 選択された前記メモリセルからの出力データを増幅する
    ためのセンスアンプ回路と、 前記メモリセルアレイへのデータ入出力動作を制御する
    ための複数の周辺回路とを備え、 前記半導体記憶装置内の各回路は、電流消費パターンに
    応じて、複数の回路グループに分割され、 前記外部電源電圧を受けて、前記センスアンプ回路が含
    まれる前記複数の回路グループのうちの１つに対して、
    動作電圧を目標電圧に維持して供給する電圧発生回路を
    さらに備え、 前記電圧発生回路は、 前記外部電源電圧を供給する外部電源配線と、 前記動作電圧を発生する動作電圧供給ノードと、 前記動作電圧の前記目標電圧に対する電圧偏差に応じ
    て、前記外部電源配線から前記動作電圧供給ノードに供
    給される出力電流量を制御して前記動作電圧を前記目標
    電圧に維持する電圧変換回路とを備え、 前記電圧変換回路は、 第１の電圧と内部ノードとの間に結合され、前記電圧発
    生回路の活性化信号に応じてオンするスイッチ回路と、 前記内部ノードと第２の電圧との間に結合され、前記内
    部ノードの電圧レベルから前記第２の電圧までの範囲内
    において前記電圧偏差に応じた電圧レベルが設定される
    検出偏差信号を発生する増幅回路と、 前記検出偏差信号の電圧レベルに応じて、出力制御信号
    の電圧レベルを前記第１および前記第２の電圧のいずれ
    かに駆動する信号変換回路と、 前記出力制御信号の電圧レベルに応じて、前記出力電流
    量を制御する出力電流制御回路とを含み、 前記出力電流制御回路は、前記検出偏差信号の電圧レベ
    ルが前記第１の電圧から前記第２の電圧に変化するにし
    たがって、前記出力電流量を増加させる、半導体記憶装
    置。