JP2023172339A - 電源回路、電源管理回路および電子機器 - Google Patents

Abstract

【課題】さまざまなプラットフォームで汎用的に利用可能な電源回路を提供する。【解決手段】Ｎ型トランジスタＭＮ１は、入力ピンＶＩＮと出力ピンＶＯＵＴの間に接続される。Ｐ型トランジスタＭＰ１は、入力ピンＶＩＮと出力ピンＶＯＵＴの間に、Ｎ型トランジスタＭＮ１と並列に接続される。第３制御回路１３０は、イネーブル状態とディセーブル状態が切り替え可能であり、イネーブル状態において、Ｎ型トランジスタＭＮ１のゲートにハイ電圧を印加する。第４制御回路１４０は、イネーブル状態とディセーブル状態が切り替え可能であり、イネーブル状態において、Ｐ型トランジスタＭＰ１のゲートにロー電圧を印加する。第３モードにおいて、第３制御回路１３０と第４制御回路１４０がイネーブル状態となる。【選択図】図１

Description

本開示は、電源回路に関する。

電源回路は大きく、スイッチング電源とリニアレギュレータに分けられる。システムの設計者は、設計対象のアプリケーションに関して、入力電圧と出力電圧の関係、負荷電流の大きさ、スイッチングノイズが許容できるかなどを考慮して、スイッチング電源かリニアレギュレータを選択する。

特開２０１６－１４３３９４号公報

本開示は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、さまざまなプラットフォームで汎用的に利用可能な電源回路の提供にある。

本開示のある態様は、電源回路に関する。電源回路は、入力端子と出力端子と、入力端子と出力端子の間に接続されたＮ型トランジスタと、入力端子と出力端子の間に、Ｎ型トランジスタと並列に接続されたＰ型トランジスタと、イネーブル状態とディセーブル状態が切り替え可能であり、イネーブル状態において、出力端子に発生する出力電圧が目標電圧に近づくように、Ｎ型トランジスタの制御電極の電圧を制御する第１制御回路と、イネーブル状態とディセーブル状態が切り替え可能であり、イネーブル状態において、出力電圧が目標電圧に近づくように、Ｐ型トランジスタの制御電極の電圧を制御する第２制御回路と、イネーブル状態とディセーブル状態が切り替え可能であり、イネーブル状態において、Ｎ型トランジスタのゲートにハイ電圧を印加する第３制御回路と、イネーブル状態とディセーブル状態が切り替え可能であり、イネーブル状態において、Ｐ型トランジスタのゲートにロー電圧を印加する第４制御回路と、を備える。電源回路は、第１制御回路がイネーブルである第１モードと、第２制御回路がイネーブルである第２モードと、第３制御回路および第４制御回路がイネーブルである第３モードと、が切替可能である。

なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明あるいは本開示の態様として有効である。さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。

本開示のある態様によれば、半導体集積回路を小型化し、低消費電力化できる。

図１は、実施形態に係る電源回路のブロック図である。 図２は、第１モードで動作する電源回路を備えるシステムの等価回路図である。 図３は、第２モードで動作する電源回路を備えるシステムの等価回路図である。 図４は、第３モードで動作する電源回路を備えるシステムの等価回路図である。 図５は、実施例１に係る電源回路の回路図である。 図６は、実施例２に係る電源回路の回路図である。 図７は、ＰＭＩＣを備える電子機器のブロック図である。

（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。

一実施形態に係る電源回路は、入力端子と出力端子と、入力端子と出力端子の間に接続されたＮ型トランジスタと、入力端子と出力端子の間に、Ｎ型トランジスタと並列に接続されたＰ型トランジスタと、イネーブル状態とディセーブル状態が切り替え可能であり、イネーブル状態において、出力端子に発生する出力電圧が目標電圧に近づくように、Ｎ型トランジスタの制御電極の電圧を制御する第１制御回路と、イネーブル状態とディセーブル状態が切り替え可能であり、イネーブル状態において、出力電圧が目標電圧に近づくように、Ｐ型トランジスタの制御電極の電圧を制御する第２制御回路と、イネーブル状態とディセーブル状態が切り替え可能であり、イネーブル状態において、Ｎ型トランジスタのゲートにハイ電圧を印加する第３制御回路と、イネーブル状態とディセーブル状態が切り替え可能であり、イネーブル状態において、Ｐ型トランジスタのゲートにロー電圧を印加する第４制御回路と、を備える。電源回路は、第１制御回路がイネーブルである第１モードと、第２制御回路がイネーブルである第２モードと、第３制御回路および第４制御回路がイネーブルである第３モードと、が切替可能である。

本明細書において、Ｎ型トランジスタは、ＮチャンネルＦＥＴ（Field Effect Transistor）やＮＰＮ型バイポーラトランジスタであり、Ｐ型トランジスタは、ＰチャンネルＦＥＴやＰＮＰ型バイポーラトランジスタである。また本明細書では、ドレイン、ソースは、バイポーラトランジスタのコレクタ、エミッタを指す。

この構成によれば、入力電圧が電源回路に供給される電源電圧以下で、電源電圧と出力電圧の差分がＮ型トランジスタのしきい値電圧よりも十分大きい場合には、第１モードを選択し、入力電圧が電源回路に供給される電源電圧以下で、入力電圧がＰ型トランジスタのしきい値電圧よりも十分大きい場合には、第２モードを選択することで、安定化された出力電圧を負荷に供給できる。また、入力電圧が、別の外部電源によって安定化された電圧である場合には、第３モードを選択することで、電源回路をロードスイッチとして動作させることができる。このように、電源回路は、さまざまなプラットフォームで汎用的に利用できる。

第３モードでは、入力電圧の電圧レベルにかかわらず、Ｎ型トランジスタとＰ型トランジスタの両方がオンするように、第３制御回路および第４制御回路が動作する。そのため、Ｎ型トランジスタ、Ｐ型トランジスタの一方のみがオンとなるロードスイッチに比べて、オン抵抗を低減でき、回路損失を低減できる。

一実施形態において、第３制御回路および第４制御回路は、第３モードにおいて、電源回路の起動時に、Ｎ型トランジスタとＰ型トランジスタが実質的に同時にオンするように、Ｎ型トランジスタの制御電極の電圧およびＰ型トランジスタの制御電極の電圧をソフトスタート制御してもよい。Ｎ型トランジスタとＰ型トランジスタの一方のみが先にオン状態となり、他方がオンしていない状態で、負荷電流が流れると、オン状態である一方のトランジスタに電流が集中し、発熱するという問題がある。Ｎ型トランジスタとＰ型トランジスタを実質的に同時にオンさせることにより、電流の集中を防止できる。

一実施形態において、電源回路は、出力電圧を第１しきい値電圧と比較する第１コンパレータを含み、出力電圧が第１しきい値電圧を超えるとアサートされるパワーグッド信号を生成するパワーグッド回路をさらに備えてもよい。

一実施形態において、パワーグッド回路は、Ｎ型トランジスタのゲート電圧を第２しきい値と比較する第２コンパレータと、Ｐ型トランジスタのゲート電圧を第３しきい値と比較する第３コンパレータと、をさらに含んでもよい。パワーグッド回路は、第３モードにおいて、出力電圧が第１しきい値電圧を超え、かつ、Ｎ型トランジスタのゲート電圧が第２しきい値電圧を超え、かつＰ型トランジスタのゲート電圧が第３しきい値電圧より低くなったことを条件として、パワーグッド信号をアサートしてもよい。これにより、Ｎ型トランジスタ、Ｐ型トランジスタの両方がオンした後に、パワーグッド信号がアサートされることとなり、いずれか一方のみがオンの状態で負荷が動作開始するのを防止できる。

一実施形態において、第３制御回路および第４制御回路は、第３モードにおいて、電源回路の起動時に、第２コンパレータの出力と第３コンパレータの出力が実質的に同時に変化するように、Ｎ型トランジスタの制御電極の電圧およびＰ型トランジスタの制御電極の電圧をソフトスタート制御してもよい。

一実施形態において、第３制御回路は、Ｎ型トランジスタの制御電極と電源端子の間に接続された第１電流源と、Ｎ型トランジスタのゲートソース間に接続される第１スイッチと、を含んでもよい。この構成では、第３モードにおいて、第１スイッチをオンからオフに切り替えることで、第１電流源が生成する電流によってＮ型トランジスタのゲート容量が充電され、ソフトスタートが実現できる。

一実施形態において、第４制御回路は、Ｐ型トランジスタの制御電極と接地の間に接続された第２電流源と、Ｐ型トランジスタのゲートソース間に接続され、第１モードおよび第２モードにおいてオンとなる第２スイッチと、を含んでもよい。この構成では、第４モードにおいて、第２スイッチをオンからオフに切り替えることで、第２電流源が生成する電流によってＰ型トランジスタのゲート容量が放電され、ソフトスタートが実現できる。

一実施形態において、電源回路は、ひとつの半導体基板に集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。

一実施形態に係る電源管理回路は、ＤＣ／ＤＣコンバータと、上述のいずれかの電源回路と、を備える。

（実施形態）
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

同様に、「部材Ｃが、部材Ａと部材Ｂの間に接続された（設けられた）状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

（実施形態）
図１は、実施形態に係る電源回路１００のブロック図である。電源回路１００は、入力ピンＶＩＮ、出力ピンＶＯＵＴ、電源ピンＶＳＹＳ、Ｎ型トランジスタＭＮ１、Ｐ型トランジスタＭＰ１、第１制御回路１１０、第２制御回路１２０、第３制御回路１３０、第４制御回路１４０、コントローラ１５０、パワーグッド回路１６０を備える。電源回路１００は、ひとつの半導体基板に集積化された機能ＩＣである。

入力ピンＶＩＮには、外部から入力電圧Ｖ_ＩＮが供給される。また出力ピンＶＯＵＴには図示しない負荷が接続される。電源ピンＶＳＹＳには、外部電源から電源電圧Ｖ_ＳＹＳが供給される。電源ピンＶＳＹＳには、電源ライン１０２が接続されており、電源電圧Ｖ_ＳＹＳは、電源回路１００の内部の各ブロックに供給される。電源電圧Ｖ_ＳＹＳは、電源回路１００に集積化される内部レギュレータによって生成されてもよい。

Ｎ型トランジスタＭＮ１は、入力ピンＶＩＮと出力ピンＶＯＵＴの間に接続される。Ｐ型トランジスタＭＰ１は、入力ピンＶＩＮと出力ピンＶＯＵＴの間に、Ｎ型トランジスタＭＮ１と並列に接続される。

第１制御回路１１０は、イネーブル状態とディセーブル状態が切り替え可能である。第１制御回路１１０は、イネーブル状態において、出力ピンＶＯＵＴに発生する出力電圧Ｖ_ＯＵＴが目標電圧Ｖ_{ＯＵＴ（ＲＥＦ）}に近づくように、Ｎ型トランジスタＭＮ１の制御電極（ゲート）の電圧Ｖｇ_Ｎを制御する。第１制御回路１１０の出力は、ディセーブル状態においてハイインピーダンスとなる。

第１制御回路１１０は、第１オペアンプＯＡ１を含む。第１オペアンプＯＡ１は、その非反転入力端子（＋）に基準電圧Ｖ_ＲＥＦを受ける。第１オペアンプＯＡ１の反転入力端子（－）には、出力電圧Ｖ_ＯＵＴに応じたフィードバック電圧Ｖ_ＦＢが入力される。フィードバック電圧Ｖ_ＦＢは、抵抗Ｒ１１，Ｒ１２を含む分圧回路によって生成される。なお、本実施形態では、抵抗Ｒ１１，Ｒ１２が電源回路１００に集積化されているが、抵抗Ｒ１１，Ｒ１２は外付けとしてもよい。その場合、電源回路１００に、フィードバック電圧ＶＦＢを受けるためのフィードバックピンを追加すればよい。第１オペアンプＯＡ１の出力は、Ｎ型トランジスタＭＮ１のゲートに接続される。第１オペアンプＯＡ１は、オン、オフが切り替え可能であり、第１オペアンプＯＡ１のオン状態が、第１制御回路１１０のイネーブル状態に対応する。

第２制御回路１２０は、イネーブル状態とディセーブル状態が切り替え可能である。第２制御回路１２０は、イネーブル状態において、出力電圧Ｖ_ＯＵＴが目標電圧Ｖ_{ＯＵＴ（ＲＥＦ）}に近づくように、Ｐ型トランジスタＭＰ１の制御電極（ゲート）の電圧Ｖｇ_Ｐを制御する。第２制御回路１２０の出力は、ディセーブル状態においてハイインピーダンスとなる。

第２制御回路１２０は、第２オペアンプＯＡ２を含む。第２オペアンプＯＡ２は、その反転入力端子（－）に基準電圧Ｖ_ＲＥＦを受ける。第２オペアンプＯＡ２の非反転入力端子（＋）には、出力電圧Ｖ_ＯＵＴに応じたフィードバック電圧Ｖ_ＦＢが入力される。第２オペアンプＯＡ２の出力は、Ｐ型トランジスタＭＰ１のゲートに接続される。第２オペアンプＯＡ２は、オン、オフが切り替え可能であり、第２オペアンプＯＡ２のオン状態が、第２制御回路１２０のイネーブル状態に対応する。

第３制御回路１３０は、イネーブル状態とディセーブル状態が切り替え可能である。第３制御回路１３０は、イネーブル状態において、Ｎ型トランジスタＭＮ１のゲートにハイ電圧Ｖ_Ｈを印加する。ハイ電圧Ｖ_Ｈは、典型的には電源電圧Ｖ_ＳＹＳであるが、その限りでない。たとえば第３制御回路１３０は、出力電圧ＶＯＵＴよりも、所定電圧幅高い電圧を、ハイ電圧Ｖ_Ｈとして、Ｎ型トランジスタＭＮ１のゲートに印加してもよい。第３制御回路１３０の出力は、ディセーブル状態においてハイインピーダンスとなる。

第４制御回路１４０は、イネーブル状態とディセーブル状態が切り替え可能であり、イネーブル状態において、Ｐ型トランジスタＭＰ１のゲートにロー電圧Ｖ_Ｌを印加する。ロー電圧Ｖ_Ｌは、典型的には接地電圧０Ｖであるが、その限りでない。たとえば第４制御回路１４０は、入力電圧Ｖ_ＩＮよりも、所定電圧幅低い電圧を、ロー電圧Ｖ_Ｌとして、Ｐ型トランジスタＭＰ１のゲートに印加してもよい。第４制御回路１４０の出力は、ディセーブル状態においてハイインピーダンスとなる。

電源回路１００は、第１モード、第２モード、第３モードの３つのモードが切り替え可能であり、モードは、電源回路１００の動作中には変化せず、電源回路１００が使用されるアプリケーションやプラットフォームによって選択され、固定される。モードの設定は、図示しない設定ピンを利用して行ってもよいし、図示しないインタフェース回路を利用して、外部のホストコントローラから、電源回路１００の起動時に受信してもよい。あるいは電源回路１００は、モードの設定値を保持する不揮発性メモリを備えてもよい。

コントローラ１５０は、設定されたモードに応じて、第１制御回路１１０、第２制御回路１２０、第３制御回路１３０、第４制御回路１４０に対してイネーブル信号ＥＮ１～ＥＮ４を供給し、イネーブル、ディセーブルを制御する。

コントローラ１５０は、第１モードにおいてイネーブル信号ＥＮ１をアサート（たとえばハイ）し、イネーブル信号ＥＮ２～ＥＮ４をネゲートして、第１制御回路１１０をイネーブルとする。コントローラ１５０は、第２モードにおいてイネーブル信号ＥＮ２をアサート、イネーブル信号ＥＮ１，ＥＮ３，ＥＮ４をネゲートして、第２制御回路１２０をイネーブルとする。コントローラ１５０は、第３モードにおいてイネーブル信号ＥＮ３、ＥＮ４をアサートし、イネーブル信号ＥＮ１，ＥＮ２をネゲートし、第３制御回路１３０および第４制御回路１４０をイネーブルとする。

パワーグッド回路１６０は、出力電圧Ｖ_ＯＵＴを監視し、出力電圧Ｖ_ＯＵＴがその目標電圧レベルＶ_{ＯＵＴ（ＲＥＦ）}付近まで上昇したことを検出すると、パワーグッド信号ＰＧをアサートする。パワーグッド信号ＰＧは、出力ピンＶＯＵＴに接続される負荷に供給され、負荷は、パワーグッド信号ＰＧのアサートを待って、動作を開始する。たとえばパワーグッド回路１６０は、出力電圧Ｖ_ＯＵＴをしきい値電圧ＶＴＨ１と比較する第１コンパレータＣＯＭＰ１を含んでもよい。

あるいは、パワーグッド信号ＰＧは、負荷を制御するマイクロコントローラに供給される。マイクロコントローラは、パワーグッド信号ＰＧのアサートを待って、負荷の動作を開始する。

以上が電源回路１００の構成である。続いてその動作を、第１モード～第３モードそれぞれについて説明する。

（第１モード）
図２は、第１モードで動作する電源回路１００を備えるシステム２００の等価回路図である。電源回路１００の入力ピンＶＩＮには、電源電圧Ｖ_ＳＹＳ以下の入力電圧Ｖ_ＩＮが供給され、出力ピンＶＯＵＴには負荷２０２が接続される。第１モードでは、出力電圧Ｖ_ＯＵＴは、Ｖ_{ＯＵＴ（ＲＥＦ）}＝Ｖ_ＲＥＦ×（Ｒ１１＋Ｒ１２）／Ｒ１２に安定化される。

（第２モード）
図３は、第２モードで動作する電源回路１００を備えるシステム２００の等価回路図である。電源回路１００の入力ピンＶＩＮには、電源電圧Ｖ_ＳＹＳ以下の入力電圧Ｖ_ＩＮが供給され、出力ピンＶＯＵＴには負荷２０２が接続される。第２モードでは、第１モードと同様に、出力電圧Ｖ_ＯＵＴは、Ｖ_{ＯＵＴ（ＲＥＦ）}＝Ｖ_ＲＥＦ×（Ｒ１１＋Ｒ１２）／Ｒ１２に安定化される。

第１モードおよび第２モードでは、電源回路１００が電圧レギュレーション機能を有するため、入力電圧Ｖ_ＩＮは、変動する電圧であってもよい。

図４は、第３モードで動作する電源回路１００を備えるシステム２００の等価回路図である。第３モードでは電源回路１００は、ロードスイッチとして動作する。電源回路１００の入力ピンＶＩＮには、外部電源２０４から、所定の電圧レベルに安定化された入力電圧Ｖ_ＩＮが供給される。入力電圧Ｖ_ＩＮは、電源電圧Ｖ_ＳＹＳよりも低いことが好ましいが、高くてもよい。外部電源２０４は、ＤＣ／ＤＣコンバータであってもよいし、リニアレギュレータであってもよい。

第３モードにおいて、Ｎ型トランジスタＭＮ１、Ｐ型トランジスタＭＰ１はフルオン状態となる。これにより、負荷２０２には、入力電圧Ｖ_ＩＮと実質的に同じ電圧レベルを有する出力電圧Ｖ_ＯＵＴが供給される。

以上が電源回路１００の動作である。この電源回路１００は、さまざまなプラットフォームで汎用的に利用できる。電源回路１００の利点は比較技術との対比によって明確となる。

比較技術では、電源回路１００はロードスイッチとして動作する際に、Ｎ型トランジスタＭＮ１またはＰ型トランジスタＭＰ１の一方のみがフルオンし、他方はオフとされる。たとえば、入力電圧Ｖ_ＩＮの電圧レベルによらずにロードスイッチとして確実に動作させる場合、Ｐ型トランジスタを利用する必要がある。一般に、Ｐ型トランジスタの方が、Ｎ型トランジスタよりもオン抵抗が高いため、比較技術では損失が大きくなる。

あるいは比較技術において、入力電圧Ｖ_ＩＮが電源電圧Ｖ_ＳＹＳより高いシステムでは、Ｐ型トランジスタＭＰ１をオンとし、入力電圧Ｖ_ＩＮが電源電圧Ｖ_ＳＹＳより低いシステムでは、Ｎ型トランジスタＭＮ１をオンする構成も考えられる。この場合、入力電圧Ｖ_ＩＮと電源電圧Ｖ_ＳＹＳの電位差が小さい場合に、オンとなるトランジスタのオン抵抗が十分に小さくならない可能性がある。

実施形態に戻る。実施形態では、第３モードでは、入力電圧Ｖ_ＩＮの電圧レベルにかかわらず、Ｎ型トランジスタＭＮ１とＰ型トランジスタＭＰ１の両方がフルオンするように、第３制御回路１３０および第４制御回路１４０が動作する。そのため、Ｎ型トランジスタ、Ｐ型トランジスタの一方のみがオンとなるロードスイッチに比べて、オン抵抗を低減でき、回路損失を低減できる。

本開示は、図１のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、方法に及ぶものであり、特定の構成に限定されるものではない。以下、本開示の範囲を狭めるためではなく、本開示や本発明の本質や動作の理解を助け、またそれらを明確化するために、より具体的な構成例や実施例を説明する。

（実施例１）
図５は、実施例１に係る電源回路１００Ａの回路図である。この実施例において、第３制御回路１３０は、第１電流源ＣＳ１および第１スイッチＳＷ１を含む。第１電流源ＣＳ１は、Ｎ型トランジスタＭＮ１のゲートと接続され、定電流をゲートにソースする。第１スイッチＳＷ１は、Ｎ型トランジスタＭＮ１のゲートと接地間に接続される。

第４制御回路１４０は、第２電流源ＣＳ２および第２スイッチＳＷ２を含む。第２電流源ＣＳ２は、Ｐ型トランジスタＭＮＰのゲートと接続され、定電流をゲートからシンクする。第２スイッチＳＷ２は、Ｐ型トランジスタＭＰ１のゲートソース間に接続される。

第３モードで動作するとき、出力電圧Ｖ_ＯＵＴの出力開始前の状態では、第１スイッチＳＷ１、第２スイッチＳＷ２はオンしている。これにより、Ｎ型トランジスタＭＮ１のゲートは０Ｖに固定され、またＰ型トランジスタＭＰ１のゲートは、入力電圧Ｖ_ＩＮに固定される。したがって、Ｎ型トランジスタＭＮ１およびＰ型トランジスタＭＰ１はオフとなる。

出力電圧Ｖ_ＯＵＴの出力開始のトリガーが発生すると、第１スイッチＳＷ１および第２スイッチＳＷ２がオフとなる。これにより、Ｎ型トランジスタＭＮ１のゲートは、第１電流源ＣＳ１が生成する電流によって充電され、ゲート電圧Ｖｇ_Ｎが時間とともにゆっくりと上昇する。またＰ型トランジスタＭＰ１のゲートは、第２電流源ＣＳ２が生成する電流によって放電され、ゲート電圧Ｖｇ_Ｐが時間とともにゆっくりと低下する。そしてＮ型トランジスタＭＮ１、Ｐ型トランジスタＭＰ１それぞれのゲートソース間電圧が、ＦＥＴのしきい値を越えると、Ｎ型トランジスタＭＮ１、Ｐ型トランジスタＭＰ１がターンオンする。

ここで、第３制御回路１３０と第４制御回路１４０は、Ｎ型トランジスタＭＮ１とＰ型トランジスタＭＰ１が実質的に同じタイミングでターンオンするように構成される。具体的には、第１電流源ＣＳ１の電流量と第２電流源ＣＳ２の電流量が、Ｎ型トランジスタＭＮ１とＰ型トランジスタＭＰ１が同時にオンするように設計されている。「同時にオンする」とは完全に同一のタイミングでオンすることに限定されず、たとえば数十μｓ程度の時間差があってもよい。

以上が電源回路１００Ａの構成である。電源回路１００Ａの利点を説明する。もし、Ｎ型トランジスタＭＮ１とＰ型トランジスタＭＰ１の一方のみがオンで、他方がオフの状態で、パワーグッド信号ＰＧがアサートされると、先にオンとなったトランジスタに負荷電流が集中的に流れて、発熱が大きくなる。これに対して、図５の電源回路１００Ａでは、Ｎ型トランジスタＭＮ１とＰ型トランジスタＭＰ１が実質的に同時にターンオンする。そのため、電流の集中を防止でき、発熱を抑制できる。

（実施例２）
図６は、実施例２に係る電源回路１００Ｂの回路図である。図５の電源回路１００Ｂは、パワーグッド回路１６０Ｂの構成が、図５のパワーグッド回路１６０と異なっている。

パワーグッド回路１６０Ｂは、第３モードにおいて、出力電圧Ｖ_ＯＵＴに加えて、Ｎ型トランジスタＭＮ１のゲート電圧Ｖｇ_ＮおよびＰ型トランジスタＭＰ１のゲート電圧Ｖｇ_Ｐを監視する。第３モードにおいて、パワーグッド回路１６０Ｂは、出力電圧Ｖ_ＯＵＴがしきい値電圧Ｖ_ＴＨ１を超え、かつＮ型トランジスタＭＮ１のゲート電圧Ｖｇ_Ｎがしきい値電圧Ｖ_ＴＨ２を超え、かつＰ型トランジスタＭＰ１のゲート電圧Ｖｇ_Ｐがしきい値電圧Ｖ_ＴＨ３を下回ると、パワーグッド信号ＰＧをアサートする。

言い換えると、第３モードにおいて、パワーグッド回路１６０Ｂは、出力電圧Ｖ_ＯＵＴがしきい値電圧Ｖ_ＴＨ１を超え、かつＮ型トランジスタＭＮ１、Ｐ型トランジスタＭＰ１それぞれのゲートソース間電圧が、ＦＥＴのしきい値電圧を超えると、パワーグッド信号ＰＧをアサートする。

パワーグッド回路１６０Ｂは、コンパレータＣＯＭＰ１～ＣＯＭＰ３およびロジック回路１６２を含む。第１コンパレータＣＯＭＰ１は、出力電圧Ｖ_ＯＵＴをしきい値電圧Ｖ_ＴＨ１と比較する。第２コンパレータＣＯＭＰ２は、出力電圧Ｖ_ＯＵＴをしきい値電圧Ｖ_ＴＨ２と比較する。第３コンパレータＣＯＭＰ３は、出力電圧Ｖ_ＯＵＴをしきい値電圧Ｖ_ＴＨ３と比較する。ロジック回路１６２は、第３モードにおいて、３つのコンパレータＣＯＭＰ１～ＣＯＭＰ３がすべてアサートされると、パワーグッド信号ＰＧをアサートする。第１モード、第２モードでは、ロジック回路１６２は、第１コンパレータＣＯＭＰ１の出力がアサートされると、パワーグッド信号ＰＧをアサートする。

以上が電源回路１００Ｂの構成である。電源回路１００Ｂでは、Ｎ型トランジスタＭＮ１とＰ型トランジスタＭＰ１の両方がオンするまでパワーグッド信号ＰＧがアサートされない。言い換えると、パワーグッド信号ＰＧがアサートされた時点では、Ｎ型トランジスタＭＮ１とＰ型トランジスタＭＰ１がオンであることが保証される。したがって、一方のトランジスタに電流が集中するのを防止でき、発熱を抑制できる。

実施例２では、Ｎ型トランジスタＭＮ１とＰ型トランジスタＭＰ１は必ずしも実質的に同じタイミングでターンオンする必要がないが、実施例１と同様に、実質的に同じタイミングでターンオンするように、第３制御回路１３０および第４制御回路１４０が構成されてもよい。つまり、第３制御回路１３０と第４制御回路１４０は、第２コンパレータＣＯＭＰ２の出力と、第３コンパレータＣＯＭＰ３の出力が実質的に同時に変化するように構成されてもよい。

（用途）
続いて電源回路１００の用途を説明する。その限りでないが、電源回路１００は、電源管理回路（ＰＭＩＣ：Power Management IC）に使用することができる。

図７は、ＰＭＩＣ３００を備える電子機器４００のブロック図である。電子機器４００は、民生機器であってもよいし、車載機器であってもよいし、産業機器であってもよい。

ＰＭＩＣ３００は、複数ｎ個（ｎ≧２）の負荷４０２＿１～４０２＿ｎを有する電子機器４００に搭載され、複数の負荷４０２＿１～４０２＿ｎに適切な電源電圧Ｖ_ＯＵＴ１～Ｖ_ＯＵＴｎを供給する。負荷４０２の種類や個数は特に限定されない。たとえば複数の負荷４０２＿１～４０２＿ｎは、ＣＰＵ（Central Processing Unit）やＲＡＭ（Random Access Memory）、ＨＤＤ（Hard Disk Drive）、ＳＳＤ（Solid State Drive）、オーディオ回路、ディスプレイドライバなどが例示される。１個の負荷４０２に対応する構成や機能の単位を、チャンネルＣＨと表記する。ｎをチャンネル数と称する。

負荷４０２のいくつかは、ＳＯＣ（System On Chip）あるいはマイクロコントローラの内部に設けられる複数のブロック（ＣＰＵブロック、メモリブロック）であってもよい。あるいは複数の負荷４０２＿１～４０２＿ｎは、別々のデバイスであってもよい。

電子機器４００を正常に動作させるためには、複数の負荷４０２を所定の順序で起動する必要があり、したがってそれらの部品に対する電源電圧のオン、オフのシーケンスは、数μｓのオーダーで正しく制御する必要がある。たとえばＲＡＭに対する電源供給は、ＣＰＵがＲＡＭにアクセスする前に完了していなければならない。

ＰＭＩＣ３００は、主として、制御ロジック３１０、複数の電源回路３２０＿１～３２０＿ｎ、ならびに図示しないインタフェース回路を備え、ひとつの半導体基板に一体集積化された機能ＩＣ（Integrated Circuit）である。

複数の電源回路３２０＿１～３２０＿ｎは、複数の負荷４０２＿１～４０２＿ｎに対応する。複数の電源回路３２０＿１～３２０＿ｎは、個別にオン、オフが切りかえ可能に構成される。電源回路３２０は、昇圧型、降圧型、昇降圧型のＤＣ／ＤＣコンバータであってもよいし、ＬＤＯ（Low Drop Output）などのリニアレギュレータであってもよいし、あるいはチャージポンプ回路などであってもよい。当業者であれば電源回路３２０を構成する部品の一部、たとえばインダクタやトランス、平滑キャパシタ、フィードバック用の抵抗、スイッチング素子などが、チップ部品やディスクリート部品で構成され、ＰＭＩＣ３００のＩＣ外部に外付けされることが理解される。

制御ロジック３１０は、ＰＭＩＣ３００を統合的に制御する。制御ロジック３１０の主たる機能のひとつはシーケンサである。制御ロジック３１０は、電子機器４００の動作モードの変更に関連するイベントを検出すると、電源回路３２０＿１～３２０＿ｎの状態を変化させる。ここでの動作モードは、通常動作、休止、スタンバイ、シャットダウンなどが例示される。どのような動作モードをサポートするかは、電子機器４００の種類などに応じており、本開示において限定されない。

たとえば制御ロジック３１０は、起動イベントを検出すると、複数の電源回路３２０＿１～３２０＿ｎを、所定の順序および所定の時間間隔で起動する。

また制御ロジック３１０は、シャットダウンイベントを検出すると、複数の電源回路３２０＿１～３２０＿ｎを、所定の順序および所定の時間間隔で停止する。

また制御ロジック３１０は、スタンバイイベントを検出すると、複数の電源回路３２０＿１～３２０＿ｎのうちのいくつかを停止状態に遷移させる。反対に制御ロジック３１０は、スタンバイ復帰イベントを検出すると、複数の電源回路３２０＿１～３２０＿ｎのうちのいくつかを停止状態から動作状態に遷移させる。

図７において、第４チャンネルの電源回路３２０＿４は、上述の電源回路１００に対応する。電源回路３２０＿４をリニアレギュレータとして動作させたい場合、第１モードあるいは第２モードに設定すればよい。電源回路３２０＿４をロードスイッチとして動作させたい場合、第３モードに設定すればよい。

本開示に係る実施形態について、具体的な用語を用いて説明したが、この説明は、理解を助けるための例示に過ぎず、本開示あるいは請求の範囲を限定するものではなく、本発明の範囲は、請求の範囲によって規定されるものである。また、実施形態のみでなく、ここでは説明しない実施形態、実施例、変形例も、本発明の範囲に含まれる。

（付記）
本開示には以下の技術が開示される。

（項目１）
入力端子と出力端子と、
前記入力端子と前記出力端子の間に接続されたＮ型トランジスタと、
前記入力端子と前記出力端子の間に、前記Ｎ型トランジスタと並列に接続されたＰ型トランジスタと、
イネーブル状態とディセーブル状態が切り替え可能であり、イネーブル状態において、前記出力端子に発生する出力電圧が目標電圧に近づくように、前記Ｎ型トランジスタの制御電極の電圧を制御する第１制御回路と、
イネーブル状態とディセーブル状態が切り替え可能であり、イネーブル状態において、前記出力電圧が目標電圧に近づくように、前記Ｐ型トランジスタの制御電極の電圧を制御する第２制御回路と、
イネーブル状態とディセーブル状態が切り替え可能であり、イネーブル状態において、前記Ｎ型トランジスタのゲートにハイ電圧を印加する第３制御回路と、
イネーブル状態とディセーブル状態が切り替え可能であり、イネーブル状態において、前記Ｐ型トランジスタのゲートにロー電圧を印加する第４制御回路と、
を備え、
前記第１制御回路がイネーブルである第１モードと、
前記第２制御回路がイネーブルである第２モードと、
前記第３制御回路および前記第４制御回路がイネーブルである第３モードと、
が切替可能である、電源回路。

（項目２）
前記第３制御回路および前記第４制御回路は、前記第３モードにおいて、前記電源回路の起動時に、前記Ｎ型トランジスタと前記Ｐ型トランジスタが実質的に同時にオンするように、前記Ｎ型トランジスタの制御電極の電圧および前記Ｐ型トランジスタの制御電極の電圧をソフトスタート制御する、項目１に記載の電源回路。

（項目３）
前記出力電圧を第１しきい値電圧と比較する第１コンパレータを含み、前記出力電圧が前記第１しきい値電圧を超えるとアサートされるパワーグッド信号を生成するパワーグッド回路をさらに備える、項目１または２に記載の電源回路。

（項目４）
前記パワーグッド回路は、
前記Ｎ型トランジスタのゲート電圧を第２しきい値電圧と比較する第２コンパレータと、
前記Ｐ型トランジスタのゲート電圧を第３しきい値電圧と比較する第３コンパレータと、
をさらに含み、
前記第３モードでは、前記出力電圧が前記第１しきい値電圧を超え、かつ、前記Ｎ型トランジスタの前記ゲート電圧が前記第２しきい値電圧を超え、かつ前記Ｐ型トランジスタの前記ゲート電圧が前記第３しきい値電圧を下回ったことを条件として、前記パワーグッド信号をアサートする、項目３に記載の電源回路。

（項目５）
前記第３制御回路および前記第４制御回路は、前記第３モードにおいて、前記電源回路の起動時に、前記第２コンパレータの出力と前記第３コンパレータの出力が実質的に同時に変化するように、前記Ｎ型トランジスタの制御電極の電圧および前記Ｐ型トランジスタの制御電極の電圧をソフトスタート制御する、項目４に記載の電源回路。

（項目６）
前記第３制御回路は、
前記Ｎ型トランジスタの前記制御電極と電源端子の間に接続された第１電流源と、
前記Ｎ型トランジスタのゲートソース間に接続され、前記第１モードおよび前記第２モードにおいてオンとなる第１スイッチと、
を含む、項目１から５のいずれかに記載の電源回路。

（項目７）
前記第４制御回路は、
前記Ｐ型トランジスタの前記制御電極と接地の間に接続された第２電流源と、
前記Ｐ型トランジスタのゲートソース間に接続され、前記第１モードおよび前記第２モードにおいてオンとなる第２スイッチと、
を含む、項目１から６のいずれかに記載の電源回路。

（項目８）
ひとつの半導体基板に一体集積化される、項目１から７のいずれかに記載の電源回路。

（項目９）
ＤＣ／ＤＣコンバータと、
項目１から８のいずれかに記載の電源回路と、
を備える、電源管理回路。

（項目１０）
項目９に記載の電源管理回路を備える、電子機器。

（項目１１）
項目１から８のいずれかに記載の電源回路を備える、電子機器。

１００ 電源回路
ＭＰ１ Ｐ型トランジスタ
ＭＮ１ Ｎ型トランジスタ
１０２ 電源ライン
１１０ 第１制御回路
ＯＡ１ 第１オペアンプ
１２０ 第２制御回路
ＯＡ２ 第２オペアンプ
１３０ 第３制御回路
ＣＳ１ 第１電流源
ＳＷ１ 第１スイッチ
１４０ 第４制御回路
ＣＳ２ 第２電流源
ＳＷ２ 第２スイッチ
Ｒ１１，Ｒ１２ 抵抗
１５０ コントローラ
１６０ パワーグッド回路
ＶＩＮ 入力ピン
ＶＯＵＴ 出力ピン
ＶＳＹＳ 電源ピン
３００ ＰＭＩＣ
３１０ 制御ロジック
３２０ 電源回路
４００ 電子機器
４０２ 負荷

Claims (10)

1. 入力端子と出力端子と、
   前記入力端子と前記出力端子の間に接続されたＮ型トランジスタと、
   前記入力端子と前記出力端子の間に、前記Ｎ型トランジスタと並列に接続されたＰ型トランジスタと、
   イネーブル状態とディセーブル状態が切り替え可能であり、イネーブル状態において、前記出力端子に発生する出力電圧が目標電圧に近づくように、前記Ｎ型トランジスタの制御電極の電圧を制御する第１制御回路と、
   イネーブル状態とディセーブル状態が切り替え可能であり、イネーブル状態において、前記出力電圧が目標電圧に近づくように、前記Ｐ型トランジスタの制御電極の電圧を制御する第２制御回路と、
   イネーブル状態とディセーブル状態が切り替え可能であり、イネーブル状態において、前記Ｎ型トランジスタのゲートにハイ電圧を印加する第３制御回路と、
   イネーブル状態とディセーブル状態が切り替え可能であり、イネーブル状態において、前記Ｐ型トランジスタのゲートにロー電圧を印加する第４制御回路と、
   を備え、
   前記第１制御回路がイネーブルである第１モードと、
   前記第２制御回路がイネーブルである第２モードと、
   前記第３制御回路および前記第４制御回路がイネーブルである第３モードと、
   が切替可能である、電源回路。
2. 前記第３制御回路および前記第４制御回路は、前記第３モードにおいて、前記電源回路の起動時に、前記Ｎ型トランジスタと前記Ｐ型トランジスタが実質的に同時にオンするように、前記Ｎ型トランジスタの制御電極の電圧および前記Ｐ型トランジスタの制御電極の電圧をソフトスタート制御する、請求項１に記載の電源回路。
3. 前記出力電圧を第１しきい値電圧と比較する第１コンパレータを含み、前記出力電圧が前記第１しきい値電圧を超えるとアサートされるパワーグッド信号を生成するパワーグッド回路をさらに備える、請求項１または２に記載の電源回路。
4. 前記パワーグッド回路は、
   前記Ｎ型トランジスタのゲート電圧を第２しきい値電圧と比較する第２コンパレータと、
   前記Ｐ型トランジスタのゲート電圧を第３しきい値電圧と比較する第３コンパレータと、
   をさらに含み、
   前記第３モードでは、前記出力電圧が前記第１しきい値電圧を超え、かつ、前記Ｎ型トランジスタの前記ゲート電圧が前記第２しきい値電圧を超え、かつ前記Ｐ型トランジスタの前記ゲート電圧が前記第３しきい値電圧を下回ったことを条件として、前記パワーグッド信号をアサートする、請求項３に記載の電源回路。
5. 前記第３制御回路および前記第４制御回路は、前記第３モードにおいて、前記電源回路の起動時に、前記第２コンパレータの出力と前記第３コンパレータの出力が実質的に同時に変化するように、前記Ｎ型トランジスタの制御電極の電圧および前記Ｐ型トランジスタの制御電極の電圧をソフトスタート制御する、請求項４に記載の電源回路。
6. 前記第３制御回路は、
   前記Ｎ型トランジスタの前記制御電極と電源端子の間に接続された第１電流源と、
   前記Ｎ型トランジスタのゲートソース間に接続され、前記第１モードおよび前記第２モードにおいてオンとなる第１スイッチと、
   を含む、請求項１または２に記載の電源回路。
7. 前記第４制御回路は、
   前記Ｐ型トランジスタの前記制御電極と接地の間に接続された第２電流源と、
   前記Ｐ型トランジスタのゲートソース間に接続され、前記第１モードおよび前記第２モードにおいてオンとなる第２スイッチと、
   を含む、請求項１または２に記載の電源回路。
8. ひとつの半導体基板に一体集積化される、請求項１または２に記載の電源回路。
9. ＤＣ／ＤＣコンバータと、
   請求項１または２に記載の電源回路と、
   を備える、電源管理回路。
10. 請求項９に記載の電源回路を備える、電子機器。

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