CN102386774B - 用于管芯上电压缩放的分布式功率传送方案 - Google Patents

用于管芯上电压缩放的分布式功率传送方案 Download PDF

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Abstract

本发明公开了用于管芯上电压缩放的分布式功率传送方案。本文公开了适于使功率门单元基于处理器的负载产生可变电压信号的高速低压差(HS-LDO)电压调节电路。在各实施例中，选择逻辑可动态地启用或禁用HS-LDO电路以使得功率门电路能够在全通或全断模式下操作。可描述和要求保护其它实施例。

Description

用于管芯上电压缩放的分布式功率传送方案
技术领域
本申请一般涉及集成电路，尤其涉及可变电压通过管芯上电压调节器的传送。
背景技术
计算设备可将大部分时间花在空闲状态。因此，空闲状态下的功率节省对于抑制功耗是极其重要的。
一些处理器可允许取决于活动来调节核电压。例如，一些中央处理单元(CPU)可具有生成电压标识(VID)信号的能力。VID信号可向电源单元指示CPU所需的电压量。提供这种可变电压的通常方式可通过使用外部电压调节器(VR)。然而，外部VR可比固定电压调节器更贵且可能需要更大的物理板面积。此外，外部VR在调节其输出方面可能慢。结果，外部VR可能不是非常适合在小的时间增量上支持CPU的动态功率节省。
目前存在不使用外部VR的若干种管芯上功率节省技术。这些技术包括时钟缩放、时钟选通和功率选通。时钟缩放可指根据工作负载缩放时钟频率，以便节省动态有效功率。时钟选通可指当逻辑块没有处理任何数据时维持处理器的某些逻辑块的状态以便消除切换功耗。尽管时钟缩放和/或时钟选通可降低动态功耗，然而外部VR可能仍是改变供电电压以便降低泄漏功率所必须的。
功率选通可指关闭处理器中当前没有使用的某些逻辑块的功率以便降低处理器的总体功率泄漏。功率选通可表现为在供电电压上的开/关控制。理想地，经功率选通的逻辑块可根本不消耗功率。如此，功率选通可非常适于使逻辑块进入待机或休眠模式。然而，由于与进入或退出功率选通状态相关联的固有等待时间，在正常的操作条件下功率选通是不能容忍的。
需要节省更多的功率量，尤其是在处理器的一个或多个功率域不能完全断电，但也没有处理时间敏感的数据时的情况中。此外，因为外部VR可能是昂贵且低效率的，所以有利的是在管芯上具有满足以下要求的精细粒度的功率传送机制：无需使用外部VR的可变电压电平的传送；基于工艺角(process corner)的Vcc调谐以满足产品要求；以通常的输入电压在不同的电压下以不同的时钟频率操作不同的逻辑块；以及从通常的输入电压生成可变电压电平以减少平台VR轨的数量。
附图简述
本公开的实施例借助示例性图示而非限定地予以描述，这些图示示出于附图中，其中相同标记表示相同要素，在附图中：
图1是根据各实施例的示例高速低压差(high speed low dropout(HS-LDO))电压调节电路的框图；
图2是示出根据各实施例的HS-LDO电路的各组件之间的结构关系的框图；
图3是根据各实施例的示例N级预驱动器单元和耦合到PGT单元的示例P级驱动器单元的框图；
图4是示出根据各实施例的HS-LDO电路的示例操作的一部分的流程图。
图5是示出根据各实施例将HS-LDO电路集成到处理器的功率域的两种方式的框图。
图6是示出适于实施本发明的各实施例的示例计算机系统的框图。
具体实施方式
在以下详细描述中，对附图进行了参考，附图构成了以下详细描述的一部分且在其中作为图示示出了可实践本发明的实施例。要理解，可应用其它实施例并作出结构或逻辑改变而不会脱离本发明的范围。由此，以下详细描述不被理解为限制意义，且根据本发明的实施例的范围仅由所附权利要求及其等效方案来定义。
以有助于理解本发明的实施例的方式，将各操作描述为依次的多个分立的操作；然而，描述的顺序不应被解释为表示这些操作是依赖于顺序的。
可使用术语“耦合的”和“连接的”连同其衍生词。应当理解，这些术语并不意图作为彼此的同义词。相反，在特定实施例中，可使用“连接的”来指示两个或更多元件彼此直接物理或电气接触。“耦合”可表示两个或多个元件直接物理或电气接触。然而，“耦合”也可表示两个或多个元件彼此并未直接接触，但是仍然彼此协作或交互。
为了描述的目的，“A/B”形式或“A和/或B”形式的短语表示(A)、(B)或(A和B)。为了描述的目的，“A、B和C中的至少一个”形式的短语表示(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C)。为了描述的目的，“(A)B”形式的短语表示(B)或(AB)，即A是任选要素。
描述可使用短语“在一实施例中”或“在实施例中”，各自可指示相同或不同的实施例中的一个或多个。此外，如参考本发明的实施例使用的术语“包括”、“包含”、“具有”等是同义词。
描述可使用诸如“运算放大器”、“门”、“晶体管”、“电阻器”、“PMOS”和“NMOS”等各种术语来表示各实施例中使用的各组件。应理解这些组件可以各种方式实现和/或被类似功能的组件替换。例如，可利用多个电阻器和/或晶体管来实现“电阻器”或“运算放大器”。因此，贯穿本公开使用的术语仅是为了说明的目的，而不应解释为限制。
计算设备的处理器可具有若干功率域。每个功率域可具有其自身的锁相环(PLL)来控制其时钟频率，且可独立地管理其自身的功耗。功率选通连同时钟选通、时钟缩放可降低处理器的功耗。典型地，功率门(PGT)单元可与功率域内的逻辑块相关联，且功率域可包含多个PGT单元。电子设计自动化(EDA)工具的供应商可为各种标准功率门(PGT)单元(在其EDA工具中也称为PGT元)提供简图。可通过称为自动化放置和路由(APR)的过程将PGT单元自动映射至其相应的逻辑块。
常规PGT单元可支持两种操作模式，全通模式，其中与PGT单元相关联的逻辑块可在正常电压下操作，全断模式，其中逻辑块完全断电，即从PGT单元接收约0伏。
根据各实施例，高速低压差(HS-LDO)电压调节电路可耦合到处理器内的功率域的PGT单元以向PGT单元提供第三操作模式：可变电压模式。在该可变电压模式中，可取决于处理器的实际负载改变PGT单元的输出电压。例如，当功率域不处理时间敏感数据但不能完全断电时，处理器可输出VID信号，向HS-LDO电路指示需要较低电压以便节电。类似地，当处理器的负载增加时，HS-LDO电路可指导功率域内的所有PGT单元提供较高电压以满足处理器的需要。
在各实施例中，当HS-LDO电路被禁用时，PGT单元可在全通或全断模式下运行，其中与PGT单元相关联的逻辑块或者在全电压下正常操作或者断电，从PGT单元接收0伏。在各实施例中，当HS-LDO电路启用时，PGT单元可在可变电压模式下运行。在可变电压模式下，HS-LDO电路可指导功率域内的所有PGT单元以基于VID信号或某些其它电压控制信号提供输出至其相应的逻辑块。
在各实施例中，当HS-LDO电路被启动且PGT单元操作在可变电压模式下时，与PGT单元相关联的逻辑块可接收低于正常操作条件下的全通电压的电压信号。然而，逻辑块仍可保持在有效操作中，与逻辑块仅保持其状态信息而不积极处理任何信息的待机或睡眠状态不同。因此，HS-LDO电路可不具有与某些其它功率节省方法相关联的进入—退出等待时间。
图1是根据各实施例的示例HS-LDO电压调节电路的框图。在实施例中，如所示，HS-LDO电路100可包括居中的低速环(LSL)110和各种其它组件。
在各实施例中，居中LSL 110可包括运算放大器(op-amp)105。op-amp 105可在其输入端子之一上接收基准电压Vref 101。op-amp 105可在其输出端子上产生设置点电压信号Vset 102。op-amp 105的输出端子还可经由一个或多个组件耦合到op-amp 105的第二输入端子，该一个或多个组件可包括N级复制103和P级复制104。op-amp 105的输出端子和第二输入端子之间的耦合可形成反馈环。类似于单位增益缓冲放大器，op-amp 105可产生约等于输入Vref 101的输出Vset 102。在本公开的稍后部分将提供N级复制103和P级复制104的细节。
在各实施例中，Vref 101可由外部基准电压发生器或由图1中未示出的HS-LDO电路110的组件产生。基准电压可由带隙基准发生器、电阻器梯(resistor ladder)或某些其它已知的器件产生。Vref 101可基于处理器的VID信号或基于某些其它电压控制信号动态产生。
在各实施例中，op-amp 105可包括运算跨导放大器(OTA)。在HS-LDO电路100中使用OTA可为HS-LDO电路100提供更大的空间节省和更好的稳定性。在各实施例中，op-amp 105可包括图1中未示出的附加输入/输出端子。
在各实施例中，HS-LDO电路100可进一步包括多个N级预驱动器单元130和多个P级驱动器单元140，用于将Vset 102传送到多个PGT单元150。在本公开的稍后部分将提供N级预驱动器单元130和P级驱动器单元140的细节。
图2是示出根据各实施例的HS-LDO电路100的各组件之间的结构关系的框图。在各实施例中，如图所示，电压基准发生器210可生成Vref 101。可将Vref 101提供给op-amp 105。op-amp 105的输出端子可耦合到多个N级预驱动器单元130。每个N级预驱动器单元130可耦合到多个P级驱动器单元140。每个P级放大器140可进一步耦合到多个PGT单元150。HS-LDO电路100可具有树状结构，且组件的每级从op-amp 105连续散开。该结构可有助于将LSL 110从HS-LDO电路100的其余部分分开并隔离，且可确保HS-LDO电路100的其余部分的变化(包括PGT单元150的负载170的瞬态变化)不会使LSL 110和Vset 102不稳定。此外，利用树状结构，更多的PGT单元150可耦合到LSL 110，改善了HS-LDO电路100的可缩放性。
返回图1，如图所示，在各实施例中，每个PGT单元150可将Vout 160提供给与PGT单元相关联的逻辑块。逻辑块在图1中示为负载170。在各实施例中，每个PGT单元150及其相关联的P级驱动器单元140可形成高速环路(HSL)120。将在本公开的稍后部分提供HSL 120的更多细节。即使常规的低压差(LDO)电压调节器电路也可将可变电压传送到负载170，从LSL 110去耦HSL 120可帮助HS-LDO电路100在规定的公差带内维持负载170的快速电流/电压瞬态阶跃。此外，常规的LDO电路由于其补偿要求而需要大量的管芯上电容。
在各实施例中，HS-LDO电路100还可包括位于N级预驱动器单元130和P级驱动器单元140之间且耦合至它们的各种滤波器131。滤波器131还可将LSL110从HS-LDO电路100的其余部分隔离。例如，在各实施例中，Vset 102可以是低频信号。因此，滤波器131可用于切断包括通常约300MHz的封装谐振频率的任何频率以消除任何封装寄生噪声。滤波器131还可防止由于负载170处不可预期的变化引起的在输出级经历的噪声假信号(noise glitch)的反馈。在各实施例中，滤波器131可包括RC滤波器和/或AC补偿器。
图3是根据各实施例的示例N级预驱动器单元和耦合到PGT单元的示例P级驱动器单元的框图。如图所示，在各实施例中，N级预驱动器单元330可包括电流源331、第一偏置电阻器333、第二偏置电阻器334、第一N型晶体管335和第二N型晶体管336。N型晶体管335和336可以是N型MOSFET或NMOS。如图所示，信号Vset 332可表示由图1中的op-amp 105生成的设置点电压信号，它可约等于Vref 101。在各实施例中，Vset 332可耦合到N型晶体管335的栅极端子，且可用作N级预驱动器单元330的DC偏置设置点。在各实施例中，N型晶体管335可以类似于通常的门放大器的方式运行，因为Vset 332可以是AC接地。在各实施例中，在稳定状态操作期间，N级预驱动器单元330可产生约等于Vset 332减去N型晶体管335的阈值电压Vth的输出337。在各实施例中，因此可选择电阻器333和334来设置偏置电压，使得可产生N级预驱动器单元的输出337。
在各实施例中，耦合到PGT单元340的P级驱动器单元可包括电流吸收器341、第一偏置电阻器343、第二偏置电阻器344、第一P型晶体管346和PGT单元350。P型晶体管346可以是P型MOSFET或PMOS。如图所示，相应的N级预驱动器单元的输出337可耦合到P型晶体管346的栅级端子并用作PGT单元350的DC偏置设置点。在各实施例中，P型晶体管346可以类似于通常的门放大器的方式运行，因为N级预驱动器330的输出337可以是AC接地。PGT单元350可将Vout 360提供给负载370。在各实施例中，可相应地选择电阻器343和344以设置偏压，使得PGT可运行并传送DC电流至负载370。
在各实施例中，在稳定状态操作期间，PGT单元350可产生约等于N级预驱动器单元的输出337加P型晶体管346的阈值电压Vth的Vout 360。如上所述，N级预驱动器330可将Vset 332向下移动N型晶体管335的Vth，且耦合到PGT单元340的P级驱动器单元可将N级预驱动器单元的输出337向上移动P型晶体管346的Vth。因此，PGT单元350可产生约等于Vset 332的Vout360，且随后约等于Vref 101，只要N型晶体管335的Vth被选择成与P型晶体管346的Vth大致相等即可。在各实施例中，N型晶体管335的Vth和P型晶体管346的Vth的匹配可有助于保持HS-LDO电路100的全操作范围。
在各实施例中N型和P型晶体管的阈值电压可约为350mV。在各实施例中，Vout 360可操作在350mV至970mV之间的范围中，或由诸如VID信号之类的电压控制信号指示的任何电压。
在各实施例中，PGT单元350与相关联的P级驱动器单元可形成HSL 120。当PGT单元350的负载370在短时间帧内(例如在1ns内)出现急剧尖峰时，这可导致对Vout 360的突然的电压降。这种突然的电压变化可称为AC电压跌落。P型晶体管346可检测这种跌落，且可导致电阻器343和344上的电流增加，从而增加PGT单元350的栅极端子和源极端子两端的电压，这进而可输出较高电流以补偿电压跌落。类似地，当PGT单元350的负载370在短时间帧内急剧减少时，这可导致Vout 360中的尖峰。P型晶体管346可检测这种跌落，且可导致电阻器343和344上的电流减少，从而降低PGT单元350的栅极端子和源极端子两端的电压，这进而可降低输出电流以补偿电压跌落。在各实施例中，从LSL 110去耦HSL 120可提高HS-LDO电路100的稳定性。
即使图3仅示出单个N级预驱动器单元和耦合到PGT单元的单个P级驱动器单元，但在各实施例中，单个N级预驱动器单元330可耦合到上百个P级驱动器单元。类似地，单个P级驱动器单元可耦合到上百个PGT单元350。每个PGT单元350可耦合到其自身的P型晶体管346。然而，耦合到同一P级驱动器单元的PGT单元350可共享偏置电阻器343和344。这可降低HS-LDO电路100的复杂性和空间要求，因为不需要单个偏置电路用于每个PGT单元350。
在各实施例中，可基于电阻器333、334、343和344以及HSL 120的期望带宽来选择电流源331和电流吸收器341。电阻器333、334以及电阻器343、344可相同或可不相同。在各实施例中，N型晶体管335和336可结构相同或不可结构相同。在各实施例中，N型晶体管335和336的物理尺寸可与P型晶体管346相同或不同。
再次返回图1，在各实施例中，N级复制103可以是所有N级预驱动器单元330的复制，且P级复制104可以是所有P级驱动器单元的复制，而无需PGT单元350和负载370。LSL 110中的复制103和104可进一步提高op-amp 105的反馈环的精确度。在各实施例中，当负载370不需要精确的电压电平传送时，LSL 110还可不通过N级预驱动器单元和P级驱动器单元耦合到负载370。
图4是示出根据各实施例的HS-LDO电路的示例操作的一部分的流程图。在各实施例中，如图所示，在框410，HS-LDO电路100可等待控制信号。控制信号可以是来自处理器的VID信号，或者可以不是。在框420，HS-LDO电路100可接收控制信号。控制信号可向HS-LDO电路100指示与HS-LDO电路100相关联的PGT单元150应在全通或全断模式下操作，如框430和440指示的。在这两个操作模式中，未示出的另外的选择逻辑可禁用HS-LDO电路100以允许PGT单元150运行在切换模式下，用作对与PGT单元150相关联的负载170的通/断开关。或者，控制信号可向HS-LDO电路指示与HS-LDO电路100相关联的PGT单元150应在可变电压模式下操作，如框450指示的。在该模式下，另外的选择逻辑可启用HS-LDO电路100，从而导致PGT单元150输出控制信号规定的电压。在各实施例中，一旦已经处理控制信号，HS-LDO电路100可在框410处继续等待下一个控制信号。
在各实施例中，在框430、440和450中，选择逻辑可按菊花链方式连续地接通/切断功率域内的所有PGT单元150。这可使在负载170接通/切断时使它所需的电流的斜率变柔和，并在功率域内的数千PGT单元150同时接通/切断时防止供电电压中的假信号。
图5是示出根据各实施例将HS-LDO电路集成到处理器的功率域的两种方式的框图。在集总功率门方法中，如图5(a)所示，可将PGT单元置于定位在功率域510的PGT顶层511和PGT底层513上的块节距内。标准的功率门单元通常可大大小于块节距。因此，可通过利用块节距内的自由区来将HS-LDO电路组件增加到块节距。
在分布式功率门方法中，如图5(b)所示，多个PGT单元521可分布在功率域520中。如EDA供应商提供的标准PGT单元可具有低填充因数，使得可将HS-LDO电路组件的各种组件插入PGT单元521中，例如，如前所述的用于启用/禁用PGT单元521的选择逻辑。此外，包含LSL 110和HS-LDO电路的其它组件的前端522还可被添加到功率域520以便由PGT单元521共享。在各实施例中，可通过APR过程辅助将HS-LDO电路添加到PGT单元的过程。在各实施例中，在集总和方法或分布式方法中实现HS-LDO电路所需的额外空间可忽略不计。在各实施例中，HS-LDO电路可使芯片面积增加小于3％。
图6示出适用于实施本发明各实施例的示例计算机系统。如图所示，计算系统600可包括多个处理器或处理器核602和系统存储器604。为了本申请的目的，包括权利要求，术语“处理器”和“处理器核”可被认为是同义的，除非上下文清楚地要求其它。处理器602(或计算系统600的其它元件)可包含如上所述的一个或多个功率域、一个或多个HS-LDO电路以及一个或多个PGT单元。
另外，计算系统600可包括海量存储设备606(诸如磁盘、硬驱、压缩盘只读存储器(CDROM)等等)、输入/输出设备608(诸如键盘、光标控制等等)以及通信接口610(诸如网络接口卡、调制解调器等等)。这些元件经由系统总线612彼此耦合，系统总线612代表一条或多条总线。在多总线的情形下，这些总线可通过一个或多个总线桥(未示出)桥接。
这些元件中的每一个可执行本领域中已知的其常规功能。具体地，系统存储器604和海量存储606可用于存储实现一个或多个操作系统、驱动器、应用等的编程指令的工作副本和永久副本，此处统一指示为622。
可通过诸如压缩盘(CD)之类的的分发介质(未示出)或通过通信接口610(来自分布式服务器(未示出))来将编程指令的永久副本放置在工厂或现场的永久存储606中。即，具有代理程序的实现的一个或多个分发介质可用于分发代理并对各计算设备编程。
这些元件602-612的其余构造是已知的，因此不再进一步描述。
尽管在这里已示出和描述了多个具体实施例，然而本领域内技术人员应当理解，各种各样的替代和/或等效实现可取代所示和所描述的具体实施例而不脱离本公开的实施例的范围。本申请旨在覆盖本文所讨论的实施例的任何调整或者变化。因此，很明确地旨在仅由权利要求和其等效物来限定根据本公开的实施例。

Claims (21)

1.一种用于电压缩放的装置，包括：
多个功率门单元，其中所述多个功率门单元中的各个功率门单元具有全通输出模式和全断输出模式；以及
耦合到多个功率门单元的电压调节电路，用于使所述多个功率门单元具有除全通输出模式和全断输出模式以外的可变电压输出模式，
其中，为实现所述可变电压输出模式，所述电压调节电路包括多个驱动器单元，每个驱动器单元被配置为使所述多个功率门单元中的一个或多个的一个或多个相应输出电压响应于耦合到所述多个功率门单元中的一个或多个的负载的负载变化而改变。
2.如权利要求1所述的装置，其特征在于，所述电压调节电路还包括：
运算放大器，具有配置成接收基准电压的第一输入端子、与所述运算放大器的输出端子耦合以形成反馈环的第二输入端子；以及
分别耦合到所述运算放大器的输出端子的多个预驱动器单元，
其中所述多个预驱动器单元中的各个预驱动器单元还耦合到所述多个驱动器单元中的一个或多个，
其中所述多个驱动器单元和所述多个预驱动器单元合作导致所述多个功率门单元中的一个或多个产生基于基准电压的输出电压。
3.如权利要求2所述的装置，其特征在于，所述运算放大器包括运算跨导放大器。
4.如权利要求2所述的装置，其特征在于，所述运算放大器配置成从带隙基准电压发生器接收基准电压，所述带隙基准电压发生器配置成基于电压标识信号产生基准电压。
5.如权利要求2所述的装置，其特征在于，所述多个驱动器单元和所述多个预驱动器单元配置成合作导致多个功率门单元中的一个或多个产生等于基准电压的输出电压。
6.如权利要求2所述的装置，其特征在于，所述反馈环还包括分别作为所述多个预驱动器单元和所述多个驱动器单元的复制的另外多个预驱动器单元和另外多个驱动器单元。
7.如权利要求2所述的装置，其特征在于，所述多个预驱动器单元中的各个预驱动器单元包括N型晶体管，且其中所述多个驱动器单元中的各个驱动器单元包括P型晶体管。
8.如权利要求1－7中任一项所述的装置，其特征在于，还包括耦合到所述多个功率门单元的选择逻辑，用于基于控制信号选择地启用或禁用电压调节电路。
9.如权利要求2所述的装置，其特征在于，所述多个预驱动器单元中的各个预驱动器单元耦合到至少10个驱动器单元，且其中所述多个驱动器单元中的各个驱动器单元耦合到至少10个功率门单元。
10.如权利要求2所述的装置，其特征在于，所述多个预驱动器单元中的各个预驱动器单元和所述驱动器单元中的各个驱动器单元还包括一个或多个偏置电阻器。
11.如权利要求2所述的装置，其特征在于，还包括耦合在所述多个预驱动器单元和所述多个驱动器单元之间的一个或多个滤波器。
12.一种用于电压缩放的系统，包括：
基准电压发生器，用来产生基准电压；
多个功率门单元，其中所述多个功率门单元中的各个功率门单元具有全通输出模式和全断输出模式；以及
耦合到多个功率门单元的电压调节电路，用于使所述多个功率门单元具有除全通输出模式和全断输出模式以外的可变电压输出模式，
其中，为实现所述可变电压输出模式，所述电压调节电路包括多个驱动器单元，每个驱动器单元被配置为使所述多个功率门单元中的一个或多个的一个或多个相应输出电压响应于耦合到所述多个功率门单元中的一个或多个的负载的负载变化而改变。
13.如权利要求12所述的系统，其特征在于，所述电压调节电路还包括：
运算跨导放大器，具有配置成接收基准电压的第一输入端子、与所述运算跨导放大器的输出端子耦合以形成反馈环的第二输入端子；以及
分别耦合到所述运算跨导放大器的输出端子的多个预驱动器单元，
其中所述多个预驱动器单元中的各个预驱动器单元还耦合到所述多个驱动器单元中的一个或多个，
其中所述多个驱动器单元和所述多个预驱动器单元合作导致所述多个功率门单元中的一个或多个产生基于基准电压的输出电压。
14.如权利要求12所述的系统，其特征在于，还包括耦合到所述多个功率门单元的选择逻辑，用于基于控制信号控制所述多个功率门单元操作在全通输出模式、全断输出模式或可变电压输出模式。
15.如权利要求12所述的系统，其特征在于，所述基准电压发生器包括带隙电压基准发生器。
16.如权利要求13所述的系统，其特征在于，所述多个预驱动器单元中的各个预驱动器单元包括N型晶体管，且其中所述多个驱动器单元中的各个驱动器单元包括P型晶体管。
17.一种处理器，包括：
多个锁相环电路，配置成产生多个时钟信息；
耦合到所述多个锁相环电路中的相应锁相环电路的多个功率域单元，所述多个功率域单元中的各个功率域单元配置成基于所述多个时钟信息中的相应时钟信息操作，
其中所述多个功率域单元中的各个功率域单元还包括：
多个功率门单元，配置成提供或切断至所述多个功率域单元中的各个功率域单元的功率；以及
耦合到所述多个功率门单元的电压调节电路，用于除全通输出模式和全断输出模式之外，以可变电压输出模式将可变电压提供给所述多个功率域单元中的各个功率域单元以降低功耗同时将所述多个功率域单元保持在有效操作状态，
其中，为实现所述可变电压输出模式，所述电压调节电路包括多个驱动器单元，每个驱动器单元被配置为使所述多个功率门单元中的一个或多个的一个或多个相应输出电压响应于耦合到所述多个功率门单元中的一个或多个的负载的负载变化而改变。
18.如权利要求17所述的处理器，其特征在于，所述多个功率域单元中的各个功率域单元的电压调节电路还包括：
运算跨导放大器，具有配置成接收基准电压的第一输入端子、与所述运算跨导放大器的输出端子耦合以形成反馈环的第二输入端子；以及
分别耦合到所述输出端子的多个预驱动器单元，
其中所述多个预驱动器单元中的各个预驱动器单元还耦合到所述多个驱动器单元中的一个或多个，以及
其中所述多个驱动器单元中的各个驱动器单元还耦合到多个功率门单元中的一个或多个。
19.如权利要求17所述的处理器，其特征在于，所述多个功率域单元中的各个功率域单元还包括耦合到所述多个功率门单元的选择逻辑，用于基于控制信号控制所述多个功率门单元操作在所述全通输出模式、所述全断输出模式或所述可变电压输出模式。
20.如权利要求18所述的处理器，其特征在于，所述反馈环还包括分别作为所述多个预驱动器单元和所述多个驱动器单元的复制的另外多个预驱动器单元和另外多个驱动器单元。
21.如权利要求18所述的处理器，其特征在于，
所述多个功率域单元中的各个功率域单元还包括耦合到所述多个功率门单元的选择逻辑，用于基于控制信号控制所述多个功率门单元操作在所述全通输出模式、所述全断输出模式或所述可变电压输出模式；以及
所述反馈环还包括分别作为所述多个预驱动器单元和所述多个驱动器单元的复制的另外多个预驱动器单元和另外多个驱动器单元。
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