JPH0552899A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0552899A JPH0552899A JP3212407A JP21240791A JPH0552899A JP H0552899 A JPH0552899 A JP H0552899A JP 3212407 A JP3212407 A JP 3212407A JP 21240791 A JP21240791 A JP 21240791A JP H0552899 A JPH0552899 A JP H0552899A
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- circuit
- integrated circuit
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Abstract
(57)【要約】
【目的】ゲートアレイ方式の半導体集積回路に関し、テ
スト及び診断回路の提供を目的とする。 【構成】相補型トランジスタを含む論理ゲートから成る
多数の基本セル（２）を備えたゲートアレイ半導体集積
回路のチップ領域（１）を、相互に同じ構成を有し前記
基本セル（２）を少なくとも一つ含む回路ブロック（３
１〜３ｎ）毎に区分し、各回路ブロック（３１〜３ｎ）
に対し電源から流入する所定値以上の電流を夫々検出す
る電流検出手段（４１〜４ｎ）を前記各回路ブロック
（３１〜３ｎ）毎に備えるように構成する。
スト及び診断回路の提供を目的とする。 【構成】相補型トランジスタを含む論理ゲートから成る
多数の基本セル（２）を備えたゲートアレイ半導体集積
回路のチップ領域（１）を、相互に同じ構成を有し前記
基本セル（２）を少なくとも一つ含む回路ブロック（３
１〜３ｎ）毎に区分し、各回路ブロック（３１〜３ｎ）
に対し電源から流入する所定値以上の電流を夫々検出す
る電流検出手段（４１〜４ｎ）を前記各回路ブロック
（３１〜３ｎ）毎に備えるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
更に詳しくは、ＣＭＯＳ或いはＢｉーＣＭＯＳ集積回路
等、相補型トランジスタを備えるゲートアレイ方式の半
導体集積回路（ＬＳＩ）のテスト及び診断回路に関す
る。
更に詳しくは、ＣＭＯＳ或いはＢｉーＣＭＯＳ集積回路
等、相補型トランジスタを備えるゲートアレイ方式の半
導体集積回路（ＬＳＩ）のテスト及び診断回路に関す
る。
【０００２】ＣＭＯＳ−ＬＳＩにおいては、基本セルが
相補型トランジスタを含む論理ゲートから構成されるた
め、静的状態では回路電流が流れないことから、消費電
流が極めて少ないという利点を有し、近年益々多用され
ている。
相補型トランジスタを含む論理ゲートから構成されるた
め、静的状態では回路電流が流れないことから、消費電
流が極めて少ないという利点を有し、近年益々多用され
ている。
【０００３】
【従来の技術】ＣＭＯＳトランジスタから成る論理ゲー
トＬＳＩでは、前記の如く、静止時には通常電流が流れ
ないが、論理信号が変化するとき並びに回路故障時には
Ｐチャネル及びＮチャネルトランジスタ双方を貫通して
電流が流れる。図７（ａ）及び（ｂ）は、電源からＣＭ
ＯＳ論理回路に流れる貫通電流ＩDDを縦軸に、時間ｔを
横軸にとって示したものである。
トＬＳＩでは、前記の如く、静止時には通常電流が流れ
ないが、論理信号が変化するとき並びに回路故障時には
Ｐチャネル及びＮチャネルトランジスタ双方を貫通して
電流が流れる。図７（ａ）及び（ｂ）は、電源からＣＭ
ＯＳ論理回路に流れる貫通電流ＩDDを縦軸に、時間ｔを
横軸にとって示したものである。
【０００４】図７（ａ）は、ＣＭＯＳトランジスタが正
常の場合の電流の時間変化を示しており、図示の如く、
入力信号の変化に従って相補型トランジスタが作動する
と、双方のトランジスタを貫通して貫通電流ＩDDが流
れ、やがてこの電流は実質的にほぼ０に復帰する。とこ
ろが、同図（ｂ）に示したように、ＣＭＯＳ回路に故障
が生ずると作動時に流れた電流が所定時間経過後におい
ても実質的に０にならず、このため回路の静止状態にお
いても双方のトランジスタを貫通してスタティックな貫
通電流（ＩＤＤＱ）が流れるようになる。
常の場合の電流の時間変化を示しており、図示の如く、
入力信号の変化に従って相補型トランジスタが作動する
と、双方のトランジスタを貫通して貫通電流ＩDDが流
れ、やがてこの電流は実質的にほぼ０に復帰する。とこ
ろが、同図（ｂ）に示したように、ＣＭＯＳ回路に故障
が生ずると作動時に流れた電流が所定時間経過後におい
ても実質的に０にならず、このため回路の静止状態にお
いても双方のトランジスタを貫通してスタティックな貫
通電流（ＩＤＤＱ）が流れるようになる。
【０００５】ＣＭＯＳトランジスタの前記性質を利用
し、ＣＭＯＳ−ＬＳＩについて、その信号変化に後続す
る静止時に電源ラインから流入する電流ＩＤＤＱを検出
することにより、その故障の有無を検出することができ
る。この様な故障を検出するために、ＬＳＩ内に電流セ
ンサを有する電流検出手段を組み込む手法が提案されて
いる。
し、ＣＭＯＳ−ＬＳＩについて、その信号変化に後続す
る静止時に電源ラインから流入する電流ＩＤＤＱを検出
することにより、その故障の有無を検出することができ
る。この様な故障を検出するために、ＬＳＩ内に電流セ
ンサを有する電流検出手段を組み込む手法が提案されて
いる。
【０００６】図８は、ＬＳＩ内に電流検出手段を組み込
む場合の前記提案された回路構成を示す概念図である。
同図において、この電流検出手段４は、電源ラインの電
流値を検出する電流センサ８及びその信号を検出して論
理信号として出力するコンパレータ９から構成されてお
り、ＣＭＯＳモジュール全体の電流値を常時監視し或い
は必要時にチェックするのに利用される。
む場合の前記提案された回路構成を示す概念図である。
同図において、この電流検出手段４は、電源ラインの電
流値を検出する電流センサ８及びその信号を検出して論
理信号として出力するコンパレータ９から構成されてお
り、ＣＭＯＳモジュール全体の電流値を常時監視し或い
は必要時にチェックするのに利用される。
【０００７】
【発明が解決しようとする課題】前記提案されている電
流検出手段４によると、ＣＭＯＳモジュール全体の消費
電流を一括して検出することから、ＬＳＩ全体の故障の
有無を検出することが可能であるが、ＬＳＩのチップ領
域上のどの部分において故障が生じているかは検出でき
ない。
流検出手段４によると、ＣＭＯＳモジュール全体の消費
電流を一括して検出することから、ＬＳＩ全体の故障の
有無を検出することが可能であるが、ＬＳＩのチップ領
域上のどの部分において故障が生じているかは検出でき
ない。
【０００８】このため、前記提案された故障検出回路
は、その活用に一定の限界があり、特に、マスタースラ
イスが共通に製作され配線パターンによって所定の機能
を短納期で実現させる必要があるゲートアレイ方式のＬ
ＳＩにおいて、その歩留り率を向上させるために故障箇
所を特定してその後の製品の改良に反映させたいとする
要請に応えることが困難であった。
は、その活用に一定の限界があり、特に、マスタースラ
イスが共通に製作され配線パターンによって所定の機能
を短納期で実現させる必要があるゲートアレイ方式のＬ
ＳＩにおいて、その歩留り率を向上させるために故障箇
所を特定してその後の製品の改良に反映させたいとする
要請に応えることが困難であった。
【０００９】本発明は、ＣＭＯＳ−ＬＳＩ等、相補型ト
ランジスタを含む論理ゲートから成る基本セルを備える
ゲートアレイ方式の半導体集積回路において、上記提案
されている電流センサを有する電流検出手段について改
良し、もって電流検出手段をモジュール全体の故障検出
以外に大いに活用できるゲートアレイ方式の半導体集積
回路を提供することを目的とする。
ランジスタを含む論理ゲートから成る基本セルを備える
ゲートアレイ方式の半導体集積回路において、上記提案
されている電流センサを有する電流検出手段について改
良し、もって電流検出手段をモジュール全体の故障検出
以外に大いに活用できるゲートアレイ方式の半導体集積
回路を提供することを目的とする。
【００１０】
【課題を達成するための手段】図１は本発明の半導体集
積回路の一実施例の回路ブロック図である。同図におい
て、１はチップ領域、２は基本セル、３１〜３ｎは回路
ブロック、４１〜４ｎは電流検出手段である。なお、同
図はセル列が各回路ブロックを構成する例である。
積回路の一実施例の回路ブロック図である。同図におい
て、１はチップ領域、２は基本セル、３１〜３ｎは回路
ブロック、４１〜４ｎは電流検出手段である。なお、同
図はセル列が各回路ブロックを構成する例である。
【００１１】前記目的を達成するため、本発明の第一発
明の半導体集積回路は、相補型トランジスタを含む論理
ゲートから成る多数の基本セル（２）を備えたゲートア
レイ方式の半導体集積回路において、チップ領域（１）
を、相互に同じ構成を有し前記基本セル（２）を少なく
とも一つ含む回路ブロック（３１〜３ｎ）毎に区分し、
前記各回路ブロック（３１〜３ｎ）に対し電源から流入
する所定値以上の電流を夫々検出する電流検出手段（４
１〜４ｎ）を前記各回路ブロック（３１〜３ｎ）毎に備
えたことを特徴とする。
明の半導体集積回路は、相補型トランジスタを含む論理
ゲートから成る多数の基本セル（２）を備えたゲートア
レイ方式の半導体集積回路において、チップ領域（１）
を、相互に同じ構成を有し前記基本セル（２）を少なく
とも一つ含む回路ブロック（３１〜３ｎ）毎に区分し、
前記各回路ブロック（３１〜３ｎ）に対し電源から流入
する所定値以上の電流を夫々検出する電流検出手段（４
１〜４ｎ）を前記各回路ブロック（３１〜３ｎ）毎に備
えたことを特徴とする。
【００１２】図６は本発明の別の実施例の半導体集積回
路の回路図である。同図において、Ｔ１、Ｔ２は夫々Ｐ
チャネル及びＮチャネルトランジスタ、４Ａ、４Ｂは電
流検出手段、ａ1は信号線である。
路の回路図である。同図において、Ｔ１、Ｔ２は夫々Ｐ
チャネル及びＮチャネルトランジスタ、４Ａ、４Ｂは電
流検出手段、ａ1は信号線である。
【００１３】本発明の第二発明の半導体集積回路は、図
６に示したように、相補型トランジスタを含む論理ゲー
トから成る多数の基本セルを備えた半導体ゲートアレイ
方式の集積回路において、一の信号線（ａ1）の電位を
プルアップ及びプルダウンする一対のＰチャネル及びＮ
チャネルトランジスタ（Ｔ１、Ｔ２）と、前記Ｐチャネ
ル及びＮチャネルトランジスタ（Ｔ1、Ｔ2）のいずれか
を経由して電源から流入する所定値以上の電流を検出す
る電流検出手段（４Ａ・４Ｂ）とから構成されるテスト
回路を備えたことを特徴とする。
６に示したように、相補型トランジスタを含む論理ゲー
トから成る多数の基本セルを備えた半導体ゲートアレイ
方式の集積回路において、一の信号線（ａ1）の電位を
プルアップ及びプルダウンする一対のＰチャネル及びＮ
チャネルトランジスタ（Ｔ１、Ｔ２）と、前記Ｐチャネ
ル及びＮチャネルトランジスタ（Ｔ1、Ｔ2）のいずれか
を経由して電源から流入する所定値以上の電流を検出す
る電流検出手段（４Ａ・４Ｂ）とから構成されるテスト
回路を備えたことを特徴とする。
【００１４】
【作用】本発明の第一発明の半導体集積回路では、相互
に同じ構成を有し基本セルを少なくとも一つ含む各回路
ブロック毎に所定値以上の電流を検出する電流検出手段
を設けることにより、電流測定を介してチップ領域上の
どの回路ブロックにおいて故障が生じているかが特定で
き、故障箇所の検出が容易であると共に、この電流検出
手段を介して回路ブロックの信号線の論理レベルを検出
するテスト回路の一部として利用することもできる。
に同じ構成を有し基本セルを少なくとも一つ含む各回路
ブロック毎に所定値以上の電流を検出する電流検出手段
を設けることにより、電流測定を介してチップ領域上の
どの回路ブロックにおいて故障が生じているかが特定で
き、故障箇所の検出が容易であると共に、この電流検出
手段を介して回路ブロックの信号線の論理レベルを検出
するテスト回路の一部として利用することもできる。
【００１５】また、本発明の第二発明の半導体集積回路
では、モニタしたい信号線を相補型トランジスタを構成
するプルアップ又はプルダウントランジスタを介して電
源に導通させ、このときに電源から流入する電流を電流
検出手段を介して検出し、プルアップのときに電流が流
れる場合には当該信号線の論理レベルが”０”、プルダ
ウンのときに電流が流れる場合には当該信号線の論理レ
ベルが”１”と判定でき、当該信号線の論理をこの相補
型トランジスタ及び電流検出回路によって調べることが
できる。
では、モニタしたい信号線を相補型トランジスタを構成
するプルアップ又はプルダウントランジスタを介して電
源に導通させ、このときに電源から流入する電流を電流
検出手段を介して検出し、プルアップのときに電流が流
れる場合には当該信号線の論理レベルが”０”、プルダ
ウンのときに電流が流れる場合には当該信号線の論理レ
ベルが”１”と判定でき、当該信号線の論理をこの相補
型トランジスタ及び電流検出回路によって調べることが
できる。
【００１６】
【実施例】図面を参照して本発明を更に詳しく説明す
る。図１において、このゲートアレイＣＭＯＳ−ＬＳＩ
では、基本セル２がチップ領域１内においてセル列を成
して配列されており、各セル列が回路ブロック３１〜３
ｎを構成し、この各セル列３１〜３ｎ毎に電流検出手段
４１〜４ｎが配設されている。
る。図１において、このゲートアレイＣＭＯＳ−ＬＳＩ
では、基本セル２がチップ領域１内においてセル列を成
して配列されており、各セル列が回路ブロック３１〜３
ｎを構成し、この各セル列３１〜３ｎ毎に電流検出手段
４１〜４ｎが配設されている。
【００１７】各電流検出手段４１〜４ｎは、夫々図８に
示した如き電流センサ８及びコンパレータ９を備え、例
えば、故障電流がコレクタ電流として流れる電流センサ
８における電位降下を、ＥＣＬ回路を成すコンパレータ
９に入力されているレファレンス電圧ＶＲと比較し、こ
れによって所定値以上の静止時貫通電流ＩＤＤＱを検出
する。
示した如き電流センサ８及びコンパレータ９を備え、例
えば、故障電流がコレクタ電流として流れる電流センサ
８における電位降下を、ＥＣＬ回路を成すコンパレータ
９に入力されているレファレンス電圧ＶＲと比較し、こ
れによって所定値以上の静止時貫通電流ＩＤＤＱを検出
する。
【００１８】上記第一の実施例のゲートアレイＣＭＯＳ
−ＬＳＩでは、各セル列３１〜３ｎにおいて所定値以上
の電流が検出された場合には、電流検出手段４１〜４ｎ
の信号が夫々論理信号としてＩ／ＯパッドPAD3 から取
り出される構成である。この実施例は、比較的小規模の
半導体集積回路に適用される。
−ＬＳＩでは、各セル列３１〜３ｎにおいて所定値以上
の電流が検出された場合には、電流検出手段４１〜４ｎ
の信号が夫々論理信号としてＩ／ＯパッドPAD3 から取
り出される構成である。この実施例は、比較的小規模の
半導体集積回路に適用される。
【００１９】図２は本発明の第二の実施例のゲートアレ
イＣＭＯＳ−ＬＳＩのブロック図である。図２のＬＳＩ
では、各回路ブロック３１〜３ｎ毎に配された電流検出
手段４１〜４ｎの出力が、夫々フリップフロップ５１〜
５ｎに入力されており、更に、これら各フリップフロッ
プ５１〜５ｎがシフトレジスタ５として構成されている
点において、図１の実施例のＬＳＩと異なる。
イＣＭＯＳ−ＬＳＩのブロック図である。図２のＬＳＩ
では、各回路ブロック３１〜３ｎ毎に配された電流検出
手段４１〜４ｎの出力が、夫々フリップフロップ５１〜
５ｎに入力されており、更に、これら各フリップフロッ
プ５１〜５ｎがシフトレジスタ５として構成されている
点において、図１の実施例のＬＳＩと異なる。
【００２０】シフトレジスタ５は、各フリップフロップ
５１〜５ｎと、フリップフロップ５１〜５ｎ−１の正相
出力Ｑと次段の電流検出手段４２〜４ｎからの入力とを
切り換えて次段のフリップフロップ５２〜５ｎに入力す
る切換スイッチＳ１〜Ｓｎ−１とで構成されている。
５１〜５ｎと、フリップフロップ５１〜５ｎ−１の正相
出力Ｑと次段の電流検出手段４２〜４ｎからの入力とを
切り換えて次段のフリップフロップ５２〜５ｎに入力す
る切換スイッチＳ１〜Ｓｎ−１とで構成されている。
【００２１】各切換スイッチＳ１〜Ｓｎ−１は、例えば
マルチプレクサ或いは制御入力を一方の入力とする二つ
のＡＮＤゲートの組合せ回路等によって構成され、電流
検出手段４１〜４ｎの出力を一斉にフリップフロップ５
１〜５ｎに取込む最初の時点で電流検出手段４２〜４ｎ
の出力側に切り換えられ、その後シフトレジスタとして
動作するときには各フリップフロップ５１〜５ｎ−１の
正相出力Ｑ側に切り換えられる。
マルチプレクサ或いは制御入力を一方の入力とする二つ
のＡＮＤゲートの組合せ回路等によって構成され、電流
検出手段４１〜４ｎの出力を一斉にフリップフロップ５
１〜５ｎに取込む最初の時点で電流検出手段４２〜４ｎ
の出力側に切り換えられ、その後シフトレジスタとして
動作するときには各フリップフロップ５１〜５ｎ−１の
正相出力Ｑ側に切り換えられる。
【００２２】上記構成により、図２の実施例のＬＳＩで
は、各電流検出手段４１〜４ｎの出力は最初のクロック
パルスCLKを介して一斉に対応するフリップフロップ５
１〜５ｎに入力され、その後各フリップフロップ５１〜
５ｎに取り込まれた信号が、連続する各クロックパルス
CLKを介して順次にデータ出力パッドPad3 を介して外部
に取り出される。
は、各電流検出手段４１〜４ｎの出力は最初のクロック
パルスCLKを介して一斉に対応するフリップフロップ５
１〜５ｎに入力され、その後各フリップフロップ５１〜
５ｎに取り込まれた信号が、連続する各クロックパルス
CLKを介して順次にデータ出力パッドPad3 を介して外部
に取り出される。
【００２３】大規模ゲートアレイＬＳＩでは、そのセル
列は極めて数が多く、従って各セル列毎に電流検出手段
４１〜４ｎからの出力を取り出すとＩ／Ｏ端子が膨大な
数になるため、このようにシフトレジスタ５を介して取
り出すことでＩ／Ｏ端子の数を小さく抑えることしてい
る。
列は極めて数が多く、従って各セル列毎に電流検出手段
４１〜４ｎからの出力を取り出すとＩ／Ｏ端子が膨大な
数になるため、このようにシフトレジスタ５を介して取
り出すことでＩ／Ｏ端子の数を小さく抑えることしてい
る。
【００２４】図３は、本発明の第三の実施例のＣＭＯＳ
−ＬＳＩにおけるシフトレジスタ５Ａの構成を示す回路
ブロック図で、図２のシフトレジスタ５に代えて採用さ
れる回路である。同図のシフトレジスタ５Ａは、制御入
力Ｂ1＝Ｂ2＝１のときリニアフィードバックレジスタ
（ＬＦＢＲ）から成る符号圧縮回路を構成している。
−ＬＳＩにおけるシフトレジスタ５Ａの構成を示す回路
ブロック図で、図２のシフトレジスタ５に代えて採用さ
れる回路である。同図のシフトレジスタ５Ａは、制御入
力Ｂ1＝Ｂ2＝１のときリニアフィードバックレジスタ
（ＬＦＢＲ）から成る符号圧縮回路を構成している。
【００２５】図３において、各フリップフロップ５１〜
５ｎと、これに後続するフリップフロップ５２〜５ｎ＋
１との相互間には、夫々ＥｘＯＲゲートEOR1〜EORnが配
されており、各ＥｘＯＲゲートEOR1〜EORnは、その一方
の入力が電流検出手段４１〜４ｎを一方の入力とするＡ
ＮＤゲートＡＮＤ1−ＡＮＤnの出力に、他方の入力が前
段のフリップフロップ５１〜５ｎの出力バーＱを一方の
入力とするＮＡＮＤゲートＮＡＮＤ1〜ＮＡＮＤnの出力
に、またその出力が後続するフリップフロップ５２〜５
ｎ1の入力に接続されている。
５ｎと、これに後続するフリップフロップ５２〜５ｎ＋
１との相互間には、夫々ＥｘＯＲゲートEOR1〜EORnが配
されており、各ＥｘＯＲゲートEOR1〜EORnは、その一方
の入力が電流検出手段４１〜４ｎを一方の入力とするＡ
ＮＤゲートＡＮＤ1−ＡＮＤnの出力に、他方の入力が前
段のフリップフロップ５１〜５ｎの出力バーＱを一方の
入力とするＮＡＮＤゲートＮＡＮＤ1〜ＮＡＮＤnの出力
に、またその出力が後続するフリップフロップ５２〜５
ｎ1の入力に接続されている。
【００２６】各ＡＮＤゲートＡＮＤ1〜ＡＮＤnの他方の
入力には制御信号Ｂ1が、また各ＮＡＮＤゲートＮＡＮ
Ｄ1〜ＮＡＮＤnの他方の入力には制御信号Ｂ2が、夫々
入力されており、制御信号Ｂ1＝Ｂ2＝１のときにはこの
シフトレジスタ回路５Ａは前記の如くＬＦＢＲ回路を構
成し、Ｂ1＝Ｂ2＝０のときには普通のシフトレジスタと
して働く。
入力には制御信号Ｂ1が、また各ＮＡＮＤゲートＮＡＮ
Ｄ1〜ＮＡＮＤnの他方の入力には制御信号Ｂ2が、夫々
入力されており、制御信号Ｂ1＝Ｂ2＝１のときにはこの
シフトレジスタ回路５Ａは前記の如くＬＦＢＲ回路を構
成し、Ｂ1＝Ｂ2＝０のときには普通のシフトレジスタと
して働く。
【００２７】最前段のフリップフロップ５１の前段には
ＥｘＯＲゲートEOR0が配され、このＥｘＯＲゲートEOR0
の各入力は夫々、第二段目以降のＮＡＮＤゲートＮＡＮ
Ｄ2〜ＮＡＮＤnの出力に接続されている。最後段のフリ
ップフロップ５ｎ＋１の出力がこのシフトレジスタ５Ａ
全体の出力を成す。
ＥｘＯＲゲートEOR0が配され、このＥｘＯＲゲートEOR0
の各入力は夫々、第二段目以降のＮＡＮＤゲートＮＡＮ
Ｄ2〜ＮＡＮＤnの出力に接続されている。最後段のフリ
ップフロップ５ｎ＋１の出力がこのシフトレジスタ５Ａ
全体の出力を成す。
【００２８】上記シフトレジスタ５Ａは、通常の製品試
験のように良否判定のみでよいときにはＢ1＝Ｂ2＝１と
して各電流センサの出力が符号圧縮されて出力パッドPa
d3から取り出され、また、各電流検出手段４１〜４ｎ毎
の出力が必要なときには各制御入力をＢ1＝Ｂ2＝０とし
てシフトレジスタ出力が得られる。
験のように良否判定のみでよいときにはＢ1＝Ｂ2＝１と
して各電流センサの出力が符号圧縮されて出力パッドPa
d3から取り出され、また、各電流検出手段４１〜４ｎ毎
の出力が必要なときには各制御入力をＢ1＝Ｂ2＝０とし
てシフトレジスタ出力が得られる。
【００２９】図４は、本発明の第四の実施例のＣＭＯＳ
−ＬＳＩの構成を示す回路ブロック図である。このＬＳ
Ｉでは、全体としてｎ個の各セル列が段方向にｍ個に分
割されることでチップ領域全体が、相互に同じ構成を有
するｎ×ｍの回路ブロック３１1〜３ｎ1、・・・、３１m〜
３ｎmとして構成されている。
−ＬＳＩの構成を示す回路ブロック図である。このＬＳ
Ｉでは、全体としてｎ個の各セル列が段方向にｍ個に分
割されることでチップ領域全体が、相互に同じ構成を有
するｎ×ｍの回路ブロック３１1〜３ｎ1、・・・、３１m〜
３ｎmとして構成されている。
【００３０】各回路ブロック３１1〜３ｎ1、・・、３１m
〜３ｎmには、夫々電流検出手段４１ 1〜４ｎ1、・・・、４
１m〜４ｎm及びこれと組合されてスイッチング手段Ｑ１
1〜Ｑｎ1、・・・、Ｑ１m〜Ｑｎmが付属しており、この旨
は、図４の円内の部分詳細図として例示した図５に示さ
れている。
〜３ｎmには、夫々電流検出手段４１ 1〜４ｎ1、・・・、４
１m〜４ｎm及びこれと組合されてスイッチング手段Ｑ１
1〜Ｑｎ1、・・・、Ｑ１m〜Ｑｎmが付属しており、この旨
は、図４の円内の部分詳細図として例示した図５に示さ
れている。
【００３１】スイッチング手段を成す各トランジスタＱ
１1〜Ｑｎ1、・・、Ｑ１m〜Ｑｎmは、夫々行方向に延びる
プローブライン６１〜６ｍから制御信号を入力されてお
り、行方向に並ぶ各スイッチング手段Ｑ１1〜Ｑｎ1、・・
・、Ｑ１m〜Ｑｎmが行プローブラインからの制御信号を
介して一斉に導通する。
１1〜Ｑｎ1、・・、Ｑ１m〜Ｑｎmは、夫々行方向に延びる
プローブライン６１〜６ｍから制御信号を入力されてお
り、行方向に並ぶ各スイッチング手段Ｑ１1〜Ｑｎ1、・・
・、Ｑ１m〜Ｑｎmが行プローブラインからの制御信号を
介して一斉に導通する。
【００３２】また、各列方向に並ぶスイッチング手段は
夫々、その導通時において列方向に延びる列センスライ
ン７１〜７ｎを介し対応する電流検出手段４１1〜４
１m、・・・、４ｎ1〜４ｎmの出力を列センスラインに対応
して配されるフリップフロップ５１、・・・、５ｎに伝達
する。
夫々、その導通時において列方向に延びる列センスライ
ン７１〜７ｎを介し対応する電流検出手段４１1〜４
１m、・・・、４ｎ1〜４ｎmの出力を列センスラインに対応
して配されるフリップフロップ５１、・・・、５ｎに伝達
する。
【００３３】行プローブライン６１〜６ｍは、行選択信
号を介して作動する図示しない行選択リングカウンタに
よってその一つが選択され、列センスライン７１〜７ｎ
は、列選択信号を介して作動する図示しない列選択リン
グカウンタによってその一つが選択されることでその出
力が外部に取り出される。この行プローブライン及び列
センスラインの選択に関する構成は、特開昭61-42934号
公報に開示されている。
号を介して作動する図示しない行選択リングカウンタに
よってその一つが選択され、列センスライン７１〜７ｎ
は、列選択信号を介して作動する図示しない列選択リン
グカウンタによってその一つが選択されることでその出
力が外部に取り出される。この行プローブライン及び列
センスラインの選択に関する構成は、特開昭61-42934号
公報に開示されている。
【００３４】上記構成により、第四の実施例のＬＳＩで
は比較的小さな各回路ブロック３１ 1〜ｎ1、・・・、３１m
〜３ｎm毎の静止時貫通電流ＩＤＤＱを検出でき、故障
箇所の特定が容易にできる。また、この回路ブロック
は、最小単位として一つの基本セルを含む回路ブロック
とすることができ、この場合、故障箇所は各セル迄特定
できる。
は比較的小さな各回路ブロック３１ 1〜ｎ1、・・・、３１m
〜３ｎm毎の静止時貫通電流ＩＤＤＱを検出でき、故障
箇所の特定が容易にできる。また、この回路ブロック
は、最小単位として一つの基本セルを含む回路ブロック
とすることができ、この場合、故障箇所は各セル迄特定
できる。
【００３５】図６は、本発明の第五の実施例のＣＭＯＳ
−ＬＳＩにおけるテスト回路の要部回路図である。本実
施例では、出力をモニタしたい基本セルとして例示した
インバータINVの出力信号ラインａ1に対して、一対のＰ
ＭＯＳ及びＮＭＯＳトランジスタＴ１、Ｔ２からなるモ
ニタセルＭ１が設けられ、このモニタセルＭ１の出力ラ
インｂがモニタしたい信号ラインａ1に接続されてい
る。
−ＬＳＩにおけるテスト回路の要部回路図である。本実
施例では、出力をモニタしたい基本セルとして例示した
インバータINVの出力信号ラインａ1に対して、一対のＰ
ＭＯＳ及びＮＭＯＳトランジスタＴ１、Ｔ２からなるモ
ニタセルＭ１が設けられ、このモニタセルＭ１の出力ラ
インｂがモニタしたい信号ラインａ1に接続されてい
る。
【００３６】インバータINVを含む回路ブロックには、
夫々電流検出手段４Ａ、４Ｂが電源ラインVDD及びＧＮ
Ｄとの間に設けられている。インバータを含むこの回路
ブロックにはかかる信号線ａ1及びモニタセルＭ１の組
が任意の数だけ、好適には各セル毎に設けられる。
夫々電流検出手段４Ａ、４Ｂが電源ラインVDD及びＧＮ
Ｄとの間に設けられている。インバータを含むこの回路
ブロックにはかかる信号線ａ1及びモニタセルＭ１の組
が任意の数だけ、好適には各セル毎に設けられる。
【００３７】上記モニタセルＭ１及び電流検出手段４
Ａ、４Ｂは、信号ラインａ1の出力の論理レベルをモニ
タするテスト回路を成しており、例えば図１又は図２の
実施例の回路を有するゲートアレイ方式のＣＭＯＳ−Ｌ
ＳＩに対してモニタセルが付加された構成である。
Ａ、４Ｂは、信号ラインａ1の出力の論理レベルをモニ
タするテスト回路を成しており、例えば図１又は図２の
実施例の回路を有するゲートアレイ方式のＣＭＯＳ−Ｌ
ＳＩに対してモニタセルが付加された構成である。
【００３８】モニタしたい信号線ａ1に対応するモニタ
セルＭ１の制御入力ＴINに論理レベル”１”の信号を入
力すると、当該モニタセルＭ１のプルダウントランジス
タを構成するＮチャネルトランジスタＴ２が導通し、信
号線ａ1の論理レベルが”１”のときにはこのＮチャネ
ルトランジスタＴ２を経由してＩＤＤＱが流れ、このＩ
ＤＤＱが電流検出手段４Ａにより検出される。
セルＭ１の制御入力ＴINに論理レベル”１”の信号を入
力すると、当該モニタセルＭ１のプルダウントランジス
タを構成するＮチャネルトランジスタＴ２が導通し、信
号線ａ1の論理レベルが”１”のときにはこのＮチャネ
ルトランジスタＴ２を経由してＩＤＤＱが流れ、このＩ
ＤＤＱが電流検出手段４Ａにより検出される。
【００３９】また、モニタセルＭ１の制御入力ＴINに論
理レベル”０”の信号を入力すると、プルアップトラン
ジスタを成すＰチャネルトランジスタＴ１が導通し、信
号線ａ1の論理レベルが”０”のときには、このＰチャ
ネルトランジスタＴ１を経由してＩＤＤＱが流れ、同様
に電流検出手段４Ｂよって検出される。
理レベル”０”の信号を入力すると、プルアップトラン
ジスタを成すＰチャネルトランジスタＴ１が導通し、信
号線ａ1の論理レベルが”０”のときには、このＰチャ
ネルトランジスタＴ１を経由してＩＤＤＱが流れ、同様
に電流検出手段４Ｂよって検出される。
【００４０】上記において、モニタセルＭ１の制御入力
ＴINに論理”１”を入力すると当該信号線ａ1を出力側
に有する基本セルが属する回路ブロックにＩＤＤＱが流
れるならば、モニタされた信号線ａ1の論理は”１”で
あると判定でき、また、制御入力ＴINに論理”０”を入
力して回路ブロックにＩＤＤＱが流れるならば逆に、モ
ニタされた信号線ａ1の論理が”０”であると判定でき
る。
ＴINに論理”１”を入力すると当該信号線ａ1を出力側
に有する基本セルが属する回路ブロックにＩＤＤＱが流
れるならば、モニタされた信号線ａ1の論理は”１”で
あると判定でき、また、制御入力ＴINに論理”０”を入
力して回路ブロックにＩＤＤＱが流れるならば逆に、モ
ニタされた信号線ａ1の論理が”０”であると判定でき
る。
【００４１】この様に、図１又は図２に示した各回路ブ
ロック毎の電流検出手段を双方の電源ラインとの間に設
け、且つ図６のモニタセルと組合せると、前記の如くＣ
ＭＯＳトランジスタの故障検出に利用することに加え
て、信号線の論理をモニタするテスト回路として構成す
ることができる。
ロック毎の電流検出手段を双方の電源ラインとの間に設
け、且つ図６のモニタセルと組合せると、前記の如くＣ
ＭＯＳトランジスタの故障検出に利用することに加え
て、信号線の論理をモニタするテスト回路として構成す
ることができる。
【００４２】本発明における電流検出手段或いはモニタ
セルは、ゲートアレイＬＳＩに適用したことにより、回
路ブロックの分割をその周期的構造に合わせて行うこと
ができる。なお、回路ブロックは、その最小単位が論理
ゲートを構成する基本セルを一つ含むものとする。
セルは、ゲートアレイＬＳＩに適用したことにより、回
路ブロックの分割をその周期的構造に合わせて行うこと
ができる。なお、回路ブロックは、その最小単位が論理
ゲートを構成する基本セルを一つ含むものとする。
【００４３】また、本発明の実施例としてはＣＭＯＳ集
積回路を例として掲げたが、相補型トランジスタを有す
る集積回路一般に適用でき、ＢｉーＣＭＯＳ、ＭＩＳ集
積回路等に適用可能である。
積回路を例として掲げたが、相補型トランジスタを有す
る集積回路一般に適用でき、ＢｉーＣＭＯＳ、ＭＩＳ集
積回路等に適用可能である。
【００４４】
【発明の効果】以上説明したように本発明の第一発明の
半導体集積回路によると、半導体集積回路の領域の故障
箇所の特定を容易にし、その診断及びその結果に基づく
回路修正が容易になったことからゲートアレイ方式の半
導体集積回路の信頼性及び歩留率の向上が可能になった
という顕著な効果を奏する。
半導体集積回路によると、半導体集積回路の領域の故障
箇所の特定を容易にし、その診断及びその結果に基づく
回路修正が容易になったことからゲートアレイ方式の半
導体集積回路の信頼性及び歩留率の向上が可能になった
という顕著な効果を奏する。
【００４５】また本発明の第二発明の半導体集積回路に
よると、ＣＭＯＳ回路等の静止時貫通電流の測定を半導
体集積回路の論理信号検出に応用する新規なテスト回路
を提供できたという顕著な効果を奏する。
よると、ＣＭＯＳ回路等の静止時貫通電流の測定を半導
体集積回路の論理信号検出に応用する新規なテスト回路
を提供できたという顕著な効果を奏する。
【図１】本発明の第一の実施例の回路図である。
【図２】本発明の第二の実施例の回路図である。
【図３】本発明の第三の実施例におけるシフトレジスタ
の回路図である。
の回路図である。
【図４】本発明の第四の実施例の回路図である。
【図５】図４の実施例における部分詳細図である。
【図６】本発明の第五の実施例の回路図である。
【図７】ＣＭＯＳトランジスタの貫通電流の波形図で、
（ａ）は正常回路の場合、（ｂ）は故障回路の場合を夫
々示す。
（ａ）は正常回路の場合、（ｂ）は故障回路の場合を夫
々示す。
【図８】従来の集積回路における電流検出の例を示す回
路図である。
路図である。
１：チップ領域 ２：基本セル ３１〜３ｎ ３１1〜３ｎ1、・・・、３１m〜３ｎm：回路
ブロック ４、４１〜４ｎ：電流検出手段 ５：シフトレジスタ ５１〜５ｎ：フリップフロップ ８：電流センサ ９：コンパレータ
ブロック ４、４１〜４ｎ：電流検出手段 ５：シフトレジスタ ５１〜５ｎ：フリップフロップ ８：電流センサ ９：コンパレータ
Claims (6)
- 【請求項１】相補型トランジスタを含む論理ゲートから
成る多数の基本セル（２）を備えたゲートアレイ方式の
半導体集積回路において、 チップ領域（１）を、相互に同じ構成を有し前記基本セ
ル（２）を少なくとも一つ含む回路ブロック（３１〜３
ｎ）毎に区分し、 前記各回路ブロック（３１〜３ｎ）に対し電源から流入
する所定値以上の電流を夫々検出する電流検出手段（４
１〜４ｎ）を前記各回路ブロック（３１〜３ｎ）毎に備
えたことを特徴とする半導体集積回路。 - 【請求項２】前記電流検出手段（４１〜４ｎ）の出力を
夫々受けると共に全体としてシフトレジスタ（５）を構
成するフリップフロップ（５１〜５ｎ）を更に備えるこ
とを特徴とする請求項１記載の半導体集積回路。 - 【請求項３】前記シフトレジスタ（５）が、前記各電流
検出手段（４１〜４ｎ）からの信号を順次に出力する順
次モードと、前記各電流検出手段（４１〜４ｎ）からの
信号を圧縮して出力する符号圧縮モードとにより作動す
ることを特徴とする請求項２記載の半導体集積回路。 - 【請求項４】前記回路ブロック（３１1〜３ｎ1、・・・、
３１m〜３ｎm）が前記チップ領域（１）上に列方向及び
行方向に配列されており、 前記各電流検出手段（４１1〜４ｎ1、・・・、４１m〜４ｎ
m）の出力に夫々一端が接続されたスイッチング手段
（Ｑ１1〜Ｑｎ1、・・・、Ｑ１m〜Ｑｎm）と、 前記行方向に並ぶ前記各スイッチング手段に制御信号を
夫々伝達する行プローブライン（６１〜６ｎ）と、 前記列方向に並ぶ前記各スイッチング手段の他端に夫々
接続されると共に、前記各フリップフロップ（５１〜５
ｎ）の入力に夫々接続されて前記各電流検出手段からの
信号を前記フリップフロップ（５１〜５ｎ）に伝達可能
な列センスライン（７１〜７ｍ）とを更に備えることを
特徴とする請求項２記載の半導体集積回路。 - 【請求項５】前記各回路ブロック（３１〜３ｎ）内の一
の信号線（ａ1）の電位を夫々プルアップ及びプルダウ
ンする一対のＰチャネル及びＮチャネルトランジスタ
（Ｔ１、Ｔ２）を更に備え、該Ｐチャネル及びＮチャネ
ルトランジスタ（Ｔ１、Ｔ２）と前記電流検出手段（４
Ａ、４Ｂ）とから構成されるテスト回路により前記一の
信号線（ｎ１）の信号を検出することを特徴とする請求
項１又は２記載の半導体集積回路。 - 【請求項６】相補型トランジスタを含む論理ゲートから
成る多数の基本セルを備えたゲートアレイ方式の半導体
集積回路において、 一の信号線（ａ1）の電位をプルアップ及びプルダウン
する一対のＰチャネル及びＮチャネルトランジスタ（Ｔ
１、Ｔ２）と、 前記Ｐチャネル及びＮチャネルトランジスタ（Ｔ1、
Ｔ2）のいずれかを経由して電源から流入する所定値以
上の電流を検出する電流検出手段（４Ａ・４Ｂ）とから
構成されるテスト回路を備えたことを特徴とする半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3212407A JPH0552899A (ja) | 1991-08-23 | 1991-08-23 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3212407A JPH0552899A (ja) | 1991-08-23 | 1991-08-23 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0552899A true JPH0552899A (ja) | 1993-03-02 |
Family
ID=16622078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3212407A Withdrawn JPH0552899A (ja) | 1991-08-23 | 1991-08-23 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0552899A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005140759A (ja) * | 2003-11-10 | 2005-06-02 | Matsushita Electric Ind Co Ltd | 半導体集積回路及び半導体集積回路の故障検出方法 |
-
1991
- 1991-08-23 JP JP3212407A patent/JPH0552899A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005140759A (ja) * | 2003-11-10 | 2005-06-02 | Matsushita Electric Ind Co Ltd | 半導体集積回路及び半導体集積回路の故障検出方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |