JP3458551B2

JP3458551B2 - 集積回路のテスト回路

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Publication number: JP3458551B2
Application number: JP21374095A
Authority: JP
Inventors: 岳志小野寺; 亨上田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1994-08-23
Filing date: 1995-08-22
Publication date: 2003-10-20
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Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、チップ内に配置さ
れた機能ブロックおよびその周辺回路のテストを可能と
する集積回路のテスト回路に関するものである。

【０００２】

【従来の技術】システムオンチップ時代の到来により、
大規模メモリやディレイラインに代表されるような、い
わゆるメガセルが埋め込まれた集積回路が実用に供され
ている。

【０００３】チップ内に埋め込まれたＲＡＭ等からなる
メガセルは、外部信号によりその機能テストが可能であ
ることが要求されるが、メガセル自身のテストだけでな
く、周辺の論理回路の機能テストが可能である必要があ
る。そのため、チップにはメガセルのテスト機能および
周辺回路のテスト機能を併せ持つテスト回路が搭載され
る。

【０００４】メガセル自身のテストに必要なテスト回路
としては、システム動作から切り放された形でメガセル
へテストパターンが入力でき、しかもメガセルの出力を
観測できることが要求される。

【０００５】図１０は、この要求を満足するメガセル自
身のテストに必要なテスト回路の構成例を示すブロック
図である。この回路は、たとえばＲＡＭからなるメガセ
ル１の入力端子に、モード切替信号ＭＳの入力レベルに
応じて、システム入力ＳＩａ，ＳＩｂ，ＳＩｃまたはテ
スト入力ＴＩａ，ＴＩｂ，ＴＩｃの各入力ラインのいず
れかを選択して接続させるセレクト回路２ａ，２ｂ，２
ｃが設けられている。また、メガセル１の出力端子が、
システム出力ＳＯａ，ＳＯｂ，ＳＯｃとして構成される
とともに、各システム出力ＳＯａ，ＳＯｂ，ＳＯｃから
テスト出力ＴＯａ，ＴＯｂ，ＴＯｃが分岐されている。
そして、テスト出力ＴＯａ，ＴＯｂ，ＴＯｃがチップ外
に導かれる。

【０００６】また、周辺回路のテストに必要なテスト回
路としては、メガセルへの入力を観測でき、メガセルの
出力の代わりに外部からの任意のテストパターンを出力
できることが要求される。

【０００７】図１１は、この要求を満足する周辺回路の
テストに必要なテスト回路の構成例を示すブロック図で
ある。この回路は、たとえばＲＡＭからなるメガセル１
の出力端子側に、モード切替信号ＭＳの入力レベルに応
じて、システム出力ＳＯａ，ＳＯｂ，ＳＯｃまたはテス
ト入力ＴＩａ，ＴＩｂ，ＴＩｃの各入力ラインのいずれ
かを選択して周辺回路に接続させるセレクト回路３ａ，
３ｂ，３ｃが設けられている。また、メガセル１の入力
端子側によりシステム入力ＳＩａ，ＳＩｂ，ＳＩｃとし
て構成されるとともに、各システム入力ＳＩａ，ＳＩ
ｂ，ＳＩｃからテスト出力ＴＯａ，ＴＯｂ，ＴＯｃが分
岐されている。そして、テスト出力ＴＯａ，ＴＯｂ，Ｔ
Ｏｃがチップ外に導かれる。

【０００８】図１２は、図１０の回路の機能と図１１の
回路の機能とを併せ持つメガセルおよびその周辺回路の
テスト回路の構成例を示すブロック図である。この回路
は、基本的な回路であって、テスト入力および出力の部
分には、テスト方式によって接続されるテスト回路が異
なる。たとえば、チップのピンまで引き出す方式がある
が、この方式では、あらかじめ用意しておいた任意のテ
ストパターンで直接テストすることができ、スピード試
験も可能である。また、これとは反対に、いわゆるスキ
ャンパスの応用でパターンを供給する方式もある。

【０００９】図１３は、これらテスト回路に適用される
セレクト回路２の具体的な構成例を示している。このセ
レクト回路は、図１３に示すように、ＰＭＯＳトランジ
スタＰ１とＮＭＯＳトランジスタＮ１のソースおよびド
レイン同士を接続してなるスイッチ回路ＳＷ１と、ＰＭ
ＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２のソ
ースおよびドレイン同士を接続してなるスイッチ回路Ｓ
Ｗ２と、直列接続されたインバータＩＶ１，ＩＶ２によ
り構成されている。なお、メガセル１の出力側に配置さ
れるセレクト回路３も同様の構成を有する。

【００１０】スイッチ回路ＳＷ１の一方の入出力端はシ
ステム入力（出力）ラインＳＩ（ＳＯ）に接続され、ス
イッチ回路ＳＷ２の一方の入出力端はテスト入力ライン
ＴＩに接続され、スイッチ回路ＳＷ１およびスイッチ回
路ＳＷ２の他方の入出力端同士が接続されている。ま
た、インバータＩＶ１の入力がモード切替信号ＭＳの入
力ラインに接続され、インバータＩＶ１の出力とインバ
ータＩＶ２の入力との接続中点がスイッチ回路ＳＷ１の
ＮＭＯＳトランジスタＮ１およびスイッチ回路ＳＷ２の
ＰＭＯＳトランジスタＰ２のゲートにそれぞれ接続され
ている。そして、インバータＩＶ２の出力がスイッチ回
路ＳＷ１のＰＭＯＳトランジスタＰ１およびスイッチ回
路ＳＷ２のＮＭＯＳトランジスタＮ２のゲートにそれぞ
れ接続されている。

【００１１】このような構成において、モード切替信号
ＭＳがローレベルで入力されると、スイッチ回路ＳＷ１
がオン状態となり、スイッチ回路ＳＷ２がオフ状態とな
る。その結果、セレクト回路２ではシステム入力が選択
されて出力される。これに対して、モード切替信号ＭＳ
がハイレベルで入力されると、スイッチ回路ＳＷ１がオ
フ状態となり、スイッチ回路ＳＷ２がオン状態となる。
その結果、セレクト回路２ではテスト入力が選択されて
出力される。すなわち、セレクト回路は、モード切替信
号ＭＳの入力レベルに応じてスイッチ回路ＳＷ１および
ＳＷ２が相補的にオン・オフし、システム入力およびテ
スト入力のうちの一方が選択されて出力される。

【００１２】また、図１４は、ＩＣチップのテスト方法
としていわゆるバウンダリスキャンを採用した回路の構
成例を示すブロック図である。図１４において、４はＩ
Ｃチップ、Ｉ１〜Ｉ５は入力端子、Ｏ１〜Ｏ５は出力端
子、Ｔ１〜Ｔ４はテスト用端子をそれぞれ示している。
ＩＣチップ４内には、入力端子Ｉ１〜Ｉ５から入力され
た信号に対して所定の処理を行った後、所定の出力端子
Ｏ１〜Ｏ５に出力するコア・ロジック４ａと、テスト用
端子Ｔ１〜Ｔ４に接続されたテストコントロール回路４
ｂと、入力端子Ｉ１〜Ｉ５および出力端子Ｏ１〜Ｏ５と
コアロジック４ａ間にそれぞれ接続され、かつ、テスト
コントロール回路４ｂの２端子間に直列に接続されたシ
フトレジスタからなる１０個のバウンダリスキャンセル
４ｃとが設けられている。

【００１３】ＩＣチップ４の通常使用モード時には、入
力信号Ｉ１〜Ｉ５から入力された信号がバウンダリスキ
ャンセル４ｃを通過してコア・ロジック４ａに入力され
る。コア・ロジック４ａで所定の処理を受けた信号は、
バウンダリスキャンセル４ｃを通過して出力端子Ｏ１〜
Ｏ５から出力される。

【００１４】テストモード時には、テスト信号がテスト
用端子Ｔ１〜Ｔ４からテストコントロール回路４ｂに入
力され、シフトレジスタからなるバウンダリスキャンセ
ル４ｃを介して、入力テストおよび出力テストが、コア
ロジック４ａを用いることなく行われる。

【００１５】

【発明が解決しようとする課題】しかしながら、上述し
たテスト回路において、テスト入力および出力をチップ
のピンまで引き出す方式では、配線の引回しによるチッ
プ面積の増大という問題がある。これに対してスキャン
パスの応用でパターンを供給する方式では、チップ面積
の増大は比較的少ないが、供給できるパターンが制限さ
れ、テスト時間もかかる。

【００１６】また、メガセル１の入力、出力側に配置さ
れるセレクト回路が、一つのモード切替信号ＭＳの入力
に応じて２入力のうちのいずれか一方を選択して相補的
に出力するので、メガセル１の直前の周辺回路のテスト
結果を観測するためのテスト出力、並びにメガセル自体
のテスト結果を観測するためのテスト出力のための分岐
信号線が必要であることから、面積の増大を招き、ま
た、ノーマルモードでの動作速度の低下を招く等、シス
テム動作への影響が大きいという問題がある。

【００１７】また、バウンダリスキャンを採用した回路
では、出力側のみならず入力側のテストを行えるが、全
入出力端子Ｉ１〜Ｉ５，Ｏ１〜Ｏ５に対してバウンダリ
スキャンセル４ｃを設ける必要があるとともに、テスト
用のコントロール回路４ｂ並びにテスト用端子Ｔ１〜Ｔ
４をも設ける必要がある。その結果、入出力に負荷がか
かり信号遅延を生じ、また回路規模の増大を招き、さら
に冗長な端子数の増加は、ＩＣの多ピン化が進んでいる
今日では、好ましくない。

【００１８】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、回路面積の増大を防止でき、ま
たノーマル時の動作速度の低下等を防止でき、システム
動作等への影響を最小限に抑えつつ、チップ内の機能ブ
ロックおよびその周辺回路のテストを実現でき、ひいて
はチップの市場不良率の低減を図れる集積回路のテスト
回路を提供することにある。

【００１９】

【課題を解決するための手段】上記目的を達成するた
め、本発明の集積回路のテスト回路は、機能ブロックの
入力と周辺回路とを第１の切替信号に応じて作動的に接
続する第１のスイッチ回路と、第１のテスト用入出力ラ
インと機能ブロックの入力とを第２の切替信号に応じて
作動的に接続する第２のスイッチ回路と、機能ブロック
の出力と周辺回路とを第３の切替信号に応じて作動的に
接続する第３のスイッチ回路と、第２のテスト用入出力
ラインと第３のスイッチ回路および周辺回路の接続点と
を第２の切替信号に応じて作動的に接続する第４のスイ
ッチ回路とを有する。

【００２０】また、本発明の集積回路のテスト回路は、
第１の動作モード、第２の動作モード、第３の動作モー
ドを有し、上記第１の動作モード時には、上記第１のス
イッチ回路および第３のスイッチ回路が接続状態に保持
され、上記第２の動作モード時には、上記第２のスイッ
チ回路、上記第３のスイッチ回路および上記第４のスイ
ッチ回路が接続状態に保持され、上記第３の動作モード
時には、上記第１のスイッチ回路、上記第２のスイッチ
回路および上記第４のスイッチ回路が接続状態に保持さ
れる。

【００２１】

【００２２】本発明のテスト回路によれば、たとえば第
１の動作モード時には、第１〜第３の切替信号により第
１および第３のスイッチ回路が接続状態（導通状態）に
保持され、第２および第４のスイッチ回路が非接続状態
（非導通状態）に保持される。したがって、周辺回路を
介したシステム系の信号は第１のスイッチ回路を通過し
て機能ブロックに入力される。機能ブロックで所定の処
理を受けた信号は、出力側に接続された第３のスイッチ
回路を通過して周辺回路に出力される。

【００２３】第２の動作モード時には、第１〜第３の切
替信号により第２のスイッチ回路、第３のスイッチ回路
および第４のスイッチ回路が接続状態に保持され、第１
のスイッチ回路が非接続状態に保持される。したがっ
て、第１のテスト用入出力ラインから入力されたテスト
信号が第２のスイッチ回路を通過して機能ブロックに入
力される。機能ブロックで所定の処理を受けた信号は、
第３および第４のスイッチ回路を通過して第２のテスト
用入出力ラインから出力される。

【００２４】第３の動作モード時には、第１〜第３の切
替信号により第１のスイッチ回路、第２のスイッチ回路
および第４のスイッチ回路が接続状態に保持され、第３
のスイッチ回路が非接続状態に保持される。この場合、
周辺回路を介したシステム系の信号は第１のスイッチ回
路を通過して機能ブロックに入力されるとともに、第２
のスイッチ回路を通過して第１のテスト用入出力ライン
に現れる。また、第２のテスト用入出力ラインからテス
ト信号が入力され、このテスト信号が第４のスイッチ回
路を通過して次段の周辺回路に出力される。このとき、
第３のスイッチ回路は非接続状態にあることから、テス
ト信号が機能ブロック内に供給されることはなく、ま
た、機能ブロックで所定の処理を受けた信号が次段の周
辺回路に出力されることはない。

【００２５】

【００２６】

【発明の実施の形態】図１は、本発明に係るテスト回路
の第１の実施形態を示す回路図で、テスト回路をメガセ
ル内に埋め込んだ構成となっている。図１において、１
０はＲＡＭからなるメガセル、１１ａ〜１１ｄは入力側
セレクト回路、１２ａ〜１２ｄは出力側セレクト回路、
ＳＩ０〜ＳＩ３はシステム入力、ＴＩ０〜ＴＩ３はテス
ト入力、ＳＯ０〜ＳＯ３はシステム出力、ＴＯ０〜ＴＯ
３はテスト出力をそれぞれ示している。

【００２７】本回路は、ノーマルモード、メガセルテス
トモード、および周辺テストモードの３つの動作モード
を有し、モード切替信号としてＴＭ０，ＴＭ１，ＴＭ２
の３つが用いられる。そして、本回路におけるセレクト
回路１１ａ〜１１ｄおよび１２ａ〜１２ｄは、図１３に
示す回路と同様の構成、すなわちＰＭＯＳトランジスタ
Ｐ１とＮＭＯＳトランジスタＮ１のソースおよびドレイ
ン同士を接続してなるスイッチ回路ＳＷ１１，ＳＷ２１
と、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタ
Ｎ２のソースおよびドレイン同士を接続してなるスイッ
チ回路ＳＷ１２，ＳＷ２２とを主構成要素としている
が、各スイッチ回路ＳＷ１１，ＳＷ１２、ＳＷ２１，Ｓ
Ｗ２２は、相補的な信号ではなく、それぞれ別個独立の
モード切替信号ＴＭ０〜ＴＭ２によりそのオン・オフ状
態（導通状態）が制御される。

【００２８】入力側セレクト回路１１ａ〜１１ｄの各ス
イッチ回路ＳＷ１１の一方の入出力端はそれぞれシステ
ム入力ＳＩ０〜ＳＩ３に接続され、各スイッチ回路ＳＷ
１２の一方の入出力端がテスト入力ＴＩ０〜ＴＩ３に接
続され、スイッチ回路ＳＷ１１およびスイッチ回路ＳＷ
１２の他方の入出力端同士が接続され、メガセル本来の
入力用配線と接続されている。また、直列接続されたイ
ンバータＩＶ01，ＩＶ02の入出力のうち、インバータＩ
Ｖ01の入力がモード切替信号ＴＭ０の入力ラインに接続
され、インバータＩＶ01の出力とインバータＩＶ02の入
力との接続中点が、各セレクト回路１１ａ〜１１ｄのス
イッチ回路ＳＷ１１のＮＭＯＳトランジスタのゲートに
それぞれ接続され、インバータＩＶ02の出力がスイッチ
回路ＳＷ１１のＰＭＯＳトランジスタのゲートにそれぞ
れ接続されている。同様に、直列接続されたインバータ
ＩＶ11，ＩＶ12の入出力のうち、インバータＩＶ11の入
力がモード切替信号ＴＭ１の入力ラインに接続され、イ
ンバータＩＶ11の出力とインバータＩＶ12の入力との接
続中点が、各セレクト回路１１ａ〜１１ｄのスイッチ回
路ＳＷ１２のＰＭＯＳトランジスタのゲートにそれぞれ
接続され、インバータＩＶ12の出力がスイッチ回路ＳＷ
１２のＮＭＯＳトランジスタのゲートにそれぞれ接続さ
れている。

【００２９】出力側セレクト回路１２ａ〜１２ｄの各ス
イッチ回路ＳＷ２１の一方の入出力端はそれぞれメガセ
ル本来の出力用配線に接続され、他方の入出力端はシス
テム出力ＳＯ０〜ＳＯ３およびスイッチ回路ＳＷ２２の
一方の入出力端に接続され、スイッチ回路ＳＷ２２の他
方の入出力端がテスト出力ＴＯ０〜ＴＯ３にそれぞれ接
続されている。また、直列接続されたインバータＩＶ2
1，ＩＶ22の入出力のうち、インバータＩＶ21の入力が
モード切替信号ＴＭ２の入力ラインに接続され、インバ
ータＩＶ21の出力とインバータＩＶ22の入力との接続中
点が、各セレクト回路１２ａ〜１２ｄのスイッチ回路Ｓ
Ｗ２１のＮＭＯＳトランジスタのゲートにそれぞれ接続
され、インバータＩＶ22の出力がスイッチ回路ＳＷ２１
のＰＭＯＳトランジスタのゲートにそれぞれ接続されて
いる。同様に、各セレクト回路１２ａ〜１２ｄのスイッ
チ回路ＳＷ２２のＰＭＯＳトランジスタのゲートはイン
バータＩＶ11の出力に接続され、スイッチ回路ＳＷ２２
のＮＭＯＳトランジスタのゲートはインバータＩＶ12の
出力にそれぞれ接続されている。

【００３０】図２は、ノーマルモード、メガセルテスト
モード、周辺テストモードの各動作モード時のモード切
替信号ＴＭ０，ＴＭ１，ＴＭ２の設定レベルを示す図で
ある。図２に示すように、ノーマルモード時は、全ての
モード切替信号ＴＭ０，ＴＭ１，ＴＭ２が「０」、すな
わちローレベルに設定される。メガセルテストモード時
は、モード切替信号ＴＭ０およびＴＭ１が「１」、すな
わちハイレベルに設定され、モード切替信号ＴＭ２が
「０（ローレベル）」に設定される。周辺テストモード
時は、モード切替信号ＴＭ０が「０（ローレベル）」、
モード切替信号ＴＭ１，ＴＭ２が「１（ハイレベル）」
に設定される。

【００３１】次に、上記構成における各動作モード時の
信号の流れについて、図２および図３〜図５を参照しな
がら説明する。ノーマルモード時には、モード切替信号
ＴＭ０，ＴＭ１，ＴＭ２が全て「０」に設定されること
から、図３（ａ）および（ｂ）に示すように、入力側セ
レクト回路１１ａ〜１１ｄの各スイッチ回路ＳＷ１１は
オン状態、スイッチ回路ＳＷ１２はオフ状態となり、出
力側セレクト回路１２ａ〜１２ｄのスイッチ回路ＳＷ２
１はオン状態、スイッチ回路ＳＷ２２はオフ状態とな
る。したがって、図３に示すように、システム入力ＳＩ
０〜ＳＩ３から入力された信号が入力側セレクト回路１
１ａ〜１１ｄのスイッチ回路ＳＷ１１を通過してメガセ
ル１０の所定の機能ブロックに入力される。また、メガ
セル１０の機能ブロックで所定の処理を受けた信号は、
出力側セレクト回路１２ａ〜１２ｄのスイッチ回路ＳＷ
２１を通過してシステム出力ＳＯ０〜ＳＯ３から出力さ
れる。このとき、入力側セレクト回路１１ａ〜１１ｄお
よび出力側セレクト回路１２ａ〜１２ｄのスイッチ回路
ＳＷ１２，ＳＷ２２はオフ状態にあることから、たとえ
テスト入力ＴＩ０〜ＴＩ３にテスト信号が供給されたと
してもメガセル１０内に入力されることがなく、またメ
ガセル１０の機能ブロックで所定の処理を受けた信号が
テスト出力ＴＯ０〜ＴＩ３に現れることもない。

【００３２】メガセルテストモード時には、モード切替
信号ＴＭ０およびＴＭ１が「１」、モード切替信号ＴＭ
２が「０」に設定されることから、図４（ａ）および
（ｂ）に示すように、入力側セレクト回路１１ａ〜１１
ｄの各スイッチ回路ＳＷ１１はオフ状態、スイッチ回路
ＳＷ１２はオン状態となり、出力側セレクト回路１２ａ
〜１２ｄのスイッチ回路ＳＷ２１およびＳＷ２２はオン
状態となる。したがって、図４に示すように、テスト入
力ＴＩ０〜ＴＩ３から入力されたテスト信号が入力側セ
レクト回路１１ａ〜１１ｄのスイッチ回路ＳＷ１１を通
過してメガセル１０の所定の機能ブロックに入力され
る。また、メガセル１０の機能ブロックで所定の処理を
受けた信号は、出力側セレクト回路１２ａ〜１２ｄのス
イッチ回路ＳＷ２１を通過してシステム出力ＳＯ０〜Ｓ
Ｏ３から出力されるとともに、スイッチ回路ＳＷ２２を
通過してテスト出力ＴＯ０〜ＴＯ３から出力される。こ
のとき、入力側セレクト回路１１ａ〜１１ｄのスイッチ
回路ＳＷ１１がオフ状態にあることから、システム入力
ＳＩ０〜ＳＩ３から入力された信号が入力側セレクト回
路１１ａ〜１１ｄのスイッチ回路ＳＷ１１を通過してメ
ガセル１０の所定の機能ブロックに入力されることはな
い。

【００３３】周辺テストモード時には、モード切替信号
ＴＭ０が「０」、モード切替信号ＴＭ１，ＴＭ２が
「１」に設定されることから、図５（ａ）および（ｂ）
に示すように、入力側セレクト回路１１ａ〜１１ｄの各
スイッチ回路ＳＷ１１およびＳＷ１２はオン状態とな
り、出力側セレクト回路１２ａ〜１２ｄのスイッチ回路
ＳＷ２１はオフ状態、スイッチ回路ＳＷ２２はオン状態
となる。この場合、図５に示すように、入力側セレクト
回路１１ａ〜１１ｄでは、システム入力ＳＩ０〜ＳＩ３
から入力された信号が入力側セレクト回路１１ａ〜１１
ｄのスイッチ回路ＳＷ１１を通過してメガセル１０の所
定の機能ブロックに入力されるとともに、スイッチ回路
ＳＷ１２を通過してテスト入力ＴＩ０〜ＴＩ３に現れ
る。そして、このテスト入力ＴＩ０〜ＴＩ３を出力とし
て信号がメガセル１０から出力される。また、出力側セ
レクト回路１２ａ〜１２ｄのテスト出力ＴＯ０〜ＴＯ３
に対してテスト信号が入力され、このテスト信号がスイ
ッチ回路ＳＷ２２を通過してシステム出力ＳＯ０〜ＳＯ
３から出力される。このとき、出力側セレクト回路１２
ａ〜１２ｄのスイッチ回路ＳＷ２１はオフ状態にあるこ
とから、テスト信号がメガセル１０の機能ブロック内に
供給されることはなく、また、メガセル１０の機能ブロ
ックで所定の処理を受けた信号はシステム出力ＳＯ０〜
ＳＯ３から出力されることはない。

【００３４】なお、メガセルには双方向ピンを持つもの
があり、これへの対応として双方向ピンにおける信号の
衝突を避ける必要がある。そこで、次に、双方向ピンを
持つメガセルに対して本発明に係るテスト回路を適用す
る場合の対処法について図６および図７を参照しながら
説明する。ここでは、「入出力を制御できる入力ピンが
あるもの（入出力切り替えが入力ピンであるもの）」と
「内部状態で入出力が決まり、それを外部へ伝える出力
ピンがあるもの（入出力切り替えが出力ピンであるも
の）」とに分けて説明する。なお、図６、図７におい
て、ＢｉＳはシステム双方向、ＴＩＯはテスト入出力、
ＴＩはテスト入力、Ｉ／ＯＣは入出力制御入力、Ｉ／Ｏ
Ｔは入出力伝達出力をそれぞれ示している。

【００３５】まず、入出力切り替えが入力ピンであるも
のについて、図６を参照しながら説明する。メガセルテ
ストモードでは、メガセル自身のテストの都合で入出力
を切り替える。このため、出力ピン用のセレクト回路
（図１の１２ａ〜１２ｄと同様の構成）では、図６
（ｃ）に示すように、信号の衝突が起こりうる。衝突回
避の回路を外付けすることも可能であるが、システム論
理からテスト回路を独立させることができない。この場
合、図６（ａ），（ｂ）に示すように、双方向ピンに入
力用のセレクト回路（図１の１１ａ〜１１ｄと同様の構
成）を用いることで信号衝突の問題を解消できる。

【００３６】次に、入出力切り替えが出力ピンであるも
のについて、図７を参照しながら説明する。周辺テスト
モードでは、周辺回路のテストの都合で入出力切り替え
出力を変化させる。このため、入力ピン用セレクト回路
では、図７（ａ）に示すように、信号の衝突が起こりう
る。この場合、図７（ｂ），（ｃ）に示すように、双方
向ピンに出力用のセレクト回路（図１の１２ａ〜１２ｄ
と同様の構成）を用いることで信号衝突の問題を解消で
きる。

【００３７】以上説明したように、本第１の実施形態に
よれば、メガセル１０の入力と周辺回路とをモード切替
信号ＴＭ０に応じて作動的に接続するスイッチ回路ＳＷ
１１および第１のテスト用入出力ラインとメガセル１０
の入力とをモード切替信号ＴＭ１に応じて作動的に接続
するスイッチ回路ＳＷ１２からなる入力側セレクト回路
１１（ａ〜ｄ）と、メガセル１０の出力と周辺回路とを
モード切替信号ＴＭ２に応じて作動的に接続するスイッ
チ回路ＳＷ２１並びに第２のテスト用入出力ラインとス
イッチ回路ＳＷ２１および周辺回路の接続点とをモード
切替信号ＴＭ１に応じて作動的に接続するスイッチ回路
ＳＷ２２からなる出力側セレクト回路１２（ａ〜ｄ）と
を設け、ノーマルモード時にはスイッチ回路ＳＷ１１お
よびスイッチ回路ＳＷ２１をオン状態に保持し、メガセ
ルテストモード時には、スイッチ回路ＳＷ１２、スイッ
チ回路ＳＷ２１およびスイッチ回路ＳＷ２２をオン状態
に保持し、周辺テストモード時には、スイッチ回路ＳＷ
１、スイッチ回路ＳＷ１２およびスイッチ回路２２をオ
ン状態に保持するように構成したので、従来必要であっ
たメガセル１０の入力および出力側のテスト出力配線が
不要となり、またメガセルテストモードおよび周辺テス
トモード時にテスト回路をシステム系から完全に切り離
すことができる。その結果、回路面積の増大を防止で
き、またノーマルモード時の動作速度の低下を防止でき
る。したがって、論理設計やシステム動作への影響を抑
止でき、テスト方式によることなく共通に適用できる。
また、回路が小さく、埋め込みが容易で、標準化するこ
とにより、外付けテスト回路の自動生成やテストパター
ン変換の自動化を実現できる利点がある。

【００３８】なお、上述した実施形態においては、テス
ト回路をメガセルに内蔵した場合を例に説明したが、こ
れに限定されるものではなく、メガセル外に配置する構
成であっても本発明が適用できることはいうまでもな
い。

【００３９】図８は、本発明に係る集積回路のテスト回
路の第２の実施形態を示すブロック図である。本回路
は、バウンダリスキャンセル、テスト用端子等を用いる
ことなく出力側のテストを実現した回路である。

【００４０】図８に示すＩＣチップ２０は、コア・ロジ
ック２１、６個の入力端子Ｉ１〜Ｉ６と、６個の出力端
子Ｏ１〜Ｏ６、６個の入力回路２２−１〜２２−６、６
個の出力回路２３−１〜２３ー６、検出回路としての２
入力アンド回路２４、第１の選択回路としての１入力２
出力のマルチプレクサ２５、第２の選択回路としての６
個の２入力１出力のマルチプレクサ２６−１〜２６−
６、並びにコア・ロジック２１の周囲に形成されたテス
ト用配線２７により構成されている。

【００４１】各入力端子Ｉ１〜Ｉ６にはそれぞれ入力回
路２２−１〜２２−６が接続され、入力端子Ｉ１に接続
された入力回路２２−１の出力がマルチプレクサ２５の
入力に接続されている。そして、マルチプレクサ２２−
１の第１の出力がコア・ロジック２１の第１の入力に接
続され、マルチプレクサ２２−１の第２の出力がテスト
用配線２７に接続されている。入力回路２２−２の出力
はコア・ロジック２１の第２の入力およびアンド回路２
４の第１の入力に接続され、入力回路２２−３の出力は
コア・ロジック２１の第３の入力およびアンド回路２３
の第２の入力に接続されている。そして、入力回路２２
−４〜２２−６の出力はコア・ロジック２１の第４、第
５、第６の入力にそれぞれ接続されている。

【００４２】アンド回路２４の出力は検出信号の出力ラ
インとしてマルチプレクサ２５およびマルチプレクサ２
６−１〜２６−６の各制御端子に接続されている。マル
チプレクサ２６−１〜２６−６の各第１の入力はそれぞ
れコア・ロジック２１の第１〜第６の出力に接続され、
マルチプレクサ２６−１〜２６−６の各第２の入力はテ
スト用配線２７に接続されている。

【００４３】本例では、入力端子Ｉ２，Ｉ３の入力信号
レベルは、通常動作モード時には、「０（ローレベ
ル），０」、「０，１（ハイレベル）」、「１，０」の
３つのれレベルの組み合わせをとり、「１，１」はとら
ないようにあらかじめ決められ、テストモード時にのみ
「１，１」に設定される。したがって、通常動作モード
時には、アンド回路２４の出力検出信号Ｓ２３はローレ
ベルとなり、テストモード時にはハイレベルとなる。そ
して、マルチプレクサ２５は、信号Ｓ２３がローレベル
の場合には入力回路２２−１の出力をコア・ロジック２
１に接続し、ハイレベルの場合にはテスト用配線２７に
接続する。また、マルチプレクサ２６−１〜２６−６
は、信号Ｓ２３がローレベルの場合にはコア・ロジック
２１の各出力を出力回路２３−１〜２３−６の入力にそ
れぞれ接続し、ハイレベルの場合にはテスト用配線２７
を出力回路２３−１〜２３−６の入力に接続する。

【００４４】次に、図８の回路の動作を図９のタイミン
グチャートを参照しつつ説明する。図９に示すように、
期間ａ以前の通常動作モード時では、入力端子Ｉ２，Ｉ
３に入力される信号レベルは、「０，０」、「０，
１」、「１，０」の３つのレベルの組み合わせをとり、
「１，１」はとらない。その結果、アンド回路２６の出
力はローレベルとなり、各マルチプレクサ２５，２６−
１〜２６−６の制御端子に供給される。これにより、各
入力端子Ｉ１〜Ｉ６に入力された信号は入力回路２２−
１〜２２−６を介してコア・ブロック２１に入力され
る。コア・ブロック２１で所定の処理を受けた信号は、
出力側に接続されたマルチプレクサ２６−１〜２６−６
を通過し、さらに出力回路２３−１〜２３−６を介して
出力端子Ｏ１〜Ｏ６から、たとえば他のチップに出力さ
れる。

【００４５】テストモード時には、図９のａ期間以後に
示すように、入力端子Ｉ２，Ｉ３に入力される信号レベ
ルは、「１，１」に設定されている。その結果、アンド
回路２４の出力はハイレベルとなり、各マルチプレクサ
２５，２６−１〜２６−６の制御端子に供給される。こ
れにより、入力端子Ｉ１への入力信号がマルチプレクサ
２５を介してテスト用配線２７に供給される。そして、
テスト用配線２７の信号がマルチプレクサ２６−１〜２
６−６を通過し、さらに出力回路２３−１〜２３−６を
介して出力端子Ｏ１〜Ｏ６から、たとえば他のチップに
出力される。すなわち、テストモード時には、入力端子
Ｉ１に入力した信号が、コア・ブロック２１を介するこ
となく、そのまま出力端子Ｏ１〜Ｏ６から出力され、出
力側のテストが行われる。

【００４６】以上説明したように、本第２の実施形態に
よれば、テスト用端子を設けることなく通常使用する入
力端子Ｉ２，Ｉ３を用いて通常動作モードおよびテスト
モードを切替えることができることから、端子数を削減
できる。さらに、通常の使用ではあり得ない入力信号の
組み合わせを用いるので、入力側の故障検出を行うこと
も可能である。また、テストモード時に、出力信号線に
付加したマルチプレクサ２６−１〜２６−６を用いるこ
とから、コア・ロジック２１の状態とは関係なしに、入
力端子Ｉ１から高電位（ハイレベル）の信号または低電
位（ローレベル）を入力し、出力端子Ｏ１〜Ｏ６の状態
を固定できる、その結果、電気的特性を容易に測定する
ことができ、また、これを利用して、ＩＣと基板、ＩＣ
間の接続テストを行うことができる。さらに、簡単な付
加回路を設けるのみであるから、信号の遅延を抑えるこ
とができる。

【００４７】なお、図８の回路は、本発明の概念を表す
ための便宜的なものであり、これに限定されるものでな
いことはいうまでもない。

【００４８】

【発明の効果】以上説明したように、本発明によれば、
回路面積の増大を防止でき、またノーマルモード時の動
作速度の低下を防止できる。したがって、論理設計やシ
ステム動作への影響を抑止でき、テスト方式によること
なく共通に適用でき、ひいてはチップの市場不良率の低
減を図れる利点がある。

【００４９】

【図面の簡単な説明】

【図１】本発明に係るテスト回路の第１の実施形態を示
す回路図である。

【図２】本発明に係るテスト回路のノーマルモード、メ
ガセルテストモード、周辺テストモードの各動作モード
時のモード切替信号の設定レベルを示す図である。

【図３】図１の回路のノーマルモードでの信号の流れを
説明するための図である。

【図４】図１の回路のメガセルテストモードでの信号の
流れを説明するための図である。

【図５】図１の回路の周辺テストモードでの信号の流れ
を説明するための図である。

【図６】双方向ピンを持つメガセルに対して本発明に係
るテスト回路を適用する場合の対処法についての説明図
であって、メガセルが入出力を制御できる入力ピンを有
する場合の説明図である。

【図７】双方向ピンを持つメガセルに対して本発明に係
るテスト回路を適用する場合の対処法についての説明図
であって、メガセルが内部状態で入出力が決まりそれを
外部へ伝える出力ピンを有する場合の説明図である。

【図８】本発明に係るテスト回路の第２の実施形態を示
す回路図である。

【図９】図８の回路の動作を説明するためのタイミング
チャートである。

【図１０】従来のメガセル自身のテストに必要なテスト
回路の構成例を示すブロック図である。

【図１１】従来の周辺回路のテストに必要なテスト回路
の構成例を示すブロック図である。

【図１２】図１０の回路の機能と図１１の回路の機能と
を併せ持つメガセルおよびその周辺回路のテスト回路の
構成例を示すブロック図である。

【図１３】従来のテスト回路に適用されるセレクト回路
の具体的な構成例を示す回路図である。

【図１４】ＩＣチップのテスト方法としていわゆるバウ
ンダリスキャンを採用した回路の構成例を示すブロック
図である。

【符号の説明】

１０…メガセル１１ａ〜１１ｄ…入力側セレクト回路１２ａ〜１２ｄ…出力側セレクト回路ＳＷ１１，ＳＷ１２、ＳＷ２１，ＳＷ２２…スイッチ回
路ＴＭ０，ＴＭ１，ＴＭ２…モード切替信号２０…ＩＣチップ２１…コア・ロジック２２−１〜２２−６…入力回路２３−１〜２３−６…出力回路２４…アンド回路２５…第１の選択回路としてのマルチプレクサ２６−１〜２６−６…第２の選択回路としてのマルチプ
レクサ２７…テスト用配線

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/04 H01L 21/822 G01R 31/28

Claims

(57)【特許請求の範囲】

【請求項１】機能ブロックと当該機能ブロックに接続
された周辺回路を備えた集積回路のテスト回路であっ
て、上記機能ブロックの入力と周辺回路とを第１の切替信号
に応じて作動的に接続する第１のスイッチ回路と、第１のテスト用入出力ラインと上記機能ブロックの入力
とを第２の切替信号に応じて作動的に接続する第２のス
イッチ回路と、上記機能ブロックの出力と周辺回路とを第３の切替信号
に応じて作動的に接続する第３のスイッチ回路と、第２のテスト用入出力ラインと上記第３のスイッチ回路
および周辺回路の接続点とを上記第２の切替信号に応じ
て作動的に接続する第４のスイッチ回路とを有する集積
回路のテスト回路。
【請求項２】第１の動作モード、第２の動作モード、
第３の動作モードを有し、上記第１の動作モード時には、上記第１のスイッチ回路
および第３のスイッチ回路が接続状態に保持され、上記第２の動作モード時には、上記第２のスイッチ回
路、上記第３のスイッチ回路および上記第４のスイッチ
回路が接続状態に保持され、上記第３の動作モード時には、上記第１のスイッチ回
路、上記第２のスイッチ回路および上記第４のスイッチ
回路が接続状態に保持される請求項１記載の集積回路の
テスト回路。