KR20010067144A - 테스트 기능을 갖는 반도체 집적 회로 - Google Patents

Abstract

본 발명에 따른 반도체 집적 회로는, 메모리 셀 어레이, 메모리 셀 어레이로부터 판독한 복수의 판독 데이터의 일치/불일치를 검출하는 회로, 입력 어드레스의 하위 비트 X0, Y0에 근거하여 H/L의 신호를 출력하는 EXOR 회로, OR 회로의 출력을 출력 노드에 전송하기 위한 게이트 및 OR 회로의 출력을 반전시키는 인버터의 출력을 출력 노드에 전송하기 위한 게이트를 포함한다. 어드레스 신호에 따라 게이트를 전환하면, H 레벨/L 레벨의 신호가 교대로 출력 노드로부터 출력되기 때문에, 노이즈를 엄격한 상태에서 테스트할 수 있다.

Description

테스트 기능을 갖는 반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT HAVING A TEST FUNCTION}

본 발명은 반도체 집적 회로에 관한 것으로, 특히 노이지 마진 테스트(noise margin test)를 위한 구성에 관한 것이다.

종래부터, 반도체 집적 회로의 성능을 검사하기 위한 테스트로서, 노이즈 마진을 조사하는 테스트가 있다.

그러나, 예컨대, 종래의 반도체 집적 회로의 멀티비트 테스트(Multi bit test)에 있어서는, 테스트 패스시(판독 데이터가 전부 일치하는 때)에 H 레벨밖에 출력할 수 없어, 노이즈를 엄격한 상태(신호를 안정되게 입력·출력할 수 없는 상태)에서 테스트할 수가 없다고 하는 문제가 있었다.

또한, 멀티비트 테스트에서는 판독한 데이터의 일치/불일치를 판정할 뿐이어서, 입력 어드레스에 오류가 있더라도 이것을 검출할 수 없다고 하는 문제가 있었다.

또한, 종래의 반도체 집적 회로에서는 판독 데이터의 오버슈트(overshoot)/언더슈트(undershoot)를 조정하여 테스트할 수 없었다. 또한, 종래의 고속 페이지 억세스를 실행하는 반도체 집적 회로에 있어서는, 열 어드레스 스트로브(column address strobe) 신호 /CAS가 상승하면, 출력 데이터가 하이 임피던스 상태로 리셋되기 때문에, 출력 데이터의 전환시에 노이즈를 엄격히 하여 테스트할 수 없었다.

따라서, 본 발명은 보다 엄격한 노이즈 상태에서 확실하게 테스트할 수 있는반도체 집적 회로를 제공하는 것이다.

도 1은 본 발명의 실시예 1에 따른 출력 버퍼(9)의 주요부의 구성을 나타내는 회로도,

도 2는 본 발명의 실시예 1에 따른 반도체 집적 회로(1000)의 전체 구성의 개요를 나타내는 블럭도,

도 3은 본 발명의 실시예 1에 따른 반도체 집적 회로(1000)에 대한 멀티비트 테스트시의 동작에 대하여 설명하기 위한 플로우차트,

도 4는 종래의 출력 버퍼의 주요부의 구성을 나타내는 회로도,

도 5는 본 발명의 실시예 2에 따른 출력 버퍼(19)의 주요부의 구성을 나타내는 회로도,

도 6a 및 도 6b는 각각 본 발명의 멀티비트 테스트시의 동작에 대하여 설명하기 위한 도면,

도 7은 본 발명의 실시예 3에 따른 출력 회로(30)의 주요부의 구성을 나타내는 회로도,

도 8은 본 발명의 실시예 3에 따른 반도체 집적 회로(3000)의 전체 구성의개요를 나타내는 블록도,

도 9는 본 발명의 실시예 3에 따른 출력 회로(30)의 동작을 도시한 도면,

도 10은 본 발명의 실시예 4에 따른 출력 버퍼(40)의 주요부의 구성을 나타내는 회로도,

도 11은 본 발명의 실시예 4에 따른 반도체 집적 회로(4000)의 전체 구성의 개요를 나타내는 블록도,

도 12는 본 발명의 실시예 4에 따른 출력 버퍼(40)의 동작에 대하여 설명하기 위한 타이밍차트.

도면의 주요 부분에 대한 부호의 설명

1 : 메모리 셀 어레이 4 : 어드레스 버퍼

5 : 행 디코더 6 : 열 디코더

7 : 센스 앰프/IO 게이트 8 : 입력 버퍼

9, 40 : 출력 버퍼 10, 30 : 출력 회로

70, 80, 90 : 테스트 회로

TA~TH : 트랜지스터 36A~36F : 인버터

1000, 2000, 3000, 4000 : 반도체 집적 회로

본 발명의 하나의 국면에 따른 반도체 집적 회로는, 행렬 형상으로 배치되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이와, 메모리 셀 어레이의 동작을 제어하기 위한 제어 회로와, 제어 회로의 제어에 따라 메모리 셀 어레이에 데이터를 기록하기 위한 기록 회로와, 제어 회로의 제어에 따라 선택된 메모리 셀의 데이터를 판독하기 위한 판독 회로와, 테스트 모드에 있어서, 메모리 셀 어레이로부터 판독된 복수의 데이터의 일치/불일치를 검출하여 출력하는 출력 회로를 구비하되, 출력 회로는, 판독된 복수의 데이터의 일치/불일치를 검출하는 검출 회로와, 검출 회로의 출력 전압 레벨을 소정의 패턴으로 H 레벨/L 레벨로 전환하기 위한 전환 제어 회로를 포함한다.

바람직하게는, 출력 회로는 일치/불일치의 결과를 출력하기 위한 출력 노드를 더 포함하며, 전환 제어 회로는, 검출 회로의 출력을 출력 노드에 전송하기 위한 제 1 게이트와, 검출 회로의 출력을 반전하는 인버터와, 인버터의 출력을 출력 노드에 전송하기 위한 제 2 게이트를 포함한다.

특히, 전환 제어 회로는, 게이트 제어 회로를 더 포함하며, 제 1 게이트 및 제 2 게이트를 교대로 온시킨다.

상기 반도체 집적 회로에 따르면, 멀티비트 테스트에 있어서, 일치의 결과를 나타내는 데이터를 H/L로 교대로 전환할 수 있다. 이에 따라, 노이즈를 엄격한 상태에서 테스트할 수 있어, 노이즈 마진이 없는 디바이스칩을 선별(리젝트)할 수 있다. 또한, H →L →H →...으로 교대로 레벨을 변환시킴으로써 발열량이 높게 되기 때문에, 온도 마진이 없는 디바이스를 검출하여 선별할 수 있다.

본 발명의 다른 국면에 따른 반도체 집적 회로는, 행렬 형상으로 배치되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이와, 메모리 셀 어레이의 동작을 제어하기 위한 제어 회로와, 제어 회로의 제어에 따라서, 메모리 셀 어레이에 데이터를 기록하기 위한 기록 회로와, 제어 회로의 제어에 따라서, 선택된 메모리 셀의 데이터를 판독하기 위한 판독 회로와, 테스트 모드에 있어서, 메모리 셀 어레이로부터 판독된 복수의 데이터의 일치/불일치를 검출하여 출력하는 출력 회로를 구비하되, 출력 회로는, 판독된 복수의 데이터의 일치/불일치를 검출하는 검출 회로와, 선택되는 메모리 셀의 어드레스에 근거하여 기대값을 생성하는 생성 회로와, 검출 회로의 출력과 기대값과의 관계에 따라, 일치/불일치의 결과를 나타내는 신호를 출력하는 회로를 포함한다.

바람직하게는, 상기 기대값은 상기 어드레스에 근거하여 H레벨 또는 L 레벨로 전환된다. 특히, 생성 회로는 어드레스를 수신하는 EXOR 회로로 구성된다.

상기 반도체 집적 회로에 따르면, 일치/불일치의 결과와 입력 어드레스에 근거하여 테스트 결과를 출력할 수 있다. 이에 따라, 입력 어드레스가 잘못된 경우에, 검출할 수 있다. 또한, 노이즈를 엄격한 상태에서 테스트하는 것도 가능하게 된다.

본 발명의 또다른 국면에 따른 반도체 집적 회로는, 행렬 형상으로 배치되는복수의 메모리 셀을 포함하는 메모리 셀 어레이와, 메모리 셀 어레이의 동작을 제어하기 위한 제어 회로와, 제어 회로의 제어에 따라서, 선택된 메모리 셀로부터 데이터를 판독하기 위한 판독 회로와, 테스트 모드에 있어서, 판독 회로로부터 출력되는 판독 데이터의 오버슈트/언더슈트를 조정하는 출력 회로를 구비한다.

바람직하게는, 출력 회로는, 서로 동작 특성이 상이한 복수의 인버터와, 복수의 인버터 각각에 대응하여 마련되고, 판독 데이터를 대응하는 인버터에 선택적으로 입력시키는 복수의 스위치 회로를 포함한다. 특히, 복수의 인버터 각각은 서로 사이즈가 다른 트랜지스터로 구성된다.

상기 반도체 집적 회로에 따르면, 오버슈트/언더슈트를 조정할 수 있다. 이에 따라, 노이즈를 엄격한 상태에서 테스트할 수 있다.

본 발명의 또다른 국면에 따른 반도체 집적 회로는, 행렬 형상으로 배치되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이와, 메모리 셀 어레이의 동작을 제어하기 위한 제어 회로와, 제어 회로의 제어에 따라서, 선택된 메모리 셀로부터 데이터를 판독하기 위한 판독 회로와, 테스트 모드에 있어서, 판독 회로로부터 출력되는 판독 데이터의 데이터 유지 기간을 조정하는 출력 회로를 구비한다. 바람직하게는, 테스트 모드에 있어서, 판독 데이터를 유지하는 기간을 결정하는 래치 신호를 발생하는 회로를 더 구비하되, 출력 회로는, 래치 신호에 따라서, 판독 데이터의 상태를 유지하는 유지 회로를 포함한다. 특히, 유지 회로는, 열 어드레스 스트로브 신호가 활성화된 후, 다음 열 어드레스 스트로브 신호가 활성화되기까지 판독 데이터의 상태를 유지한다.

반도체 집적 회로에 따르면, 테스트 모드시에 데이터의 상태를 소망의 기간 유지할 수 있다. 그 결과, 고속 페이지 모드 억세스를 실행하는 반도체 집적 회로에 있어서, 데이터 전환시에 신호를 풀스윙(full swing)할 수 있기 때문에, 노이즈를 엄격한 상태에서 테스트하는 것이 가능하게 된다.

본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.

이하, 본 발명의 실시예에 대해 도면을 참조하여 상세히 설명한다. 또, 도면에서 동일 부분 또는 상당 부분에는 동일 부호를 부여하고 그 설명은 반복하지 않는다.

(실시예 1)

본 발명의 실시예 1에 따른 반도체 집적 회로(1000)는, 출력 버퍼(9)에 포함되는 도 1에 도시되는 회로에 의해, 멀티비트 테스트의 결과를 출력한다. 도 1에 도시되는 회로는, 논리 회로(11), AND 회로(12), OR 회로(13), EXOR 회로(14), 인버터(15, 16), 트랜지스터 T1 및 T2로 구성되는 트랜스퍼게이트(17), 트랜지스터 T3 및 T4로 구성되는 트랜스퍼게이트(18)를 포함한다. 트랜지스터 T1 및 T3는 NMOS 트랜지스터이고, 트랜지스터 T2 및 T4는 PMOS 트랜지스터이다.

논리 회로(11)는 메모리 셀 어레이(1)로부터 판독된 판독 데이터 DQ0, DQ1, DQ2 및 DQ3를 입력으로 수신하여 이들 모두가 L레벨인 경우(일치 : 패스)에 H레벨의 신호를 출력한다. AND 게이트(12)는 데이터 DQ0, DQ1, DQ2 및 DQ3를 입력으로수신하여, 이들 모두가 H레벨인 경(일치 : 패스)에 H레벨의 신호를 출력한다. OR 회로(13)는 논리 회로(11)의 출력과 AND 회로(12)의 출력을 수신한다.

EXOR 회로(14)는 어드레스 버퍼(4)로부터 출력되는 행 어드레스 신호의 최하위 비트의 신호 X0 및 열 어드레스 신호의 최하위 비트의 신호 Y0를 수신한다. EXOR 회로(14)는 신호 X0 및 신호 Y0가 일치하면, L레벨의 신호를, 불일치하는 경우에는 H레벨의 신호를 출력한다.

인버터(15)는 EXOR 회로(14)의 출력을 반전시킨다. 인버터(16)는 OR 회로(13)의 출력을 반전시킨다.

트랜스퍼게이트(17)는 OR 회로(13)의 출력 노드와 출력 노드 DOUT 사이에 마련된다. 트랜스퍼게이트(17)는 EXOR 회로(14)의 출력(및, 이것을 반전시키는 인버터(15)의 출력)에 근거하여, OR 회로(13)의 출력 노드와 출력 노드 DOUT를 전기적으로 접속한다. 트랜스퍼게이트(18)는 EXOR 회로(14)의 출력(및, 이것을 반전시키는 인버터(15)의 출력)에 근거하여, OR 회로(13)의 출력을 반전시키는 인버터(16)의 출력 노드와 출력 노드 DOUT을 전기적으로 접속한다. 도 2에 도시되는 출력 회로(10)는 출력 노드 DOUT의 신호를 수신하여, 대응하는 신호를 데이터 입출력 핀에 출력한다.

본 발명의 실시예 1에 따른 반도체 집적 회로(1000)의 전체 구성에 대하여, 도 2를 이용하여 설명한다. 반도체 집적 회로(1000)는 도 2에 도시된 바와 같이, 행렬 형상으로 배치되는 복수의 메모리 셀 M, 행에 대응하는 워드선 WL 및 열에 대응하는 비트선 BL을 포함하는 메모리 셀 어레이(1), /RAS 핀으로부터 입력되는 행어드레스 스트로브 신호 및 /CAS 핀으로부터 입력되는 열 어드레스 스트로브 신호를 수신하여, 내부 동작을 제어하는 신호를 발생하는 클럭 발생 회로(2), 클럭 발생 회로(2)의 출력과 기록 동작을 지정하는 기록 지정 신호 /W를 수신하는 논리 회로(3), 클럭 발생 회로(2)의 제어에 근거하여, 어드레스 핀 A0~A9로부터 입력되는 어드레스를 취입하여 행 어드레스 신호 및 열 어드레스 신호를 출력하는 어드레스 버퍼(4), 클럭 발생 회로(2)의 제어에 근거하여, 어드레스 버퍼(4)의 출력을 디코딩하여, 메모리 셀 어레이(1)의 행(로우) 방향을 선택 제어하는 행디코더(5), 클럭 발생 회로(2)의 제어에 근거하여, 어드레스 버퍼(4)의 출력을 디코딩하여, 메모리 셀 어레이(1)의 열(컬럼) 방향을 선택하기 위한 열 선택 신호를 출력하는 열디코더(6), 메모리 셀 어레이(1)의 선택된 행에 접속되는 메모리 셀의 데이터를 검지하여 증폭하는 센스 앰프, 및 열 선택 신호에 따라서, 메모리 셀 어레이(1)의 선택된 열을 데이터 버스에 접속하는 I0 게이트를 구비한다. 또, 도면에 있어서는, 센스 앰프와 IO 게이트를 하나의 블럭(7)으로 나타내고 있다.

반도체 집적 회로(1000)는 또한, 논리 회로(3)의 출력에 근거하여, 데이터 입출력 핀 DQ1~DQ4으로부터 데이터를 취입하고, 데이터 버스에 전송하는 입력 버퍼(8), 클럭 발생 회로(2)의 출력 및 논리 회로(3)의 출력에 근거하여 데이터 버스로부터 수신하는 데이터를 취입하는 출력 버퍼(9), 아웃풋(output) 인에이블핀 /OE를 거쳐서 수신하는 OEM 신호에 근거하여 출력 버퍼(9)의 데이터를 데이터 입출력 핀 DQ1~DQ4에 출력하기 위한 출력 회로(10) 및 테스트 모드를 검출하는 테스트 회로(90)를 구비한다. 테스트 회로(90)는 멀티비트 테스트를 검출한다. 멀티비트테스트에 있어서는, 도 1에 나타내는 회로가 동작하여 테스트 결과를 출력한다.

다음에, 본 발명의 실시예 1에 따른 반도체 집적 회로(1000)에 대한 멀티비트 테스트시의 동작에 대하여 도 3을 이용하여 설명한다. 또한, 메모리 셀 어레이의 어드레스 공간을 어드레스(X, Y)로 표현한다. X=0~NX, Y=0~NY, NX는 X어드레스의 최대값으로, NY는 Y어드레스의 최대값으로 한다.

테스트 모드에 들어가면 (단계 S1), (X, Y)=(0, 0)~(NX, NY)의 사이에서 행 스트라이프 라이트를 실행한다(단계 S2). 이에 따라, 어드레스가 동일한 라인상에 있는 메모리 셀에는 동일한 데이터 D가 기록되고, 인접하는 라인에는 데이터 D를 반전시킨 데이터 /D가 기록된다. 일례로서는, X 어드레스가 홀수인 메모리 셀에는 "H 레벨"의 데이터 D를, X 어드레스가 짝수인 메모리 셀에는 "L 레벨"의 데이터 /D를 기록한다.

계속해서, 16㎲의 기간동안, (X, Y)=(K, 0)~(K, NY)의 데이터를 반복하여 판독한다(더미리드). 이 때, 테스터를 이용한 판정은 실행하지 않는다(단계 S3). 또, K의 초기값은 X 어드레스의 최소값 0이다.

계속해서, 16㎲의 기간동안, (X, Y)=(0, 0)~(NX, 0)의 데이터를 반복하여 판독한다(더미리드 동작). 또, 테스터를 이용한 판정은 실행하지 않는다(단계 S4).

X 어드레스 값 K을 증가시킨다(단계 S5). X 어드레스 값 K이 NX가 될 때까지(단계 S6), 단계 S3 및 S4의 동작을 반복한다.

그리고, 체커 리드를 실행한다(단계 S7). 메모리 셀의 어드레스를 입력한다. 입력한 어드레스에 따라서, OR 회로(13)로부터 일치/불일치(패스, 페일)를 나타내는 신호가 출력된다. 판독 데이터가 일치하고 있으면, OR 회로(13)는 H 레벨의 신호를, 인버터(16)는 L 레벨의 신호를 출력한다.

입력한 어드레스 신호의 최하위 비트의 신호 X0, Y0에 의해서, EXOR 회로(14)로부터 H 레벨 또는 L 레벨의 신호가 출력된다. 이에 따라, 트랜스퍼게이트(17 또는 18) 중 어느 한쪽이 온된다.

종래의 구성과 본 발명의 실시예 1에 따른 구성을 비교한다. 종래의 출력 버퍼는 도 4에 도시하는 회로를 포함한다. 도 4에 나타내는 회로는 메모리 셀 어레이로부터의 4 비트의 판독 데이터 DQ0, DQ1, DQ2 및 DQ3를 수신하여, 이들 전부가 L 레벨인 경우(패스)에 H 레벨의 신호를 출력하는 논리 회로(91), 데이터 DQ0, DQ1, DQ2 및 DQ3을 수신하여, 이들 전부가 H 레벨인 경우(패스)에 H 레벨의 신호를 출력하는 AND 회로(92), 및 논리 회로(91)의 출력과 AND 회로(92)의 출력을 수신하는 OR 회로(93)로 구성되어 있다.

해당 회로에 의하면, 메모리 셀의 기록 데이터에 관계없이, 판독 데이터 DQ0~DQ3가 일치(패스)하면, H 레벨의 신호만이 출력된다. 따라서, 노이즈를 엄격한 상태에서 테스트할 수 없다.

이것에 대하여, 본 발명의 실시예 1에 따른 구성에 의하면, 입력한 어드레스 신호에 따라 트랜스퍼게이트(17 및 18)를 교대로 온시킬 수 있다. 이에 따라, 판독 데이터 DQ0~DQ3가 일치하면(패스), H →L →H →...의 신호를 출력시킬 수 있다. 따라서, 백 패턴에 의존하지 않고, 노이즈를 엄격한 상태에서 테스트할 수 있어, 노이즈 마진이 없는 디바이스칩을 선별(리젝트)할 수 있다.

또한, 출력을 H →L →H →...로, 교대로 레벨을 변환시킴으로써 발열량이 많아지기 때문에, 온도 마진이 없는 디바이스를 검출하여 선별할 수 있다.

또, 4 ×DQ 구성을 대상으로 한 회로를 이용하여 설명했지만 이것에 한정되지 않고, 다른 DQ 구성이더라도 동등한 효과를 얻을 수 있다.

(실시예 2)

본 발명의 실시예 2에 따른 반도체 집적 회로(1000)에 대하여 설명한다. 본 발명의 실시예 2에 따른 반도체 집적 회로(1000)는, 도 1에 나타내는 회로를 포함하는 출력 버퍼(9) 대신에, 도 5에 나타내는 회로를 포함하는 출력 버퍼(19)를 구비한다. 본 발명의 실시예 2에 따른 반도체 집적 회로(1000)는 출력 버퍼(19)에 포함되는, 도 5에 나타낸 회로에 의한 멀티비트 테스트의 결과를 출력한다.

도 5에 나타낸 회로는, 판독 데이터 DQ0, DQ1, DQ2 및 DQ3을 수신하는 논리 회로(11), 판독 데이터 DQ0, DQ1, DQ2 및 DQ3을 수신하는 AND 회로(12), 논리 회로(11)의 출력과 AND 회로(12)의 출력을 수신하는 OR 회로(13), 행 어드레스 신호의 최하위 비트의 신호 X0 및 열 어드레스 신호의 최하위 비트의 신호 Y0를 수신하는 EXOR 회로(14), OR 회로(13)의 출력 및 EXOR 회로(14)의 출력을 수신하는 EXOR 회로(21), 및 출력 노드 DOUT와 EXOR 회로(21) 사이에 접속되어, EXOR 회로(21)의 출력을 반전시키는 인버터(22)를 포함한다.

OR 회로(13)는 판독 데이터가 전부 일치(패스)하고 있으면, H 레벨의 신호를 출력한다. EXOR 회로(14)는 신호 X0 및 신호 Y0를 수신한다. EXOR 회로(21)는,OR 회로(13)의 출력과 EXOR 회로(14)의 출력이 일치하면, L 레벨의 신호를, 불일치의 경우에는 H 레벨의 신호를 출력한다.

다음에, 본 발명의 실시예 2에 따른 멀티비트 테스트시의 동작에 대하여, 도 6a 및 도 6b를 이용하여 설명한다. 도 6a는 도 5에 나타낸 회로 구성에 있어서의 패스시의 출력 데이터 DOUT를, 도 6b는 도 4에 나타낸 회로 구성에 있어서의 패스시의 출력 데이터 DOUT를 각각 나타내고 있다.

도면에 있어서, X1은 최하위 비트 X0의 1 비트 상위의 신호를, Y1은 최하위 비트 Y0의 1 비트 상위의 신호를 나타내고 있다.

도 6b에 도시된 바와 같이, 종래의 회로 구성이면, 어드레스에 관계없이(어드레스가 틀렸더라도), 판독 데이터가 일치하고 있으면, H 레벨의 신호가 출력된다.

이에 대해, 도 6a에 도시한 바와 같이, 본 발명의 실시예 2에 따른 구성이면, 판독 데이터가 일치하고, 또한 입력하는 어드레스가 정확하면, 출력은 체커 형상으로 된다. 이와 같이, 본 발명의 실시예 2에 따르면, 출력 데이터 DOUT의 기대값을 체커 형상으로 할 수 있다. 이 때문에, 메모리 셀의 어드레스 번지가 틀린 때에, 1/2의 확률로 페일 판정할 수 있다. 따라서, 종래에는 검출할 수 없었던 어드레스의 오류를 1/2의 확률로 검출할 수 있다.

또, 상술한 회로에서는 최하위 비트 X0, Y0를 이용하여 체커를 생성했는데, 이에 한정되지 않고, 다른 어드레스 신호를 사용하더라도 동등한 효과를 얻을 수 있다. 또, 최하위 비트 X0, Y0를 이용한 경우, 상술한 효과에 부가하여, 실시예 1과 동등한 효과도 얻어진다.

또, 4 ×DQ 구성을 대상으로 한 회로를 이용하여 설명했지만 이에 한정되지 않고, 다른 DQ 구성이더라도 동등한 효과를 얻을 수 있다.

(실시예 3)

본 발명의 실시예 3에 따른 반도체 집적 회로(3000)에 대하여, 도 7을 이용하여 설명한다. 본 발명의 실시예 3에 따른 반도체 집적 회로(3000)는 도 7에 도시한 회로를 포함하는 출력 회로(30)를 구비한다.

도 7에 도시한 회로는, 출력 대상으로 되는 데이터 DATA와 아웃풋 인에이블 신호 OEM을 수신하는 NAND 회로(31), 출력 데이터 DATA와 이에 상보되는 데이터 /DATA와 아웃풋 인에이블 신호 OEM을 수신하는 논리 회로(32), Tr 선택 회로(33), Tf 선택 회로(34), 데이터 처리 회로(35) 및 NMOS 트랜지스터 TG 및 TH를 포함한다.

트랜지스터 TG와 TH와의 접속 노드 Z0의 신호 DATA0는 데이터 입출력 핀을 거쳐서 외부에 출력된다.

Tr 선택 회로(33)는 NMOS 트랜지스터 TA~TC 및 인버터(36A~36C)를 포함한다. 트랜지스터 TA는 Tr 선택 신호 SA에 따라 도통하고, 인버터(36A)와 NAND 회로(31)를 전기적으로 접속한다. 트랜지스터 TB는 Tr 선택 신호 SB에 따라 도통하고, 인버터(36B)와 NAND 회로(31)를 전기적으로 접속한다. 트랜지스터 TC는 Tr 선택 신호 SC에 따라 도통하고, 인버터(36C)와 NAND 회로(31)를 전기적으로 접속한다. 인버터(36A~36C)의 출력은 노드 NA에 출력된다. 인버터(36A~36C) 각각은, 구성 요소인 트랜지스터의 트랜지스터 사이즈가 서로 상이하다.

Tf 선택 회로(34)는 NMOS 트랜지스터 TD~TF 및 인버터(36D~36F)를 포함한다. 트랜지스터 TD는 Tf 선택 신호 SD에 따라 도통하고, 인버터(36D)와 논리 회로(32)를 전기적으로 접속한다. 트랜지스터 TE는 Tf 선택 신호 SE에 따라 도통하고, 인버터(36E)와 논리 회로(32)를 전기적으로 접속한다. 트랜지스터 TF는 Tf 선택 신호 SF에 따라 도통하고, 인버터(36F)와 논리 회로(32)를 전기적으로 접속한다. 인버터(36D~36F) 각각은, 구성 요소인 트랜지스터의 트랜지스터 사이즈가 서로 상이하다.

트랜지스터 TH는 인버터(36D~36F)의 출력에 따라서, 노드 Z0와 접지 전압을 수신하는 노드를 전기적으로 접속 상태로 한다.

데이터 처리 회로(35)는, NMOS 트랜지스터 T10, T11 및 T12, 인버터(37 및 38) 및 용량 소자(39)를 포함한다. 트랜지스터 T10 및 T12 각각의 게이트에는 전원 전압이 공급된다. 트랜지스터 T10 및 T11은 노드 NA와 트랜지스터 TG의 게이트 사이에 접속된다. 인버터(37)는 노드 NA의 신호를 반전시킨다. 인버터(38)는 인버터(37)의 출력을 반전시킨다. 트랜지스터 T12는 인버터(37)의 출력 노드와 트랜지스터 T11의 게이트 사이에 접속된다. 용량 소자(39)는 트랜지스터 TG의 게이트와 인버터(38)의 출력 노드 사이에 접속된다.

Tr 선택 신호 SA~SC, Tf 선택 신호 SD~SF는 도 8에 나타낸 바와 같이, 테스트 회로(70)로부터 출력된다. 테스트 회로(70)는 테스트 모드에 들어가면, 어드레스 신호등에 근거하여 선택 신호 SA~SF를 출력한다.

도 7을 참조하여, Tr 선택 회로(33)(Tf 선택 회로(34))를 이용하여, 선택 신호 SA~SC(SD~SF)에 의해 사이즈가 다른 인버터(36A~36C)(36D~36F)중 어느 하나를 선택한다.

예를 들면, 인버터(36A, 36B, 36C)의 순으로 트랜지스터 사이즈가 크고, 인버터(36D, 36E, 36F)의 순으로 트랜지스터 사이즈가 큰 것으로 한다.

출력 회로(30)의 동작을, 도 9를 이용하여 설명한다. 도 9는 출력 회로(30)의 출력 신호 DATA0의 언더슈트 파형에 대해 설명하기 위한 도면이다. 도 8에 있어서, W1는 인버터(36F)를 선택한(트랜지스터 TF를 온시킴) 경우, W2는 인버터(36E)를 선택한(트랜지스터 TE를 온시킴) 경우, W3는 인버터(36D)를 선택한(트랜지스터 TD를 온시킴) 경우의 신호 DATA0의 진폭을 나타내고 있다.

인버터(36F)를 선택한 경우, 큰 언더슈트는 발생하지 않지만, 인버터(36D, 36E)를 선택하면, 보다 큰 언더슈트를 발생시킬 수 있다.

마찬가지로, 트랜지스터 TA~TC 중 어느 하나를 선택적으로 온시킴으로써, 오버슈트의 상황이 변화한다.

이와 같이, 본 발명의 실시예 3에 따른 구성에 의하면, 언더슈트, 오버슈트를 조정하여, 노이즈를 엄격한 상태에서 테스트할 수 있다.

또, 도 7에 나타낸 트랜지스터 TG 및 TH 각각을, 서로 다른 사이즈의 트랜지스터로부터 선택할 수 있도록 구성하면, 상술한 효과와 동등한 효과를 얻을 수 있다.

(실시예 4)

본 발명의 실시예 4에서는 고속 페이지 모드 억세스를 실행하는 반도체 집적 회로를 대상으로 한다. 본 발명의 실시예 4에 따른 반도체 집적 회로(4000)는 도 10에 도시한 회로를 포함하는 출력 버퍼(40)를 구비한다.

도 10에 도시한 회로는, 인버터(43A 및 43B)로 구성되는 래치 회로(60), 인버터(44A 및 44B)에서 구성되는 래치 회로(61), 트랜지스터 T14 및 T15로 구성되는 트랜스퍼게이트(62), 트랜지스터 T16 및 T17로 구성되는 트랜스퍼게이트(63), 인버터(41, 42, 45~49), 논리 회로(64) 및 NOR 회로(65)를 포함한다.

도 10에 도시하는 회로는 판독 데이터로서 상보 데이터(데이터 DATA와 데이터 /DATA)를 수신한다.

인버터(41)는 데이터 /DATA를 수신한다. 인버터(42)는 데이터 DATA를 수신한다. 래치 회로(60)는 인버터(41)의 출력을 래치한다. 래치 회로(61)는 인버터(42)의 출력을 래치한다. 트랜스퍼게이트(62)는 래치 회로(60)의 출력 노드와 논리 회로(64)의 제 1 입력 노드 사이에 접속되어, 후술하는 출력 래치 신호 R(및 출력 래치 신호 R를 인버터(49)에서 반전시킨 신호)에 의해 온한다. 트랜스퍼게이트(63)는 래치 회로(61)의 출력 노드와 NOR 회로(65)의 제 1 입력 노드 사이에 접속되어, 후술하는 출력 래치 신호 R(및 인버터(49)의 출력)에 의해 온한다.

논리 회로(64)의 제 2 입력 노드는 NOR 회로(65)의 출력을 수신하여, 제 1 및 제 2 입력 노드에서 수신하는 신호가 모두 L 레벨인 경우에, H 레벨의 신호를 출력한다. 인버터(45)는 논리 회로(64)에 있어서의 출력 노드와 제 1 입력 노드사이에 접속된다. NOR 회로(65)의 제 2 입력 노드는 논리 회로(64)의 출력을 수신한다. 인버터(46)는 NOR 회로(65)에 있어서의 출력 노드를 제 1 입력 노드 사이에 접속된다.

인버터(47)는 논리 회로(64)의 출력을 반전시켜 데이터 /DATA0를 출력한다. 인버터(48)는 NOR 회로(65)의 출력을 반전시켜 데이터 DATAO를 출력한다.

출력 래치 신호 R는 도 11에 도시한 바와 같이, 테스트 회로(80)로부터 출력된다. 테스트 회로(80)는 어드레스 신호등에 의해 테스트 모드에 들어가면, H 레벨의 출력 래치 신호 R를 출력한다. 출력 래치 신호 R의 레벨은 각종 신호에 근거하여 변경 가능하다.

고속 페이지 모드에서는 행 어드레스 스트로브 신호 /RAS를 활성 상태로 한 채, 열 어드레스 스트로브 신호 /CAS를 반복하여 활성/비활성 상태로 한다. 이때, 행 어드레스를 고정한 채로 열 어드레스를 전환한다.

도면에 도시한 바와 같이, 종래에는 열 어드레스 스트로브 신호 /CAS가 하강하면(활성화하면), 열이 선택되어 데이터가 출력된다. 그리고, 열 어드레스 스트로브 신호 /CAS가 비활성화하면, 출력 데이터는 하이 임피던스 상태로 된다(리셋된다).

이에 대하여, 본 발명의 실시예 4에 따른 구성을 이용한 경우, 출력 래치 신호 R의 레벨을 제어함으로써, 열 어드레스 스트로브 신호 /CAS가 비활성화되더라도 출력 데이터는 리셋되지 않고, 다음 열 어드레스 스트로브 신호 /CAS의 하강까지 데이터를 유지할 수 있다.

즉, 종래의 구성에서는 데이터 출력시에 노이즈가 그다지 엄격하지 않은 상태로 테스트를 실행하는 것으로 되지만, 본 발명의 실시예 4에 따른 구성에서는 데이터 전환시에 신호가 풀스윙하기 때문에, 노이즈를 엄격한 상태에서 테스트하는 것이 가능하게 된다.

또한, 테스트 모드 이외의 테스트 모드에서는 출력 래치 신호 R이 L 레벨로 되기 때문에, 종래와 마찬가지로 고속 페이지 모드 억세스가 실현된다.

따라서, 본 발명은 노이즈를 엄격한 상태에서 테스트할 수 있어, 노이즈 마진이 없는 디바이스칩을 선별할 수 있는 테스트 기능을 갖는 반도체 집적 회로를 제공할 수 있다.

금회 개시된 실시예는 모든 점에서 예로써 제한적인 것이 않다고 생각해야 한다. 본 발명의 범위는 상기한 실시예의 설명에서가 아니고 특허청구범위에 의해서 나타내어, 특허청구범위와 균등의 의미 및 범위내에서의 모든 변경이 포함되는 것을 의도한다.

Claims (3)

1. 반도체 집적 회로에 있어서,

   행렬 형상으로 배치되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이와,

   상기 메모리 셀 어레이의 동작을 제어하기 위한 제어 회로와,

   상기 제어 회로의 제어에 따라 상기 메모리 셀 어레이에 데이터를 기록하기 위한 기록 회로와,

   상기 제어 회로의 제어에 따라 선택된 메모리 셀의 데이터를 판독하기 위한 판독 회로와,

   테스트 모드에 있어서, 상기 메모리 셀 어레이로부터 판독된 복수의 데이터의 일치/불일치를 검출하여 출력하는 출력 회로

   를 구비하되,

   상기 출력 회로는,

   상기 판독된 복수의 데이터의 일치/불일치를 검출하는 검출 회로와,

   상기 검출 회로의 출력의 전압 레벨을 소정의 패턴으로 H 레벨/L 레벨로 전환하기 위한 전환 제어 회로를 포함하는

   반도체 집적 회로.
2. 반도체 집적 회로에 있어서,

   행렬 형상으로 배치되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이와,

   상기 메모리 셀 어레이의 동작을 제어하기 위한 제어 회로와,

   상기 제어 회로의 제어에 따라 상기 메모리 셀 어레이에 데이터를 기록하기 위한 기록 회로와,

   상기 제어 회로의 제어에 따라 선택된 메모리 셀의 데이터를 판독하기 위한 판독 회로와,

   테스트 모드에 있어서, 상기 메모리 셀 어레이로부터 판독된 복수의 데이터의 일치/불일치를 검출하여 출력하는 출력 회로

   를 구비하되,

   상기 출력 회로는,

   상기 판독된 복수의 데이터의 일치/불일치를 검출하는 검출 회로와,

   상기 선택되는 메모리 셀의 어드레스에 근거하여 기대값을 생성하는 생성 회로와,

   상기 검출 회로의 출력과 상기 기대값에 따라 상기 일치/불일치의 결과를 나타내는 신호를 출력하는 회로를 포함하는

   반도체 집적 회로.
3. 반도체 집적 회로에 있어서,

   행렬 형상으로 배치되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이와,

   상기 메모리 셀 어레이의 동작을 제어하기 위한 제어 회로와,

   상기 제어 회로의 제어에 따라 선택된 메모리 셀로부터 데이터를 판독하기 위한 판독 회로와,

   테스트 모드에 있어서, 상기 판독 회로로부터 출력되는 판독 데이터의 오버슈트/언더슈트를 조정하는 출력 회로

   를 포함하는 반도체 집적 회로.