KR100572735B1 - 원하는 디엘엘 클록을 선택하는 구성을 갖는 반도체기억장치 - Google Patents

Abstract

분주기(110)는, DLL 클록 CLK_P를 2분주하여 ZCLK_PD0, ZCLK_PD1을 생성한다. 지연회로(120)는, ZCLK_PD0, ZLCK_PD1을, 각각 Tc(=외부클록에 대한 CLK_P의 되돌린 양+외부클록에 대한 내부클록의 지연량)만큼 지연시킨 ZCLK_PDD0, ZCLK_PDD1을 생성한다. 분주클록선택 지시회로(130)는, 내부클록 CLK와 ZCLK_PDD0, PDD1에 근거하여 ZSEL0, ZSEL1을 생성한다. ZSEL0 시프터 회로(140)는, ZSEL1의 클록펄스를 포함하는 ZSEL1_D2를 생성한다. ZCLK_P#2 선택회로(160)는, ZSEL1_D2를 사용하여 ZCLK_PD0의 클록펄스를 선택한다.

반도체, 기억장치, 클록, 분주, 시프터, 지연회로, 펄스, 디엘엘

Description

원하는 디엘엘 클록을 선택하는 구성을 갖는 반도체 기억장치{SEMICONDUCTOR MEMORY DEVICE HAVING CONFIGURATION FOR SELECTING DESIRED DELAY LOCKED LOOP CLOCK}

도 1은 본 발명의 실시예에 관한 반도체 기억장치(510)의 전체 구성의 개략블록도이다.

도 2는 DDR-II에서 데이터를 판독할 때의 데이터 출력의 타이밍을 나타내는 도면이다.

도 3은 DLL 회로(400)의 구성을 나타내는 도면이다.

도 4는 DDR-II의 데이터 판독에 관여하는 신호의 레벨변화의 타이밍을 나타내는 도면이다.

도 5는 종래의 CLK_P 선택방법에 있어서, CLK_P 선택에 관련되는 신호의 레벨변화의 타이밍을 나타내는 도면이다.

도 6은 본 발명의 실시예에 관한 분주클록 선택회로(100)의 구성을 나타내는 도면이다.

도 7은 분주기(110)의 구성을 나타내는 도면이다.

도 8은 분주기(110)에 관련되는 신호의 레벨변화의 타이밍을 나타내는 도면 이다.

도 9는 지연회로(120)의 구성을 나타내는 도면이다.

도 10은 분주클록선택 지시회로(130)의 구성을 나타내는 도면이다.

도 11은 ZSEL0 시프터 회로(140)의 구성을 나타내는 도면이다.

도 12는 ZSEL1 시프터 회로(150)의 구성을 나타내는 도면이다.

도 13은 ZCLK_P#2 선택회로(160)의 구성을 나타내는 도면이다.

도 14는 ZCLK_P#3 선택회로(170)의 구성을 나타내는 도면이다.

도 15는 ZCLK_P#4 선택회로(180)의 구성을 나타내는 도면이다.

도 16은 본 실시예에 관한 분주클록 선택회로(100)의 CLK_P 선택의 동작순서를 나타내는 흐름도이다.

도 17은 분주클록 선택회로(100)에서의 CLK_P 선택에 관련되는 신호의 레벨변화의 타이밍을 나타내는 도면이다.

도 18은 본 발명의 실시예 2에 관한 지연회로(300)의 구성을 나타내는 도면이다.

도 19는 파인 지연(Fine Delay) 회로(305)의 구성을 나타내는 도면이다.

도 20은 프로그램 회로(0)의 구성을 나타내는 도면이다.

도 21은 프로그램 회로에 의한 지연량의 프로그램 동작순서를 나타내는 흐름도이다.

도 22는 본 발명의 실시예 3에 관한 DLL 회로(430)의 구성을 나타내는 도면이다.

도 23은 본 발명의 실시예 3에 관한 분주클록 선택회로(370)의 구성을 나타내는 도면이다.

도 24는 본 발명의 실시예 3에 관한 지연회로(350)의 구성을 나타내는 도면이다.

*도면의 주요부분에 대한 부호의 설명*

100, 370 : 분주클록 선택회로 110 : 분주기

111 : CKD&ZCKD 생성회로 112 : ZEN 생성회로

113 : X2D&ZX2D 생성회로

114 : ZCLK_PD0 생성회로 115 : ZCLK_PD1 회로

120, 300, 350 : 지연회로

121, 122, 310, 311, 312 : 고정량 지연회로

130 : 분주클록선택 지시회로 131 : ZRST 생성회로

132 : CLK_PDD0 생성회로 133 : CLK_PDD1생성회로

134 : ZSEL0 생성회로 135 : ZSEL1 생성회로

140 : ZSEL0 시프터 회로 141, 151 : ZEN 생성회로

142, 152 : 시프트 신호 생성회로, 150 : ZSEL1시프터 회로

160 : ZCLKP#2 선택회로 170 : ZCLK_P#3 선택회로

180 : ZCLK_P#4 선택회로

301, 302, 411 : 출력 레플리카

303, 304 : EXRCLK∼CLK 레플리카

305, 356 : 파인 지연회로 313∼320 : 논리게이트

401, 402 : 입력버퍼 403, 404 : 가변지연회로

405, 406 : 펄스생성회로

407, 420 : 입출력 레플리카 408 : 위상비교기

409 : 지연제어회로 410 : 입력 레플리카

430 : DLL 회로 510 : 반도체 기억장치

512 : 클록단자 514 : 제어신호단자

516 : 어드레스 단자 518 : 데이터 입출력단자

520 : 데이터 스트로브 신호 입출력단자 522 : 클록버퍼

524 : 제어신호버퍼 526 : 어드레스 버퍼

528 : 입력버퍼 532 : 입력버퍼

534 : 출력버퍼 500 : 출력회로

538 : S/P(직렬/병렬)변환회로&라이트 드라이버

540 : DQS 발생회로 400, 430 : DLL 회로

542 : 제어회로 544 : 로우 디코더

546 : 컬럼 디코더 548 : 판독&기록회로

550 : 센스앰프 552 : 메모리셀 어레이

본 발명은, 반도체 기억장치에 관한 것으로, 특히, DDR(Double data Rate) SDRAM(Synchronous Dynamic Random Access Memory)에 관한 것이다.

외부에서 공급되는 클록신호에 동기하여 동작하는 싱트로너스 다이나믹 랜덤 액세스 메모리(SDRAM) 내에서, 외부클록신호의 상승에지(rising edge)와, 하강에지(falling edge)에 동기하여 데이터의 입출력이 행해지는 것을 더블 데이터 레이트 ·싱크로너스 다이나믹 랜덤 액세스 메모리(Double Data Rate SDRAM, 이하, DDR SDRAM이라 칭함)라고 한다.

DDR SDRAM에서는, 메모리셀 어레이로부터 외부클록 사이클 주기로 행해지는 데이터의 판독은, 한 번의 판독동작으로 각 데이터 출력회로에 대하여 2N비트의 데이터가 판독되는 프리패치 동작이 전제로 되어 있다.

N=1인 DDR SDRAM을 DDR-I라 부르고, N=2인 DDR SDRAM을 DDR-II라 부른다. DDR-I와 DDR-II란, JEDEC(Joint Electron Device Engineering Council(미국 전자표준화 위원회))에 의해, 그 사양이 규정되어 있다.

DDR SDRAM에서, 사용되는 클록에 대하여 설명한다. DDR SDRAM에는, 외부클록 EXTCLK 및 EXTZCLK가 입력된다. 이 외부클록 EXTCLK 및 EXTZCLK를 트리거로서, 내부클록 CLK과, DLL 클록 CLK_P 및 CLK_N이 생성된다. 판독시에는, DDR의 각 회로에서, 이들 클록 중, 적절한 타이밍의 클록을 선택하여, 메모리셀의 데이터가 순차, 파이프 라인 처리되어, 외부로 출력된다.

이때, 일본특허공개평 11-353878에는, 지연 록크 루프(delay locked loop: DLL) 클록과, EXTCLK의 위상이 빠른 쪽의 클록을 선택하는 경우에서, 주파수가 높을 때에는, 위상비교를 행하지 않고, DLL 클록을 선택하는 반도체 집적회로에 대하여 기재하고 있다. 이 특허문헌의 내용과, 본 발명과는, DLL 클록의 선택이라는 점에서 공통하지만, 그 과제, 구성 및 효과에 있어서 상위하다.

그렇지만, 상기 파이프 라인에서의 특정한 단계의 처리를 행하는 데 필요하게 되는 DLL 클록 CLK_P를 선택하기 위해서는, 다음과 같은 문제가 있다.

즉, 외부클록 EXTCLK 에 대한 DLL 클록 CLK_P의 되돌린 양을 Ta로 하고, EXTCLK에 대한 내부클록 CLK의 지연량을 Tb로 하며, 사이클 타임을 Tck으로 했을 때, Ta+Tb<Tck인 조건을 만족해야만 한다. 그러므로, 사이클 타임 Tck가 짧아지면, Ta와 Tb의 값도, 작게 하지 않으면 안된다.

예를 들면, DDR-II에서는, Tck=3ns이다. 이 경우, Ta+Tb<3ns인 조건을 만족하지 않으면 안된다. 이 조건은, 동작온도, 동작전압 등이 다른 여러가지 동작환경을 기초로, 더욱이 프로세스 변동을 고려한 마진을 확보하면서 보증하는 것은 곤란하다.

본 발명은, 사이클 타임이 짧더라도, 원하는 외부클록에 대응하는 DLL 클록을 정확히 선택하는 반도체 기억장치를 제공하는 것을 목적으로 하는 것이다.

상기 과제를 해결하기 위해, 본 발명에 어떤 국면에 따른 반도체 기억장치는, 외부클록의 상승과 하강에 동기하여 데이터를 입출력하는 반도체 기억장치에 있어서, 주기 T의 외부클록에 대하여, 일정한 지연량을 갖는 제1 내부클록을 발생하는 제1 내부클록 발생회로와, 외부에의 데이터의 출력타이밍을 상기 외부클록에 동기시키기 위해, 외부클록에 대하여, 일정한 되돌린 양을 갖는 제2 내부클록을 발생하는 제2 내부클록 발생회로와, 제2 내부클록을 N(≥2)분주하여, N개의 순환적으로 순서가 부여되는 분주클록을 출력하는 분주기와, N개의 분주클록 중, 리드명령이 입력되는 타이밍을 나타내는 외부클록펄스에 대응하는 제1 내부클록펄스와 일정한 위상차를 갖는 제2 내부클록펄스를 포함하는 분주클록을 특정하는 제1 회로와, 상기 특정된 분주클록을 기점으로 하여, 리드명령 입력 이후의 각 외부클록펄스에 대응하는 제2 내부클록펄스를 선택하는 제2 회로를 구비한다.

[발명의 실시예]

이하, 본 발명의 실시예에 대하여, 도면을 사용하여 설명한다.

(실시예 1)

도 1은, 본 실시예의 반도체 기억장치(510)의 전체 구성의 개략블록도이다. 동일 도면은, 반도체 기억장치(510)에 대하여, 데이터 입출력에 관한 주요 부분만을 대표적으로 나타낸다.

도 1을 참조하여, 반도체 기억장치(510)는, 클록단자(512)와, 제어신호단자(514)와, 어드레스 단자(516)와, 데이터 입출력단자(518)와, 데이터 스트로브 신호 입출력단자(520)와, 클록버퍼(522)와, 제어신호버퍼(524)와, 어드레스 버퍼(526)와, 데이터 DQ0∼DQ15에 관한 입력버퍼(528)와, 데이터 스트로브 신호 UDQS, LDQS에 관한 입력버퍼(532) 및 출력버퍼(534)와, 출력회로(500)와, S/P(직렬/병렬) 변환회로&라이트 드라이버(538)와, DQS 발생회로(540)와, DLL 회로(400)와, 분주클록 선택회로(100)와, 제어회로(542)와, 로우 디코더(544)와, 컬럼 디코더(546)와, 판독&기록회로(548)와, 센스앰프(550)와, 메모리셀 어레이(552)를 구비한다.

본 실시예에서는, 반도체 기억장치(510)는, DDR-II로 한다. 즉, 반도체 기억장치(510)는, 메모리셀 어레이(552)로부터 외부클록주기로 행해지는 데이터의 판독에 있어서, 한 번의 판독으로 4×n비트(n은 반도체 기억장치에서의 비트폭, 요컨대 DQ 단자의 수로, 반도체 기억장치(510)에서는 n=16으로 한다. )의 데이터가 판독되는 4비트 프리패치 구성으로 되어 있다. 즉, 외부클록 1사이클마다, n개의 출력회로(100)에 대하여 각각 4비트만큼의 데이터가 메모리셀 어레이(552)로부터 판독되고, 각각의 출력회로(100)에서 4비트의 데이터가 순서 부여되어 반사이클 주기로 전송되며, 외부로 출력되는 구성으로 되어 있다.

또한, 데이터 기록시에는, 반도체 기억장치(510)는, 외부클록의 상승 및 하강에 동기하여 외부클록 반사이클당 n비트(n=16)의 데이터를 도입하고, 외부클록 1사이클로 4×n비트의 데이터를 일괄하여 메모리셀 어레이(552)에 기록한다.

메모리셀 어레이(552)는, 각각이 데이터를 기억하는 복수의 메모리셀로 이루어진다. 메모리셀 어레이(552)는, 각각이 독립하여 동작이 가능한 4개의 뱅크로 이 루어진다.

클록단자(512)는, 서로 상보인 외부클록신호 EXTCLK, EXTZCLK 및 클록 인에이블 신호 CKE를 받는다. 제어신호단자(514)는, 칩 셀렉트신호 /CS, 로우 어드레스 스트로브 신호 /RAS, 컬럼 어드레스 스트로브 신호 /CAS, 라이트 인에이블 신호 /WE 및 입력데이터 마스크신호 UDM, LDM의 명령제어신호를 받는다.

어드레스 단자(516)는, 어드레스 신호 A0∼A12 및 뱅크 어드레스 신호 BA0, BA1을 받는다.

데이터 입출력단자(518)는, 반도체 기억장치(510)에서 판독 기록되는 데이터를 외부와 주고 받는 단자이다. 데이터 입출력단자(518)는, 데이터 기록시에는 외부에서 입력되는 데이터 DQ0∼DQ15를 받고, 데이터 판독시에는 데이터 DQ0∼DQ15를 외부로 출력한다.

데이터 스트로브 신호 입출력단자(520)는, 데이터 기록시에는 데이터 DQ0∼DQ15를 외부로부터 읽어들이기 위한 데이터 스트로브 신호 UDQS, LDQS를 외부에서 받고, 데이터 판독시에는 외부 컨트롤러가 데이터 DQ0∼DQ15를 읽어들이기 위한 데이터 스트로브 신호 UDQS, LDQS를 외부에 대하여 출력한다.

클록버퍼(522)는, 외부클록신호 EXTCLK, EXTZCLK 및 클록 인에이블 신호 CKE를 받아 내부클록신호 CLK, ZCLK를 발생하고, 제어신호버퍼(524), 어드레스 버퍼(526) 및 DLL 회로(400)로 출력한다.

제어신호버퍼(524)는, 클록버퍼(522)로부터 받는 내부클록에 동기하여, 칩 셀렉트신호 /CS, 로우 어드레스 스트로브 신호 /RAS, 컬럼 어드레스 스트로브 신호 /CAS, 라이트 인에이블 신호 /WE 및 입력데이터 마스크신호 UDM, LDM을 도입하여 래치하고, 명령제어신호를 제어회로(542)로 출력한다.

어드레스 버퍼(526)는, 클록버퍼(522)로부터 받은 내부클록신호에 동기하여, 어드레스 신호 A0∼A12와 뱅크 어드레스 신호 BA0, BA1을 도입하여 래치하고, 내부 어드레스(행 어드레스 XA와 컬럼 어드레스 CA)를 발생하여 로우 디코더(544) 및 컬럼 디코더(546)로 출력한다.

로우 디코더(544)는, 행 어드레스 XA에 따라 메모리셀 어레이(510)에서의 행 선택을 실행한다. 구체적으로는, 메모리셀 어레이(510)에서 메모리셀 행마다 배치된 워드선(도시하지 않음)의 선택적인 활성화를 제어한다.

컬럼 디코더(546)는, 컬럼 어드레스 CA에 따라 메모리셀 어레이(510)에서의 열 선택을 실행한다. 구체적으로는, 메모리셀 어레이(510)에서 복수의 센스앰프를 어레이 내 I/O선(도시하지 않음)을 통해 선택적으로 판독&기록회로(548)와 접속한다. 컬럼 디코더(546)는, 4비트 프리패치방식에서는, 어드레스 버퍼(526)에서 발생한 컬럼 어드레스 CA 중 하위 2비트를 제외한 상위 어드레스를 사용하여 특정한 복수의 열을 선택한다.

센스앰프(550)는, 워드선 활성에 의해 비트선 상에 판독된 미소전위차를 증폭한다.

판독&기록회로(548)는, 메모리셀의 데이터를 증폭하여 데이터 버스쌍으로 출력하는 판독회로(600)(도시하지 않음)와, 데이터 버스쌍의 데이터를 증폭하여 메모리셀로 출력하는 기록회로(610)(도시하지 않음)를 포함한다.

출력회로(500)는, 데이터 래치&P/S 변환회로(536)와, 출력 드라이버(530)로 이루어진다.

데이터 래치&P/S 변환회로(536)는, 데이터 판독시에 있어서, 제어회로(542)로부터 제공되는 제어신호 EZORG0, EZORG1, ZRDAI에 따라, 판독&기록회로(548)로부터 전송되는 판독데이터를 증폭한다. 데이터 래치&P/S 변환회로(536)는, 증폭된 판독데이터에 대하여, P/S 변환(병렬/직렬변환)을 행한다. 즉, 데이터 래치&P/S 변환회로(536)는, 4비트 프리패치방식에서는, 각 데이터 DQi(i:0∼15)에 대하여, 한 번에 판독된 4개의 데이터(병렬데이터)를 순서 부여하고, 요컨대 직렬데이터로 변환하여, 출력 드라이버(530)로 출력한다.

출력 드라이버(530)는, 직렬로 변환된 데이터 DQ0∼DQ15를 데이터 입출력단자(518)로 출력한다.

S/P 변환회로&라이트 드라이버(538)는, 데이터 기록시에 있어서, 4비트 프리패치방식에서는, 외부클록 반사이클당 1비트씩 입력버퍼(528)로부터 받는 각 데이터 DQi를 외부클록 1사이클마다 4비트 병렬로 판독&기록회로(548)로 출력한다.

입력버퍼(532)는, 외부로부터 데이터 스트로브 신호 UDQS, LDQS를 접수한다.

입력버퍼(528)는, 입력버퍼(532)가 외부로부터 받는 데이터 스트로브 신호 UDQS, LDQS에 동기하여, 데이터 DQ0∼DQ15를 접수한다.

출력 버퍼(534)는, DLL 회로(511)의 출력에 동기하여 동작하는 DQS 발생회로(540)가 발생하는 데이터 스트로브 신호 UDQS, LDQS를 도입한다. 출력버퍼(534)는, 데이터 DQ0∼DQ15를 출력하는 출력 드라이버(530)와 동시에 DLL 회로(400)의 출력에 동기하여 동작하고, 데이터 스트로브 신호 UDQS, LDQS를 데이터 스트로브 신호 입출력단자(520)로 출력한다.

제어회로(542)는, 클록버퍼(522)의 출력에 동기하여, 제어신호버퍼(524)로부터 명령제어신호를 도입하고, 도입한 명령제어신호에 근거하여 로우 디코더(544),컬럼 디코더(546) 및 판독&기록회로(548)를 제어한다. 이것에 의해, 메모리셀 어레이(552)에 대하여 데이터 DQ0∼DQ15의 판독, 기록이 행해진다. 또한, 제어회로(542)는, 도입한 명령제어신호에 근거하여, DQS 발생회로(540)에서의 데이터 스트로브 신호의 발생에 대한 제어도 행한다.

또한, 제어회로(542)는, 제어신호 RDT, EN, COL, WZR 및 CP00의 레벨의 설정을 행한다.

즉, 제어회로(542)는, CLK_P#2를 트리거로서, 제어신호 RDT=「H」로 설정한다. 제어회로(542)는, ACT 명령을 접수한 후, 제어신호 EN=「H」로 설정하고, 프리차지 명령을 접수한 후, EN=「L」로 설정한다. 제어회로(542)는, READ 명령이 입력된 사이클에서의 내부클록 CLK의 상승으로부터 1사이클 기간, COL=「H」로 설정한다. 제어회로(542)는, READ 명령이 입력되고 나서, 마지막 데이터 D4가 출력될 때까지의 READ 기간에서, WZR=「L」로 설정한다. 제어회로(542)는, READ 명령이 입력된 사이클에서의 내부클록 CLK의 상승으로부터 버스트(burst) 기간, 요컨대, DDR-II에서는, 2사이클 기간, CP00=「H」로 설정한다.

(타이밍)

다음에, 도 2를 참조하여, DDR-II에서 데이터를 판독할 때의 데이터 출력의 타이밍에 대하여 설명한다.

이 DRAM은, 프리패치되는 데이터 수는 4비트로, CAS 레이턴시(latency)(회전지연) CL은 4, 버스트길이 BL은 4, 어드레싱은 인터리브 Int.로 설정되어 있다. CAS 레이턴시(회전지연)란, DDR-II가 외부로부터 READ 명령(데이터를 판독하기 위한 명령)을 접수하고 나서 판독데이터를 데이터 입출력단자(518)로 출력을 시작하기까지의 사이클 수를 나타낸다.

여기서, 1사이클은, 외부클록 EXTCLK의 상승시점부터 다음 상승시점까지로 한다. 버스트 길이란, READ 명령에 따라, 연속하여 판독되는 비트 수를 나타낸다.

동일 도면을 참조하여, 외부클록 EXTCLK 및 EXTZCLK는, 일정주기로 하이레벨(이하 H 레벨이라고도 칭함) 및 로우레벨(이하, 간단히 L 레벨이라고도 칭함)을 반복한다.

DDR-II에서는, 4비트 프리패치된 데이터를 P/S 변환하고, 각 데이터를 외부클록에 동기하여, 판독데이터 DQ로서 출력함과 동시에, 외부클록에 동기하고, 데이터 스트로브 신호 DQS를 출력한다. 데이터 스트로브 신호 DQS는, 데이터 DQ를 받는 외부 컨트롤러에 있어서, 데이터 DQ를 도입하는 타이밍 신호로서 사용된다.

데이터 스트로브 신호 DQS는, 동일 도면에 나타내는 바와 같이, READ 명령입력을 기점으로 하여, (CL-l)사이클번째로부터 (CL)사이클번째까지의 1사이클 동안 「L」로 된다. 이 기간을 프리앰블(Preamble)이라 한다.
또한, 최후의 데이터 D4가 출력된 후에, 데이터 스트로브 신호 DQS는, 반사이클 기간, 「L」로 된다. 이 기간을 포스트앰블(Postamble)이라 한다.

삭제

여기서, 외부클록 EXTCLK 및 EXTZCLK의 에지와 데이터 DQ가 출력되는 타이밍의 시간차 tAC는, 소정의 범위에 수용되도록 규정되어 있다. 또한, 데이터 스트로브 신호 DQS의 에지와 데이터 DQ가 출력되는 타이밍의 시간차 tDQSQ도, 소정의 범위에 수용되도록 규정되어 있다. 도 2에서는, tAC=0 및 tDQSQ=0으로 제어되어 있는 경우가 나타나 있다.

그런데, 도 2에 나타내는 바와 같은 데이터 출력을 실현하기 위해서는, 출력회로(500)에서, 외부클록 EXTCLK의 에지의 타이밍보다 약간 빠른 타이밍의 동작클록이 필요하게 된다. 내부의 각 회로가 갖는 용량에 따라, 반도체 기억장치에 외부클록이 입력되고 나서 실제로 데이터가 출력될 때까지는 지연이 생기기 때문이다.

즉, 외부클록 EXTCLK는 일정 주기의 신호이기 때문에, 외부클록 EXTCLK를 적당한 지연량 Td만큼 늦추는 것에 의해 외부클록 EXTCLK의 에지에 대하여 적당한 시간 Ta만큼 되돌린 클록 CLK_P, CLK_N을 생성하고, 이 클록 CLK_P, CLK_N을 트리거로서 동작하는 데이터 출력회로로부터 출력되는 데이터 DQ 및 데이터 스트로브 신호 출력회로로부터 출력되는 데이터 스트로브 신호 DQS가, 전술한 타이밍차 tAC, tDQSQ를 만족하도록 지연량 Td를 제어할 수 있는 클록발생회로를 구비할 필요가 있다. 이와 같은 클록을 생성하는 회로를 DLL(Delay Locked Loop)회로라 한다.

되돌린 양 Ta는, 출력회로(500)에서, 클록 CLK_P, CLK_N을 트리거로서 판독데이터를 도입하고, 최종적으로 데이터 출력단자에 판독데이터가 판독되기까지의 전파시간으로 결정된다.

도 3에 나타내는, DLL 회로(400)는, 입력버퍼(401, 402)와, 가변지연회로(403, 404)와, 펄스생성회로(405, 406)와, 입출력 레플리카(replica) 회로(407)와, 위상비교기(408)와, 지연제어회로(409)를 구비한다.

입력버퍼(401)는, 외부에서 입력되는 외부클록 EXTCLK, EXTZCLK를 받아, 외부클록 EXTCLK가 상승할 때의 전위레벨과 그 반전신호인 외부클록 EXTZCLK가 하강할 때의 전위레벨과의 교점을 검출하고, 내부클록 BUFFCLK_DLL을 생성한다.

입력버퍼(402)는, 외부에서 입력되는 외부클록 EXTCLK, EXTCLK를 받아, 외부클록 EXTCLK이 하강할 때의 전위레벨과 외부클록 EXT/CLK가 상승할 때의 전위레벨과의 교점을 검출하고, 내부클록 BUFFZCLK_DLL을 생성한다.

가변지연회로(403)는, 입력버퍼(401)로부터 받는 내부클록 BUFFCLK_DLL을 지연하여, 펄스생성회로(405)로 출력한다. 가변지연회로(404)는, 지연을 생성하는 복수의 지연유닛을 포함하고, 지연제어회로(409)로부터의 지령에 근거하여 지연유닛의 접속/분리를 행함으로써 내부클록 BUFFCLK_DLL의 지연량을 조정한다.

펄스생성회로(405)는, 가변지연회로(403)로부터 출력된 신호의 상승에지에 동기한 펄스신호로서의 내부클록 CLK_P를 생성한다.

가변지연회로(404)는, 입력버퍼(402)로부터 받는 내부클록 BUFF/CLK_DLL을 지연하여, 펄스생성회로(406)로 출력한다. 가변지연회로(404)의 구성은, 가변지연회로(403)의 구성과 동일하여, 그 설명은 반복하지 않는다.

펄스생성회로(406)는, 가변지연회로(404)로부터 출력된 신호의 상승에지에 동기한 펄스신호로서의 내부클록 CLK_N을 생성한다.

입출력 레플리카 회로(407)는, 내부클록 CLK_P, CLK_N이 DLL 회로(100)로부터 출력되고 나서 데이터 입출력단자에 데이터 DQ가 출력될 때까지의 회로특성을 모의적으로 재현한 출력 레플리카(411)와, 입력버퍼(401)의 회로특성을 모의적으로 재현한 입력 레플리카(410)로 이루어진다.

출력 레플리카(411)는, 내부 CLK_P가 입력되고, CLK_P를 되돌린 양 Ta만큼 지연시켜 출력한다.

위상비교기(408)는, 입출력 레플리카회로(407)로부터 출력되는 내부클록 FBCLK와, 1사이클 또는 수사이클 후의 내부클록 BUFFCLK_DLL과의 위상을 비교하고, 그 위상차에 따라 가변지연회로(403, 404)의 지연량을 증감하기 위한 제어신호 업(UP) 및 다운(DOWN)을 생성한다.

지연제어회로(409)는, 제어신호 업(UP) 및 다운(DOWN)에 근거하여 지연제어신호를 생성하고, 가변지연회로(403, 404)로 출력하여 가변지연회로(403, 404)에서의 지연량을 조절한다.

내부클록 BUFFCLK_DLL과 내부클록 FBCLK와의 위상이 일치했을 때는, 위상비교기(408)로부터 제어신호 업(UP) 및 다운(DOWN) 모두 출력되지 않고, 지연제어신호는 어떤 고정값으로 되고, 가변지연회로(403, 404)에서의 지연량은 고정된다. 이것에 의해, 내부클록 CLK_P, CLK_N은, 외부클록 EXTCLK, EXTZCLK보다도, DLL 회로(400)로부터 출력회로까지의 지연량 및 출력회로에서의 데이터 출력지연량의 합만큼 위상이 빠른 신호가 된다.

한편, 내부클록 BUFFCLK_DLL과 내부클록 FBCLK과의 위상이 일치하고 있지 않을 때에는, 위상차에 따라 위상비교기(408)로부터 제어신호 업(UP) 또는 다운(DOWN)이 출력되고, 가변지연회로(403, 404)에서 지연유닛의 접속/분리가 행해져 지연량이 조절된다.

다음에, 도 4를 참조하여, DDR-II의 데이터 판독에 관련되는 신호의 레벨변화의 타이밍에 대하여 설명한다.

외부클록 EXTCLK 및 EXTZCLK(도시하지 않음)는, 일정주기로 하이레벨(이하 H 레벨이라고도 칭함) 및 로우레벨(이하, 간단히 L 레벨이라고도 칭함)을 반복한다.

클록버퍼(522)는, 외부클록 EXTCLK 및 EXTZCLK로부터, 내부클록 CLK를 생성한다. 이 내부클록 CLK는, 외부클록 EXTCLK에 대하여 Tb만큼 지연하고 있다.

우선, 로우 디코더(544)에 의해 로우 어드레스에 대응하는 워드선 WL이 선택레벨의 「H」레벨로 상승되고, 비트선쌍 BL, /BL에 메모리셀의 데이터에 따른 데이터가 출력된다. 그리고, 센스앰프(505)가 활성화되어, 비트선쌍 BL, /BL의 데이터가 증폭된다.

외부클록신호 EXTCLK#0의 상승에지로, 리드(Read)명령(/RAS=H, /CAS=L, /WE=H) 및 컬럼 어드레스 CA를 접수한다.

이어서, 내부클록 CLK#0을 트리거로서, 컬럼 디코더(546)에 의해, 컬럼 어드레스 CA와 관련되는 열 선택선 CSL이 선택되어, 그것들의 열 선택선 CSL에 대응하는 비트선쌍 BL, /BL의 데이터가, I/O선쌍을 경유하여, 판독회로(600)에 출력된다.

판독회로(600)는, 입력된 이들 데이터를 증폭하고, 증폭된 데이터 PADn(n=0∼3)를 유지한다.

다음에, CLK_P#2를 트리거로서, 제어회로(542)에서, 제어신호 RDT가 활성화되고, 이 활성화를 트리거로 하여, 판독회로(600) 내에 유지되어 있는 데이터 PADn(n=0∼3)가 데이터 버스쌍 DBn, ZDBn(n=0∼3)으로 출력된다.

출력회로(500)는, 데이터 버스쌍 DBn, ZDBn(n=0∼3)의 데이터를 도입하고, 증폭하여, 그 후 P/S(병렬/직렬변환)하여, P/S 변환된 데이터 RADn(n=0∼3)를 유지한다.

출력회로(500)는, DLL 클록 CLK_P, CLK_N의 논리합으로 이루어지는 클록신호 CLKO를 트리거로 하여, 데이터 RADn(n=0∼3)를 판독하고, 데이터 D0∼D3으로 하여, 순차, 데이터 입출력단자(518)로부터 외부로 출력한다.

이상의 동작에서, 제어신호 RDT가 적절한 타이밍으로 활성화되는 것이 필요하게 되지만, 이 제어신호 RDT는, CLK_P#2를 트리거로서 활성화되어 있다. 따라서, 제어신호 RDT를 적절한 타이밍으로 활성화시키기 위해서는, CLK_P#3이나 CLK_P#4가 아니며, CLK_P#2를 확실히 선택할 수 있는 것이 중요하게 된다.

(종래의 CLK_P 선택방법)

우선, 종래의 CLK_P 선택방법에 대하여 설명한다.

도 5는, 종래의 CLK_P 선택방법에 있어서, CLK_P 선택에 관련되는 신호의 레벨변화의 타이밍을 나타낸다.

동일 도면을 참조하여, CLK#0의 상승시점에서 1사이클 기간, 제어신호 CP0이 「H」로 설정된다. 다음에, CP0을 1사이클 시프트한 제어신호 CP1이 생성된다. 이 제어신호 CP1은, CLK#1의 상승시점을 기점으로 하고 있고, 1사이클 타임 Tck가 충분히 길어지면, CLK_P#2는, CP1이 「H」가 되는 기간에 포함된다. 따라서, CP1이 「H」가 되는 기간 내의 CLK_P를 선택하면 CLK_P#2가 얻어진다. 이와 같이 하여 얻어진 CLK_P#2에 의해, 제어신호 RDT의 원신호가 되는 RDTF가 발생된다.

전술한 바와 같이 CLK_P#2의 선택방법에서는, 이하에 설명하는 바와 같이 1사이클 타임 Tck에 의존한다.

CP1은, CLK#1을 기점으로 하고 있고, 이것으로 다음 사이클의 CLK_P#12를 선택한다. CLK#1의 상승에지의 타이밍과, CLK_P#2의 상승에지의 타이밍과의 시간차 △T는, △T=(Tck-Ta-Tb)로 된다. CP1에 의해, CLK_P#2를 취하기 위해서는, △T>0이 아니면 안된다. 요컨대, (Ta+Tb)<Tck인 것이 필요하게 된다.

이 조건은, 1사이클 타임 Tck가 짧아지면, 만족하는 것이 어려워진다. 예를 들면, DDR-II에서는, 최대 동작주파수는, 333MHz이고, 1사이클 타임 Tck는 3ns이다. 따라서, (Ta+Tb)<3ns가 아니면 안된다.

(본 실시예에 관한 분주클록 선택회로)

다음에, 본 실시예에 관한 CLK_P 선택을 행하는 분주클록 선택회로에 대하여 설명한다.

도 6에 나타내는 동일 도면을 참조하여, 분주클록 선택회로(100)는, 분주기(110)와, 지연회로(120)와, 분주클록선택 지시회로(130)와, 시프터 회로(140)와, 시프터 회로(150)와, ZCLK_P#2 선택회로(160)와, ZCLK_P#3 선택회로(170)와, ZCLK_P#4 선택회로(180)로 구성된다. 이들 회로에 대하여 설명한다.

(분주기)

분주기(110)는, CLK_P를 2분주하여, 2개의 분주클록 ZCLK_PD0 및 ZCLK_PD1을 출력한다. 이들 분주클록은, 순환적으로 순서 부여되어 있다. 즉, ZCLK_PD0→ZCLK_PD1→ZCLK_PD0→ZCLK_PD1···이라는 순서로 순서 부여되어 있다.

도 7은, 분주기(110)의 구성을 나타낸다. 도 8은, 분주기(110)에 관련되는 신호의 레벨변화의 타이밍을 나타낸다. 분주기(110)는, CKD&ZCKD 생성회로(111)와, ZEN 생성회로(112)와, X2D&ZX2D 생성회로(113)와, ZCLK_PD0 생성회로(114)와, ZCLK_PD1 생성회로(115)를 포함한다.

동일 도면에서의 제어신호 EN은, 제어회로(542)에서 생성된다. 제어회로(542)는, ACT 명령을 접수한 후, 제어신호 EN=「H」로 설정하고, 프리차지 명령을 접수한 후, 제어신호 EN=「L」로 설정한다.

CKD&ZCKD 생성회로(111)는, CLK_P=「H」의 기간, ZCLK_P=「L」로 설정하고, CKD=「H」로 설정하며, ZCKD=「L」로 설정한다.

ZEN 생성회로(112)는, EN=「H」로 되는 기간, ZEN=「L」로 설정한다.

X2D&ZX2D 생성회로(113)는, 도 8에 나타내는 바와 같은, X2D 및 ZX2D를 생성한다. X2D 및 ZX2D는, CLK_P의 1/2인 주파수의 클록신호이고, 이들 레벨은, 다음과 같이 하여 변화된다.

즉, ZCKD=「L」(요컨대, ZCLK_P=「L」)이 되면, 전송게이트 31이 도통하고, 인버터(30)의 출력데이터가, NAND 회로(32)와 인버터(33)로 이루어지는 래치부에서 래치된다. 그 후, CKD=「L」(요컨대, CLK_P=「H」)이 되면 , 전송게이트 34가 도통하여, 래치부에서 래치되어 있던 데이터가 출력된다. 그 결과, X2D 및 ZX2D의 레벨이 변화된다. 이와 같이 하여, X2D 및 ZX2D는, ZCLK_P=「L」로 변화하고, 그 후, 더욱이, CLK_P=「L」이 되면, 그 레벨이 변화된다.

ZCLK_PD0 생성회로(114) 및 ZCLK_PD1 생성회로(115)는, X2D 및 ZX2D를 마스크 신호로서 이용하여, CLK_P로부터, CLK_P의 1/2인 주파수의 2개의 클록 ZCLK_PD0 및 ZCLK_PD1을 생성한다.

즉, ZCLK_PD0 생성회로(114)는, ZCLK_P=「L」, 또한 ZX2D=「L」이 되는 기간에, ZCLK_PD0=「L」로 설정한다. ZCLK_PD1 생성회로(115)는, ZCLK_P=「L」, 또한 X2D=「L」이 되는 기간에, ZCLK_PD1=「L」로 설정한다.

이상으로부터, 이 분주기(110)는, CLK_P를 2분주한 클록을 생성한다. 요컨대, CLK_P는, 이 분주기(110)에 의해, 2개의 분주클록 ZCLK_PD0 및 ZCLK_PD1로 분할된다.

(지연회로)

지연회로(120)는, 분주클록 ZCLK_PD0 및 ZCLK_PD1을 Tc(=Ta+Tb)만큼 지연시켜, 2개의 지연분주클록 ZCLK_PD-DO 및 ZCLK_PDD1을 출력한다.

도 9는, 지연회로(120)의 구성을 나타낸다. 본 실시예에서는, Tc(=Ta+Tb)의 값은, 일정값으로서, 온도나 전압 등의 값에 의해 변동하지 않은 것으로 하여 취급한다. 이 지연회로(120)는, ZCLK_PD0을 Tc(=Ta+Tb)만큼 지연시킨 ZCLK_PDD0을 출력하는 고정량 지연회로(121)와, ZCLK_PD1을 Tc(=Ta+Tb)만큼 지연시킨 ZCLK_PDD1을 출력하는 고정량 지연회로(122)로 이루어진다.

(분주클록선택 지시회로)

분주클록선택 지시회로(130)는, 2개의 분주클록 ZCLK_PD0 및 ZCLK_PD1 중, CLK#0과의 위상차가 Tc인 클록펄스가 속하는 분주클록을 특정한다.

보다 구체적으로는, 분주클록선택 지시회로130은, 2개의 지연분주클록 ZCLK_PDD0 및 ZCLK_PDD1 중, CLK#0이 생성되는 기간에 클록펄스가 포함되는 지연분주클록을 특정하고, 이 지연분주클록에 대응하는 분주클록을 특정한다.

분주클록선택 지시회로(130)는, 이와 같은 분주클록으로서 분주클록 ZCLK_PD0을 특정했을 때에는, ZSEL0=「L」인 펄스를 생성하고, 분주클록 ZCLK_PD1을 특정했을 때에는, ZSEL1=「L」인 펄스를 생성한다.

도 10에 나타내는. 이 분주클록선택 지시회로(130)는, 2분주클록 ZCLK_PDD0 및 ZCLK_PDD1 중 어느 하나를 선택하는지를 지시하는 선택지시신호 ZSEL0 및 ZSEL1을 출력한다. 동일 도면을 참조하여, 분주클록선택 지시회로(130)는, ZRST 생성회로(131)와, CLK_PDD0 생성회로(132)와, CLK_PDD1 생성회로(133)와, ZSEL0 생성회로(134)와, ZSEL1 생성회로(135)를 포함한다.

동일 도면에서의 제어신호 COL, WZR 및 CP00은, 제어회로(542)에서 생성된 다. 제어회로(542)는, READ 명령이 입력된 사이클에서의 내부클록 CLK의 상승으로부터 일정기간(예를 들면 CLK와 같은 정도의 폭), COL=「H」로 설정한다.

제어회로(542)는, READ 명령이 입력되고 나서, 마지막 데이터 D4가 출력될 때까지의 READ 기간에서, WZR=「L」로 설정한다.

제어회로(542)는, READ 명령이 입력된 사이클에서의 내부클록 CLK의 상승으로부터 버스트 기간, 요컨대, DDR-II에서는, 2사이클 기간, CP00=「H」로 설정한다.

ZRST 생성회로(131)는, CP00=「H」인 기간, ZRST=「H」로 설정하고, CP00=「L」인 기간, ZRST=「L」로 설정한다.

CLKL_PDD0 생성회로(132)는, ZCLK_PDD0의 레벨을 반전한 CLK_PDD0을 생성한다.

CLK_PDD1 생성회로(133)는, ZCLK_PDD1의 레벨을 반전한 CLK_PDD1을 생성한다.

ZSEL0 생성회로(134)는, CLK_PDD0=「H」(요컨대, ZCLK_PDD0=「L」), COL=「H」 및 ZRST=「H」로 되면, ZRST=「L」가 될 때까지(요컨대, CP00=「L」로 될 때까지), ZSEL0=「L」로 설정한다.

ZSEL1 생성회로(135)는, CLK_PDD1=「H」(요컨대, ZCLK_PDD1=「L」), COL=「H」 및 ZRST=「H」로 되면, ZRST=「L」가 될 때까지(요컨대, CP00=「L」로 될 때까지), ZSEL1=「L」로 설정한다.

(ZSELn 시프터 회로)

ZSELn 시프터 회로는, CLK#0의 상승에지로부터 2×Tck인 기간, 펄스가 되는 ZSEL0_D2 또는 ZSEL1_D2를 생성하고, CLK#1의 상승에지로부터 2×Tck인 기간, 펄스가 되는 ZSEL0_D3 또는 ZSEL_D3을 생성하고, CLK#2의 상승에지로부터 Tck인 기간, 펄스가 되는 ZSEL0_D4 또는 ZSEL1_D4를 생성한다.

도 11에 나타내는, ZSEL0 시프터 회로(140)는, ZEN 생성회로(141)와, 시프트신호 생성회로(142)로 구성된다.

ZEN 생성회로(141)는, 제어신호 EN의 레벨을 반전한 ZEN을 생성한다.

시프트 신호 생성회로(142)는, 다음에 나타내는 바와 같이, ZSEL0_D2, ZSEL1_D3 및 ZSEL0_D4를 생성한다.

NAND 회로(10) 및 인버터 11은, ZSEL0으로부터, ZSEL0_D2를 출력한다. ZSEL0=「L」로 되는 기간과, ZSEL0_D2=「L」로 되는 기간은, 거의 시프트하지 않고 있다.

클록트(clocked) 인버터 12는, CLK=「L」로 도통하면 , ZSEL이, 인버터 13과 인버터 14로 이루어지는 래치부에서 래치된다. 그 후, 클록트 인버터 15가, ZCLK=「L」로 도통하면 , 래치데이터가 출력되고, 인버터 18로부터, ZSEL1_D3이 출력된다.

이상으로부터, ZSEL1_D3=「L」로 되는 기간은, ZSEL0=「L」로 되는 기간으로부터, 1사이클 시프트하게 된다.

마찬가지로, 클록트 인버터 19는, CLK=「L」로 도통하면 , ZSEL1_D3이, 인버 터 20과 인버터 21로 이루어지는 래치부에서 래치된다. 그 후, 클록트 인버터 22가, ZCLK=「L」로 도통하면 , 래치데이터가 출력되고, 인버터 25로부터, ZSEL0_D4가 출력된다.

이상으로부터, ZSEL0_D4=「L」로 되는 기간은, ZSEL1_D3=「L」로 되는 기간으로부터, 1사이클 시프트한 것, 요컨대, ZSEL0=「L」로 되는 기간으로부터, 2사이클 시프트하게 된다.

도 12에 나타내는, ZSEL1 시프터 회로(150)는, ZEN 생성회로(151)와, 시프트 신호 생성회로(152)로 구성된다. 이들 각 회로의 동작은, 도 11에 나타내는 각 회로의 동작과 동일하다.

ZSEL1 시프터 회로(150)는, ZSEL1로부터, ZSEL1_D2, ZSEL0_D3 및 ZSEL1_D4를 생성한다.

ZSEL1=「L」로 되는 기간과, ZSEL1_D2=「L」로 되는 기간은, 거의 시프트하고 있지 않다.

ZSEL0_D3=「L」로 되는 기간은, ZSEL1=「L」로 되는 기간으로부터, 1사이클 시프트하게 된다.

ZSEL1_D4=「L」로 되는 기간은, ZSEL0_D3=「L」로 되는 기간으로부터, 1사이클 시프트한 것, 요컨대, ZSEL12「L」로 되는 기간으로부터, 2사이클 시프트하게 된다.

(ZCLK_P#n 선택회로)

ZCLK_P#n 선택회로는, CLK_P#K(K≥2)의 선택을 아래와 같이 하여 행한다.

즉, ZCLK_P#n 선택회로는, 분주클록 ZCLK_PD0이 특정되었을 때(ZSEL0=「L」로 표시됨)에는, ZCLK_PD0보다도 K만큼 후의 순위인 ZCLK_PDX(K=2일 때 X=0, K=3일 때 X=1, K=4일 때 X=0)에 포함되는 클록펄스에 있어서, CLK#(K-2)의 상승시점으로부터, (2×Tck-Tc)기간 경과 후, 처음에 생성되는 클록펄스를 도시하지 않은 수단으로 반전하여, CLK_P#K(K≥2)로서 선택한다.

요컨대, K=2일 때에는, ZCLK_PD0에 포함되는 클록펄스에 있어서, CLK#0의 상승시점으로부터 (2×Tck-Tc)기간 경과 후, 처음에 생성되는 클록펄스의 반전신호가 CLK_P#2로서 선택된다.

K=3일 때에는, ZCLK_PD1에 포함되는 클록펄스에 있어서, CLK#1의 상승시점으로부터 (2×Tck-Tc)기간 경과 후, 처음에 생성되는 클록펄스의 반전신호가 CLK_P#3으로서 선택된다.

K=4일 때에는, ZCLK_PD0에 포함되는 클록펄스에 있어서, CLK#2의 상승시점으로부터 (2×Tck-Tc)기간 경과 후, 처음에 생성되는 클록펄스의 반전신호가 CLK_P#4로서 선택된다.

ZCLK_P#n 선택회로는, 분주클록 ZCLK_PD1이 특정되었을 때(ZSEL1=「L」로 표시됨)에는, ZCLK_PD1보다도 K만큼 후의 순위인 ZCLK_PDX(K=2일 때 X=1, K=3일 때 X=0, K=4일 때 X=1)에 포함되는 클록펄스에 있어서, CLK#(K-2)의 상승시점으로부터, (2×Tck-Tc)기간 경과 후, 처음에 생성되는 클록펄스를 도시하지 않은 수단으로 반전하여 CLK_P#K(K≥2)로서 선택한다.

요컨대, K=2일 때에는, ZCLK_PD1에 포함되는 클록펄스에 있어서, CLK#0의 상승시점으로부터 (2×Tck-Tc)기간 경과 후, 처음에 생성되는 클록펄스의 반전신호가 CLK_P#2로서 선택된다.

K=3일 때에는, ZCLK_PD1에 포함되는 클록펄스에 있어서, CLK#1의 상승시점으로부터 (2×Tck-Tc)기간 경과 후, 처음에 생성되는 클록펄스의 반전신호가 CLK_P#3으로서 선택된다.

K=4일 때에는, ZCLK_PD0에 포함되는 클록펄스에 있어서, CLK#2의 상승시점으로부터 (2×Tck-Tc)기간 경과 후, 처음에 생성되는 클록펄스의 반전신호가 CLKP#4로서 선택된다.

도 13에 나타내는 ZCLK_P#2 선택회로(160)는, ZCLK_PD0=「L」, 또한 ZSEL0_D2=「L」일 때, ZCLK_P#2=「L」로 설정한다. 이것에 의해, CLK_P#2로서 ZCLK_PD0이 선택된 것으로 된다.

또한, ZCLK_P#2 선택회로(160)는, ZCLK_PD1=「L」, 또한 ZSEL1_D2=「L」일 때에, ZCLK_P#2=「L」로 설정한다. 이것에 의해, CLK_P#2로서 ZCLK_PD1이 선택된 것으로 된다.

도 14에 나타내는 ZCLK_P#3선택회로(170)는, ZCLK_PD0=「L」, 또한 ZSEL0_D3=「L」일 때, ZCLK_P#3=「L」로 설정한다. 이것에 의해, CLK_P#3으로서 ZCLK_PD0이 선택된 것으로 된다.

또한, ZCLK_P#3 선택회로(170)는, ZCLK_PD1=「L」, 또한 ZSEL1_D3=「L」일 때에, ZCLK_P#3=「L」로 설정한다. 이것에 의해, CLK_P#3으로서 ZCLK_PD1이 선택된 것으로 된다.

도 15에 나타내는, ZCLK_P#4 선택회로(180)는, ZCLK_PD0=「L」, 또한 ZSEL0_D4=「L」일 때, ZCLK_P#4=「L」로 설정한다. 이것에 의해, CLK_P#4로서 ZCLK_PD0이 선택된 것으로 된다.

또한, ZCLK_P#4 선택회로(180)는, ZCLK_PD1=「L」, 또한 ZSEL1_D4=「L」일 때에, ZCLK_P#4=「L」로 설정한다. 이것에 의해, CLK_P#4로서 ZCLK_PD1이 선택된 것으로 된다.

이상과 같이 선택된 ZCLK_P#n(n=2∼4)은, 이 DDR-II의 동작을 제어하기 위해 사용된다. 즉, ZCLK_P#2=「L」을 트리거로서, 제어신호 RDT가 활성화된다. 또한, ZCLK_P#3=「L」 및 ZCLK_P#4를=「L」을 트리거로서, 메모리셀의 데이터를 외부로 출력하기 위한 파이프 라인 처리중의 그 밖의 처리가 제어된다.

(본 실시예에 관한 CLK_P 선택동작)

도 16은, 본 실시예에 관한 분주클록 선택회로(100)의 CLK_P 선택의 동작순서를 나타내는 흐름도이다. 도 17은, 분주클록 선택회로(100)에서의 CLK_P 선택에 관련되는 신호의 레벨변화의 타이밍을 나타낸다. 이들 도면을 사용하여, CLK_P 선택의 동작을 설명한다.

우선, 분주기(110)는, CLK_P를 2분주하여, ZCLK_PD0 및 ZCLK_PD1을 생성한다(도 17의 (1) 및 (2)에 나타낸다. )(스텝 S201).

다음에, 지연회로(120)는, ZCLK_PD0을 Tc만큼 지연시킨, ZCLK_PDD0을 생성하 고, ZCLK_PD1을 Tc만큼 지연시킨 ZCLK_PD2를 생성한다(도 17의 (3) 및 (4)에 나타낸다. )(스텝 S202).

다음에, 분주클록선택 지시회로(130)는, COL=「H」(도 17의 (5)에 나타낸다. )인 기간에서, ZCLK_PDD0=「L」로 되는 경우에는(스텝 S203), CP00=「H」(도 17의 (6)에 나타낸다. )의 기간만큼, ZSEL0=「L」, 또한 ZSEL1=「H」로 설정한다(스텝 S204).

다음에, ZSEL0 시프터 회로(140)는, ZSEL0=「L」로 설정된 경우에는, ZSEL0=「L」로 되는 펄스부분의 기간을 유지한 ZSEL0_D21을 생성하고, ZSEL0=「L」로 되는 펄스부분을 1사이클 시프트시킨 ZSEL1_D3을 생성하며, ZSEL0=「L」로 되는 펄스부분을 2사이클 시프트시킨 ZSEL0_D4를 생성한다(스텝 S205).

다음에, ZCLK_P#2 선택회로(160)는, ZSEL0=「L」로 설정된 경우에는, ZSEL0_D2를 사용하여, ZCLK_PD0을 선택한다. 요컨대, ZCLK_P#2 선택회로(160)는, ZSEL0_D2=「L」, 또한 ZCLK_PD0=「L」로 되는 기간에, 「L」레벨의 ZCLK_P#2를 출력한다(스텝 S206).

다음에, ZCLK_P#3 선택회로(170)는, ZSEL0=「L」로 설정된 경우에는, ZSEL1_D3을 사용하여, ZCLK_PD1을 선택한다. 요컨대, ZCLK_P#3 선택회로(170)는, ZSEL1_D3=「L」, 또한 ZCLK_PD1=「L」로 되는 기간에, 「L」레벨의 ZCLK_P#3을 출력한다(스텝 S207).

다음에, ZCLK_P#4 선택회로(180)는, ZSEL0=「L」로 설정된 경우에는, ZSEL0_D4를 사용하여, ZCLK_PD0을 선택한다. 요컨대, ZCLK_P#4 선택회로(180)는, ZSEL0_D4=「L」, 또한 ZCLK_PD0=「L」로 되는 기간에, 「L」레벨의 ZCLK_P#4를 출력한다(스텝 S208).

한편, 분주클록선택 지시회로(130)는, COL=「H」(도 17의 (5)에 나타낸다. )의 기간에서, ZCLK_PDD0=「L」로 되지 않을 경우에는(스텝 S203), CP00=「H」(도 17의 (6)에 나타낸다. )의 기간만큼, ZSEL0=「H」, 또한 ZSEL1=「L」로 설정한다(스텝 S209).

다음에, ZSEL1 시프터 회로(150)는, ZSEL1=「L」로 설정된 경우에는, ZSEL1=「L」로 되는 펄스부분의 기간을 유지한 ZSEL1_D2를 생성하고, ZSEL1=「L」로 되는 펄스부분을 1사이클 시프트시킨 ZSELOD3을 생성하며, ZSEL1=「L」로 되는 펄스부분을 2사이클 시프트시킨 ZSEL_D4를 생성한다(도 17의 (7), (8) 및 (9)에 나타낸다.)(스텝 S210).

다음에, ZCLK_P#2 선택회로(160)는, ZSEL1=「L」로 설정된 경우에는, ZSEL1_D2를 사용하여, ZCLK_PD1(#2)을 선택한다. 요컨대, ZCLK_P#2 선택회로(160)는, ZSEL1_D2=「L」, 또한 ZCLK_PD1=「L」로 되는 기간에, 「L」레벨의 ZCLK_P#2를 출력한다(도 17의 (10)에 나타낸다. )(스텝 S211).

다음에, ZCLK_P#3 선택회로(170)는, ZSEL1=「L」로 설정된 경우에는, ZSEL0_D3을 사용하여, ZCLK_PD0(#3)을 선택한다. 요컨대, ZCLK_P#3 선택회로(170)는, ZSEL0_D3=「L」, 또한 ZCLK_PD0=「L」로 되는 기간에, 「L」레벨의 ZCLK_P#3을 출력한다(도 17의 (11)에 나타낸다. )(스텝 S212).

다음에, ZCLK_P#4 선택회로(180)는, ZSEL1=「L」로 설정된 경우에는, ZSEL1_D4를 사용하여, ZCLK_PD1(#4)을 선택한다. 요컨대, ZCLK_P#4 선택회로(180)는, ZSEL1_D4=「L」, 또한 ZCLK_PD1=「L」로 되는 기간에, 「L」레벨의 ZCLK_P#4를 출력한다(도 17의 (12)에 나타낸다. )(스텝 S213).

(본 실시예의 CLK_P 선택의 사이클 타임 의존성)

전술한 바와 같은 CLK_P의 선택방법에서는, 종래의 선택방법과 같이, 1사이클 타임 Tck에 의존한다.

본 실시예에서는, CP00은, CLK#0을 기점으로 하고 있고, 이것으로 2사이클 후의 CLK_P#2를 선택한다. CLK#0의 상승에지의 타이밍과, CLK_P#2의 상승에지의 타이밍과의 시간차 △T는, △T=(2×Tck-Ta-Tb)로 된다. CP00에 의해, CLK_P#2를 취하기 위해서는, △T> 0이 아니면 안된다. 요컨대, (Ta+Tb)/2<Tck인 것이 필요하게 된다. 이 조건은, 종래의 조건과 비교하여, 사이클 타임의 하한을 1/2로 할 수 있는 것을 나타내고 있다.

이상과 같이, 본 실시예에 관한 선택회로에서는, 사이클 타임이 짧더라도, 원하는 EXTCLK에 대응하는 DLL 클록을 정확히 선택할 수 있다.

<실시예 2>

본 실시예는, 실시예 1과 다른 지연회로를 포함하는 분주클록 선택회로에 관한 것이다.

도 18에 나타내는, 지연회로(300)는, 출력 레플리카(301, 302)와, EXTCLK∼CLK 레플리카(303, 304)와, 파인 지연(Fine Delay) 회로(305, 356)로 이루어진다.

출력 레플리카 301은, ZCLK_PD0을 Ta만큼 지연시킨 ZCLKP_D0A를 생성한다.

출력 레플리카 302는, ZCLK_PD1을 Ta만큼 지연시킨 ZCLK_PD1A를 생성한다.

이들 출력 레플리카 301 및 302의 구성은, 도 3에 나타내는 DLL 회로(400) 내의 출력 레플리카(411)와 동일한 구성이다.

EXTCLK∼CLK 레플리카 303은, ZCLK_PD0A를 Tb만큼 지연시킨 ZCLK_PD0B를 생성한다.

EXTCLK∼CLK 레플리카 304는, ZCLK_PD1A를 Tb만큼 지연시킨 ZCLK_PD1B를 생성한다.

이들 EXTCLK∼CLK 레플리카 303 및 304는, EXTCLK로부터 CLK를 생성하는 회로의 특성을 모의하고, EXTCLK와 CLK의 사이에 존재하는 논리게이트의 단수와 동일한 단수의 논리게이트로 구성된다.

도 19는, 파인 지연(Fine Delay) 회로 305의 구성을 나타낸다. 파인 지연(Fine Delay) 회로 356의 구성도, 이것과 동일하다.

파인 지연(Fine Delay) 회로 305는, 프로그램 회로(0∼3)와, 고정량 지연회로(310∼312)와, AND 게이트(313∼316)와, OR 게이트(317∼320)를 포함한다. 파인지연(Fine Delay)회로 305에는, EXTCLK∼CLK 레플리카 303의 출력신호인 ZCLK_PD0B가 입력되고, ZCLK_PDD0이 출력된다.

프로그램 회로 0은, 제어신호 DS0을 출력하고, 프로그램 회로 1은, 제어신호 DS1을 출력하며, 프로그램 회로 2는, 제어신호 DS2를 출력하고, 프로그램 회로 3 은, 제어신호 DS3을 출력한다. 제어신호 DS0∼DS3 중 어느 하나가「H」로 되고, 그밖에는, 「L」로 설정된다.

AND 게이트 313은, ZCLK_PD0=「L」, 또한 DS0=「H」일 때에만, 「H」를 출력한다. AND 게이트 314는, ZCLK_PD0=「L」, 또한 DS1=「H」일 때에만, 「H」를 출력한다. AND 게이트 315는, ZCLK_PD0=「L」, 또한 DS2=「H」일 때에만, 「H」를 출력한다. AND 게이트 316은, ZCLK_PD0=「L」, 또한 DS3=「H」일 때에만, 「H」를 출력한다. OR 게이트 317∼319는, 어느 하나의 입력이「H」일 때에, 「H」를 출력한다. 게이트 320은, 어느 하나의 입력이 「H」일 때에, 「L」을 출력한다. 여기서, 각 게이트에서의 출력신호의 입력신호에 대한 지연량을 Tg로 한다.

고정량 지연회로 310, 311 및 312는, 지연을 생성하는 복수의 지연유닛으로 구성된다. 이들 고정량 지연회로 310, 311 및 312는, 입력된 신호를 고정지연량 Td만큼 지연시킨 신호를 출력한다.

이상으로부터, DS0=「H」일 때에는, ZCLK_PDD0의 ZCLK_PDDB에 대한 지연량은, 3×Td+ 5×Tg로 된다. DS1=「H」일 때에는, 지연량은, 2×Td+ 4×Tg로 된다. DS2=「H」일 때에는, 지연량은, 1×Td+ 3×Tg로 된다. DS3=「H」일 때에는, 지연량은, 2×Tg로 된다.

다음에, 프로그램 회로(0∼3)의 상세한 구성에 대하여 설명한다.

도 20은, 프로그램 회로 0의 구성을 나타낸다. 다른 프로그램 회로 1∼3의 구성도, 이것과 동일한 구성이다. 동일 도면을 참조하여, 프로그램 회로 0은, P채널 MOS 트랜지스터 P1과, N채널 MOS 트랜지스터 N1과, 퓨즈 FP, FN과 NAND 회로(322)와, 인버터(321)를 포함한다.

프로그램 회로 0∼3은, 테스트 모드의 동작모드를 갖는다. 각 프로그램 회로 n에 입력되는 제어신호 PSn은, 통상시에는, 모든 n(=0∼3)에 대하여, 「L」로 설정된다. 제어신호 PSn은, 테스트 모드시에는, 임의의 하나의 n에 대해서만 「H」, 그 밖의 n에 대하여 「L」로 설정된다.

P채널 MOS 트랜지스터 P1의 컨덕턴스는, N채널 MOS 트랜지스터 N1의 컨덕턴스보다도 크다.

퓨즈 FP 및 FN은, 지연량이 프로그램되기 전에는, 어느 것도 블로우(blow)되어 있지 않고, 어느 하나가 블로우되는 것에 의해, 지연량이 프로그램된다. 퓨즈 FP가 블로우되는 것은, 프로그램 회로 n(=0∼3) 중 하나의 프로그램 회로이다.

퓨즈 FP가 블로우된 프로그램 회로 k로부터의 제어신호 DSk가「H」로 되고, 퓨즈 FN이 블로우된 프로그램 회로 m에서의 제어신호 DSm이「L」로 된다.

따라서, ZCLK_PDD0의 ZCLK_PDDB에 대한 지연량은, k=0일 때에는, 3×Td+ 5×Tg로 되고, k=1일 때에는, 2×Td+ 4×Tg로 되며, k=2일 때에는, 1×Td+ 3×Tg로 되고, k=3일 때에는, 2×Tg로 된다.

다음에, 도 21을 참조하여, 이 프로그램 회로에 의한 지연량의 프로그램 동작을 설명한다.

우선, 테스트 모드로 엔트리 한다. 각 프로그램 회로 n에서는, 퓨즈 FP 및 FN은 블로우되어 있지 않고, P채널 MOS 트랜지스터 P1의 컨덕턴스가 N채널 MOS 트랜지스터 N1의 컨덕턴스보다도 크기 때문에, NAND 회로 332의 입력단자 IN1의 레벨 은, 「L」로 된다.

이것에 의해, 각 프로그램 회로 n의 출력신호 DSn의 레벨은, 각 프로그램 회로 n에의 입력신호 PSn의 레벨과 동일하게 된다(스텝 S901).

다음에, 하나의 프로그램 회로 i의 입력신호 PSi의 레벨을「H」로 설정하고, 그 밖의 프로그램 회로 j의 입력신호 PSj의 레벨을「L」레벨로 설정하며, 그것에 의한 ZCLK_PD0에 대한 ZCLK_PDD0의 지연량을 조사한다.

프로그램 회로 k의 입력신호 PSk를「H」로 설정했을 때에, ZCLK_PD0에 대한 ZCLK_PDD0의 지연량이 최적으로 되었다고 한다(스텝 S9902).

다음에, 프로그램 회로 k 내의 퓨즈 FP를 블로우하고, 그 프로그램 회로 k의 출력신호 DSk를 「H」레벨로 설정한다(스텝 S903).

프로그램 회로 k 이외의 프로그램 회로 m 내의 퓨즈 FN을 블로우하고, 그 프로그램 회로 m의 입력신호 DSm을「L」레벨로 설정한다(스텝 S904).

이상과 같이, 본 실시예에 관한 지연회로에 의하면, 실제의 회로의 특성을 모의한 레플리카 및 지연량을 미세조정하는 파인 지연회로를 사용하기 때문에, Tc의 온도 및 전압의존성을 양호하게 재현할 수 있다.

(실시예 3)

본 실시예는, 실시예 1 및 실시예 2와 다른 지연회로를 포함하는 분주클록 선택회로에 관한 것이다. 본 실시예에서는, 분주클록 선택회로와 DLL 회로의 배치가 가까운 경우에, DLL 회로 내의 출력 레플리카의 출력을 사용하여, 지연회로를 간략화한다.

도 22는, 본 실시예 3에 관한 DLL 회로(430)의 구성을 나타낸다. 동일 도면을 참조하여, 출력 레플리카(411)가 출력하는 CLK_PR을 분주클록 선택회로(370) 내의 분주기(110)에 입력한다.

이 출력 레플리카 411은, 실시예 1에서 설명한 바와 같이, 내부클록 CLK_P, CLK_N이 DLL 회로(400)로부터 출력되고 나서 데이터 입출력단자에 데이터 DQ가 출력될 때까지의 회로특성을 모의적으로 재현하고 있기 때문에, 출력 레플리카(411)의 출력인 CLK_PR은, CLK_P보다도, Ta만큼 지연한 것으로 된다.

도 23은, 본 실시예 3에 관한 분주클록 선택회로(370)의 구성을 나타낸다. 동일 도면을 참조하여, 분주기(110)에는, CLK_P 대신에, CLK_P보다도 Ta만큼 지연한 CLK_PR가 입력된다. 분주기 110은, ZCLK_PD0 및 ZCLK_PD1보다도, 각각 Ta만큼 지연한 ZCLK_PD0R 및 ZCLK_PD1R을 출력한다.

도 24는, 분주클록 선택회로(370) 내의 지연회로(350)의 구성을 나타낸다. 동일 도면을 참조하여, 이 지연회로 350은, 실시예 2에서의 지연회로 300에서, 출력 레플리카 301 및 302가 삭제되어 있다. 이것은, 이 지연회로 350에는, ZCLK_PD0 및 ZCLK_PD1로부터, 각각 Ta만큼 지연한, ZCLK_PD0R 및 ZCLK_PD1R이 입력되기 때문이다.

이상과 같이, 본 실시예에 관한 지연회로에 의하면, DLL 회로 내의 출력 레플리카의 출력을 분주클록 선택회로의 입력으로 하기 때문에, 지연회로 내에 출력 레플리카와 동일 구성의 레플리카를 설치하지 않아도 되어, 지연회로의 구성을 간 이하게 할 수 있다.

(변형예)

본 발명은, 상기 실시예에 한정되는 것은 아니며, 이하의 변형예도 당연하다면 포함한다.

(1) 실시예 1∼실시예 3에서는, 2분주에 관해서 설명했지만, N분주로 확장할 수 있다.

즉, 분주기는, DLL 클록을 N분주하여, N개의 순환적으로 순서가 부여되는 N개의 분주클록 ZCLK_PD0, ZCLK_PD1··· ZCLK_PD(N-1)를 출력한다. 이들 분주클록은, 순환적으로 순서가 부여되고 있다. 즉, ZCLK_PD0→ZCLK_PD1→ZCLK_PD···2···→ZCLK_PD(N-1)→ZCLK_PD0→ZCLK_PD1···이라는 순으로 순서가 부여되고 있다.

지연회로는, N분주클록 ZCLK_PD0, ZCLK_PD1···ZCLK_PD(N-1)를 Tc만큼 지연시켜, N개의 지연분주클록 ZCLK_PDD0, ZCLK_PDD1···ZCLK_PDD(N-1)를 출력한다.

분주클록선택 지시회로는, N개의 분주클록 ZCLK_PD0, ZCLK_PD1··· ZCLK_PD(N-1) 중, CLK#0과의 위상차가 Tc인 클록펄스가 속하는 분주클록을 특정한다.

구체적으로는, 분주클록선택 지시회로는, N개의 지연분주클록 ZCLK_PDD0, ZCLK_PDD1···ZCLK_PDD(N-1) 중, CLK#0이 생성되는 기간에 클록펄스가 포함되는 지연분주클록을 특정하고, 이 지연분주클록에 대응하는 분주클록을 특정한다.

ZSELn 시프터 회로는, CLK#(K-N)의 상승에지로부터, N×Tck인 기간, 펄스가 되는 제어신호 ZSEL을 생성한다.

ZCLK_P#n 선택회로는, 특정된 분주클록보다도 K(≥N)만큼 후의 순위인 분주클록에 포함되는 클록펄스에 있어서, CLK#(K-N)의 상승시점으로부터 (N×Tck-Tc)기간경과 후, 처음에 생성되는 클록펄스를, CLK_P#K로서 선택한다.

구체적으로는, ZCLK_P#n 선택회로는, 제어신호 ZSEL과, 특정된 분주클록보다도 K(≥N)만큼 후의 순위인 분주클록이 입력되고, CLK_P#K로서 선택되는 클록펄스를 출력하는 논리회로를 포함한다.

이와 같이 N분주로 확장한 경우에는, 만족하지 않으면 안되는 조건은, (Ta+Tb)/N<Tck로 된다. 이 조건은, 종래의 조건과 비교하여, 사이클 타임의 하한을 1/N로 할 수 있는 것을 나타내고 있다.

(2) 실시예 1∼실시예 3에서, 지연회로는, 입력되는 신호를 Tc만큼 지연하는 것으로 하여 설명했지만, 정확히 Tc만큼 지연시킬 수 없는 경우도 있다. 그러나, 그와 같은 경우라도, COL 또는 CP00의 펄스의 개시타이밍을 빠르게 하거나, 펄스폭을 넓게 함으로써, ZCLK_PDD0, ZCLK_PD1을 확실히 포착할 수 있다.

(3) 본 발명의 실시예에서는, CLK_P의 선택을 위한 구성과 방법에 대하여 설명했지만, 이것과 동일한 구성과 방법에 의해, CLK_N의 선택을 행하도록 하는 것도 가능하다.

(4) 본 발명의 실시예에서는, CLK_P#2의 선택을 하기 위해, ZSEL0(또는 ZSEL1)로부터 ZSEL0_D2(또는 ZSEL_D2)를 생성했지만, ZSEL0(또는 ZSEL1)을 직접 사용하여, CLK_P#2를 선택하도록 해도 된다.

이번 개시된 실시예는 모든 점에서 예시로서 제한적인 것이 아니라 생각되어야 할 것이다. 본 발명의 범위는 상기한 설명만이 아니며 특허청구의 범위에 의해서 표시되고, 특허청구의 범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.

이상 설명한 바와 같이, 본 발명에 관한 반도체 기억장치에 의하면, 주기 T가 짧더라도, 원하는 외부클록에 대응하는 제2 내부클록(DLL 클록)을 정확히 선택할 수 있다.

Claims (3)

1. 외부클록의 상승과 하강에 동기하여 데이터를 입출력하는 반도체 기억장치에 있어서,

   주기 T의 외부클록에 대하여, 일정한 지연량을 갖는 제1 내부클록을 발생하는 제1 내부클록 발생회로와,

   외부로의 데이터의 출력타이밍을 상기 외부클록에 동기시키기 위해, 상기 외부클록에 대하여, 일정한 되돌린 양을 갖는 제2 내부클록을 발생하는 제2 내부클록 발생회로와,

   상기 제2 내부클록을 N(≥2)분주하여, N개의 순환적으로 순서가 부여되는 분주클록을 출력하는 분주기와,

   상기 N개의 분주클록 중, 리드명령이 입력되는 타이밍을 나타내는 외부클록펄스에 대응하는 제1 내부클록펄스와 일정한 위상차를 갖는 제2 내부클록펄스를 포함하는 분주클록을 특정하는 제1 회로와,

   상기 특정된 분주클록을 기점으로 하여, 리드명령 입력 이후의 각 외부클록펄스에 대응하는 제2 내부클록펄스를 선택하는 제2 회로를 구비한 것을 특징으로 하는 반도체 기억장치.
2. 제 1 항에 있어서,

   상기 제1 내부클록 발생회로는, 상기 외부클록에 대하여, 상기 일정한 지연량으로서 제1 값의 지연량을 갖는 제1 내부클록을 발생하고,

   상기 제2 내부클록 발생회로는, 상기 외부클록에 대하여, 상기 일정한 되돌린 양으로서 제2 값의 되돌린 양을 갖는 제2 내부클록을 발생하며,

   상기 제1 회로는, 리드명령이 입력되는 타이밍을 나타내는 제0번째의 외부클록펄스에 대응하는 제0번째의 제1 내부클록펄스와, 제1 값과 제2 값의 합의 위상차를 갖는 제2 내부클록펄스를 포함하는 분주클록을 특정하고,

   상기 제2 회로는, 상기 특정된 분주클록보다도 K(≥N)만큼 후의 순위인 분주클록에 포함되는 클록펄스로서, 상기 (K-N)번째의 제1 내부 클록펄스로부터(N×T- 제3 값) 기간경과 후, 처음에 생성되는 클록펄스를, 제K번째의 외부클록펄스에 대응하는 제2 내부클록펄스로서 선택한 것을 특징으로 하는 반도체 기억장치.
3. 제 2 항에 있어서,

   상기 제1 회로는,

   상기 N개의 분주클록의 각각을 소정량만큼 지연시켜, N개의 지연분주클록을 출력하는 지연회로와,

   상기 N개의 지연분주클록 중, 상기 제0번째의 제1 내부클록펄스가 생성되는 기간에 클록펄스가 포함되는 지연분주클록을 특정하는 회로를 포함하고,

   상기 지연회로는,

   상기 제2 내부클록펄스가 상기 제2 내부클록 발생회로로부터 출력되고 나서, 해당 제2 내부클록펄스를 트리거로 하여, 최종적으로 데이터 입출력단자로부터 데이터가 출력될 때까지의 처리를 행하는 회로특성을 모의적으로 재현한 제1 레플리카와,

   상기 제1 내부클록 발생회로에서의 외부클록으로부터 상기 제1 내부클록을 발생하는 회로특성을 모의한 제2 레플리카와,

   가변량의 지연량이 프로그램되는 조정회로를 구비하고,

   상기 분주클록은, 상기 제1 레플리카, 상기 제2 레플리카 및 상기 조정회로를 경유하여 지연시키게 된 것을 특징으로 하는 반도체 기억장치.

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