WO2006006700A1 - 半導体集積回路、検査装置および半導体集積回路の検査方法 - Google Patents

半導体集積回路、検査装置および半導体集積回路の検査方法 Download PDF

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integrated circuit
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Inventor
Izumi Iida
Makoto Inoguchi
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Seiko Epson Corporation
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318572—Input/Output interfaces
    • G—PHYSICS
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    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/302—Contactless testing
    • G01R31/3025—Wireless interface with the DUT

Definitions

  • the present invention relates to a semiconductor integrated circuit, an inspection apparatus, and a method for inspecting a semiconductor integrated circuit.
  • JT AG Joint TactActionGroop
  • This JTAG standard is defined by IEEE 1 149.1, "IEEE Standard Test Access Port and Boundary One Scan Architecture”.
  • This JTAG test port has the function of outputting the information of the internal registers and I / O buses to the outside.
  • an inspection circuit is incorporated in an integrated circuit so that inspection can be performed without supplying driving power to the circuit or substrate, and power supply / transmission / reception of the inspection apparatus
  • a method is disclosed in which an electromagnetic wave emitted from an antenna is received by a power receiving / receiving unit to generate driving power for an inspection circuit.
  • the inspection control procedure from the inspection device is received in a non-contact manner, and the control logic controls the analog SW, DZA circuit, and AZD circuit according to the received control procedure to inspect the circuit via the inspection wiring.
  • the inspection result can be transmitted to the inspection device via the encoder and the transmission unit.
  • the J TAG test port exchanges information via serial communication of about 10 Mbps.
  • the JTAG standard has a problem that it cannot handle a sufficient amount of information to monitor the information of registers and buses connected to a CPU that is processing multiple bits.
  • PT / JP2005 / 013111 In addition, if a pin for outputting the internal bus signal to the outside of the IC package is provided to monitor the internal bus signal of the ASIC, there is a problem that the package size increases. In addition, there was a problem that noise could be added to the internal bus signal, causing malfunction.
  • an object of the present invention is to provide a semiconductor integrated circuit, an inspection apparatus, and a semiconductor integrated circuit inspection method capable of specifying an inspection procedure and increasing the amount of information that can be moire at the time of inspection. It is to be. Disclosure of the invention
  • a circuit function unit a bus connected to the circuit function unit, and information for capturing data flowing on the bus
  • a wireless communication circuit that wirelessly transmits the data captured in the information capture register, whereby the data flowing on the bus is captured in the information capture register and then wirelessly transmitted.
  • the CPU, the information capture register that captures data stored in the internal register of the CPU, and the data captured in the information capture register are wirelessly transmitted. And a wireless communication circuit.
  • a circuit function unit a data latch unit provided in the circuit function unit, an information capture register that captures data latched in the data latch unit, And a wireless communication circuit that wirelessly transmits data when it is captured in the information capture register.
  • the data of a specific circuit function section can be directly loaded into the information fetch register, and the operation of the specific circuit function section can be continuously monitored.
  • wireless communication circuit is
  • control information receiving section for receiving control information for instructing data fetching to the information fetching register.
  • the semiconductor integrated circuit according to one aspect of the present invention further includes a wired communication unit that transmits additional information accompanying the wireless communication performed by the wireless communication circuit via a wire.
  • the authentication information at the time of wireless communication can be transmitted by wire while enabling the data captured in the information capture register to be transmitted to the outside wirelessly. This makes it possible to monitor a large amount of information in real time while ensuring security during wireless communication.
  • a wireless communication unit that communicates with a semiconductor integrated circuit, and data or an internal register that flows on the bus of the semiconductor integrated circuit received by the wireless communication unit And an inspection unit for inspecting the semiconductor integrated circuit based on the data stored in the memory.
  • the step of transmitting control information for instructing data capture to the information capture register, and the path of the semiconductor integrated circuit based on the control information comprises a step of causing the information fetching register to fetch data flowing above, and a step of transmitting the data fetched into the information fetching register wirelessly.
  • the designated data can be taken into the information take-in register and transmitted to the outside wirelessly.
  • a large amount of information can be monitored efficiently in real time, and it is possible to perform a function test of an ASIC in which circuits having multiple functions including the CPU are integrated. There is no need to provide pins to output signals outside the IC package, and the increase in package size can be suppressed.
  • FIG. 1 is a block diagram showing the configuration of the semiconductor integrated circuit according to the first embodiment of the present invention.
  • FIG. 2 is a block diagram showing a schematic configuration of the radio communication circuit 10 2 of FIG.
  • FIG. 3 is a block diagram showing a configuration of a semiconductor integrated circuit inspection apparatus according to the second embodiment. '
  • FIG. 4 is a block diagram showing the configuration of the semiconductor integrated circuit inspection apparatus according to the third embodiment.
  • FIG. 5 is a block diagram showing a configuration of a semiconductor integrated circuit according to the fourth embodiment of the present invention.
  • FIG. 6 is a block diagram showing a configuration of a semiconductor integrated circuit according to the fifth embodiment of the present invention.
  • FIG. 7 is a block diagram showing a configuration of a semiconductor integrated circuit according to the sixth embodiment of the present invention.
  • FIG. 1 is a block diagram showing a schematic configuration of the semiconductor integrated circuit according to the first embodiment of the present invention.
  • a CPU 104, a memory 105, logic circuits 106 and 108, a control circuit 107, and a buffer circuit 109 are connected to each other via a bus 1 1 1.
  • the bus 11 1 1 is connected to an information capture register 103 that captures data flowing on the path 1 1 1, and the information capture register 103 wirelessly transmits the data captured in the information capture register 103.
  • the wireless communication circuit 102 is connected.
  • the wireless communication circuit 102 is provided with an antenna 101 for transmitting and receiving radio waves.
  • the buffer circuit 109 is provided with an external interface 110.
  • CPU 104 the memory 105, the logic circuits 106 and 108, the control circuit 107, and the buffer circuit 109 can be components of circuit function units in the AS IC.
  • the wireless communication circuit 102 transmits the data fetched into the information fetch register 103 to the outside city via the antenna 101. Note that the JTAG method can be followed for the data fetching to the information fetching register 103 and the data dumping from the wireless communication circuit 102.
  • the wireless communication circuit 10 2 may receive control information instructing the data capture register 10 3 to capture data and transmit only designated data to the outside. For example, the user selects data to be output to the wireless communication circuit 10 2 such as “data accessed to the logic circuit 10 6”, and the information fetch register 10 3 is on the bus 1 1 1. It may be possible to decode only the selected data and to extract only the selected data.
  • the wireless communication circuit 102 can perform broadband short-range wireless communication such as UWB (UltraWideBande), and can secure an information transmission speed of about several hundred Mbps. For this reason, high-speed data flowing on the internal path 1 1 1 of A S I C can be monitored in real time.
  • UWB UltraWideBande
  • FIG. 2 is a block diagram showing a schematic configuration of the radio communication circuit 10 2 of FIG.
  • the transmission / reception switching circuit 2 0 1 switches the connection with the antenna 1 0 1 to the amplifier 2 0 2 side.
  • the received signal received via the antenna 10 0 1 is amplified by the amplifier 2 0 2, and then the interference signal in the unnecessary band is removed by the pan-pass filter 2 0 3 and input to the synchronization circuit 2 0 4.
  • the synchronization circuit 20 4 detects the preamble in the received signal packet, and generates the synchronization timing and clock necessary for demodulation in cooperation with the PLL circuit 2 06.
  • the demodulating circuit 205 receives the received signal and demodulates the received data using the output of the synchronizing circuit 20 4 or the PLL circuit 2 06.
  • the logic circuit 20 7 generates a clock signal in synchronization with the demodulated received data and outputs it to the information capture register 10 Data can be fetched into the fetch registers 1 0 3.
  • the transmission / reception switching circuit 2 0 1 switches the connection with the antenna 1 0 1 to the amplifier 2 1 1 side.
  • the parallel-to-serial converter circuit 20 8 converts the parallel data output from the information capture register 103 into serial data and outputs the serial data to the modulation circuit 20 09.
  • the modulation circuit 20 9 modulates the carrier frequency generated by the PLL circuit 20 6 with the data received from the parallel conversion circuit 2 0 8. Then, the modulated signal is sent to the antenna 1 0 1 through the band pass filter 2 1 0 and the amplifier 2 1 1, and transmitted to the outside through the antenna 1 0 1.
  • the wireless communication circuit 10 2 with a bidirectional communication function, it is possible to wirelessly input commands and the like to the C P U 10 4.
  • the CPU 10 4 by writing a program from outside to the memory 10 5 via wireless, it is possible to cause the CPU 10 4 to execute the program written in the memory 1 0 5.
  • FIG. 3 is a block diagram showing a schematic configuration of a semiconductor integrated circuit inspection apparatus 350 according to the second embodiment of the present invention.
  • a S I C 3 3 2 is mounted on the circuit board 3 3 1.
  • the A S I C 3 3 2 incorporates the antenna 1 0 1, the wireless communication circuit 1 0 2, and the information capture register 1 0 3 shown in FIG.
  • the inspection device 3 5 0 monitors the data in the ASIC 3 3 2, the inspection device 3 5 0 receives the data transmitted from the ASIC 3 3 2 through the antenna 3 0 0. Then, the received signal received via the antenna 3 0 0 is amplified by the amplifier 3 0 2, then the unwanted band interference wave is removed by the band pass filter 3 0 3 and input to the synchronization circuit 3 0 4.
  • the synchronization circuit 30 4 detects the preamble in the received signal and generates the synchronization timing and clock necessary for demodulation in cooperation with the PLL circuit 3 06.
  • the demodulator circuit 3 5 5 receives the received signal, uses the output of the synchronization circuit 3 0 4 and the PLL circuit 3 0 6 to demodulate the received signal, and then outputs the demodulated data to the serial-to-parallel converter circuit 3 0 8. To help.
  • the serial-parallel conversion circuit 3 0 8 outputs the data subjected to the serial-parallel conversion to the processing circuit 3 2 1.
  • the logic circuit 30 7 was demodulated by the demodulation circuit 3 0 5.
  • a clock signal is generated according to the timing of the received data and output to the processing circuit 3 2 1.
  • the processing circuit 3 2 1 When the processing circuit 3 2 1 receives the serial-to-parallel converted data from the serial-to-parallel conversion circuit 3 0 8, the processing circuit 3 2 1 displays the data on the display 3 2 2 in real time according to the timing output from the logic circuit 3 0 7. Can be displayed.
  • FIG. 4 is a block diagram showing a schematic configuration of a semiconductor integrated circuit inspection device 45 50 according to the third embodiment of the present invention.
  • a S I C 4 3 2 is mounted on the circuit board 4 3 1.
  • the A S I C 4 3 2 incorporates the antenna 1 0 1, the wireless communication circuit 1 0 2, and the information capture register 1 0 3 shown in FIG.
  • the transmission / reception switching circuit 4 0 1 switches the connection with the antenna 4 0 1 to the amplifier 4 1 1 side. Then, when a data capture instruction is given by the operation unit 4 23, the processing circuit 4 2 1 generates control information instructing data capture and transmits it to the logic circuit 4 07. Then, when receiving the control information from the processing circuit 4 21, the logic circuit 4 07 generates a packet for wireless transmission and outputs it to the modulation circuit 4 0 9.
  • the modulation circuit 40 9 modulates the data received from the logic circuit 40 7 with the carrier frequency generated by the PLL circuit 40 6. Then, the modulated signal is sent to the antenna 4 0 0 via the bandpass filter 4 1 0 and the amplifier 4 1 1, and the antenna 4
  • the received signal received via the antenna 4 0 0 is amplified by the amplifier 4 0 2, and then the interference wave in the unnecessary band is removed by the band pass filter 4 0 3, so that the synchronization circuit 4 0 4 Entered.
  • the synchronization circuit 40 4 detects a preamplifier in the received signal and generates a synchronization timing or clock necessary for demodulation in cooperation with the PLL circuit 40 6.
  • the demodulator circuit 45 receives the received signal, uses the output of the synchronous circuit 40 4 and PLL circuit 40 6 to demodulate the received data, and then outputs it to the serial-to-parallel converter circuit 4-8.
  • the serial-to-parallel conversion circuit 4 0 8 outputs the serial-to-parallel converted data to the processing circuit 4 2 1. To do.
  • the logic circuit 40 7 generates a clock signal in synchronization with the reception data demodulated by the demodulation circuit 4 0 5 and outputs it to the processing circuit 4 2 1.
  • the processing circuit 4 2 1 receives the serial / parallel converted data from the serial / parallel conversion circuit 4 0 8, the processing circuit 4 2 1 displays the data on the display unit 4 2 2 in real time in accordance with the timing output from the logic circuit 4 0 7. Can be made.
  • the semiconductor integrated circuit inspection method described above may be used to confirm whether the semiconductor integrated circuit has been manufactured normally, or may be used for quality inspection of the semiconductor integrated circuit. Alternatively, it can be used to confirm whether each circuit function part constituting the A S IC is correctly designed during development of the semiconductor integrated circuit.
  • FIG. 5 is a block diagram showing a schematic configuration of the semiconductor integrated circuit according to the fourth embodiment of the present invention.
  • C PU 5 0 4, memory 5 0 5, logic circuits 5 0 6 and 5 0 8, control circuit 5 0 7 and buffer circuit 5 0 9 are connected to one another via a bus 5 11.
  • the CPU 50 04 is connected to the information fetch register 50 3 for fetching data stored in the internal register of the CPU 50 04, and the information fetch register 5 0 3 is connected to the information fetch register 5 0 3.
  • a wireless communication circuit 50 2 that wirelessly transmits the data captured in is connected.
  • the wireless communication circuit 50 2 is provided with an antenna 5 0 1 for transmitting and receiving radio waves.
  • the buffer circuit 5 09 is provided with an external interface 5 10. Then, when the data stored in the internal register of the CPU 504 is taken into the information fetch register 503, the wireless communication circuit 502, the data fetched into the information fetch register 503 is Transmit to the outside via antenna 5 0 1.
  • FIG. 6 is a block diagram showing a schematic configuration of a semiconductor integrated circuit according to the fifth embodiment of the present invention.
  • C P U 6 0 4, logic circuits 6 0 6 and 6 0 8, control circuit 6 0 7 and buffer circuit 6 0 9 are connected to each other via a bus 6 11.
  • the memory 6 0 5 is provided with a data latch circuit 6 1 2 for latching data stored in the memory 6 0 5, and the data latch circuit 6 1 2 is connected to the bus 6 1 1.
  • the data latch circuit 6 1 2 is connected to an information fetch register 6 0 3 for fetching the data latched by the data latch circuit 6 1 2.
  • the information fetch register 6 0 3 is connected to the information fetch register 6 0 3.
  • a wireless communication circuit 60 2 that wirelessly transmits the captured data is connected.
  • the wireless communication circuit 6 0 2 is provided with an antenna 6 0 1 for transmitting and receiving radio waves.
  • the buffer circuit 6 09 is provided with an external interface 6 10.
  • the wireless communication circuit 6 0 2 receives the data taken into the information take-in register 6 0 3 as an antenna. Send to the outside via 6 0 1 As a result, the data stored in the memory 6 0 5 can be directly taken into the information take-in register 6 0 3, and the operation of the memory 6 0 5 can be continuously monitored.
  • FIG. 7 is a block diagram showing a schematic configuration of a semiconductor integrated circuit according to the sixth embodiment of the present invention.
  • a CPU 70 4, a memory 7 0 5, a logic circuit 7 0 6, 7 0 8, a control circuit 7 0 7, and a buffer circuit 7 0 9 are connected to one another via a bus 7 11.
  • the path 7 1 1 captures the data flowing on the bus 7 1 1 Is connected to a wireless communication circuit 70 2 that wirelessly transmits the data captured in the information capture register 70 3.
  • the wireless communication circuit 70 2 is provided with an antenna 70 1 for transmitting and receiving radio waves.
  • the buffer circuit 7 09 is provided with an external interface 7 10.
  • wireless communication [ ⁇ path 70 2 is connected to external interface 7 1 0 via wire 7 1 2.
  • the wireless communication circuit 70 2 can transmit additional information accompanying the wireless communication performed by the wireless communication circuit 70 2 by wire. Examples of additional information include an encryption key and authentication information.
  • the encryption key can be sent to the wireless communication circuit 70 2 via the wire 71 2. Then, when the data flowing on the bus 71 1 1 is fetched into the information fetch register 70 3, the wireless communication circuit 70 2 uses the cipher key to capture the data fetched into the information fetch register 70 3. It is encrypted and transmitted to the outside via the antenna 7 0 1.
  • the encryption key can be sent to the wireless communication circuit 70 2 via the wire 71 2, and it is possible to prevent the other person from reading the ⁇ ⁇ ⁇ . This makes it possible to monitor a large amount of information in real time while ensuring security during wireless communication.
  • the method of providing only one antenna in the semiconductor integrated circuit has been described.
  • two antennas may be provided in the semiconductor integrated circuit so that transmission and reception can be performed simultaneously.

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Abstract

バス１１１上を流れるデータを取り込む情報取り込みレジスタ１０３をバス１１１に接続するとともに、情報取り込みレジスタ１０３に取り込まれたデータを無線で送信する無線通信回路１０２を情報取り込みレジスタ１０３に接続し、バス１１１上を流れるデータが情報取り込みレジスタ１０３に取り込まれると、無線通信回路１０２は、情報取り込みレジスタ１０３に取り込まれたデータをアンテナ１０１を介して外部に送信する。

Description

明細書 半導体集積回路、 検査装置および半導体集積回路の検査方法 技術分野
本発明は半導体集積回路、検査装置および半導体集積回路の検査方法に関し、 特に、 AS I C (Ap p l i c a t i o n S e c i f i c I n t e g r a t e d C i r c u i t) の検査方法に適用して好適なものである。 背景技術
従来の半導体集積回路の検査方法では、 J T AG (J o i n t Te s t A c t i o n Gr o u p) テストポートを用いることにより、 回路基板上に装 着された I Cチップを試験する方法がある。 この J TAG標準は、 I EEE 1 149.1、 "I E EE標準テストアクセスポート及ぴ境界一スキャンァーキテ クチャ一" によって定義されている。 この J TAGテストポートは、 内部のレ ジスタゃ入出力バスの情報を外部に出力する機能を有している。
また、 例えば、 特開 2003— 57300号公報には、 回路や基板に駆動電 力を供給することなく検査を行えるようにするため、 集積回路に検査回路を組 み込み、 検査装置の給電 ·送受信アンテナから放出される電磁波を受電受信部 で受け取り、 検査回路の駆動電力を生成する方法が開示されている。 また、 検 査装置からの検查制御手順も同様に非接触で受け取り、 制御ロジックは受け取 つた制御手順に従ってアナログ SW、 DZA回路、 AZD回路、 を制御して検 査用配線を介した回路の検査を行い、 検査結果をエンコーダおよび送信部を介 して検査装置に送信することもできる。 ' ·
しかしながら、 J TAGテス トポートでは、 10Mb p s程度のシリアル通 信にて情報のやり取りが行われる。 このため、 J TAG標準では、 多ビット処 理されている C PUに接続されているレジスタやバスの情報をモエタするには 十分な情報量を扱うことができないという問題があった。 P T/JP2005/013111 また、 A S I Cの内部バスの信号をモニタするために、 内部バスの信号を I Cパッケージ外に出力するためのピンを設けると、 パッケージサイズが増大す るという問題があった。 さらに、 内部バスの信号にノイズが付加され、 誤動作 する可能性があるという問題もあった。
また、 特開 2 0 0 3— 5 7 3 0 0号公報に開示された方法では、 外部より検 查手順を受信して回路の状態を検査し、 その検査結果を外部に送信するもので あり、 予め定められた手順以外の検査ができないという問題があった。
そこで、 本発明の目的は、 検査手順を指定することを可能としつつ、 検査時 にモエタ可能な情報量を増大させることが可能な半導体集積回路、 検査装置お よび半導体集積回路の検査方法を提供することである。 発明の開示
上述した課題を解決するために、 本発明の一態様に係る半導体集積回路によ れば、 回路機能部と、 前記回路機能部に接続されたバスと、 前記バス上を流れ るデータを取り込む情報取り込みレジスタと、 前記情報取り込みレジスタに取 り込まれたデータを無線で送信する無線通信回路とを備えることを特徴とする これにより、 バス上に流れるデータを情報取り込みレジスタに取り込んでか ら、 無線で外部に送信することができる。 このため、 大量の情報をリアルタイ ムでモニタすることが可能となり、 C P Uを含む複数の機能を有する回路が集 積された A S I Cの機能試験を行うことが可能となるとともに、 A S I Cの内 部バスの信号を I Cパッケージ外に出力するためのピンを設ける必要がなくな り、 パッケージサイズの増大を抑えることができる。
また、 本発明の一態様に係る半導体集積回路によれば、 C P Uと、 前記 C P Uの内部レジスタに格納されているデータを取り込む情報取り込みレジスタと 、 前記情報取り込みレジスタに取り込まれたデータを無線で送信する無線通信 回路とを備えることを特徴とする。
これにより、 C P Uの内部データを情報取り込みレジスタに取り込ませるこ とが可能となり、 C P Uの内部データをモニタすることができる。
また、 本発明の一態様に係る半導体集積回路によれば、 回路機能部と、 前記 回路機能部に設けられたデータラッチ部と、 前記データラツチ部にラッチされ たデータを取り込む情報取り込みレジスタと、 前記情報取り込みレジスタに取 り込まれたとデータを無線で送信する無線通信回路とを備えることを特徴とす る。
これにより、 特定の回路機能部のデータを情報取り込みレジスタに直接取り 込ませることが可能となり、 特定の回路機能部の動作を継続してモニタするこ とができる。
また、 本発明の一態様に係る半導体集積回路によれば、 前記無線通信回路は
、 前記情報取り込みレジスタにデータの取り込みを指示する制御情報を受信す る制御情報受信部を備えることを特徴とする。
これにより、 モニタするデータを外部から指定することで、 指定されたデー タのみを情報取り込みレジスタに取り込ませることが可能となり、 C P Uを含 む複数の機能を有する回路が集積された A S I Cの機能試験を効率よく行うこ とが可能となる。
また、 本発明の一態様に係る半導体集積回路によれば、 前記無線通信回路に て行われる無線通信に付随する付加情報を有線で伝送する有線通信部をさらに 備えることを特徴とする。
これにより、 情報取り込みレジスタに取り込まれたデータを無線で外部に送 信することを可能としつつ、 無線通信時における認証情報を有線にて送ること ができる。 このため、 無線通信時におけるセキュリティを確保しつつ、 大量の 情報をリアルタイムでモニタすることが可能となる。
また、 本発明の一態様に係る検査装置によれば、 半導体集積回路と通信を行 う無線通信部と、 前記無線通信部にて受信された前記半導体集積回路のバス上 を流れるデータまたは内部レジスタに格納されているデータに基づ 、て、 前記 半導体集積回路の検査を行う検査部とを備えることを特徴とする。
これにより、 半導体集積回路のバス上を流れるデータまたは内部レジスタに T JP2005/013111 格納されているデータを無線で検査装置に取り込むことが可能となり、 C P U を含む複数の機能を有する回路が集積された A S I Cの機能試験を行うことが 可能となる。
また、 本発明の一態様に係る半導体集積回路の検査方法によれば、 情報取り 込みレジスタにデータの取り込みを指示する制御情報を送信するステツプと、 前記制御情報に基づいて、 半導体集積回路のパス上を流れるデータを前記情報 取り込みレジスタに取り込ませるステップと、 前記情報取り込みレジスタに取 り込まれたデータを無線で送信させるステップとを備えることを特徴とする。 これにより、 指定したデータを情 ¾取り込みレジスタに取り込ませてから、 無線で外部に送信させることができる。 このため、 大量の情報をリアルタイム で効率よくモニタすることが可能となり、 C P Uを含む複数の機能を有する回 路が集積された A S I Cの機能試験を行うことが可能となるとともに、 A S I Cの内部バスの信号を I Cパッケージ外に出力するためのピンを設ける必要が なくなり、 パッケージサイズの増大を抑えることができる。 図面の簡単な説明
図 1は、 本発明の第 1実施形態に係る半導体集積回路の構成を示すプロック 図である。
図 2は、 図 1の無線通信回路 1 0 2の概略構成を示すプロック図である。 . 図 3は、 第 2実施形態に係る半導体集積回路の検査装置の構成を示すブロッ ク図である。 '
図 4は、 第 3実施形態に係る半導体集積回路の検査装置の構成を示すプロッ ク図である。
図 5は、 本発明の第 4実施形態に係る半導体集積回路の構成を示すブロック 図である。
図 6は、 本発明の第 5実施形態に係る半導体集積回路の構成を示すブロック 図である。
図 7は、 本発明の第 6実施形態に係る半導体集積回路の構成を示すプロック 図である。 発明を実施するための最良の形態
以下、 本発明の実施形態に係る半導体集積回路およびその検査方法について 図面を参照しながら説明する。
図 1は、 本発明の第 1実施形態に係る半導体集積回路の概略構成を示すプロ ック図である。
図 1において、 CPU 104、メモリ 105、 ロジック回路 106、 108、 制御回路 107およびバッファ回路 109は、 バス 1 1 1を介して互いに接続 されている。 そして、 バス 1 1 1には、 パス 1 1 1上を流れるデータを取り込 む情報取り込みレジスタ 103が接続され、情報取り込みレジスタ 103には、 情報取り込みレジスタ 103に取り込まれたデータを無線で送信する無線通信 回路 102が接続されている。 ここで、 無線通信回路 102には、 電波の送受 信を行うアンテナ 101が設けられている。 また、 バッファ回路 109には、 外部インターフェース 1 10が設けられている。
なお、 C P U 104、 メモリ 105、 ロジック回路 106、 108、 制御回 路 107およびバッファ回路 109は、 AS I Cにおける回路機能部の構成要 素とすることができる。 また、 CPU104、 メモリ 105、 ロジック回路 1 06、 108、 制御回路 107、 ノ ッファ回路 109、 ァ,ンテナ 1 Θ 1、 無線 通信回路 102および情報取り込みレジスタ 103は、 同一の半導体チップ上 に搭載することができる。
そして、 パス 1 1 1上を流れるデータが情報取り込みレジスタ 103に取り 込まれると、 無線通信回路 102は、 情報取り込みレジスタ 103に取り込ま れたデータを、 アンテナ 10 1を介して外都に送信する。 なお、 情報取り込み レジスタ 103へのデータの取り込みや、 無線通信回路 1 02からのデータの 吐き出しについては、 J TAGの手法を踏襲することができる。
これにより、 バス 1 1 1上を流れる大量のデータをリアルタイムでモニタす ることが可能となり、 CPU 104を含む複数の機能を有する回路が集積され た A S I Cの機能試験を行うことが可能となるとともに、 A S I Cの内部バス 1 1 1の信号を I Cパッケージ外に出力するためのピンを設ける必要がなくな り、 パッケージサイズの増大を抑えることができる。
また、 パス 1 1 1上を流れるデータを無線で送信することにより、 データラ イン上をプロ一ビングする必要がなくなる。 このため、 プローブの寄生容量に 起因して波形が歪み、 半導体集積回路が動作不良を起こすことを防止すること ができ、 半導体集積回路の検査を安定して行うことができる。
なお、 無線通信回路 1 0 2は、 情報取り込みレジスタ 1 0 3にデータの取り 込みを指示する制御情報を受信し、 指定されたデータのみを外部に送信するよ うにしてもよい。例えば、ユーザは、 "ロジック回路 1 0 6にアクセスしたデー タ" などのように無線通信回路 1 0 2に出力されるデータを選択し、 情報取り 込みレジスタ 1 0 3は、 バス 1 1 1上のデータをデコードして選択されたデー タのみを取り出せるようにしてもよい。
また、 無線通信回路 1 0 2は、 UWB (U l t r a W i d e B a n d ) などの広帯域近距離無線通信を行うことができ、 情報の伝送速度は数百 M b p s程度を確保することができる。 このため、 A S I Cの内部パス 1 1 1上を流 れる高速なデータをリアルタイムでモニタすることができる。
図 2は、 図 1の無線通信回路 1 0 2の概略構成を示すプロック図である。 図 · 2において、 無線通信回路 1 0 2にてデータの受信が行われる場合、 送受 信切り替え回路 2 0 1は、 アンテナ 1 0 1との接続をアンプ 2 0 2側に切り替 える。 そして、 アンテナ 1 0 1を介して受信された受信信号はアンプ 2 0 2に て増幅された後、 パンドパスフィルタ 2 0 3にて不要帯域の妨害波が除去され 同期回路 2 0 4に入力される。 そして、 同期回路 2 0 4では受信信号パケット 内のプリアンブルを検出し、 復調に必要な同期タイミングゃクロックを P L L 回路 2 0 6と協調し生成する。 そして、 復調回路 2 0 5は、 受信信号を受けて 同期回路 2 0 4や P L L回路 2 0 6の出力を使い、 受信データの復調を行う。 ロジック回路 2 0 7は、 復調された受信データにタイミングを合わせてク口ッ ク信号を発生させ、 情報取り込みレジスタ 1 0 3へ出力することにより、 情報 取り込みレジスタ 1 0 3にデータの取り込みを行わせることができる。
一方、 無線通信回路 1 0 2にてデータの送信が行われる場合、 送受信切り替 え回路 2 0 1は、 アンテナ 1 0 1との接続をアンプ 2 1 1側に切り替える。 そ して、 並直変換回路 2 0 8は、 情報取り込みレジスタ 1 0 3から出力された並 列データを直列データに変換し、 変調回路 2 0 9に出力する。 そして、 変調回 路 2 0 9は、 P L L回路 2 0 6で生成された搬送周波数を並直変換回路 2 0 8 から受け取ったデータで変調する。 そして、 バンドパスフィルタ 2 1 0および アンプ 2 1 1を介して変調信号をアンテナ 1 0 1に送り、 アンテナ 1 0 1を介 して外部に送信する。
ここで、 無線通信回路 1 0 2に双方向通信機能を持たせることにより、 C P U 1 0 4へのコマンドなどの入力も無線で行うことができる。 また、 外部から 無線経由でメモリ 1 0 5にプログラムを書き込むことで、 メモリ 1 0 5に書き 込まれたプログラムを C P U 1 0 4に実行させることができる。
図 3は、 本発明の第 2実施形態に係る半導体集積回路の検査装置 3 5 0の概 略構成を示すプロック図である。
図 3において、回路基板 3 3 1には A S I C 3 3 2が搭載されている。なお、 A S I C 3 3 2には、 図 1のアンテナ 1 0 1、 無線通信回路 1 0 2および情報 取り込みレジスタ 1 0 3を内蔵している。
そして、 検査装置 3 5 0は A S I C 3 3 2内のデータをモニタする場合、 A S I C 3 3 2から送信されたデータをアンテナ 3 0 0にて受信する。 そして、 アンテナ 3 0 0を介して受信された受信信号はアンプ 3 0 2にて増幅された後、 バンドパスフィルタ 3 0 3にて不要帯域の妨害波が除去され同期回路 3 0 4に 入力される。そして、同期回路 3 0 4では受信信号内のプリアンブルを検出し、 復調に必要な同期タイミングゃクロックを P L L回路 3 0 6と協調し生成する。 復調回路 3 0 5は、 受信信号を受けて同期回路 3 0 4や P L L回路 3 0 6の出 力を使い、 受信信号の復調を行った後、 直並変換回路 3 0 8に復調データを出 力する。 そして、 直並変換回路 3 0 8は、 直並変換したデータを処理回路 3 2 1に出力する。 また、 ロジック回路 3 0 7は、 復調回路 3 0 5にて復調された 受信データにタイミングを合わせてクロック信号を発生させ、 処理回路 3 2 1 に出力する。 そして、 処理回路 3 2 1は、 直並変換されたデータを直並変換回 路 3 0 8から受け取ると、 ロジック回路 3 0 7から出力されたタイミングに合 わせて表示部 3 2 2にリアルタイムで表示させることができる。
図 4は、 本発明の第 3実施形態に係る半導体集積回路の検査装置 4 5 0の概 略構成を示すプロック図である。
図 4において、回路基板 4 3 1には A S I C 4 3 2が搭載されている。なお、 A S I C 4 3 2には、 図 1のアンテナ 1 0 1、 無線通信回路 1 0 2および情報 取り込みレジスタ 1 0 3を内蔵している。
そして、 検査装置 4 5 0は A S I C 4 3 2の外部制御を行う場合、 送受信切 り替え回路 4 0 1は、アンテナ 4 0 0との接続をアンプ 4 1 1側に切り替える。 そして、 操作部 4 2 3にてデータの取り込み指示が行われると、 処理回路 4 2 1は、 データの取り込みを指示する制御情報を生成し、 ロジック回路 4 0 7に 伝送する。 そして、 ロジック回路 4 0 7は、 処理回路 4 2 1から制御情報を受 け取ると、 無線伝送のためのパケットを生成し、 変調回路 4 0 9に出力する。 変調回路 4 0 9は、 P L L回路 4 0 6で生成された搬送周波数にてロジック回 路 4 0 7から受け取ったデータを変調する。 そして、 バンドパスフィルタ 4 1 0およびアンプ 4 1 1を介して変調信号をアンテナ 4 0 0に送り、 アンテナ 4
0 0を介して外部に送信する。 . - 一方、 検査装置 4 5 0は A S I C 4 3 2内のデータをモニタする場合、 A S
1 C 4 3 2から送信された信号をアンテナ 4 0◦にて受信する。 そして、 アン テナ 4 0 0を介して受信された受信信号はアンプ 4 0 2にて増幅された後、 バ ンドパスフィルタ 4 0 3にて不要帯域の妨害波が除去され同期回路 4 0 4に入 力される。 そして、 同期回路 4 0 4では受信信号内のプリアンプルを検出し、 復調に必要な同期タイミングゃクロックを P L L回路 4 0 6と協調し生成する。 復調回路 4 0 5は、 受信信号を受けて同期回路 4 0 4や P L L回路 4 0 6の出 力を使い、 受信データの復調を行った後、 直並変換回路 4◦ 8に出力する。 そ して、 直並変換回路 4 0 8は、 直並変換されたデータを処理回路 4 2 1に出力 する。 また、 ロジック回路 4 0 7は、 復調回路 4 0 5にて復調された受信デー タにタイミングを合わせてクロック信号を発生させ、 処理回路 4 2 1に出力す る。 そして、 処理回路 4 2 1は、 直並変換されたデータを直並変換回路 4 0 8 から受け取ると、 ロジック回路 4 0 7から出力されたタイミングに合わせて表 示部 4 2 2にリアルタイムで表示させることができる。
なお、 上述した半導体集積回路の検査方法は、 半導体集積回路の製造が正常 に行われたかを確認するために使用してもよいし、 半導体集積回路の品質検査 に使用してもよい。 あるいは、 半導体集積回路の開発時において、 A S I Cを 構成する各回路機能部が正しく設計されているかを確認するために使用するこ ともできる。
また、 上述した実施形態では、 回路基板に搭載された A S I Cの検査方法に ついて説明したが、 A S I Cを筐体内に収容してから A S I Cの検査を行うよ うにしてもよい。 ' 図 5は、 本発明の第 4実施形態に係る半導体集積回路の概略構成を示すプロ ック図である。
図 5において、 C P U 5 0 4、 メモリ 5 0 5、 ロジック回路 5 0 6、 5 0 8、 制御回路 5 0 7およびバッファ回路 5 0 9は、 バス 5 1 1を介して互いに接続 されている。 そして、 C P U 5 0 4は、 C P U 5 0 4の内部レジスタに格納さ れているデータを取り込む情報取り込みレジスタ 5 0 3が接続され、 情報取り 込みレジスタ 5 0 3には、 情報取り込みレジスタ 5 0 3に取り込まれたデータ を無線で送信する無線通信回路 5 0 2が接続されている。 ここで、 無線通信回 路 5 0 2には、 電波の送受信を行うアンテナ 5 0 1が設けられている。 また、 バッファ回路 5 0 9には、 外部ィンターフェース 5 1 0が設けられている。 そして、 C P U 5 0 4の内部レジスタに格納されているデータが情報取り込 みレジスタ 5 0 3に取り込まれると、 無線通信回路 5 0 2は、 情報取り込みレ ジスタ 5 0 3に取り込まれたデータを、 アンテナ 5 0 1を介して外部に送信す る。
これにより、 C P U 5 0 4の内部データ （命令キヤシュなど） を情報取り込 みレジスタ 5 0 3に取り込ませることが可能となり、 C P U 5 0 4の内部デー タをモニタすることが可能となる。 このため、 バス 5 1 1からアクセスできな いデータについてもモニタすることが可能となり、 検査精度を向上させること ができる。
図 6は、 本発明の第 5実施形態に係る半導体集積回路の概略構成を示すプロ ック図である。
図 6において、 C P U 6 0 4、 ロジック回路 6 0 6、 6 0 8、 制御回路 6 0 7およびバッファ回路 6 0 9は、 バス 6 1 1を介して互いに接続されている。 また、 メモリ 6 0 5には、 メモリ 6 0 5に格納されるデータをラッチするデー タラツチ回路 6 1 2が設けられ、 データラッチ回路 6 1 2はバス 6 1 1に接続 されている。 そして、 データラツチ回路 6 1 2には、 データラッチ回路 6 1 2 にラッチされたデータを取り込む情報取り込みレジスタ 6 0 3が接続され、 情 報取り込みレジスタ 6 0 3には、 情報取り込みレジスタ 6 0 3に取り込まれた データを無線で送信する無線通信回路 6 0 2が接続されている。 ここで、 無線 通信回路 6 0 2には、 電波の送受信を行うアンテナ 6 0 1が設けられている。 また、 バッファ回路 6 0 9には、 外部ィンターフェース 6 1 0が設けられてい る。
そして、 データラッチ回路 6 1 2にラッチされたデータが情報取り込みレジ スタ 6 0 .3に取り込まれると、 無線通信回路 6 0 2は、 情報取り込みレジスタ ·6 0 3に取り込まれたデータを、 アンテナ 6 0 1を介して外部に送信する。 これにより、 メモリ 6 0 5に格納されたデータを情報取り込みレジスタ 6 0 3に直接取り込ませることが可能となり、 メモリ 6 0 5の動作を継続してモニ タすることができる。
図 7は、 本発明の第 6実施形態に係る半導体集積回路の概略構成を示すプロ ック図である。
図 7において、 C P U 7 0 4、メモリ 7 0 5、 ロジック回路 7 0 6、 7 0 8、 制御回路 7 0 7およびバッファ回路 7 0 9は、 バス 7 1 1を介して互いに接続 されている。 そして、 パス 7 1 1には、 バス 7 1 1上を流れるデータを取り込 む情報取り込みレジスタ 7 0 3が接続され、情報取り込みレジスタ 7 0 3には、 情報取り込みレジスタ 7 0 3に取り込まれたデータを無線で送信する無線通信 回路 7 0 2が接続されている。 ここで、 無線通信回路 7 0 2には、 電波の送受 信を行うアンテナ 7 0 1が設けられている。 また、 バッファ回路 7 0 9には、 外部インターフェース 7 1 0が設けられている。また、無線通信 [^路 7 0 2は、 有線 7 1 2を介して外部インターフェース 7 1 0に接続されている。 ここで、 無線通信回路 7 0 2には、 無線通信回路 7 0 2にて行われる無線通信に付随す る付加情報を有線で伝送することができる。なお、付加情報としては、例えば、 暗号鍵や認証情報などを挙げることができる。
そして、 半導体集積回路の検査を行う場合、 例えば、 有線 7 1 2を介して暗 号鍵を無線通信回路 7 0 2に送出することができる。 そして、 無線通信回路 7 0 2は、 バス 7 1 1上を流れるデータが情報取り込みレジスタ 7 0 3に取り込 まれると、 情報取り込みレジスタ 7 0 3に取り込まれたデータを暗号鏈を使つ て暗号化し、 アンテナ 7 0 1を介して外部に送信する。
これにより、 暗号鍵を有線 7 1 2にて無線通信回路 7 0 2に送出することが 可能となり、 喑号键が他人に読み取られることを防止することができる。 この ため、 無線通信時におけるセキュリティを確保しつつ、 大量の情報をリアルタ ィムでモニタすることが可能となる。
なお、 上述した実施形態では、 半導体集積回路にアンテナを.1個だけ設ける 方法について説明したが、 半導体集積回路にアンテナを 2個設け、 送受信が同 時に行えるようにしてもよい。

Claims

請求の範囲
1 . 回路機能部と、
前記回路機能部に接続されたバスと、
前記パス上を流れるデータを取り込む情報取り込みレジスタと、
前記情報取り込みレジスタに取り込まれたデータを無線で送信する無線通信 回路とを備えることを特徴とする半導体集積回路。
2 . C P Uと、
前記 C P Uの内部レジスタに格納されているデータを取り込む情報取り込み レジスタと、 ；
前記情報取り込みレジスタに取り込まれたデータを無線で送信する無線通信 回路とを備えることを特徴とする半導体集積回路。
3 . 回路機能部と、
前記回路機能部に設けられたデータ,ラツチ部と、
前記データラッチ部にラツチされたデータを取り込む情報取り込みレジスタ と、
前記情報取り込みレジスタに取り込まれたとデータを無線で送信する無線通 信回路とを備えることを特徴どする半導体集積回路。
4 . 前記無線通信回路は、 前記情報取り込みレジスタにデータの取り込みを指 示する制御情報を受信する制御情報受信部を備えることを特徴とする請求の範 囲第 1項から第 3項のいずれか 1項記載の半導体集積回路。
5 . 前記無線通信回路にて行われる無線通信に付随する付加情報を有線で伝送 する有線通信部をさらに備えることを特徴とする請求の範囲第 1項から第 4項 のいずれか 1項記載の半導体集積回路。
6 . 半導体集積回路と通信を行う無線通信部と、
前記無線通信部にて受信された前記半導体集積回路のバス上を流れるデータ または内部レジスタに格納されているデータに基づいて、 前記半導体集積回路 の検查を行う検査部とを備えることを特徴とする検査装置。
7 . 情報取り込みレジスタにデータの取り込みを指示する制御情報を送信する ステップと、 前記制御情報に基づいて、 半導体集積回路のバス上を流れるデ ータを前記情報取り込みレジスタに取り込ませるステップと、
前記情報取り込みレジスタに取り込まれたデータを無線で送信させるステツ プとを備えることを特徴とする半導体集積回路の検査方法。
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