JP2002124097A - 半導体メモリ装置及びこの装置の救済方法 - Google Patents
半導体メモリ装置及びこの装置の救済方法Info
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- JP2002124097A JP2002124097A JP2001283066A JP2001283066A JP2002124097A JP 2002124097 A JP2002124097 A JP 2002124097A JP 2001283066 A JP2001283066 A JP 2001283066A JP 2001283066 A JP2001283066 A JP 2001283066A JP 2002124097 A JP2002124097 A JP 2002124097A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
- G11C29/846—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by choosing redundant lines at an output stage
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 パッケージ状態でメモリセルアレイの不良を
救済することによって収率を向上させることができ、し
かもレイアウト面で有利となる半導体メモリ装置及びそ
の装置の救済方法を提供する。 【解決手段】 メモリセルアレイ、救済セル制御回路、
センス増幅回路、救済セル回路を有し、救済セル制御回
路は不良セルアドレスを貯蔵して、不良セルアドレスと
入力アドレスが一致すれば救済セルイネーブル制御信号
を発生して、救済セルイネーブル制御信号に応答してリ
ード時には救済セルリード制御信号を発生し、ライト時
には救済セルライト制御信号を発生し、救済セル回路は
救済セルライト制御信号に応答して入出力ライングルー
プに伝送される入力データを貯蔵し、リード時には救済
セルリード制御信号に応答して貯蔵されたデータを入出
力ライングループに伝送する。
救済することによって収率を向上させることができ、し
かもレイアウト面で有利となる半導体メモリ装置及びそ
の装置の救済方法を提供する。 【解決手段】 メモリセルアレイ、救済セル制御回路、
センス増幅回路、救済セル回路を有し、救済セル制御回
路は不良セルアドレスを貯蔵して、不良セルアドレスと
入力アドレスが一致すれば救済セルイネーブル制御信号
を発生して、救済セルイネーブル制御信号に応答してリ
ード時には救済セルリード制御信号を発生し、ライト時
には救済セルライト制御信号を発生し、救済セル回路は
救済セルライト制御信号に応答して入出力ライングルー
プに伝送される入力データを貯蔵し、リード時には救済
セルリード制御信号に応答して貯蔵されたデータを入出
力ライングループに伝送する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関するものであり、特にパッケージ状態でメモリセルア
レイの不良を救済できる半導体メモリ装置及びこの装置
の救済方法に関するものである。
関するものであり、特にパッケージ状態でメモリセルア
レイの不良を救済できる半導体メモリ装置及びこの装置
の救済方法に関するものである。
【０００２】
【従来の技術】一般的な半導体メモリ装置のメモリセル
アレイは正常なメモリセルアレイとリダンダンシメモリ
セルアレイで構成されている。それで、ウェハ状態の半
導体メモリ装置をテストして正常なメモリセルアレイの
メモリセルに不良が発見されると、これをリダンダンシ
メモリセルで代えるようになる。このような方法を遂行
し半導体メモリ装置を救済することによって収率が向上
する。
アレイは正常なメモリセルアレイとリダンダンシメモリ
セルアレイで構成されている。それで、ウェハ状態の半
導体メモリ装置をテストして正常なメモリセルアレイの
メモリセルに不良が発見されると、これをリダンダンシ
メモリセルで代えるようになる。このような方法を遂行
し半導体メモリ装置を救済することによって収率が向上
する。
【０００３】しかし、ウェハ状態でリダンダンシ動作に
よって救済された半導体メモリ装置であってもパッケー
ジ状態でテストを遂行すると、メモリセルアレイに不良
メモリセルが発見される。しかし、パッケージ状態のメ
モリセルアレイの不良中約８０％以上が１ビットまたは
２ビットメモリセルの不良である。したがって、パッケ
ージ状態で１ビットまたは２ビットの不良メモリセルを
救済できるならば半導体メモリ装置の収率が相当な水準
に向上することになる。
よって救済された半導体メモリ装置であってもパッケー
ジ状態でテストを遂行すると、メモリセルアレイに不良
メモリセルが発見される。しかし、パッケージ状態のメ
モリセルアレイの不良中約８０％以上が１ビットまたは
２ビットメモリセルの不良である。したがって、パッケ
ージ状態で１ビットまたは２ビットの不良メモリセルを
救済できるならば半導体メモリ装置の収率が相当な水準
に向上することになる。
【０００４】従来のパッケージ状態の半導体メモリ装置
の救済方法は、救済セルを、メモリセルアレイブロック
間に位置してデータ入出力ライングループを構成するデ
ータ入出力ライン対間に配置した。
の救済方法は、救済セルを、メモリセルアレイブロック
間に位置してデータ入出力ライングループを構成するデ
ータ入出力ライン対間に配置した。
【０００５】
【発明が解決しようとする課題】しかし、メモリセルア
レイの容量が増加するのに伴ってメモリセルアレイを構
成するメモリセルアレイブロック間の面積が狭くなりつ
つある。したがって、データ入出力ライン対間に救済セ
ルを配置することはレイアウト面で不利である。
レイの容量が増加するのに伴ってメモリセルアレイを構
成するメモリセルアレイブロック間の面積が狭くなりつ
つある。したがって、データ入出力ライン対間に救済セ
ルを配置することはレイアウト面で不利である。
【０００６】本発明の目的は、パッケージ状態でメモリ
セルアレイの不良を救済することによって収率を向上さ
せることができ、しかもレイアウト面で有利となる半導
体メモリ装置を提供することにある。本発明の他の目的
は、前記目的を達成するための半導体メモリ装置の救済
方法を提供することにある。
セルアレイの不良を救済することによって収率を向上さ
せることができ、しかもレイアウト面で有利となる半導
体メモリ装置を提供することにある。本発明の他の目的
は、前記目的を達成するための半導体メモリ装置の救済
方法を提供することにある。
【０００７】
【課題を解決するための手段】前記目的を達成するため
の本発明の半導体メモリ装置の第１形態は、データ入出
力ライングループを通してデータを入出力するためのメ
モリセルアレイと、不良セルアドレスを貯蔵して、この
不良セルアドレスと入力アドレスが一致すれば救済セル
イネーブル制御信号を発生して、この救済セルイネーブ
ル制御信号に応答してリード時には救済セルリード制御
信号を発生し、ライト時には救済セルライト制御信号を
発生するための少なくとも一つ以上の救済セル制御手段
と、前記データ入出力ライングループに共通連結された
入出力ライングループに連結されてリード時に前記メモ
リセルアレイから出力されるデータを増幅して出力し、
前記救済セルリード制御信号に応答してディスエーブル
されるセンス増幅手段と、前記救済セルライト制御信号
に応答して前記入出力ライングループに伝送される入力
データを貯蔵し、リード時には前記救済セルリード制御
信号に応答して貯蔵されたデータを前記入出力ライング
ループに伝送するための少なくとも一つ以上の救済セル
手段とを備えたことを特徴とする。
の本発明の半導体メモリ装置の第１形態は、データ入出
力ライングループを通してデータを入出力するためのメ
モリセルアレイと、不良セルアドレスを貯蔵して、この
不良セルアドレスと入力アドレスが一致すれば救済セル
イネーブル制御信号を発生して、この救済セルイネーブ
ル制御信号に応答してリード時には救済セルリード制御
信号を発生し、ライト時には救済セルライト制御信号を
発生するための少なくとも一つ以上の救済セル制御手段
と、前記データ入出力ライングループに共通連結された
入出力ライングループに連結されてリード時に前記メモ
リセルアレイから出力されるデータを増幅して出力し、
前記救済セルリード制御信号に応答してディスエーブル
されるセンス増幅手段と、前記救済セルライト制御信号
に応答して前記入出力ライングループに伝送される入力
データを貯蔵し、リード時には前記救済セルリード制御
信号に応答して貯蔵されたデータを前記入出力ライング
ループに伝送するための少なくとも一つ以上の救済セル
手段とを備えたことを特徴とする。
【０００８】この第１形態の半導体メモリ装置のセンス
増幅手段は、前記入出力ライングループを構成する入出
力ライン対各々の電流差を感知して増幅するための電流
増幅手段と、この電流増幅手段の出力信号を駆動するた
めの駆動手段とを備えたことを特徴とする。
増幅手段は、前記入出力ライングループを構成する入出
力ライン対各々の電流差を感知して増幅するための電流
増幅手段と、この電流増幅手段の出力信号を駆動するた
めの駆動手段とを備えたことを特徴とする。
【０００９】前記目的を達成するための本発明の半導体
メモリ装置の第２形態は、データ入出力ライングループ
を通してデータを入出力するためのメモリセルアレイ
と、不良セルアドレスを貯蔵して、この不良セルアドレ
スと入力アドレスが一致すれば救済セルイネーブル制御
信号を発生して、この救済セルイネーブル制御信号に応
答してリード時には救済セルリード制御信号を発生し、
ライト時には救済セルライト制御信号を発生するための
少なくとも一つ以上の救済セル制御手段と、リード時に
前記データ入出力ライングループを通して伝送されるデ
ータを増幅して前記データ入出力ライングループに共通
連結された入出力ライングループに伝送し、前記救済セ
ルリード制御信号に応答してディスエーブルされるセン
ス増幅手段と、前記救済セルライト制御信号に応答して
前記入出力ライングループに伝送される入力データを貯
蔵し、前記救済セルリード制御信号に応答して貯蔵され
たデータを前記入出力ライングループに伝送するための
少なくとも一つ以上の救済セル手段とを備えたことを特
徴とする。
メモリ装置の第２形態は、データ入出力ライングループ
を通してデータを入出力するためのメモリセルアレイ
と、不良セルアドレスを貯蔵して、この不良セルアドレ
スと入力アドレスが一致すれば救済セルイネーブル制御
信号を発生して、この救済セルイネーブル制御信号に応
答してリード時には救済セルリード制御信号を発生し、
ライト時には救済セルライト制御信号を発生するための
少なくとも一つ以上の救済セル制御手段と、リード時に
前記データ入出力ライングループを通して伝送されるデ
ータを増幅して前記データ入出力ライングループに共通
連結された入出力ライングループに伝送し、前記救済セ
ルリード制御信号に応答してディスエーブルされるセン
ス増幅手段と、前記救済セルライト制御信号に応答して
前記入出力ライングループに伝送される入力データを貯
蔵し、前記救済セルリード制御信号に応答して貯蔵され
たデータを前記入出力ライングループに伝送するための
少なくとも一つ以上の救済セル手段とを備えたことを特
徴とする。
【００１０】この第２形態の半導体メモリ装置のセンス
増幅手段は、前記データ入出力ライングループを通して
伝送されるデータの電圧差を感知して増幅することを特
徴とする。
増幅手段は、前記データ入出力ライングループを通して
伝送されるデータの電圧差を感知して増幅することを特
徴とする。
【００１１】前記他の目的を達成するための本発明の半
導体メモリ装置の救済方法は、データ入出力ライングル
ープを通してデータを入出力するためのメモリセルアレ
イと、前記データ入出力ライングループに共通連結され
た入出力ライングループとを備えた半導体メモリ装置の
救済方法において、モード制御信号に応答して不良セル
アドレスを貯蔵する第１段階と、入力アドレスが前記不
良アドレスと一致すれば救済セルイネーブル制御信号を
発生する第２段階と、前記救済セルイネーブル制御信号
に応答してリード時には前記救済セルリード制御信号を
発生し、ライト時には前記救済セルライト制御信号を発
生する第３段階と、リード時に前記救済セルリード制御
信号に応答して前記救済セル手段に貯蔵されたデータを
前記入出力ライングループに出力し、ライト時に前記救
済セルライト制御信号に応答して前記救済セル手段とし
て入力データを貯蔵する第４段階とを備えたことを特徴
とする。
導体メモリ装置の救済方法は、データ入出力ライングル
ープを通してデータを入出力するためのメモリセルアレ
イと、前記データ入出力ライングループに共通連結され
た入出力ライングループとを備えた半導体メモリ装置の
救済方法において、モード制御信号に応答して不良セル
アドレスを貯蔵する第１段階と、入力アドレスが前記不
良アドレスと一致すれば救済セルイネーブル制御信号を
発生する第２段階と、前記救済セルイネーブル制御信号
に応答してリード時には前記救済セルリード制御信号を
発生し、ライト時には前記救済セルライト制御信号を発
生する第３段階と、リード時に前記救済セルリード制御
信号に応答して前記救済セル手段に貯蔵されたデータを
前記入出力ライングループに出力し、ライト時に前記救
済セルライト制御信号に応答して前記救済セル手段とし
て入力データを貯蔵する第４段階とを備えたことを特徴
とする。
【００１２】
【発明の実施の形態】以下、添付した図面を参照して本
発明の半導体メモリ装置及びこの装置の救済方法を説明
する。図１は本発明の一実施形態の半導体メモリ装置の
ブロック図で、メモリセルアレイ１０、行アドレスデコ
ーダ１２、列アドレスデコーダ１４、モード設定レジス
タ１６、アドレス入力バッファ１８、ライト増幅器２０
−１，２０−２，．．．，２０−８、センス増幅器２２
−１，２２−２，．．．，２２−８、ドライバ２４−
１，２４−２，．．．，２４−８、出力バッファ２６−
１，２６−２，．．．，２６−８、入力バッファ２８−
１，２８−２，．．．，２８−８、不良セルアドレス制
御信号発生回路３０、救済セルイネーブル制御信号発生
回路３２、救済セルリード及びライト制御回路３４、ス
イッチ３６−１，３６−２，．．．，３６−８，４０−
１，４０−２，．．．，４０−８、及び救済セル３８−
１，３８−２，．．．，３８−８で構成されている。
発明の半導体メモリ装置及びこの装置の救済方法を説明
する。図１は本発明の一実施形態の半導体メモリ装置の
ブロック図で、メモリセルアレイ１０、行アドレスデコ
ーダ１２、列アドレスデコーダ１４、モード設定レジス
タ１６、アドレス入力バッファ１８、ライト増幅器２０
−１，２０−２，．．．，２０−８、センス増幅器２２
−１，２２−２，．．．，２２−８、ドライバ２４−
１，２４−２，．．．，２４−８、出力バッファ２６−
１，２６−２，．．．，２６−８、入力バッファ２８−
１，２８−２，．．．，２８−８、不良セルアドレス制
御信号発生回路３０、救済セルイネーブル制御信号発生
回路３２、救済セルリード及びライト制御回路３４、ス
イッチ３６−１，３６−２，．．．，３６−８，４０−
１，４０−２，．．．，４０−８、及び救済セル３８−
１，３８−２，．．．，３８−８で構成されている。
【００１３】図１に示した半導体メモリ装置は一般的な
半導体メモリ装置の構成に不良セルアドレス制御信号発
生回路３０、救済セルイネーブル制御信号発生回路３
２、救済セルリード及びライト制御回路３４、スイッチ
３６−１，２６−２，．．．，３６−８，４０−１，４
０−２，．．．，４０−８、及び救済セル３８−１，３
８−２，．．．，３８−８を追加して構成されている。
半導体メモリ装置の構成に不良セルアドレス制御信号発
生回路３０、救済セルイネーブル制御信号発生回路３
２、救済セルリード及びライト制御回路３４、スイッチ
３６−１，２６−２，．．．，３６−８，４０−１，４
０−２，．．．，４０−８、及び救済セル３８−１，３
８−２，．．．，３８−８を追加して構成されている。
【００１４】また、図１に示した半導体メモリ装置は８
個のデータを入出力するための構成を示すものであり、
図示しなかったがデータ入力信号ＤＩ１，ＤＩ
２，．．．，ＤＩ８とデータ出力信号ＤＯ１，ＤＯ
２，．．．，ＤＯ８は共通のデータ入出力ピンを通して
入出力される。そして、ＤＩＯＧ１，．．．，ＤＩＯＧ
８で示した部分はデータ入出力ライングループを示し、
ＩＯＧで示した部分は入出力ライングループを示す。
個のデータを入出力するための構成を示すものであり、
図示しなかったがデータ入力信号ＤＩ１，ＤＩ
２，．．．，ＤＩ８とデータ出力信号ＤＯ１，ＤＯ
２，．．．，ＤＯ８は共通のデータ入出力ピンを通して
入出力される。そして、ＤＩＯＧ１，．．．，ＤＩＯＧ
８で示した部分はデータ入出力ライングループを示し、
ＩＯＧで示した部分は入出力ライングループを示す。
【００１５】図１に示したブロック各々の機能を説明す
ると次のようである。メモリセルアレイ１０はｍ個のワ
ードライン選択信号ＷＬ１〜ｍ中の一つの信号とｎ個の
列選択信号Ｙ１〜ｎ中の一つの信号に応答して８個のデ
ータ入出力ライングループＤＩＯＧ１，．．．，ＤＩＯ
Ｇ８中の一つのグループにデータを出力したり、一つの
グループからデータを入力する。行アドレスデコーダ１
２はバッファされた行アドレスＰＲＡｊをデコーディン
グしてｍ個のワードライン選択信号ＷＬ１〜ｍを発生す
る。列アドレスデコーダ１４はバッファされた列アドレ
スＰＣＡｉをデコーディングしてｎ個の列選択信号Ｙ１
〜ｎを発生する。モード設定レジスタ１６は制御信号Ｐ
ＭＲＳに応答してアドレス入力ピン(図示せず)から印加
される不良アドレスを貯蔵して不良アドレス信号ＭＲＳ
ｋを発生する。アドレス入力バッファ１８はアドレスＡ
ｋを入力してバッファしてバッファされた行アドレスＰ
ＲＡｊ，ＰＲＡｊＢとバッファされた列アドレスＰＣＡ
ｉ，ＰＣＡｉＢを発生する。ライト増幅器２０−１，２
０−２，．．．，２０−８は入力バッファ２８−１，２
８−２，．．．，２８−８から出力されるデータを増幅
して入出力ライングループＩＯＧに出力する。入力バッ
ファ２８−１，２８−２，．．．，２８−８は入力デー
タＤＩ１，ＤＩ２，．．．，ＤＩ８をバッファして出力
する。センス増幅器２２−１，２２−２，．．．，２２
−８は救済セルリード制御信号ＣＲＥに応答して入出力
ライングループＩＯＧの各入出力ライン対の電流差を増
幅して出力する。センス増幅器２２−１，２２−
２，．．．，２２−８は電流センス増幅器として入出力
ライングループＩＯＧの入出力ライン対各々の電流差を
増幅する。ドライバ２４−１，２４−２，．．．，２４
−８はセンス増幅器２２−１，２２−２，．．．，２２
−８から出力されるデータを駆動する。出力バッファ２
６−１，２６−２，．．．，２６−８はドライバ２４−
１，２４−２，．．．，２４−８から出力されるデータ
をバッファして出力する。スイッチ３６−１，３６−
２，．．．，３６−８は救済セルリード制御信号ＣＲＥ
に応答して救済セル３８−１，３８−２，．．．，３８
−８に貯蔵されたデータを出力する。スイッチ４０−
１，４０−２，．．．，４０−８は入力バッファ２８−
１，２８−２，．．．，２８−８から出力されたデータ
を救済セル３８−１，３８−２，．．．，３８−８に伝
送する。救済セル３８−１，３８−２，．．．，３８−
８はスイッチ４０−１，４０−２，．．．，４０−８か
ら伝送されたデータを貯蔵する。不良セルアドレス制御
信号発生回路３０は不良アドレス信号ＭＲＳｋを貯蔵し
て不良セルアドレス制御信号ＰＣＥｉ，ＰＲＥｊを発生
する。救済セルイネーブル制御信号発生回路３２は不良
セルアドレス制御信号ＰＣＥｉ，ＰＲＥｊに応答してバ
ッファされたアドレスが不良アドレスであれば救済セル
イネーブル制御信号ＰＳを発生する。救済セルリード及
びライト制御回路３４は他の制御命令ＣＯＮＴｉとリー
ド命令ＲＥに応答して救済セルイネーブル制御信号ＰＳ
を救済セルリード制御信号ＣＲＥとして発生し、かつ他
の制御命令ＣＯＮＴｉとライト命令ＷＥに応答して救済
セルイネーブル制御信号ＰＳを救済セルリード制御信号
ＣＷＥとして発生する。
ると次のようである。メモリセルアレイ１０はｍ個のワ
ードライン選択信号ＷＬ１〜ｍ中の一つの信号とｎ個の
列選択信号Ｙ１〜ｎ中の一つの信号に応答して８個のデ
ータ入出力ライングループＤＩＯＧ１，．．．，ＤＩＯ
Ｇ８中の一つのグループにデータを出力したり、一つの
グループからデータを入力する。行アドレスデコーダ１
２はバッファされた行アドレスＰＲＡｊをデコーディン
グしてｍ個のワードライン選択信号ＷＬ１〜ｍを発生す
る。列アドレスデコーダ１４はバッファされた列アドレ
スＰＣＡｉをデコーディングしてｎ個の列選択信号Ｙ１
〜ｎを発生する。モード設定レジスタ１６は制御信号Ｐ
ＭＲＳに応答してアドレス入力ピン(図示せず)から印加
される不良アドレスを貯蔵して不良アドレス信号ＭＲＳ
ｋを発生する。アドレス入力バッファ１８はアドレスＡ
ｋを入力してバッファしてバッファされた行アドレスＰ
ＲＡｊ，ＰＲＡｊＢとバッファされた列アドレスＰＣＡ
ｉ，ＰＣＡｉＢを発生する。ライト増幅器２０−１，２
０−２，．．．，２０−８は入力バッファ２８−１，２
８−２，．．．，２８−８から出力されるデータを増幅
して入出力ライングループＩＯＧに出力する。入力バッ
ファ２８−１，２８−２，．．．，２８−８は入力デー
タＤＩ１，ＤＩ２，．．．，ＤＩ８をバッファして出力
する。センス増幅器２２−１，２２−２，．．．，２２
−８は救済セルリード制御信号ＣＲＥに応答して入出力
ライングループＩＯＧの各入出力ライン対の電流差を増
幅して出力する。センス増幅器２２−１，２２−
２，．．．，２２−８は電流センス増幅器として入出力
ライングループＩＯＧの入出力ライン対各々の電流差を
増幅する。ドライバ２４−１，２４−２，．．．，２４
−８はセンス増幅器２２−１，２２−２，．．．，２２
−８から出力されるデータを駆動する。出力バッファ２
６−１，２６−２，．．．，２６−８はドライバ２４−
１，２４−２，．．．，２４−８から出力されるデータ
をバッファして出力する。スイッチ３６−１，３６−
２，．．．，３６−８は救済セルリード制御信号ＣＲＥ
に応答して救済セル３８−１，３８−２，．．．，３８
−８に貯蔵されたデータを出力する。スイッチ４０−
１，４０−２，．．．，４０−８は入力バッファ２８−
１，２８−２，．．．，２８−８から出力されたデータ
を救済セル３８−１，３８−２，．．．，３８−８に伝
送する。救済セル３８−１，３８−２，．．．，３８−
８はスイッチ４０−１，４０−２，．．．，４０−８か
ら伝送されたデータを貯蔵する。不良セルアドレス制御
信号発生回路３０は不良アドレス信号ＭＲＳｋを貯蔵し
て不良セルアドレス制御信号ＰＣＥｉ，ＰＲＥｊを発生
する。救済セルイネーブル制御信号発生回路３２は不良
セルアドレス制御信号ＰＣＥｉ，ＰＲＥｊに応答してバ
ッファされたアドレスが不良アドレスであれば救済セル
イネーブル制御信号ＰＳを発生する。救済セルリード及
びライト制御回路３４は他の制御命令ＣＯＮＴｉとリー
ド命令ＲＥに応答して救済セルイネーブル制御信号ＰＳ
を救済セルリード制御信号ＣＲＥとして発生し、かつ他
の制御命令ＣＯＮＴｉとライト命令ＷＥに応答して救済
セルイネーブル制御信号ＰＳを救済セルリード制御信号
ＣＷＥとして発生する。
【００１６】すなわち、本発明の半導体メモリ装置は救
済セル３８−１，３８−２，．．．，３８−８がセンス
増幅器２２−１，２２−２，．．．，２２−８とドライ
バ２４−１，２４−２，．．．，２４−８間に配置され
る。
済セル３８−１，３８−２，．．．，３８−８がセンス
増幅器２２−１，２２−２，．．．，２２−８とドライ
バ２４−１，２４−２，．．．，２４−８間に配置され
る。
【００１７】図２は図１に示した装置の不良セルアドレ
ス制御信号発生回路３０の具体的回路図であり、インバ
ータＩ１，Ｉ２，Ｉ３，Ｉ４、ヒューズＦ１，Ｆ２、Ｎ
ＭＯＳトランジスタＮ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５、及
びＰＭＯＳトランジスタＰ１，Ｐ２で各々構成された不
良セルアドレス制御信号ＰＣＥ１，．．．，ＰＣＥｉ，
ＰＲＥ１，．．．，ＰＲＥｊ発生回路４２−
１，．．．，４２−ｉ，４２−(ｉ＋１)，．．．，４２
−ｋで構成されている。図２で、ヒューズＦ１の抵抗値
がヒューズＦ２の抵抗値より小さく設計されている。
ス制御信号発生回路３０の具体的回路図であり、インバ
ータＩ１，Ｉ２，Ｉ３，Ｉ４、ヒューズＦ１，Ｆ２、Ｎ
ＭＯＳトランジスタＮ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５、及
びＰＭＯＳトランジスタＰ１，Ｐ２で各々構成された不
良セルアドレス制御信号ＰＣＥ１，．．．，ＰＣＥｉ，
ＰＲＥ１，．．．，ＰＲＥｊ発生回路４２−
１，．．．，４２−ｉ，４２−(ｉ＋１)，．．．，４２
−ｋで構成されている。図２で、ヒューズＦ１の抵抗値
がヒューズＦ２の抵抗値より小さく設計されている。
【００１８】図２に示した不良セルアドレス制御信号Ｐ
ＣＥ１発生回路４２−１の動作を説明すると次のようで
ある。“ロー”レベルの信号ＭＲＳ１が印加されるとヒ
ューズＦ１がカッティングされない。この状態で、“ハ
イ”レベルのリセット信号ＲＥＳＥＴが印加されるとＮ
ＭＯＳトランジスタＮ２，Ｎ５がオンする。そうする
と、ノードｂの電圧がノードｃの電圧より若干高くな
る。この状態で、リセット信号ＲＥＳＥＴが“ハイ”レ
ベルから“ロー”レベルに遷移するとＮＭＯＳトランジ
スタＮ２，Ｎ５がオフして、ＮＭＯＳトランジスタＮ４
がＮＭＯＳトランジスタＮ３よりさらに多くオンしてノ
ードｂの電圧レベルは高まって、ノードｃの電圧レベル
は低くなるようになる。インバータＩ３，Ｉ４はノード
ｃの信号をバッファして遅延して“ロー”レベルの不良
セルアドレス制御信号ＰＣＥ１を発生する。ノードｃの
“ロー”レベルの信号はＰＭＯＳトランジスタＰ１，Ｐ
２とＮＭＯＳトランジスタＮ３，Ｎ４によってラッチさ
れて維持される。
ＣＥ１発生回路４２−１の動作を説明すると次のようで
ある。“ロー”レベルの信号ＭＲＳ１が印加されるとヒ
ューズＦ１がカッティングされない。この状態で、“ハ
イ”レベルのリセット信号ＲＥＳＥＴが印加されるとＮ
ＭＯＳトランジスタＮ２，Ｎ５がオンする。そうする
と、ノードｂの電圧がノードｃの電圧より若干高くな
る。この状態で、リセット信号ＲＥＳＥＴが“ハイ”レ
ベルから“ロー”レベルに遷移するとＮＭＯＳトランジ
スタＮ２，Ｎ５がオフして、ＮＭＯＳトランジスタＮ４
がＮＭＯＳトランジスタＮ３よりさらに多くオンしてノ
ードｂの電圧レベルは高まって、ノードｃの電圧レベル
は低くなるようになる。インバータＩ３，Ｉ４はノード
ｃの信号をバッファして遅延して“ロー”レベルの不良
セルアドレス制御信号ＰＣＥ１を発生する。ノードｃの
“ロー”レベルの信号はＰＭＯＳトランジスタＰ１，Ｐ
２とＮＭＯＳトランジスタＮ３，Ｎ４によってラッチさ
れて維持される。
【００１９】“ハイ”レベルの信号ＭＲＳ１が印加され
ると、ヒューズＦ１がカッティングされる。そうする
と、ヒューズＦ１の抵抗値がヒューズＦ２の抵抗値より
高まるようになる。この状態で、“ハイ”レベルのリセ
ット信号ＲＥＳＥＴが印加されると、ＮＭＯＳトランジ
スタＮ２，Ｎ５がオンする。そうすると、ノードｂの電
圧がノードｃの電圧より若干低くなるようになる。リセ
ット信号ＲＥＳＥＴが“ハイ”レベルから“ロー”レベ
ルに遷移するとＮＭＯＳトランジスタＮ２，Ｎ５がオフ
して、ＮＭＯＳトランジスタＮ３がＮＭＯＳトランジス
タＮ４よりさらに多くオンしてノードｃの電圧レベルは
高まって、ノードｂの電圧レベルは低くなるようにな
る。インバータＩ３，Ｉ４はノードｃの信号をバッファ
して遅延して“ハイ”レベルの不良セルアドレス制御信
号ＰＣＥ１を発生する。ノードｃの“ハイ”レベルの信
号はＰＭＯＳトランジスタＰ１，Ｐ２とＮＭＯＳトラン
ジスタＮ３，Ｎ４によってラッチされて維持される。
ると、ヒューズＦ１がカッティングされる。そうする
と、ヒューズＦ１の抵抗値がヒューズＦ２の抵抗値より
高まるようになる。この状態で、“ハイ”レベルのリセ
ット信号ＲＥＳＥＴが印加されると、ＮＭＯＳトランジ
スタＮ２，Ｎ５がオンする。そうすると、ノードｂの電
圧がノードｃの電圧より若干低くなるようになる。リセ
ット信号ＲＥＳＥＴが“ハイ”レベルから“ロー”レベ
ルに遷移するとＮＭＯＳトランジスタＮ２，Ｎ５がオフ
して、ＮＭＯＳトランジスタＮ３がＮＭＯＳトランジス
タＮ４よりさらに多くオンしてノードｃの電圧レベルは
高まって、ノードｂの電圧レベルは低くなるようにな
る。インバータＩ３，Ｉ４はノードｃの信号をバッファ
して遅延して“ハイ”レベルの不良セルアドレス制御信
号ＰＣＥ１を発生する。ノードｃの“ハイ”レベルの信
号はＰＭＯＳトランジスタＰ１，Ｐ２とＮＭＯＳトラン
ジスタＮ３，Ｎ４によってラッチされて維持される。
【００２０】上述したように、不良セルアドレス制御信
号ＰＣＥ１のレベルを固定することが可能である。残り
の他の回路４２−２．．．，４２−ｉ，４２−(ｉ＋
１)，．．．，４２−ｋの各々の動作は上述した回路４
２−１の動作と同一である。すなわち、図２に示した不
良セルアドレス制御信号発生回路の各々は信号ＭＲＳｋ
が“ハイ”レベルであれば“ハイ”レベルの不良セルア
ドレス制御信号ＰＣＥｉ，ＰＲＥｊを発生し、信号ＭＲ
Ｓｋが“ロー”レベルであれば“ロー”レベルの不良セ
ルアドレス制御信号ＰＣＥｉ，ＰＲＥｊを発生する。
号ＰＣＥ１のレベルを固定することが可能である。残り
の他の回路４２−２．．．，４２−ｉ，４２−(ｉ＋
１)，．．．，４２−ｋの各々の動作は上述した回路４
２−１の動作と同一である。すなわち、図２に示した不
良セルアドレス制御信号発生回路の各々は信号ＭＲＳｋ
が“ハイ”レベルであれば“ハイ”レベルの不良セルア
ドレス制御信号ＰＣＥｉ，ＰＲＥｊを発生し、信号ＭＲ
Ｓｋが“ロー”レベルであれば“ロー”レベルの不良セ
ルアドレス制御信号ＰＣＥｉ，ＰＲＥｊを発生する。
【００２１】図３は図１に示した救済セルイネーブル制
御信号発生回路３２の具体的回路図であり、インバータ
Ｉ５、及びＣＭＯＳ伝送ゲートＣ１，Ｃ２で各々構成さ
れた信号ＰＣＡＲ１，．．．，ＰＣＡＲｉ，ＰＲＡＲ
１，．．．，ＰＲＡＲｊ発生回路４４−１，．．．，４
４−ｉ，４４−(ｉ＋１)，．．．，４４−ｋ、及びＮＡ
ＮＤゲートＮＡ１とインバータＩ６で構成された論理積
ゲート４６で構成されている。
御信号発生回路３２の具体的回路図であり、インバータ
Ｉ５、及びＣＭＯＳ伝送ゲートＣ１，Ｃ２で各々構成さ
れた信号ＰＣＡＲ１，．．．，ＰＣＡＲｉ，ＰＲＡＲ
１，．．．，ＰＲＡＲｊ発生回路４４−１，．．．，４
４−ｉ，４４−(ｉ＋１)，．．．，４４−ｋ、及びＮＡ
ＮＤゲートＮＡ１とインバータＩ６で構成された論理積
ゲート４６で構成されている。
【００２２】図３に示した信号ＰＣＡＲ１発生回路４４
−１の動作を説明すると次のようである。“ハイ”レベ
ルの不良セルアドレス制御信号ＰＣＥ１に応答してＣＭ
ＯＳ伝送ゲートＣ２がオンしてバッファされた反転列ア
ドレスＰＣＡ１Ｂを信号ＰＣＡＲ１として発生する。
“ロー”レベルの不良セルアドレス制御信号ＰＣＥ１に
応答してＣＭＯＳ伝送ゲートＣ１がオンしてバッファさ
れた列アドレスＰＣＡ１を信号ＰＣＡＲ１として発生す
る。残りの他の回路４４−２．．．，４４−ｉ，４４−
(ｉ＋１)，．．．，４４−ｋの動作は回路４４−１の動
作と同一である。ＮＡＮＤゲートＮＡ１とインバータＩ
６は信号ＰＣＡＲ１，．．．，ＰＣＡＲｉ，ＰＲＡＲ
１，．．．，ＰＲＡＲｊがすべて“ハイ”レベルであれ
ば論理積して“ハイ”レベルの救済セルイネーブル制御
信号ＰＳを発生する。
−１の動作を説明すると次のようである。“ハイ”レベ
ルの不良セルアドレス制御信号ＰＣＥ１に応答してＣＭ
ＯＳ伝送ゲートＣ２がオンしてバッファされた反転列ア
ドレスＰＣＡ１Ｂを信号ＰＣＡＲ１として発生する。
“ロー”レベルの不良セルアドレス制御信号ＰＣＥ１に
応答してＣＭＯＳ伝送ゲートＣ１がオンしてバッファさ
れた列アドレスＰＣＡ１を信号ＰＣＡＲ１として発生す
る。残りの他の回路４４−２．．．，４４−ｉ，４４−
(ｉ＋１)，．．．，４４−ｋの動作は回路４４−１の動
作と同一である。ＮＡＮＤゲートＮＡ１とインバータＩ
６は信号ＰＣＡＲ１，．．．，ＰＣＡＲｉ，ＰＲＡＲ
１，．．．，ＰＲＡＲｊがすべて“ハイ”レベルであれ
ば論理積して“ハイ”レベルの救済セルイネーブル制御
信号ＰＳを発生する。
【００２３】このような具体的回路図からなる本発明の
半導体メモリ装置の救済セルイネーブル制御信号発生回
路３２の動作を例を挙げて説明すると次のようである。
もしもパッケージ状態で半導体メモリ装置に対するテス
トを遂行することによって不良セルのアドレスがすべて
“０”に判断されると、パッケージ状態でモード設定制
御信号ＰＭＲＳを印加することによってモード設定レジ
スタ１６にすべて“１”であるｋビットのアドレスＡｋ
を貯蔵する。不良セルアドレス制御信号発生回路３０は
モード設定レジスタ１６から出力されるすべて“１”で
あるｋビットの不良セルのアドレスＭＲＳｋを貯蔵す
る。
半導体メモリ装置の救済セルイネーブル制御信号発生回
路３２の動作を例を挙げて説明すると次のようである。
もしもパッケージ状態で半導体メモリ装置に対するテス
トを遂行することによって不良セルのアドレスがすべて
“０”に判断されると、パッケージ状態でモード設定制
御信号ＰＭＲＳを印加することによってモード設定レジ
スタ１６にすべて“１”であるｋビットのアドレスＡｋ
を貯蔵する。不良セルアドレス制御信号発生回路３０は
モード設定レジスタ１６から出力されるすべて“１”で
あるｋビットの不良セルのアドレスＭＲＳｋを貯蔵す
る。
【００２４】正常動作時にアドレス入力バッファ１８に
すべて“０”であるｋビットのアドレスＡｋが印加され
ると、“ロー”レベルのｉビットのバッファされた列ア
ドレスＰＣＡｉとｊビットのバッファされた行アドレス
ＰＲＡｉで構成されたｋ(＝ｉ＋ｊ)ビットのバッファさ
れたアドレス、及び“ハイ”レベルのｊビットのバッフ
ァされた反転列アドレスＰＣＡｊＢとｊビットのバッフ
ァされた反転行アドレスＰＲＡｊＢで構成されたｋ(＝
ｉ＋ｊ)ビットのバッファされた反転アドレスを発生す
る。
すべて“０”であるｋビットのアドレスＡｋが印加され
ると、“ロー”レベルのｉビットのバッファされた列ア
ドレスＰＣＡｉとｊビットのバッファされた行アドレス
ＰＲＡｉで構成されたｋ(＝ｉ＋ｊ)ビットのバッファさ
れたアドレス、及び“ハイ”レベルのｊビットのバッフ
ァされた反転列アドレスＰＣＡｊＢとｊビットのバッフ
ァされた反転行アドレスＰＲＡｊＢで構成されたｋ(＝
ｉ＋ｊ)ビットのバッファされた反転アドレスを発生す
る。
【００２５】そうすると、信号発生回路４４−ｌ〜４４
−ｋはすべて“１”であるｋビットの不良セルアドレス
制御信号ＰＣＥｉ，ＰＲＥｊに応答して“ハイ”レベル
のｋビットのバッファされた反転アドレスを信号ＰＣＡ
Ｒ１，．．．，ＰＣＡＲｉ，ＰＲＡＲ１，．．．，ＰＲ
ＡＲｊとして発生し、論理積ゲート４６は信号ＰＣＡＲ
１，．．．，ＰＣＡＲｉ，ＰＲＡＲ１，．．．，ＰＲＡ
Ｒｊを論理積して“ハイ”レベルの信号ＰＳを発生す
る。
−ｋはすべて“１”であるｋビットの不良セルアドレス
制御信号ＰＣＥｉ，ＰＲＥｊに応答して“ハイ”レベル
のｋビットのバッファされた反転アドレスを信号ＰＣＡ
Ｒ１，．．．，ＰＣＡＲｉ，ＰＲＡＲ１，．．．，ＰＲ
ＡＲｊとして発生し、論理積ゲート４６は信号ＰＣＡＲ
１，．．．，ＰＣＡＲｉ，ＰＲＡＲ１，．．．，ＰＲＡ
Ｒｊを論理積して“ハイ”レベルの信号ＰＳを発生す
る。
【００２６】すなわち、信号ＰＳが“ハイ”レベルの場
合に不良セルを救済セルに代えるための動作が遂行され
る。
合に不良セルを救済セルに代えるための動作が遂行され
る。
【００２７】図４は図１に示した救済セルイネーブル制
御信号発生回路３２の他の具体的回路図であり、ＮＡＮ
ＤゲートＮＡ２，ＮＡ３，ＮＡ４とインバータＩ７で構
成された信号ＰＣＡＲ１，．．．，ＰＣＡＲｉ，ＰＲＡ
Ｒ１，．．．，ＰＲＡＲｊ発生回路４８−１，．．．，
４８−ｉ，４８−(ｉ＋１)，．．．，４８−ｋ、及びＮ
ＡＮＤゲートＮＡ５とインバータＩ８で構成された論理
積ゲート５０で構成されている。
御信号発生回路３２の他の具体的回路図であり、ＮＡＮ
ＤゲートＮＡ２，ＮＡ３，ＮＡ４とインバータＩ７で構
成された信号ＰＣＡＲ１，．．．，ＰＣＡＲｉ，ＰＲＡ
Ｒ１，．．．，ＰＲＡＲｊ発生回路４８−１，．．．，
４８−ｉ，４８−(ｉ＋１)，．．．，４８−ｋ、及びＮ
ＡＮＤゲートＮＡ５とインバータＩ８で構成された論理
積ゲート５０で構成されている。
【００２８】図４に示した信号ＰＣＡＲ１発生回路４８
−１の動作を説明すると次のようである。信号ＰＣＥ１
が“ハイ”レベルであればバッファされた反転列アドレ
スＰＣＡ１Ｂを反転して出力し、信号ＰＣＥ１が“ロ
ー”レベルであればバッファされた列アドレスＰＣＡ１
Ｂを反転して出力する。ＮＡＮＤゲートＮＡ４はＮＡＮ
ＤゲートＮＡ２，ＮＡ３の出力信号がすべて“ハイ”レ
ベルであれば“ロー”レベルの不良セルアドレス制御信
号ＰＣＥ１を発生し、少なくとも一つ以上の出力信号が
“ロー”レベルであれば“ハイ”レベルの不良セルアド
レス制御信号ＰＣＥ１を発生する。残りの他の回路４８
−２．．．，４８−ｉ，４８−(ｉ＋１)，．．．，４８
−ｋの動作は回路４８−１の動作と同一である。ＮＡＮ
ＤゲートＮＡ５とインバータＩ８は信号ＰＣＡＲ
１，．．．，ＰＣＡＲｉ，ＰＲＡＲ１，．．．，ＰＲＡ
Ｒｊがすべて“ハイ”レベルであれば論理積して“ハ
イ”レベルの信号ＰＳを発生する。すなわち、図４の具
体的回路の救済セルイネーブル制御信号発生回路３２も
図３に示した回路と同一の動作を遂行する。
−１の動作を説明すると次のようである。信号ＰＣＥ１
が“ハイ”レベルであればバッファされた反転列アドレ
スＰＣＡ１Ｂを反転して出力し、信号ＰＣＥ１が“ロ
ー”レベルであればバッファされた列アドレスＰＣＡ１
Ｂを反転して出力する。ＮＡＮＤゲートＮＡ４はＮＡＮ
ＤゲートＮＡ２，ＮＡ３の出力信号がすべて“ハイ”レ
ベルであれば“ロー”レベルの不良セルアドレス制御信
号ＰＣＥ１を発生し、少なくとも一つ以上の出力信号が
“ロー”レベルであれば“ハイ”レベルの不良セルアド
レス制御信号ＰＣＥ１を発生する。残りの他の回路４８
−２．．．，４８−ｉ，４８−(ｉ＋１)，．．．，４８
−ｋの動作は回路４８−１の動作と同一である。ＮＡＮ
ＤゲートＮＡ５とインバータＩ８は信号ＰＣＡＲ
１，．．．，ＰＣＡＲｉ，ＰＲＡＲ１，．．．，ＰＲＡ
Ｒｊがすべて“ハイ”レベルであれば論理積して“ハ
イ”レベルの信号ＰＳを発生する。すなわち、図４の具
体的回路の救済セルイネーブル制御信号発生回路３２も
図３に示した回路と同一の動作を遂行する。
【００２９】図５は図１に示した救済セルリード及びラ
イト制御回路３４の具体的回路図であり、ＮＡＮＤゲー
トＮＡ６，ＮＡ７，ＮＡ９、インバータＩ９，Ｉ１０，
Ｉ１３、及びＮＡＮＤゲートＮＡ８とインバータＩ１
１，Ｉ１２で構成されたパルス発生器５２で構成されて
いる。
イト制御回路３４の具体的回路図であり、ＮＡＮＤゲー
トＮＡ６，ＮＡ７，ＮＡ９、インバータＩ９，Ｉ１０，
Ｉ１３、及びＮＡＮＤゲートＮＡ８とインバータＩ１
１，Ｉ１２で構成されたパルス発生器５２で構成されて
いる。
【００３０】図５に示した回路の動作を説明すると次の
ようである。ＮＡＮＤゲートＮＡ６とインバータＩ９は
“ハイ”レベルの救済セルイネーブル制御信号ＰＳが入
力される場合にリード命令ＲＥ及びライト命令ＷＥを除
外した“ハイ”レベルの他の制御命令ＣＯＮＴｉが印加
されると“ハイ”レベルの信号ＰＳＯを発生する。他の
制御命令ＣＯＮＴｉというのは半導体メモリ装置の固有
のデータ入出力制御信号を言う。ＮＡＮＤゲートＮＡ７
とインバータＩ１０は“ハイ”レベルの信号ＰＳＯが入
力される場合に“ハイ”レベルのリード命令ＲＥが発生
されると“ハイ”レベルの救済セルリード制御信号ＣＲ
Ｅを発生する。ＮＡＮＤゲートＮＡ８とインバータＩ１
１，Ｉ１２で構成されたパルス発生器５２は“ハイ”レ
ベルの信号ＰＳＯを入力して“ハイ”レベルに遷移した
後所定時間後に“ロー”レベルに遷移するパルス出力信
号を発生する。ＮＡＮＤゲートＮＡ９とインバータＩ１
３は“ハイ”レベルのパルス発生器５２の出力信号と
“ハイ”レベルのライト命令ＷＥに応答して“ハイ”レ
ベルの救済セルライト制御信号ＣＷＥを発生する。
ようである。ＮＡＮＤゲートＮＡ６とインバータＩ９は
“ハイ”レベルの救済セルイネーブル制御信号ＰＳが入
力される場合にリード命令ＲＥ及びライト命令ＷＥを除
外した“ハイ”レベルの他の制御命令ＣＯＮＴｉが印加
されると“ハイ”レベルの信号ＰＳＯを発生する。他の
制御命令ＣＯＮＴｉというのは半導体メモリ装置の固有
のデータ入出力制御信号を言う。ＮＡＮＤゲートＮＡ７
とインバータＩ１０は“ハイ”レベルの信号ＰＳＯが入
力される場合に“ハイ”レベルのリード命令ＲＥが発生
されると“ハイ”レベルの救済セルリード制御信号ＣＲ
Ｅを発生する。ＮＡＮＤゲートＮＡ８とインバータＩ１
１，Ｉ１２で構成されたパルス発生器５２は“ハイ”レ
ベルの信号ＰＳＯを入力して“ハイ”レベルに遷移した
後所定時間後に“ロー”レベルに遷移するパルス出力信
号を発生する。ＮＡＮＤゲートＮＡ９とインバータＩ１
３は“ハイ”レベルのパルス発生器５２の出力信号と
“ハイ”レベルのライト命令ＷＥに応答して“ハイ”レ
ベルの救済セルライト制御信号ＣＷＥを発生する。
【００３１】図６は図１に示した救済セル３８−１，３
８−２，．．．，３８−８の各々の具体的回路図であ
り、インバータＩ１４，Ｉ１５で構成されたラッチＬ
Ａ、及びインバータＩ１６で構成されている。
８−２，．．．，３８−８の各々の具体的回路図であ
り、インバータＩ１４，Ｉ１５で構成されたラッチＬ
Ａ、及びインバータＩ１６で構成されている。
【００３２】図６に示した回路の動作を説明すると次の
ようである。インバータＩ１４，Ｉ１５で構成されたラ
ッチＬＡは入力されるデータをラッチする。インバータ
Ｉ１６はラッチＬＡにラッチされたデータを反転して出
力する。
ようである。インバータＩ１４，Ｉ１５で構成されたラ
ッチＬＡは入力されるデータをラッチする。インバータ
Ｉ１６はラッチＬＡにラッチされたデータを反転して出
力する。
【００３３】図７は図１に示したスイッチ３６−１，３
６−２，．．．，３６−８の各々の具体的回路図であ
り、ＣＭＯＳ伝送ゲートＣ３で構成されている。
６−２，．．．，３６−８の各々の具体的回路図であ
り、ＣＭＯＳ伝送ゲートＣ３で構成されている。
【００３４】図７に示した回路の動作を説明すると次の
ようである。ＣＭＯＳ伝送ゲートＣ３は“ハイ”レベル
の救済セルリード制御信号ＣＲＥに応答してセンス増幅
器２２−１〜２２−８から出力されるデータを救済セル
３８−１〜３８−８に伝送する。
ようである。ＣＭＯＳ伝送ゲートＣ３は“ハイ”レベル
の救済セルリード制御信号ＣＲＥに応答してセンス増幅
器２２−１〜２２−８から出力されるデータを救済セル
３８−１〜３８−８に伝送する。
【００３５】図８は図１に示したスイッチ４０−１，４
０−２，．．．，４０−８の各々の具体例回路図であ
り、ＣＭＯＳ伝送ゲートＣ４で構成されている。
０−２，．．．，４０−８の各々の具体例回路図であ
り、ＣＭＯＳ伝送ゲートＣ４で構成されている。
【００３６】図８に示した回路の動作を説明すると次の
ようである。ＣＭＯＳ伝送ゲートＣ４は“ハイ”レベル
の救済セルライト制御信号ＣＷＥに応答して入力バッフ
ァ２８−１〜２８−８から出力されるデータを救済セル
３８−１〜３８−８に伝送する。
ようである。ＣＭＯＳ伝送ゲートＣ４は“ハイ”レベル
の救済セルライト制御信号ＣＷＥに応答して入力バッフ
ァ２８−１〜２８−８から出力されるデータを救済セル
３８−１〜３８−８に伝送する。
【００３７】図９は本発明の他の実施形態の半導体メモ
リ装置のブロック図であり、ドライバ２４−１，２４−
２，．．．，２４−８の出力端と入力バッファ２８−
１，２８−２，．．．，２８−８の出力端間にスイッチ
３６−１，３６−２，．．．，３６−８、救済セル３８
−１，３８−２，．．．，３８−８、及びスイッチ４０
−１，４０−２，．．．，４０−８が配置されることが
図１に示したブロック図の構成と相異なる。
リ装置のブロック図であり、ドライバ２４−１，２４−
２，．．．，２４−８の出力端と入力バッファ２８−
１，２８−２，．．．，２８−８の出力端間にスイッチ
３６−１，３６−２，．．．，３６−８、救済セル３８
−１，３８−２，．．．，３８−８、及びスイッチ４０
−１，４０−２，．．．，４０−８が配置されることが
図１に示したブロック図の構成と相異なる。
【００３８】図９に示した半導体メモリ装置の回路ブロ
ックの動作は図１に示した半導体メモリ装置の回路ブロ
ックの動作と同一である。
ックの動作は図１に示した半導体メモリ装置の回路ブロ
ックの動作と同一である。
【００３９】図１及び図９に示した本発明の半導体メモ
リ装置のブロック図でセンス増幅器２２−１〜２２−８
とドライバ２４−１〜２４−８は電流センス増幅器を構
成するものであり、図１では電流センス増幅器を構成す
るセンス増幅器２２−１〜２２−８と入力バッファ２８
−１〜２８−８間に救済セル３８−１〜３８−８を備え
ることを示し、図９では電流センス増幅器を構成するド
ライバ２４−１〜２４−８と入力バッファ２８−１〜２
８−８間に救済セル３８−１〜３８−８を備えることを
示す。
リ装置のブロック図でセンス増幅器２２−１〜２２−８
とドライバ２４−１〜２４−８は電流センス増幅器を構
成するものであり、図１では電流センス増幅器を構成す
るセンス増幅器２２−１〜２２−８と入力バッファ２８
−１〜２８−８間に救済セル３８−１〜３８−８を備え
ることを示し、図９では電流センス増幅器を構成するド
ライバ２４−１〜２４−８と入力バッファ２８−１〜２
８−８間に救済セル３８−１〜３８−８を備えることを
示す。
【００４０】図１及び図９に示した本発明の半導体メモ
リ装置のブロック図から分かるように、本発明の半導体
メモリ装置は電流センス増幅器を構成するセンス増幅器
またはドライバの出力端と入力バッファ間に救済セルを
備えるように構成される。
リ装置のブロック図から分かるように、本発明の半導体
メモリ装置は電流センス増幅器を構成するセンス増幅器
またはドライバの出力端と入力バッファ間に救済セルを
備えるように構成される。
【００４１】図１０は本発明のさらに他の実施形態の半
導体メモリ装置のブロック図であり、入出力ライングル
ープＩＯＧと入力バッファ２８−１，２８−
２，．．．，２８−８の出力端間にスイッチ３６−１，
３６−２，．．．，３６−８、救済セル３８−１，３８
−２，．．．，３８−８、及びスイッチ４０−１，４０
−２，．．．，４０−８が配置されて、センス増幅器２
２−１，２２−２，．．．，２２−８とドライバ２４−
１，２４−２，．．．，２４−８の構成が除去されたこ
とが図１に示したブロック図の構成と相異なる。
導体メモリ装置のブロック図であり、入出力ライングル
ープＩＯＧと入力バッファ２８−１，２８−
２，．．．，２８−８の出力端間にスイッチ３６−１，
３６−２，．．．，３６−８、救済セル３８−１，３８
−２，．．．，３８−８、及びスイッチ４０−１，４０
−２，．．．，４０−８が配置されて、センス増幅器２
２−１，２２−２，．．．，２２−８とドライバ２４−
１，２４−２，．．．，２４−８の構成が除去されたこ
とが図１に示したブロック図の構成と相異なる。
【００４２】図１０に示した半導体メモリ装置はメモリ
セルアレイ１０からデータ入出力ライングループＤＩＯ
Ｇ１，．．．，ＤＩＯＧ８にデータが伝送される時メモ
リセルアレイ１０内部に電圧センス増幅器(図示せず)を
備えてデータ入出力ライングループＤＩＯＧ
１，．．．，ＤＩＯＧ８に増幅されたデータを伝送する
ようになる。したがって、この場合はセンス増幅器２２
−１，２２−２，．．．，２２−８とドライバ２４−
１，２４−２，．．．，２４−８の構成が要らなくなっ
て、救済セルリード制御信号ＣＲＥに応答してメモリセ
ルアレイ１０内部の電圧センス増幅器(図示せず）の動
作を制御するようになる。
セルアレイ１０からデータ入出力ライングループＤＩＯ
Ｇ１，．．．，ＤＩＯＧ８にデータが伝送される時メモ
リセルアレイ１０内部に電圧センス増幅器(図示せず)を
備えてデータ入出力ライングループＤＩＯＧ
１，．．．，ＤＩＯＧ８に増幅されたデータを伝送する
ようになる。したがって、この場合はセンス増幅器２２
−１，２２−２，．．．，２２−８とドライバ２４−
１，２４−２，．．．，２４−８の構成が要らなくなっ
て、救済セルリード制御信号ＣＲＥに応答してメモリセ
ルアレイ１０内部の電圧センス増幅器(図示せず）の動
作を制御するようになる。
【００４３】そして、以上の本発明の半導体メモリ装置
はパッケージ状態での不良セルを救済するために救済セ
ル３８−１〜３８−８を入出力ライングループＩＯＧに
配置すれば良いのでレイアウト面で有利である。
はパッケージ状態での不良セルを救済するために救済セ
ル３８−１〜３８−８を入出力ライングループＩＯＧに
配置すれば良いのでレイアウト面で有利である。
【００４４】また、上述した実施形態の半導体メモリ装
置は１ビットの不良を救済するための回路構成を示し
た。しかし、救済セル及びスイッチを並列に追加的に連
結して、スイッチに印加される救済セルリード及びライ
ト制御信号を発生するための回路構成を追加的に構成す
ることによって２ビット以上の不良を救済するための半
導体メモリ装置を設計できる。
置は１ビットの不良を救済するための回路構成を示し
た。しかし、救済セル及びスイッチを並列に追加的に連
結して、スイッチに印加される救済セルリード及びライ
ト制御信号を発生するための回路構成を追加的に構成す
ることによって２ビット以上の不良を救済するための半
導体メモリ装置を設計できる。
【００４５】また、上述した実施形態では不良セルアド
レス制御信号発生回路３０を備えてモード設定レジスタ
１６から出力される信号ＭＲＳｋに応答して不良セルア
ドレス制御信号ＰＣＥｉ，ＰＣＥｊをプログラムしてラ
ッチして出力するように構成した。しかし、不良セルア
ドレス制御信号発生回路３０を備えなくてモード設定レ
ジスタ１６で信号ＭＲＳｋをラッチして出力するように
構成することもできる。すなわち、この場合には半導体
メモリ装置が不良セルアドレス制御信号発生回路３０を
備えなくても良いので回路構成が簡単になる。
レス制御信号発生回路３０を備えてモード設定レジスタ
１６から出力される信号ＭＲＳｋに応答して不良セルア
ドレス制御信号ＰＣＥｉ，ＰＣＥｊをプログラムしてラ
ッチして出力するように構成した。しかし、不良セルア
ドレス制御信号発生回路３０を備えなくてモード設定レ
ジスタ１６で信号ＭＲＳｋをラッチして出力するように
構成することもできる。すなわち、この場合には半導体
メモリ装置が不良セルアドレス制御信号発生回路３０を
備えなくても良いので回路構成が簡単になる。
【００４６】前記では本発明の望ましい実施形態を参照
して説明したが、該技術分野の熟練した当業者は特許請
求の範囲に記載された本発明の思想及び領域から外れな
い範囲内で本発明を多様に修正及び変更させることがで
きることを理解できる。
して説明したが、該技術分野の熟練した当業者は特許請
求の範囲に記載された本発明の思想及び領域から外れな
い範囲内で本発明を多様に修正及び変更させることがで
きることを理解できる。
【００４７】
【発明の効果】したがって、本発明の半導体メモリ装置
はパッケージ状態の不良セルを救済できることによって
収率が向上する。また、本発明の半導体メモリ装置は入
出力ライングループに救済セルを配置することによって
レイアウト面で有利となる。
はパッケージ状態の不良セルを救済できることによって
収率が向上する。また、本発明の半導体メモリ装置は入
出力ライングループに救済セルを配置することによって
レイアウト面で有利となる。
【図１】本発明の一実施形態の半導体メモリ装置のブロ
ック図である。
ック図である。
【図２】図１に示した装置の不良セルアドレス制御信号
発生回路の具体的回路図である。
発生回路の具体的回路図である。
【図３】図１に示した救済セルイネーブル制御信号発生
回路の具体的回路図である。
回路の具体的回路図である。
【図４】図１に示した救済セルイネーブル制御信号発生
回路の他の具体的回路図である。
回路の他の具体的回路図である。
【図５】図１に示した救済セルリード及びライト制御回
路の具体的回路図である。
路の具体的回路図である。
【図６】図１に示した救済セルの具体的回路図である。
【図７】図１に示したスイッチ３６−１，３６−
２，．．．，３６−８の具体的回路図である。
２，．．．，３６−８の具体的回路図である。
【図８】図１に示したスイッチ４０−１，４０−
２，．．．，４０−８の具体的回路図である。
２，．．．，４０−８の具体的回路図である。
【図９】本発明の他の実施形態の半導体メモリ装置のブ
ロック図である。
ロック図である。
【図１０】本発明のさらに他の実施形態の半導体メモリ
装置のブロック図である。
装置のブロック図である。
１０ メモリセルアレイ １２ 行アドレスデコーダ １４ 列アドレスデコーダ １６ モード設定レジスタ １８ アドレス入力バッファ ２２−１〜２２−８ センス増幅器 ２４−１〜２４−８ ドライバ ２６−１〜２６−８ 出力バッファ ２８−１〜２８−８ 入力バッファ ３０ 不良セルアドレス制御信号発生回路 ３２ 救済セルイネーブル制御信号発生回路 ３４ 救済セルリード及びライト制御回路 ３６−１〜３６−８ スイッチ ３８−１〜３８−８ 救済セル ４０−１〜４０−８ スイッチ ＤＩＯＧ１〜ＤＩＯＧ８ データ入出力ライングループ ＩＯＧ 入出力ライングループ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 姜 尚 錫 大韓民国京畿道水原市勸善区勸善洞1196− ２ (72)発明者 林 奎 南 大韓民国京畿道水原市八達区靈通洞973− ３ 友星アパート821−1602 Ｆターム(参考） 5L106 CC04 CC12 CC13 CC22 FF04 FF05 GG06
Claims (33)
- 【請求項１】 データ入出力ライングループを通してデ
ータを入出力するためのメモリセルアレイと、 不良セルアドレスを貯蔵して、この不良セルアドレスと
入力アドレスが一致すれば救済セルイネーブル制御信号
を発生して、この救済セルイネーブル制御信号に応答し
てリード時には救済セルリード制御信号を発生し、ライ
ト時には救済セルライト制御信号を発生するための少な
くとも一つ以上の救済セル制御手段と、 前記データ入出力ライングループに共通連結された入出
力ライングループに連結されてリード時に前記メモリセ
ルアレイから出力されるデータを増幅して出力し、前記
救済セルリード制御信号に応答してディスエーブルされ
るセンス増幅手段と、 前記救済セルライト制御信号に応答して前記入出力ライ
ングループに伝送される入力データを貯蔵し、リード時
には前記救済セルリード制御信号に応答して貯蔵された
データを前記入出力ライングループに伝送するための少
なくとも一つ以上の救済セル手段とを備えたことを特徴
とする半導体メモリ装置。 - 【請求項２】 前記センス増幅手段は、 前記入出力ライングループを構成する入出力ライン対各
々の電流差を感知して増幅するための電流増幅手段と、 この電流増幅手段の出力信号を駆動するための駆動手段
とを備えたことを特徴とする請求項１に記載の半導体メ
モリ装置。 - 【請求項３】 前記救済セル手段は、 前記救済セルライト制御信号に応答して前記入力データ
を伝送するための第１スイッチング手段と、 この第１スイッチング手段から印加されるデータを貯蔵
するための救済セルと、 前記救済セルリード制御信号に応答して前記救済セルか
ら出力されるデータを伝送するための第２スイッチング
手段とを備えたことを特徴とする請求項１に記載の半導
体メモリ装置。 - 【請求項４】 前記救済セルは、 前記第１スイッチング手段から伝送されるデータを反転
するための第１インバータと、 この第１インバータの出力信号を反転して前記第１イン
バータに伝送するための第２インバータと、 前記第１インバータの出力信号を反転して前記第２スイ
ッチング手段に伝送するための第３インバータとを備え
たことを特徴とする請求項３に記載の半導体メモリ装
置。 - 【請求項５】 前記第２スイッチング手段は、 前記救済セルリード制御信号に応答して前記救済セルに
貯蔵された信号を伝送するための第１ＣＭＯＳ伝送ゲー
トを備えたことを特徴とする請求項３に記載の半導体メ
モリ装置。 - 【請求項６】 前記第１スイッチング手段は、 前記救済セルライト制御信号に応答して前記救済セルに
データを貯蔵するための第２ＣＭＯＳ伝送ゲートを備え
たことを特徴とする請求項３に記載の半導体メモリ装
置。 - 【請求項７】 前記救済セル制御手段は、 モード制御信号に応答して外部から印加される前記不良
セルアドレスを貯蔵するためのモード設定レジスタと、 前記不良セルアドレスを貯蔵して不良セルアドレス制御
信号を発生するための不良セルアドレス制御信号発生手
段と、 前記不良セルアドレス制御信号に応答して前記入力アド
レスが前記不良セルアドレスであれば前記救済セルイネ
ーブル制御信号を発生するための救済セルイネーブル制
御信号発生手段と、 前記救済セルイネーブル制御信号に応答してリード時に
前記救済セルリード制御信号を発生し、ライト時に前記
救済セルライト制御信号を発生するための救済セルリー
ド及びライト制御手段とを備えたことを特徴とする請求
項１に記載の半導体メモリ装置。 - 【請求項８】 前記不良セルアドレス制御信号発生手段
は、 電源電圧に連結された一側を有した第１ヒューズと、 前記電源電圧に連結された一側を有した第２ヒューズ
と、 前記不良セルアドレスをバッファするための第１バッフ
ァと、 前記第１ヒューズの他側に連結されたドレインと前記バ
ッファの出力信号に連結されたゲートと接地電圧に連結
されたソースを有した第１スイッチングトランジスタ
と、 前記第１ヒューズの他側に連結されたソースと第１ノー
ドに連結されたゲートと第２ノードに連結されたドレイ
ンを有した第1ＰＭＯＳトランジスタと、 前記第２ヒューズの他側に連結されたソースと前記第２
ノードに連結されたゲートと前記第１ノードに連結され
たドレインを有した第２ＰＭＯＳトランジスタと、 リセット信号が印加されるゲートと前記第２ノードに連
結されたドレインと接地電圧に連結されたソースを有し
た第１ＮＭＯＳトランジスタと、 この第１ＮＭＯＳトランジスタのドレインに連結された
ドレインと前記第１ノードに連結されたゲートと接地電
圧に連結されたソースを有した第２ＮＭＯＳトランジス
タと、 前記第１ノードに連結されたドレインと前記第２ノード
に連結されたゲートと接地電圧に連結されたソースを有
した第３ＮＭＯＳトランジスタと、 前記リセット信号が印加されるゲートと前記第１ノード
に連結されたドレインと接地電圧に連結されたソースを
有した第４ＮＭＯＳトランジスタと、 前記第１ノードの信号をバッファして不良セルアドレス
制御信号を出力するための第２バッファとを前記アドレ
スのビット各々に対して備えたことを特徴とする請求項
７に記載の半導体メモリ装置。 - 【請求項９】 前記救済セルイネーブル制御信号発生手
段は、 前記不良セルアドレス制御信号に応答して前記入力アド
レスの反転されたアドレスを出力信号として伝送するた
めの第３ＣＭＯＳ伝送ゲート、及び 前記不良セルアドレス制御信号の反転された信号に応答
して前記入力アドレスを前記出力信号として伝送するた
めの第４ＣＭＯＳ伝送ゲートを備えた前記アドレスのビ
ット各々に備わった信号発生手段と、 この信号発生手段から出力される信号を論理積すること
によって前記救済セルイネーブル制御信号を発生するた
めの論理積ゲートとを備えたことを特徴とする請求項７
に記載の半導体メモリ装置。 - 【請求項１０】 前記救済セルイネーブル制御信号発生
手段は、 前記不良セルアドレス制御信号に応答して前記入力アド
レスの反転アドレスを出力するための第１ＮＡＮＤゲー
ト、 前記不良セルアドレス制御信号の反転された信号に応答
して前記入力アドレスを出力するための第２ＮＡＮＤゲ
ート、 前記第１及び２ＮＡＮＤゲートの出力信号を非論理積し
て出力信号を発生するための第３ＮＡＮＤゲートを備え
た前記アドレスのビット各々に備わった信号発生手段
と、 この信号発生手段から出力される信号を論理積すること
によって前記救済セルイネーブル制御信号を発生するた
めの論理積ゲートとを備えたことを特徴とする請求項７
に記載の半導体メモリ装置。 - 【請求項１１】 前記救済セルリード及びライト制御手
段は、 リード時に前記救済セルイネーブル制御信号と制御命令
を論理積した信号を前記救済セルリード制御信号として
発生するための救済セルリード制御信号発生手段と、 前記救済セルイネーブル制御信号と前記制御命令を論理
積した信号を入力して所定のパルス幅を有したパルス信
号を発生するためのパルス発生手段と、 ライト時に前記パルス発生手段の出力信号を前記救済セ
ルライト制御信号として発生するための救済セルライト
制御信号発生手段とを備えたことを特徴とする請求項７
に記載の半導体メモリ装置。 - 【請求項１２】 前記救済セル制御手段は、 モード制御信号に応答して外部から印加される前記不良
セルアドレスを貯蔵して不良セルアドレス制御信号とし
て出力するためのモード設定レジスタと、 前記不良セルアドレス制御信号に応答して前記入力アド
レスが前記不良セルアドレスであれば前記救済セルイネ
ーブル制御信号を発生するための救済セルイネーブル制
御信号発生手段と、 前記救済セルイネーブル制御信号に応答してリード時に
前記救済セルリード制御信号を発生し、ライト時に前記
救済セルライト制御信号を発生するための救済セルリー
ド及びライト制御手段とを備えたことを特徴とする請求
項１に記載の半導体メモリ装置。 - 【請求項１３】 前記救済セルイネーブル制御信号発生
手段は、 前記不良セルアドレス制御信号に応答して前記入力アド
レスの反転されたアドレスを出力信号として伝送するた
めの第３ＣＭＯＳ伝送ゲート、及び 前記不良セルアドレス制御信号の反転された信号に応答
して前記入力アドレスを前記出力信号として伝送するた
めの第４ＣＭＯＳ伝送ゲートを備えた前記アドレスのビ
ット各々に備わった信号発生手段と、 この信号発生手段から出力される信号を論理積すること
によって前記救済セルイネーブル制御信号を発生するた
めの論理積ゲートとを備えたことを特徴とする請求項１
２に記載の半導体メモリ装置。 - 【請求項１４】 前記救済セルイネーブル制御信号発生
手段は、 前記不良セルアドレス制御信号に応答して前記入力アド
レスの反転アドレスを出力するための第１ＮＡＮＤゲー
ト、 前記不良セルアドレス制御信号の反転された信号に応答
して前記入力アドレスを出力するための第２ＮＡＮＤゲ
ート、 前記第１及び２ＮＡＮＤゲートの出力信号を非論理積し
て出力信号を発生するための第３ＮＡＮＤゲートを備え
た前記アドレスのビット各々に備わった信号発生手段
と、 この信号発生手段から出力される信号を論理積すること
によって前記救済セルイネーブル制御信号を発生するた
めの論理積ゲートとを備えたことを特徴とする請求項１
２に記載の半導体メモリ装置。 - 【請求項１５】 前記救済セルリード及びライト制御手
段は、 リード時に前記救済セルイネーブル制御信号と制御命令
を論理積した信号を前記救済セルリード制御信号として
発生するための救済セルリード制御信号発生手段と、 前記救済セルイネーブル制御信号と前記制御命令を論理
積した信号を入力して所定のパルス幅を有したパルス信
号を発生するためのパルス発生手段と、 ライト時に前記パルス発生手段の出力信号を前記救済セ
ルライト制御信号として発生するための救済セルライト
制御信号発生手段とを備えたことを特徴とする請求項１
２に記載の半導体メモリ装置。 - 【請求項１６】 データ入出力ライングループを通して
データを入出力するためのメモリセルアレイと、 不良セルアドレスを貯蔵して、この不良セルアドレスと
入力アドレスが一致すれば救済セルイネーブル制御信号
を発生して、この救済セルイネーブル制御信号に応答し
てリード時には救済セルリード制御信号を発生し、ライ
ト時には救済セルライト制御信号を発生するための少な
くとも一つ以上の救済セル制御手段と、 リード時に前記データ入出力ライングループを通して伝
送されるデータを増幅して前記データ入出力ライングル
ープに共通連結された入出力ライングループに伝送し、
前記救済セルリード制御信号に応答してディスエーブル
されるセンス増幅手段と、 前記救済セルライト制御信号に応答して前記入出力ライ
ングループに伝送される入力データを貯蔵し、前記救済
セルリード制御信号に応答して貯蔵されたデータを前記
入出力ライングループに伝送するための少なくとも一つ
以上の救済セル手段とを備えたことを特徴とする半導体
メモリ装置。 - 【請求項１７】 前記センス増幅手段は、 前記データ入出力ライングループを通して伝送されるデ
ータの電圧差を感知して増幅することを特徴とする請求
項１６に記載の半導体メモリ装置。 - 【請求項１８】 前記救済セル手段は、 前記救済セルライト制御信号に応答して前記入力データ
を伝送するための第１スイッチング手段と、 この第１スイッチング手段から印加されるデータを貯蔵
するための救済セルと、 前記救済セルリード制御信号に応答して前記救済セルに
貯蔵されたデータを伝送するための第２スイッチング手
段とを備えたことを特徴とする請求項１６に記載の半導
体メモリ装置。 - 【請求項１９】 前記救済セルは、 前記第１スイッチング手段から伝送されるデータを反転
するための第１インバータと、 この第１インバータの出力信号を反転して前記第１イン
バータに伝送するための第２インバータと、 前記第１インバータの出力信号を反転して前記第２スイ
ッチング手段に伝送するための第３インバータとを備え
たことを特徴とする請求項１８に記載の半導体メモリ装
置。 - 【請求項２０】 前記第２スイッチング手段は、 前記救済セルリード制御信号に応答して前記救済セルに
貯蔵された信号を伝送するための第１ＣＭＯＳ伝送ゲー
トを備えたことを特徴とする請求項１８に記載の半導体
メモリ装置。 - 【請求項２１】 前記第１スイッチング手段は、 前記救済セルライト制御信号に応答して前記救済セルに
データを貯蔵するための第２ＣＭＯＳ伝送ゲートを備え
たことを特徴とする請求項１８に記載の半導体メモリ装
置。 - 【請求項２２】 前記救済セル制御手段は、 モード制御信号に応答して外部から印加される前記不良
セルアドレスを貯蔵するためのモード設定レジスタと、 前記不良セルアドレスを貯蔵して不良セルアドレス制御
信号を発生するための不良セルアドレス制御信号発生手
段と、 前記不良セルアドレス制御信号に応答して前記入力アド
レスが前記不良セルアドレスであれば前記救済セルイネ
ーブル制御信号を発生するための救済セルイネーブル制
御信号発生手段と、 前記救済セルイネーブル制御信号に応答してリード時に
前記救済セルリード制御信号を発生し、ライト時に前記
救済セルライト制御信号を発生するための救済セルリー
ド及びライト制御手段とを備えたことを特徴とする請求
項１６に記載の半導体メモリ装置。 - 【請求項２３】 前記不良セルアドレス制御信号発生手
段は、 電源電圧に連結された一側を有した第１ヒューズと、 前記電源電圧に連結された一側を有した第２ヒューズ
と、 前記不良セルアドレスをバッファするための第１バッフ
ァと、 前記第１ヒューズの他側に連結されたドレインと前記バ
ッファの出力信号に連結されたゲートと接地電圧に連結
されたソースを有した第１スイッチングトランジスタ
と、 前記第１ヒューズの他側に連結されたソースと第１ノー
ドに連結されたゲートと第２ノードに連結されたドレイ
ンを有した第１ＰＭＯＳトランジスタと、 前記第２ヒューズの他側に連結されたソースと前記第２
ノードに連結されたゲートと前記第１ノードに連結され
たドレインを有した第２ＰＭＯＳトランジスタと、 リセット信号が印加されるゲートと前記第２ノードに連
結されたドレインと接地電圧に連結されたソースを有し
た第１ＮＭＯＳトランジスタと、 この第１ＮＭＯＳトランジスタのドレインに連結された
ドレインと前記第１ノードに連結されたゲートと接地電
圧に連結されたソースを有した第２ＮＭＯＳトランジス
タと、 前記第１ノードに連結されたドレインと前記第２ノード
に連結されたゲートと接地電圧に連結されたソースを有
した第３ＮＭＯＳトランジスタと、 前記リセット信号が印加されるゲートと前記第１ノード
に連結されたドレインと接地電圧に連結されたソースを
有した第４ＮＭＯＳトランジスタと、 前記第１ノードの信号をバッファして不良セルアドレス
制御信号を出力するための第２バッファとを前記アドレ
スのビット各々に対して備えたことを特徴とする請求項
２２に記載の半導体メモリ装置。 - 【請求項２４】 前記救済セルイネーブル制御信号発生
手段は、 前記不良セルアドレス制御信号に応答して前記入力アド
レスの反転されたアドレスを出力信号として伝送するた
めの第３ＣＭＯＳ伝送ゲート、 前記不良セルアドレス制御信号の反転された信号に応答
して前記入力アドレスを前記出力信号として伝送するた
めの第４ＣＭＯＳ伝送ゲートを備えた前記アドレスのビ
ット各々に備わった信号発生手段と、 この信号発生手段から出力される信号を論理積すること
によって前記救済セルイネーブル制御信号を発生するた
めの論理積ゲートとを備えたことを特徴とする請求項２
２に記載の半導体メモリ装置。 - 【請求項２５】 前記救済セルイネーブル制御信号発生
手段は、 前記不良セルアドレス制御信号に応答して前記入力アド
レスの反転アドレスを出力するための第１ＮＡＮＤゲー
ト、 前記不良セルアドレス制御信号の反転された信号に応答
して前記入力アドレスを出力するための第２ＮＡＮＤゲ
ート、 前記第１及び２ＮＡＮＤゲートの出力信号を非論理積し
て出力信号を発生するための第３ＮＡＮＤゲートを備え
た前記アドレスのビット各々に備わった信号発生手段
と、 この信号発生手段から出力される信号を論理積すること
によって前記救済セルイネーブル制御信号を発生するた
めの論理積ゲートとを備えたことを特徴とする請求項２
２に記載の半導体メモリ装置。 - 【請求項２６】 前記救済セルリード及びライト制御手
段は、 リード時に前記救済セルイネーブル制御信号と制御命令
を論理積した信号を前記救済セルリード制御信号として
発生するための救済セルリード制御信号発生手段と、 前記救済セルイネーブル制御信号と前記制御命令を論理
積した信号を入力して所定のパルス幅を有したパルス信
号を発生するためのパルス発生手段と、 ライト時に前記パルス発生手段の出力信号を前記救済セ
ルライト制御信号として発生するための救済セルライト
制御信号発生手段とを備えたことを特徴とする請求項２
２に記載の半導体メモリ装置。 - 【請求項２７】 前記救済セル制御手段は、 モード制御信号に応答して外部から印加される前記不良
セルアドレスを貯蔵して不良セルアドレス制御信号とし
て出力するためのモード設定レジスタと、 前記不良セルアドレス制御信号に応答して前記入力アド
レスが前記不良セルアドレスであれば前記救済セルイネ
ーブル制御信号を発生するための救済セルイネーブル制
御信号発生手段と、 前記救済セルイネーブル制御信号に応答してリード時に
前記救済セルリード制御信号を発生し、ライト時に前記
救済セルライト制御信号を発生するための救済セルリー
ド及びライト制御手段とを備えたことを特徴とする請求
項１６に記載の半導体メモリ装置。 - 【請求項２８】 前記救済セルイネーブル制御信号発生
手段は、 前記不良セルアドレス制御信号に応答して前記入力アド
レスの反転されたアドレスを出力信号として伝送するた
めの第３ＣＭＯＳ伝送ゲート、 前記不良セルアドレス制御信号の反転された信号に応答
して前記入力アドレスを前記出力信号として伝送するた
めの第４ＣＭＯＳ伝送ゲートを備えた前記アドレスのビ
ット各々に備わった信号発生手段と、 この信号発生手段から出力される信号を論理積すること
によって前記救済セルイネーブル制御信号を発生するた
めの論理積ゲートとを備えたことを特徴とする請求項２
７に記載の半導体メモリ装置。 - 【請求項２９】 前記救済セルイネーブル制御信号発生
手段は、 前記不良セルアドレス制御信号に応答して前記入力アド
レスの反転アドレスを出力するための第１ＮＡＮＤゲー
ト、 前記不良セルアドレス制御信号の反転された信号に応答
して前記入力アドレスを出力するための第２ＮＡＮＤゲ
ート、 前記第１及び２ＮＡＮＤゲートの出力信号を非論理積し
て出力信号を発生するための第３ＮＡＮＤゲートを備え
た前記アドレスのビット各々に備わった信号発生手段
と、 この信号発生手段から出力される信号を論理積すること
によって前記救済セルイネーブル制御信号を発生するた
めの論理積ゲートとを備えたことを特徴とする請求項２
７に記載の半導体メモリ装置。 - 【請求項３０】 前記救済セルリード及びライト制御手
段は、 リード時に前記救済セルイネーブル制御信号と制御命令
を論理積した信号を前記救済セルリード制御信号として
発生するための救済セルリード制御信号発生手段と、 前記救済セルイネーブル制御信号と前記制御命令を論理
積した信号を入力して所定のパルス幅を有したパルス信
号を発生するためのパルス発生手段と、 ライト時に前記パルス発生手段の出力信号を前記救済セ
ルライト制御信号として発生するための救済セルライト
制御信号発生手段とを備えたことを特徴とする請求項２
７に記載の半導体メモリ装置。 - 【請求項３１】 データ入出力ライングループを通して
データを入出力するためのメモリセルアレイと、 前記データ入出力ライングループに共通連結された入出
力ライングループとを備えた半導体メモリ装置の救済方
法において、 モード制御信号に応答して不良セルアドレスを貯蔵する
第１段階と、 入力アドレスが前記不良アドレスと一致すれば救済セル
イネーブル制御信号を発生する第２段階と、 前記救済セルイネーブル制御信号に応答してリード時に
は前記救済セルリード制御信号を発生し、ライト時には
前記救済セルライト制御信号を発生する第３段階と、 リード時に前記救済セルリード制御信号に応答して前記
救済セル手段に貯蔵されたデータを前記入出力ライング
ループに出力し、ライト時に前記救済セルライト制御信
号に応答して前記救済セル手段に入力データを貯蔵する
第４段階とを備えたことを特徴とする半導体メモリ装置
の救済方法。 - 【請求項３２】 前記第４段階は、 前記救済セル手段に貯蔵されたデータが前記入出力ライ
ングループに伝送される場合に前記メモリセルアレイに
貯蔵されたデータが前記入出力ライングループに伝送さ
れることを遮断することを特徴とする請求項３１に記載
の半導体メモリ装置の救済方法。 - 【請求項３３】 前記第４段階は、 前記救済セル手段に入力データが貯蔵される場合に前記
メモリセルアレイにもデータが伝送されることを特徴と
する請求項３１に記載の半導体メモリ装置の救済方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
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| KR2000P-57067 | 2000-09-28 | ||
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