KR101097472B1 - 오픈 비트라인 구조의 반도체메모리소자 - Google Patents

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Abstract

본 발명은 비트라인에 접지로의 경로가 발생되었는지 여부를 스크린 할 수 있는 테스트모드를 갖는 반도체메모리소자를 제공하기 위한 것으로, 이를 위한 본 발명으로 데이터를 저장하기 위한 단위메모리셀; 비트라인 쌍의 전압 차이를 감지 및 증폭하기 위한 비트라인 감지증폭기; 프리차지전압을 생성하기 위한 프리차지전압 생성수단; 균등화신호에 응답하여 상기 프리차지전압으로 상기 비트라인 쌍을 프리차지시키기 위한 프리차지수단; 및 프리차지 동작시 상기 프리차지전압 생성수단의 상기 프리차지전압을 상기 프리차지수단에 공급하되, 테스트모드에서 상기 프리차지전압의 전류량을 조절하는 프리차지전압 공급수단을 구비하는 오픈 비트라인 구조의 반도체메모리소자를 제공한다.
Figure R1020050026784
비트라인, 리키지 전류, 경로, 데이터 페일, 스크린

Description

오픈 비트라인 구조의 반도체메모리소자{SEMICONDUCTOR MEMORY DEVICE OF OPEN BIT LINE STRUCTURE}
도 1은 종래기술에 따른 오픈 비트라인 구조를 갖는 반도체메모리소자의 블록 구성도.
도 2는 본 발명의 일 실시 예에 따른 오픈 비트라인 구조를 갖는 반도체메모리소자의 블록 구성도.
도 3a 및 도 3b는 도 2의 반도체메모리소자이 비트라인에 접지로의 경로가 발생했는지 여부를 스크린 하는 과정에 따른 동작 파형도.
* 도면의 주요 부분에 대한 부호의 설명
200 : 비트라인 감지증폭기
300 : 프리차지부
400 : 프리차지전압 생성부
500 : 테스트모드-전류량 조절부
NM1, NM2, NM3, NM4 : 드라이버
본 발명은 반도체 설계 기술에 관한 것으로, 특히 비트라인의 리키지를 스크린하기 위한 테스트모드를 갖는 오픈 비트라인 구조의 반도체메모리소자에 관한 것이다.
도 1은 종래기술에 따른 오픈 비트라인 구조를 갖는 반도체메모리소자의 블록 구성도이다.
도 1을 참조하면, 종래기술에 따른 오픈 비트라인 구조를 갖는 반도체메모리소자는 데이터를 저장하기 위한 단위메모리셀(10)과, 비트라인 쌍(BLT, BLB)의 전압 차이를 감지 및 증폭하기 위한 비트라인 감지증폭기(20)와, 프리차지전압(VBLP)을 생성하기 위한 프리차지전압 생성부(30)와, 프리차지 전압(VBLP)을 공급하기 위한 드라이버(NM1)와, 균등화신호(EQ)에 응답하여 드라이버(EN)에 의해 공급된 프리차지전압(VBLP)으로 비트라인 쌍(BLB, BLT)을 프리차지시키기 위한 프리차지부(40)를 구비한다.
다음에서는 반도체메모리소자 내 단위메모리셀을 액세스하는 과정을 간략히 살펴보도록 한다.
먼저, 프리차지 구간에서는 균등화신호(EQ)가 활성화되어 프리차지부(40)에 의해 비트라인 쌍(BLB, BLT)이 프리차지전압 생성부(30)가 공급하는 프리차지전압(VBLP)으로 프리차지 된다.
이어, 워드라인(WL)이 활성화되어 비트라인 쌍(BLB, BLT)에 메모리셀(10)의 데이터가 미세전압으로 유입된다.
이어, 비트라인 감지증폭기(20)가 액티브 되어 비트라인 쌍(BLB, BLT)의 레벨 차이를 감지하고, 이를 증폭한다.
그리고 읽기커맨드가 인가되어 비트라인 감지증폭기에 의해 증폭된 데이터가 데이터핀을 통해 외부로 출력되거나, 쓰기커맨드가 인가되어 외부에서 인가된 데이터가 메모리셀에 저장된다.
이후, 프리차지 커맨드에 의해 워드라인(WL)이 비활성화되며, 균등화신호(EQ)가 활성화되어 비트라인 쌍(BLB, BLT)이 프리차지 된다.
한편, 도 1에 도시된 바와 같이 비트라인에 접지로의 경로(50)가 생성되는 경우, 리키지 전류가 발생되어 비트라인(BLT)의 전압레벨을 하강시키는 문제점이 있었다.
따라서, 종래 테스트모드에서는 워드라인(WL)이 활성화되어 메모리셀(10)의 데이터가 비트라인(BLT)에 미세전압으로 인가된 뒤 비트라인 감지증폭기(20)의 활성화 시점을 조절하므로서, 비트라인(BLT)에 접지로의 경로(50)가 발생되었는지 여부를 스크린 하였다.
즉, 접지로의 경로가 발생한 경우, 비트라인 감지증폭기(20)의 활성화 시점을 늦추면 리키지 전류에 의해 비트라인(BLT)의 인가된 메모리셀(10)의 데이터가 유실되므로, 이를 통해 접지로의 경로가 발생되었는지 여부를 판별하는 것이다.
그런데, 오픈 비트라인 구조를 갖는 경우에는 비트라인 감지증폭기의 활성화 시점을 조절할 수 있는 회로가 없기 때문에, 테스트모드에서의 데이터 페일이 리키지 전류에 의한 것인지, 오프된 비트라인 감지증폭기의 소모전류에 의한 것인지 판별이 어려워 테스트가 불완전하였다. 이는 접지로의 경로에 의해 발생되는 리키지 전류량이 오프된 비트라인 감지증폭기에 의해 소모되는 전류량과 유사하기 때문이다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 비트라인에 접지로의 경로가 발생되었는지 여부를 스크린 할 수 있는 테스트모드를 갖는 반도체메모리소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따른 오픈 비트라인 구조의 반도체메모리소자는 데이터를 저장하기 위한 단위메모리셀; 비트라인 쌍의 전압 차이를 감지 및 증폭하기 위한 비트라인 감지증폭기; 프리차지전압을 생성하기 위한 프리차지전압 생성수단; 균등화신호에 응답하여 상기 프리차지전압으로 상기 비트라인 쌍을 프리차지시키기 위한 프리차지수단; 및 프리차지 동작시 상기 프리차지전압 생성수단의 상기 프리차지전압을 상기 프리차지수단에 공급하되, 테스트모드에서 상기 프리차지전압의 전류량을 조절하는 프리차지전압 공급수단을 구비한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 일 실시 예에 따른 반도체메모리소자의 블록 구성도이다.
도 2를 참조하면, 본 발명의 일 실시 예에 따른 반도체메모리소자는 데이터를 저장하기 위한 단위메모리셀(100)과, 비트라인 쌍의 전압 차이를 감지 및 증폭하기 위한 비트라인 감지증폭기(200)와, 프리차지전압(VBLP)을 생성하기 위한 프리차지전압 생성부(400)와, 프리차지전압(VBLP)을 프리차지부(300)에 공급하기 위한 제1 내지 제3 드라이버(NM2, NM3, NM4)와, 테스트모드에서 제1 내지 제3 드라이버(NM2, NM3, NM4)를 선택적으로 턴온/턴오프시키기 위한 테스트모드-전류량 조절부(500)와, 균등화신호(EQ)에 응답하여 프리차지전압(VBLP)으로 비트라인 쌍(BLB, BLT)을 프리차지시키기 위한 프리차지부(300)를 구비한다.
테스트모드-전류량 조절부(500)는 제1 및 제2 테스트모드신호(T1, T2)를 생성하기 위한 테스트모드 발생부(520)와, 구동 제어신호(EN)와 제1 및 제2 테스트모드신호(T1, T2)를 인가받아 제1 내지 제3 전류량 조절신호를 생성하기 위한 신호 출력부(540)를 구비한다.
그리고 신호 출력부(540)는 구동 제어신호(EN)를 반전시켜 제1 전류량 조절신호로 출력하기 위한 인버터(I1)와, 구동 제어신호(EN)와 제1 테스트모드신호(T1)를 인가받아 제2 전류량 조절신호로 출력하기 위한 노어게이트(NR1)와, 구동 제어 신호(EN)와 제2 테스트모드신호(T2)를 인가받아 제3 전류량 조절신호로 출력하기 위한 노어게이트(NR2)를 구비한다.
또한, 제1 내지 제3 드라이버(NM2, NM3, NM4)는 각각 제1 내지 제3 전류량 조절신호에 응답하여 프리차지전압(VBLP)을 프리차지부(300)에 인가하기 위한 복수의 NMOS트랜지스터로 구현된다.
참고적으로, 제1 내지 제3 드라이버(NM2, NM3, NM4)를 위한 NMOS트랜지스터의 싸이즈를 각각 다르게 구현하므로서, 테스트모드에서 인가되는 프리차지전압(VBLP)의 전류량을 다양하게 조절할 수 있다.
그리고 비트라인(BLT)에 형성된 접지로의 경로(600)는 본 발명의 동작을 설명하기 위한 것으로, 모든 소자에 접지로의 경로가 생성되는 것은 아니다.
다음에서는 반도체메모리소자의 동작에 따른 테스트모드-전류량 조절부(500) 및 드라이버(NM2, NM3, NM4)의 동작에 관해 간략히 살펴보도록 한다.
먼저, 노말동작에서 테스트모드 발생부(520)는 제1 및 제2 테스트모드신호(t T1, T2)를 논리레벨 'L'로 출력하여 제1 내지 제3 전류량 조절신호를 모두 활성화시킨다. 따라서, 제1 내지 제3 드라이버(NM2, NM3, NM4)가 모두 액티브 되어 프리차지전압 생성부(400)의 프리차지전압(VBLP)을 프리차지부(300)에 공급하게 된다.
그리고 테스트모드에서는 테스트모드 발생부(520)가 제1 및 제2 테스트모드신호(T1, T2)를 선택적으로 논리레벨 'H'로 출력하므로, 신호 출력부(540)는 제1 및 제2 테스트모드신호(T1, T2)에 따라 제1 내지 제3 전류량 조절신호를 활성화시킨다. 따라서, 제1 내지 제3 전류량 조절신호에 따라 액티브되는 드라이버(NM2, NM3, NM4) 수가 달라져, 프리차지부(300)에 공급되는 프리차지 전압(VBLP)의 전류량이 조절된다.
한편, 프리차지 전압(VBLP)의 공급이 필요하지 않은 경우에는, 소자의 동작모드에 관계없이 구동 제어신호(EN)를 논리레벨 'H'로 인가하므로서, 제1 내지 제3 전류량 조절신호가 논리레벨 'L'로 출력되어 제1 내지 제3 드라이버(NM2, NM3, NM4)가 턴오프되도록 한다.
전술한 바와 같은 프리차지 전압(VBLP)의 전류량 조절에 따른 소자의 동작을 도시한 파형도 도 3a 및 도 3b를 참조하여, 소자의 비트라인에 접지로의 경로가 발생했는지 여부를 스크린하는 과정을 살펴보도록 한다.
도 3a는 반도체메모리소자의 비트라인에 접지로의 경로가 발생되지 않은 경우에 따른 동작 파형도이다.
테스트모드에서 제1 내지 제3 전류량 조절신호의 제어를 통해 인가되는 프리차지 전압(VBLP)의 전류량을 조절하여도, 접지로의 경로가 발생되지 않은 경우에는 도면에 도시된 바와 같이 리키지 전류가 발생되지 않기 때문에, 메모리셀의 데이터가 정상적으로 증폭되는 것을 알 수 있다.
반면, 비트라인에 접지로의 경로(600)가 발생된 경우, 도 3b에 도시된 바와 같이 접지로의 경로(600)에 의해 리키지 전류가 발생되어 프리차지 시 비트라인 쌍(BLT, BLB)의 레벨이 하강하게 된다.
따라서, 메모리셀(100)의 데이터가 비트라인 감지증폭기(200)에 의해 감지 및 증폭되어도 접지로의 경로(600)에서 발생되는 지속적인 리키지 전류에 의해 셀 데이터의 레벨이 하강되는 것을 알 수 있다.
참고적으로, 도 3a 및 도 3b에 도시된 동작 파형도는 메모리셀(100)에 논리레벨 'H'의 데이터가 저장된 경우이다.
본 발명에 따른 반도체메모리소자는 테스트모드에서 프리차지 전압의 전류량을 조절하므로서, 접지로의 경로 발생 시 비트라인 쌍의 프리차지 전압이 하강하도록하여, 증폭된 메모리셀의 전압레벨을 통해 접지로의 경로가 발생되었음을 스크린할 수 있게한다.
한편, 전술한 본 발명에서는 프리차지전압을 공급하기 위한 드라이버를 3개 구비하나, 이는 하나의 실시 예로서 프리차지전압을 공급하기 위한 드라이버의 수에 의해 본 발명은 제한받지 않는다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 테스트모드에서 프리차지전압의 구동량을 조절하므로서, 비트라인에 접지로의 경로가 발생한 경우를 스크린할 수 있는 오픈 비트라인 구조의 반도체메모리소자이다.

Claims (6)

  1. 데이터를 저장하기 위한 단위메모리셀;
    비트라인 쌍의 전압 차이를 감지 및 증폭하기 위한 비트라인 감지증폭기;
    프리차지전압을 생성하기 위한 프리차지전압 생성수단;
    균등화신호에 응답하여 상기 프리차지전압으로 상기 비트라인 쌍을 프리차지시키기 위한 프리차지수단; 및
    프리차지 동작시 상기 프리차지전압 생성수단의 상기 프리차지전압을 상기 프리차지수단에 공급하되, 테스트모드에서 상기 프리차지전압의 전류량을 조절하는 프리차지전압 공급수단
    을 구비하는 오픈 비트라인 구조의 반도체메모리소자.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 프리차지전압 공급수단은,
    상기 프리차지전압 생성수단의 프리차지 전압을 상기 프리차지수단에 공급하기 위한 복수의 드라이버; 및
    상기 테스트모드에서 상기 복수의 드라이버를 선택적으로 턴온/턴오프시키기 위한 테스트모드-전류량 조절수단
    을 구비하는 오픈 비트라인 구조의 반도체메모리소자.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제2항에 있어서,
    상기 테스트모드-전류량 조절수단은,
    제1 및 제2 테스트모드신호를 생성하기 위한 테스트모드 발생부와,
    구동 제어신호와 상기 제1 및 제2 테스트모드신호를 인가받아 제1 내지 제3 전류량 조절신호를 생성하기 위한 신호 출력부를 구비하는 것
    을 특징으로 하는 오픈 비트라인 구조의 반도체메모리소자.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제3항에 있어서,
    상기 신호 출력부는,
    상기 구동 제어신호를 반전시켜 상기 제1 전류량 조절신호로 출력하기 위한 인버터와,
    상기 구동 제어신호와 상기 제1 테스트모드신호를 인가받아 상기 제2 전류량 조절신호를 출력하기 위한 제1 노어게이트와,
    상기 구동 제어신호와 상기 제2 테스트모드신호를 인가받아 상기 제3 전류량 조절신호로 출력하기 위한 제2 노어게이트를 구비하는 것
    을 특징으로 하는 오픈 비트라인 구조의 반도체메모리소자.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제4항에 있어서,
    상기 복수의 드라이버는,
    각각 상기 제1 내지 제3 전류량 조절신호에 응답하여 상기 프리차지전압 생성수단의 프리차지 전압을 상기 프리차지수단에 인가하기 위한 제1 내지 제3 NMOS트랜지스터인 것을 특징으로 하는 오픈 비트라인 구조의 반도체메모리소자.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제5항에 있어서,
    상기 제1 내지 제3 NMOS 트랜지스터의 싸이즈가 각각 다른 것을 특징으로 하는 오픈 비트라인 구조의 반도체메모리소자.
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* Cited by examiner, † Cited by third party
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