JP2013030255A - 半導体記憶装置及び半導体記憶装置の制御方法 - Google Patents
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Abstract
【解決手段】グローバル入出力回路21のライトアンプWAGは一対のスイッチSW1,SW2を介してデータビット線対DBL,DBLXと接続されている。データビット線対DBL,DBLXは、スイッチSW3,SW4を介して、グローバル入出力回路21と各ブロック22,23との間でデータを転送するグローバルビット線対GBL,GBLXとそれぞれ接続されている。ライトアンプWAGは、入力データDIに応じてデータビット線対DBL,DBLXを駆動する。スイッチSW1,SW2をオフし、ライトアンプWAGからデータビット線対DBL,DBLXを切り離す。そして、スイッチSW3,SW4をオンし、データビット線対DBL,DBLXにグローバルビット線対GBL,GBLXを接続する。
【選択図】図4
Description
図1に示すように、半導体記憶装置の制御部10は、グローバル制御回路(Global Control)11と、メモリ部20に含まれる2つのメモリブロックに対応するブロック制御回路12,13を有している。
図4は1ビットのデータに対応するメモリ部20、即ち図1に示す入力データDI[0]及び出力データDO[0]に対応するメモリ部20を示す。なお、図4において、ビット位置を示す[0]を省略する。
グローバル入出力回路21は、ライトアンプWAG及びリードアンプRAG、センスアンプSAG、イコライザEQG、スイッチSW1〜SW4、インバータ31〜34を含む。
図4に示すように、ローカル入出力回路22aは、センスアンプSA0、イコライザEQ0、コラムスイッチCSW0、スイッチSW01,SW02、インバータ41〜46を含む。
センスアンプSA1には、インバータ53,54を介してセンスアンプイネーブル信号SAE_L1が供給される。センスアンプSA1は、Hレベルのセンスアンプイネーブル信号SAE_L1に応答して活性化し、Lレベルのセンスアンプイネーブル信号SAE_L1に応答して非活性化する。活性化したセンスアンプSA1は、ローカルビット線対LBL1,LBLX1の電位差を増幅する。
[書き込み動作(Write Cycle)]
図6に示すように、書き込み動作の開始時において、図1に示すグローバル制御回路11は、Lレベルのイコライズ信号EQD_Gと、Lレベルのセンスアンプイネーブル信号SAE_Gを生成する。Lレベルのイコライズ信号EQD_Gにより、図4に示すスイッチSW1,SW2がオンし、ライトアンプWAGにデータビット線対DBL,DBLXが接続される。このとき、Lレベルのイコライズ信号EQD_GによりスイッチSW3,SW4がオフするため、グローバルビット線対GBL,GBLXはデータビット線対DBL,DBLXから切り離されている。イコライザEQGは、Lレベルのイコライズ信号EQD_Gに応答して活性化し、グローバルビット線対GBL,GBLXをHレベルにプリチャージする。センスアンプSAGは、Lレベルのセンスアンプイネーブル信号SAE_Gにより非活性化状態にある。
図6に示すように、読み出し動作の開始時において、図1に示すグローバル制御回路11は、Lレベルのイコライズ信号EQD_Gと、Lレベルのセンスアンプイネーブル信号SAE_Gを生成する。Lレベルのイコライズ信号EQD_Gにより、図4に示すスイッチSW1,SW2がオンし、ライトアンプWAGにデータビット線対DBL,DBLXが接続される。このとき、Lレベルのイコライズ信号EQD_GによりスイッチSW3,SW4がオフするため、グローバルビット線対GBL,GBLXはデータビット線対DBL,DBLXから切り離されている。イコライザEQGは、Lレベルのイコライズ信号EQD_Gに応答して活性化し、グローバルビット線対GBL,GBLXをHレベルにプリチャージする。センスアンプSAGは、Lレベルのセンスアンプイネーブル信号SAE_Gにより非活性化状態にある。
(1)グローバル入出力回路21のライトアンプWAG及びリードアンプRAGは一対のスイッチSW1,SW2を介してデータビット線対DBL,DBLXと接続されている。データビット線対DBL,DBLXは、スイッチSW3,SW4を介して、グローバル入出力回路21と各ブロック22,23との間でデータを転送するグローバルビット線対GBL,GBLXとそれぞれ接続されている。
・ブロックの数を適宜変更してもよい。
・上記実施形態のセンスアンプSAG,SA0,SA1はクロスカップル接続した2つのインバータ回路により接続されたビット線の電位差を増幅した。これに対し、差動増幅型のセンスアンプを用いても良い。
・SRAM以外のメモリ、例えば,ダイナミックランダムアクセスメモリ(DRAM:Dynamic Random Access Memory)に具体化してもよい。
(付記1)
メモリセルを含む複数のブロックと、
前記複数のブロックに対して共通に設けられた入出力回路と、
前記入出力回路と前記複数のブロックとの間でデータを転送するグローバルビット線と、
前記複数のブロックと前記入出力回路を制御する制御部と
を有し、
前記入出力回路は、前記メモリセルに対する書き込みデータが入力されるライトアンプと、前記ライトアンプと第1のスイッチを介して接続されるデータビット線と、前記データビット線と前記グローバルビット線との間に接続された第2のスイッチを含み、
前記制御部は、前記ライトアンプによって前記データビット線を駆動した後、前記第1のスイッチをオフし、前記第2のスイッチをオンする、
ことを特徴とする半導体記憶装置。
(付記2)
前記複数のブロックは、前記グローバルビット線と第3のスイッチを介して接続されたローカルビット線と、前記メモリセルが接続されたビット線をコラム選択信号に応じて前記ローカルビット線に接続するコラムスイッチを有し、
前記制御部は、前記第3のスイッチを、前記複数のブロックのうちの1つを選択するブロック選択信号に応じてオンオフ制御する、
ことを特徴とする付記1記載の半導体記憶装置。
(付記3)
前記複数のブロックは、前記ローカルビット線に接続されたセンスアンプを有し、
前記制御部は、読み出し動作において、前記第3のスイッチがオフ状態で前記センスアンプを活性化して前記ローカルビット線の電位を増幅した後、前記第3のスイッチをオンする、
ことを特徴とする付記2記載の半導体記憶装置。
(付記4)
前記入出力回路は、前記データビット線に接続されたセンスアンプと、前記第1のスイッチを介して前記データビット線と接続されるリードアンプを有し、
前記制御部は、読み出し動作において、前記第2のスイッチをオフし、前記センスアンプを活性化して前記データビット線の電位を増幅し、前記第1のスイッチをオンし、
前記リードアンプは前記データビット線の電位に応じたデータを出力する、
ことを特徴とする付記1〜3のうちの何れか一に記載の半導体記憶装置。
(付記5)
前記入出力回路は、前記第2のスイッチをオフするとき、前記グローバルビット線を所定の電位とするイコライザを有する、ことを特徴とする付記1〜4のうちの何れか一に記載の半導体記憶装置。
(付記6)
前記イコライザは、制御信号に基づいて生成される駆動信号に基づいて前記グローバルビット線を所定の電位とし、
前記制御部は、前記第2のスイッチを制御する前記駆動信号を生成し、
前記第1のスイッチは前記駆動信号を論理反転した信号に基づいてオンオフする、
ことを特徴とする付記5記載の半導体記憶装置。
(付記7)
メモリセルを含む複数のブロックに対して共通に設けられた入出力回路のライトアンプは、前記メモリセルに対する書き込みデータに応じて第1のスイッチを介して接続されるデータビット線を駆動し、
前記第1のスイッチをオフし、
前記データビット線と、前記入出力回路と前記複数のブロックとの間でデータを転送するグローバルビット線との間に接続された第2のスイッチをオンする、
ことを特徴とする半導体記憶装置の制御方法。
(付記8)
読み出し動作において、前記メモリセルに記憶されたデータを、前記ビット線を介してローカルビット線に読み出し、前記ローカルビット線と前記グローバルビット線との間に接続された第3のスイッチがオフ状態でセンスアンプを活性化して前記ローカルビット線の電位を増幅した後、前記第3のスイッチをオンする、
ことを特徴とする付記7記載の半導体記憶装置の制御方法。
(付記9)
前記グローバルビット線とローカルビット線との間に接続された第3のスイッチをオフし、
前記書き込みデータの対象となるブロックに含まれるセンスアンプは、前記ローカルビット線の電位を増幅し、
前記ローカルビット線にコラムスイッチによりビット線を接続し、
前記メモリセルは、前記ビット線の電位を保持する、
ことを特徴とする付記7又は8記載の半導体記憶装置の制御方法。
(付記10)
読み出し動作において、前記第2のスイッチをオフし、前記データビット線に接続されたセンスアンプを活性化して前記データビット線の電位を増幅し、前記第1のスイッチをオンし、前記リードアンプは前記データビット線の電位に応じたデータを出力する、
ことを特徴とする付記8記載の半導体記憶装置の制御方法。
(付記11)
前記第2のスイッチをオフし、前記グローバルビット線を所定の電位にプリチャージする、ことを特徴とする付記7〜10のうちの何れか一に記載の半導体記憶装置の制御方法。
21 制御回路
22,23 ブロック
GBL,GBLX グローバルビット線
DBL,DBLX データビット線
LBL0,LBLX0,LBL1,LBLX1 ローカルビット線
BL0,BLX0,BL1,BLX1 ビット線
SW1,SW2 スイッチ
SW3,SW4 スイッチ
SW01,SW02,SW11,SW12 スイッチ
WAG ライトアンプ
RAG リードアンプ
SAG センスアンプ
SA0,SA1 センスアンプ
EQG イコライザ
EQ0,EQ1 イコライザ
CSW0,CSW1 コラムスイッチ
MC メモリセル
Claims (6)
- メモリセルを含む複数のブロックと、
前記複数のブロックに対して共通に設けられた入出力回路と、
前記入出力回路と前記複数のブロックとの間でデータを転送するグローバルビット線と、
前記複数のブロックと前記入出力回路を制御する制御部と
を有し、
前記入出力回路は、前記メモリセルに対する書き込みデータが入力されるライトアンプと、前記ライトアンプと第1のスイッチを介して接続されるデータビット線と、前記データビット線と前記グローバルビット線との間に接続された第2のスイッチを含み、
前記制御部は、前記ライトアンプによって前記データビット線を駆動した後、前記第1のスイッチをオフし、前記第2のスイッチをオンする、
ことを特徴とする半導体記憶装置。 - 前記複数のブロックは、前記グローバルビット線と第3のスイッチを介して接続されたローカルビット線と、前記メモリセルが接続されたビット線をコラム選択信号に応じて前記ローカルビット線に接続するコラムスイッチを有し、
前記制御部は、前記第3のスイッチを、前記複数のブロックのうちの1つを選択するブロック選択信号に応じてオンオフ制御する、
ことを特徴とする請求項1記載の半導体記憶装置。 - 前記複数のブロックは、前記ローカルビット線に接続されたセンスアンプを有し、
前記制御部は、読み出し動作において、前記第3のスイッチがオフ状態で前記センスアンプを活性化して前記ローカルビット線の電位を増幅した後、前記第3のスイッチをオンする、
ことを特徴とする請求項2記載の半導体記憶装置。 - 前記入出力回路は、前記データビット線に接続されたセンスアンプと、前記第1のスイッチを介して前記データビット線と接続されるリードアンプを有し、
前記制御部は、読み出し動作において、前記第2のスイッチをオフし、前記センスアンプを活性化して前記データビット線の電位を増幅し、前記第1のスイッチをオンし、
前記リードアンプは前記データビット線の電位に応じたデータを出力する、
ことを特徴とする請求項1〜3のうちの何れか一項に記載の半導体記憶装置。 - メモリセルを含む複数のブロックに対して共通に設けられた入出力回路のライトアンプは、前記メモリセルに対する書き込みデータに応じて第1のスイッチを介して接続されるデータビット線を駆動し、
前記第1のスイッチをオフし、
前記データビット線と、前記入出力回路と前記複数のブロックとの間でデータを転送するグローバルビット線との間に接続された第2のスイッチをオンする、
ことを特徴とする半導体記憶装置の制御方法。 - 読み出し動作において、前記メモリセルに記憶されたデータを、前記ビット線を介してローカルビット線に読み出し、前記ローカルビット線と前記グローバルビット線との間に接続された第3のスイッチがオフ状態でセンスアンプを活性化して前記ローカルビット線の電位を増幅した後、前記第3のスイッチをオンする、
ことを特徴とする請求項5記載の半導体記憶装置の制御方法。
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