KR20110000141A - 반도체 메모리 장치 및 이를 이용한 비트라인 센싱 방법 - Google Patents

반도체 메모리 장치 및 이를 이용한 비트라인 센싱 방법 Download PDF

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KR20110000141A
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Abstract

반도체 메모리 장치 및 이를 이용한 비트라인 센싱방법이 개시되어 있다. 반도체 메모리 장치의 비트라인 센싱방법은 다수의 메모리셀 블록들 중 어느 하나가 선택되는 단계와, 상기 선택된 메모리셀 블록에 연결된 해당 센스앰프들과 모든 메모리셀 블록들이 분리되는 단계와, 상기 메모리셀 블록의 워드라인이 선택되어 상기 선택된 워드라인에 연결된 메모리셀과 비트라인간 차지 쉐어링에 의해 비트라인과 비트바 라인간 전압차가 발생되는 단계와, 상기 선택된 메모리셀 블록과 상기 해당 센스앰프들이 연결되는 단계와, 상기 해당 센스앰프들 중 어느 하나가 인에이블되는 단계와, 상기 인에이블된 센스앰프들에 의해 비트라인과 비트바 라인간 전압차가 센싱되는 단계를 포함한다. 본 발명에 따르면, 차지 쉐어링(charge sharing) 동안에 메모리셀 블록과 센스앰프가 연결되지 않으므로 센스앰프를 구성하는 트랜지스터들에서의 누설로 인하여 ΔV가 감소되는 현상이 방지된다. 따라서, ΔV 감소에 따른 컬럼 폐일이 방지되는 효과가 있다.

Description

반도체 메모리 장치 및 이를 이용한 비트라인 센싱 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR SENSING BITLINE BY USING THE SAME}
본 발명은 반도체 메모리 장치 및 이를 이용한 비트라인 센싱 방법에 관한 것으로, 보다 상세하게는 차지 쉐어링(charge sharing) 동안에 메모리셀 블록과 센스앰프간 연결을 끊어주어 센스앰프에서의 누설로 인한 컬럼 폐일(column fail)을 방지하기 위한 반도체 메모리 장치 및 이를 이용한 비트라인 센싱 방법에 관한 것이다.
일반적으로, 반도체 메모리 장치는 메모리 셀(memory cell)들에 데이터를 저장하거나 저장된 데이터를 리드하기 위한 것으로서, 다수의 비트라인들 및 다수의 워드라인들, 비트라인 및 워드라인을 선택하는 회로 및 센스앰프 등의 주변 회로를 포함한다. 특히, 센스앰프 중 비트라인 센스앰프는 비트라인에 실린 데이터를 센싱 및 증폭하여 데이터 버스에 출력한다.
도 1은 일반적인 반도체 메모리 장치를 나타낸 회로도이고, 도 2는 도 1의 센스앰프의 회로도이고, 도 3은 종래 기술에 따른 반도체 메모리 장치의 비트라인 센싱방법을 설명하기 위한 파형도이다.
도 1을 참조하면, 반도체 메모리 장치는 메모리 셀 어레이가 복수의 메모리셀 블록들(…, BLOCK<m-1>, BLOCK<m>, BLOCK<m+1>, …)로 나누어지고, 하나의 메모리셀 블록, 예를 들어 BLOCK<m>은 이웃하는 메모리셀 블록 BLOCK<m-1>, BLOCK<m+1>과 센스앰프 SA<m-1>, SA<m>를 공유하도록 구성된다.
메모리셀 블록 BLOCK<m>의 비트라인(BL<m>) 및 비트바 라인(/BL<m>)은 스위칭 수단 SASL1<m-1>, SASL2<m-1> 및 SASH1<m>, SASH2<m>을 통해 센스앰프 SA<m-1> 및 SA<m>에 연결된다. 스위칭 수단 SASL1<m-1>, SASL2<m-1> 및 SASH1<m>, SASH2<m>은 비트라인 분리 신호 BISL<m-1> 및 BISH<m>에 따라 턴온/턴오프(turn on/Turn off)된다.
센스앰프는 센스앰프 인에이블 신호(RTO, SX)에 의해 제어되어 비트라인(BL)과 비트바 라인(/BL) 사이의 전압차를 센싱 및 증폭한다. 이를 위하여 센스앰프는 래치업(latch-up) 구조를 갖는다.
도 2를 참조하면, 센스앰프는 래치업 구조를 갖는 제 1, 제 2 PMOS 트랜지스터(P1, P2) 및 제 1, 제 2 NMOS 트랜지스터(N1, N2)를 구비한다.
제 1, 제 2 PMOS 트랜지스터(P1, P2)는 비트라인(BL) 및 비트바 라인(/BL) 사이에 직렬 연결되고 공통노드에 센스앰프 인에이블 신호 RTO가 인가되고 각 게이트는 비트바 라인(/BL)과 비트라인(BL)에 각각 연결된다. 제 1, 제 2 NMOS 트랜지스터(N6, N7)는 비트라인(BL) 및 비트바 라인(/BL) 사이에 직렬 연결되고 공통노드에 센스앰프 인에이블 신호 SX가 인가되고 각 게이트는 비트바라인(/BL)과 비트라인(BL)에 각각 연결된다.
이와 같은 반도체 메모리 장치의 비트라인 센싱 과정을 도 3을 참조하여 설명하면 다음과 같다.
블록 선택 신호에 의해 특정 메모리셀 블록, 예컨데 m번째 메모리셀 블록이 선택되면, 선택된 메모리셀 블록 BLOCK<m>을 제외한 반대쪽 메모리셀 블록 BLOCK<m-1> 및 BLOCK<m+1>과 센스앰프 SA<m-1> 및 SA<m>간 연결을 끊어주기 위해 BISH<m-1>, BISL<m>이 "로우" 레벨이 되어, SASH1<m-1>, SASH2<m-1>, SASL1<m>, SASL2<m>이 턴오프(turn off)된다.
이때, BISL<m-1>, BISH<m>를 "하이" 레벨로 유지시키어 선택된 메모리셀 블록 BLOCK<m>이 센스앰프 SA<m-1>, SA<m>와 연결되어 있게끔 한 상태에서 워드라인 인에이블 신호에 의해 특정 워드라인, 예를 들어 WL0이 선택되고 이에 따라 WL0에 연결된 메모리셀 트랜지스터를 턴온(turn-on)되어 메모리셀과 비트라인(BL<m>) 사이에 차지 쉐어링(charge charing)이 일어나 비트라인(BL<m>)과 비트바라인(/BL<m>) 사이에 전압차(ΔV)가 발생된다. 이후, 센스앰프 인에이블 신호(RTO<m>, SX<m>)에 의해 센스앰프 SA<m>이 인에이블되어 ΔV를 센싱하여 증폭하게 된다.
고집적화에 따른 소자 사이즈 감소로 소자의 문턱전압(threshold voltage; Vth)이 점차 낮아지고 있으며, 센스앰프를 구성하는 MOS 트랜지스터들(P1, P2, N1, N2)의 문턱 전압도 점차 낮아지는 추세에 있다.
또한, 주기적인 리프래시(refresh)를 필요로 하는 DRAM 등의 반도체 메모리 소자에서 리프래시 특성을 향상시키기 위해서는 비트라인 센스앰프의 센싱 스피 드(sensing speed)를 향상시켜야 하며, 빠른 센싱 스피드(sensing speed)를 확보하기 위해서는 센스앰프를 구성하는 MOS 트랜지스터들(P1, P2, N1, N2)의 문턱 전압을 낮추어야 한다.
그러나, 센스앰프를 구성하는 MOS 트랜지스터들(P1, P2, N1, N2)의 문턱 전압이 낮아지면 차지 쉐어링 동안 센스앰프를 구성하는 MOS 트랜지스터들(P1, P2, N1, N2)을 통해 누설 전류(leakage current)가 발생 되고, 이로 인하여 비트라인(BL<m>)과 비트바 라인(/BL<m>)간에 전하 이동이 일어나 ΔV가 감소되어 비트라인(BL<m>)에 연결된 메모리셀에 컬럼 페일(column fail)이 발생되는 문제가 있다.
예를 들어, 비트라인 BL<m>에 연결된 메모리셀에 저장된 데이터가 "하이"인 경우, 비트라인 BL<m>의 전압은 이상적으로 ①과 같은 파형(점선)을 가져야 하지만, 차지 쉐어링 동안에 센스앰프를 구성하는 MOS 트랜지스터들(P1, P2, N1, N2)에서의 누설로 인하여 실제로는 ②와 같은 파형(실선)을 갖게 되고, ΔV가 오프셋 전압 이하로 떨어지게 되어 "하이"의 데이터를 "로우"로 센싱하게 된다. 즉, 컬럼 페일이 발생된다.
따라서, 칼럼 페일을 방지하기 위해서는 MOS 트랜지스터들(P1, P2, N1, N2)의 문턱전압을 높게 유지해야 하지만, MOS 트랜지스터들(P1, P2, N1, N2)의 문턱전압을 높이면 소자 집적화가 어려워지고, 센스앰프의 센싱 스피드가 떨어져 리프래시 특성이 저하되는 문제가 있다.
본 발명은 차지 쉐어링 동안에 메모리셀 블록과 센스앰프간 연결을 끊어주어 센스앰프에서의 누설로 인한 칼럼 폐일을 방지하기 위한 반도체 메모리 장치 및 이를 이용한 비트라인 센싱방법을 제공한다.
본 발명은 센스앰프를 구성하는 MOS 트랜지스터들의 문턱전압 저하(lowing)가 가능하도록 하여 센스앰프의 센싱 스피드 및 리프래시 특성을 향상시키고 MOS 트랜지스터 사이즈 축소를 통해 집적도 향상에 기여할 수 있는 반도체 메모리 장치 및 이를 이용한 비트라인 센싱방법을 제공한다.
본 발명의 일 특징에 따른 반도체 메모리 장치는, 복수의 메모리셀 블록들과, 한쌍의 이웃하는 메모리셀 블록들에 의해 공유되어 메모리셀 블록의 비트라인과 비트바 라인간 전압 차이를 센싱하는 센스앰프들과, 비트라인 분리신호에 따라서 턴온/턴오프되어 상기 메모리셀 블록들과 상기 센스앰프들 사이를 선택적으로 연결하는 스위칭 수단들과, 상기 스위칭 수단들에 상기 비트라인 분리신호를 제공하는 비트라인 분리 제어부를 포함하며, 상기 비트라인 분리 제어부는 메모리셀 블록이 선택되면 선택된 메모리셀 블록에 연결된 해당 센스앰프들과 메모리셀 블록들 사이를 연결하는 스위칭 수단들을 턴오프시키기 위한 비트라인 분리신호를 제공하고, 이후 워드라인이 선택되어 상기 선택된 워드라인에 연결된 메모리셀과 비트라인간 차지 쉐어링에 의해 비트라인과 비트바 라인간 전압차가 발생된 다음 상기 해 당 센스앰프가 인에이블되기 전에 상기 선택된 메모리셀 블록과 상기 해당 센스앰프들 사이를 연결하는 스위칭 수단들을 턴온시키기 위한 비트라인 분리신호를 제공하는 것을 특징으로 한다.
상기 반도체 메모리 장치에서, 액티브 명령 신호에 의해 인에이블되어 타임 인터벌을 갖고 제 1, 제 2, 제 3 인에이블 신호를 순차 출력하는 타이밍 제어부와, 상기 제 1 인에이블 신호에 의해 인에이블되어 메모리셀 블록을 선택하기 위한 블록 선택 신호를 생성하는 블록 어드레스 디코더와, 상기 제 2 인에이블 신호에 의해 인에이블되어 워드라인을 선택하기 위한 워드라인 인에이블 신호를 생성하는 워드라인 어드레스 디코더와, 상기 제 3 인에이블 신호에 의해 인에이블되어 선택된 메모리셀 블록에 연결된 센스앰프를 구동시키기 위한 센스앰프 제어 신호를 생성하는 센스앰프 디코더를 더 포함하는 것을 특징으로 한다.
상기 타이밍 제어부는 상기 액티브 명령 신호에 의해 인에이블되어 제 1 시간이 경과된 후에 상기 제 1 인에이블 신호를 출력하는 제 1 지연부와, 상기 제 1 인에이블 신호에 의해 인에이블되어 제 2 시간이 경과된 후에 상기 제 2 인에이블 신호를 출력하는 제 2 지연부와, 상기 제 2 인에이블 신호에 의해 인에이블되어 제 3 시간이 경과된 후에 상기 제 3 인에이블 신호를 출력하는 제 3 지연부를 포함하는 것을 특징으로 한다.
상기 반도체 메모리 장치에서, 상기 비트라인분리 제어부는 상기 메모리셀 블록들에 각각 대응되는 비트라인분리 제어블록들을 포함하며, 상기 비트라인분리 제어블록은 상기 워드라인이 선택된 다음 일정 시간이 경과된 후에 대응하는 해당 메모리셀 블록의 블록 선택 신호를 반전하여 출력하는 지연 회로부와, 상기 해당 메모리셀 블록과 그 상부에 이웃하는 상부 메모리셀 블록 중 어느 하나가 선택되면 상기 해당 메모리셀 블록과 상기 상부 메모리셀 블록 사이에 연결된 센스앰프와 상기 해당 메모리셀 블록을 연결하는 제 1 스위칭 수단이 턴오프되도록 제 1 레벨의 제 1 비트라인 분리신호를 제공하고, 이후 상기 지연 회로부로부터 출력되는 반전된 블록 선택 신호에 의해 선택된 메모리셀 블록이 상기 해당 메모리셀 블록인 것으로 확인되면 상기 제 1 스위칭 수단이 턴온되도록 상기 제 1 비트라인 분리신호를 제 2 레벨로 천이시키는 제 1 비트라인 분리 신호 생성부와, 상기 해당 메모리셀 블록과 그 하부에 이웃하는 하부 메모리셀 블록 중 어느 하나가 선택되면 상기 해당 메모리셀 블록과 상기 하부 메모리셀 블록 사이에 연결된 센스앰프와 상기 해당 메모리셀 블록을 연결하는 제 2 스위칭 수단이 턴오프되도록 제 1 레벨의 제 2 비트라인 분리신호를 제공하고, 이후 상기 지연 회로부로부터 출력되는 반전된 블록 선택 신호에 의해 선택된 메모리셀 블록이 상기 해당 메모리셀 블록인 것으로 확인되면 상기 제 2 스위칭 수단이 턴온되도록 상기 제 2 비트라인 분리 신호를 제 2 레벨로 천이시키는 제 2 비트라인 분리 신호 생성부를 포함하는 것을 특징으로 한다.
상기 일정 시간은 상기 워드라인이 선택된 다음 센스앰프가 인에이블될때까지 경과된 시간보다 짧은 것을 특징으로 한다.
상기 제 1 비트라인 분리 신호 생성부는 상기 지연 회로부로부터 출력되는 반전된 블록 선택 신호에 의해 선택된 메모리셀 블록이 상기 상부 메모리셀 블록인 것으로 확인되면 상기 제 1 스위칭 수단이 턴오프 상태로 유지되도록 상기 제 1 비트라인 분리 신호를 제 1 레벨로 유지시키는 것을 특징으로 한다.
상기 제 2 비트라인 분리 신호 생성부는 상기 지연 회로부로부터 출력되는 반전된 블록 선택 신호에 의해 선택된 메모리셀 블록이 상기 하부 메모리셀 블록인 것으로 확인되면 상기 제 2 스위칭 수단이 턴오프 상태로 유지되도록 상기 제 2 비트라인 분리 신호를 제 1 레벨로 유지시키는 것을 특징으로 한다.
상기 지연 회로부는 상기 블록 선택 신호를 반전하는 제 1 인버터와, 상기 워드라인 선택 동작 개시를 위한 인에이블 신호와 상기 제 1 인버터의 출력 신호를 논리곱하여 반전하는 제 1 낸드 게이트와, 상기 제 1 낸드 게이트의 출력 신호를 반전하는 제 2 인버터와, 상기 제 2 인버터의 출력 신호를 일정시간 지연시키어 출력하는 딜레이를 포함하는 것을 특징으로 한다.
상기 제 1 비트라인 분리신호 생성부는 상기 해당 메모리셀 블록의 블록 선택 신호와 상기 상부 메모리셀 블록의 블록 선택 신호를 논리곱하여 반전하는 낸드 게이트와, 상기 낸드 게이트의 출력 신호를 반전하는 제 1 인버터와, 상기 지연 회로부로부터 출력되는 반전된 블록 선택 신호와 상기 제 1 인버터의 출력 신호를 논리합하여 반전하는 노아 게이트와, 상기 노아 게이트의 출력 신호를 반전하여 상기 제 1 비트라인 분리 신호를 출력하는 제 2 인버터를 포함하는 것을 특징으로 한다.
상기 제 2 비트라인 분리신호 생성부는 상기 해당 메모리셀 블록의 블록 선택 신호와 상기 하부 메모리셀 블록의 블록 선택 신호를 논리곱하여 반전하는 낸드 게이트와, 상기 낸드 게이트의 출력 신호를 반전하는 제 1 인버터와, 상기 지연 회 로부로부터 출력되는 반전된 블록 선택 신호와 상기 제 1 인버터의 출력 신호를 논리합하여 반전하는 노아 게이트와, 상기 노아 게이트의 출력 신호를 반전하여 상기 제 2 비트라인 분리 신호를 출력하는 제 2 인버터를 포함하는 것을 특징으로 한다.
본 발명의 다른 특징에 따른 반도체 메모리 장치는, 복수의 메모리셀 블록들과, 한쌍의 이웃하는 메모리셀 블록들에 의해 공유되어 메모리셀 블록의 비트라인과 비트바 라인간 전압 차이를 센싱하는 센스앰프들과, 액티브 명령 신호에 의해 인에이블되어 타임 인터벌을 갖고 제 1, 제 2, 제 3 인에이블 신호를 순차 출력하는 타이밍 제어부와, 상기 제 1 인에이블 신호에 의해 인에이블되어 메모리셀 블록을 선택하기 위한 블록 선택 신호를 생성하는 블록 어드레스 디코더와, 상기 제 2 인에이블 신호에 의해 인에이블되어 워드라인을 선택하기 위한 워드라인 인에이블 신호를 생성하는 워드라인 어드레스 디코더와, 상기 제 3 인에이블 신호에 의해 인에이블되어 선택된 메모리셀 블록에 연결된 센스앰프를 구동시키기 위한 센스앰프 제어 신호를 생성하는 센스앰프 디코더와, 비트라인 분리신호에 따라서 턴온/턴오프되어 상기 메모리셀 블록들과 상기 센스앰프들 사이를 선택적으로 연결하는 스위칭 수단들과, 상기 스위칭 수단들에 상기 비트라인 분리신호를 제공하는 비트라인 분리 제어부를 포함하며, 상기 비트라인 분리 제어부는 상기 블록 어드레스 디코더에 의해 메모리셀 블록이 선택되면 선택된 메모리셀 블록에 연결된 해당 센스앰프들과 메모리셀 블록들 사이를 연결하는 스위칭 수단들을 턴오프시키기 위한 비트라인 분리신호를 제공하고, 이후 상기 워드라인 어드레스 디코더에 의해 워드라인이 선택되어 상기 선택된 워드라인에 연결된 메모리셀과 비트라인간 차지 쉐어링에 의 해 비트라인과 비트바 라인간 전압차가 발생된 다음 상기 타이밍 제어부로부터 제 3 인에이블 신호가 출력되기 전에 상기 선택된 메모리셀 블록과 상기 해당 센스앰프들 사이를 연결하는 스위칭 수단들을 턴온시키기 위한 비트라인 분리신호를 제공하는 것을 특징으로 한다.
상기 타이밍 제어부는 상기 액티브 명령 신호에 의해 인에이블되어 제 1 시간이 경과된 후에 상기 제 1 인에이블 신호를 출력하는 제 1 지연부와, 상기 제 1 인에이블 신호에 의해 인에이블되어 제 2 시간이 경과된 후에 상기 제 2 인에이블 신호를 출력하는 제 2 지연부와, 상기 제 2 인에이블 신호에 의해 인에이블되어 제 3 시간이 경과된 후에 상기 제 3 인에이블 신호를 출력하는 제 3 지연부를 포함하는 것을 특징으로 한다.
상기 비트라인분리 제어부는 상기 메모리셀 블록들에 각각 대응되는 비트라인분리 제어블록들을 포함하며, 상기 비트라인분리 제어블록은 상기 타이밍 제어부로부터 제 2 인에이블 신호를 수신하여 일정 시간이 경과된 후에 대응하는 해당 메모리셀 블록의 블록 선택 신호를 반전하여 출력하는 지연 회로부와, 상기 블록 어드레스 디코더에 의해 선택된 메모리셀 블록이 상기 해당 메모리셀 블록 또는 그 상부에 이웃하는 상부 메모리셀 블록이면 상기 해당 메모리셀 블록과 상기 상부 메모리셀 블록 사이에 연결된 센스앰프와 상기 해당 메모리셀 블록을 연결하는 제 1 스위칭 수단이 턴오프되도록 제 1 레벨의 제 1 비트라인 분리신호를 제공하고, 이후 상기 지연 회로부로부터 출력되는 반전된 블록 선택 신호에 의해 선택된 메모리셀 블록이 상기 해당 메모리셀 블록인 것으로 확인되면 상기 제 1 스위칭 수단이 턴온되도록 상기 제 1 비트라인 분리신호를 제 2 레벨로 천이시키는 제 1 비트라인 분리 신호 생성부와, 상기 블록 어드레스 디코더에 의해 선택된 메모리셀 블록이 상기 해당 메모리셀 블록 또는 그 하부에 이웃하는 상부 메모리셀 블록이면 상기 해당 메모리셀 블록과 상기 하부 메모리셀 블록 사이에 연결된 센스앰프와 상기 해당 메모리셀 블록을 연결하는 제 2 스위칭 수단이 턴오프되도록 제 1 레벨의 제 2 비트라인 분리신호를 제공하고, 이후 상기 지연 회로부로부터 출력되는 반전된 블록 선택 신호에 의해 선택된 메모리셀 블록이 상기 해당 메모리셀 블록인 것으로 확인되면 상기 제 2 스위칭 수단이 턴온되도록 상기 제 2 비트라인 분리 신호를 제 2 레벨로 천이시키는 제 2 비트라인 분리 신호 생성부를 포함하는 것을 특징으로 한다.
상기 일정 시간은 상기 타이밍 제어부에서 제 2 인에이블 신호가 출력된 후에 상기 제 3 인에이블 신호가 출력되기까지의 경과 시간보다 짧은 것을 특징으로 한다.
상기 제 1 비트라인 분리 신호 생성부는 상기 지연 회로부로부터 출력되는 반전된 블록 선택 신호에 의해 선택된 메모리셀 블록이 상기 상부 메모리셀 블록인 것으로 확인되면 상기 제 1 스위칭 수단이 턴오프 상태로 유지되도록 상기 제 1 비트라인 분리 신호를 제 1 레벨로 유지시키는 것을 특징으로 한다.
상기 제 2 비트라인 분리 신호 생성부는 상기 지연 회로부로부터 출력되는 반전된 블록 선택 신호에 의해 선택된 메모리셀 블록이 상기 하부 메모리셀 블록인 것으로 확인되면 상기 제 2 스위칭 수단이 턴오프 상태로 유지되도록 상기 제 2 비 트라인 분리 신호를 제 1 레벨로 유지시키는 것을 특징으로 한다.
상기 지연 회로부는 상기 블록 선택 신호를 반전하는 제 1 인버터와, 상기 제 2 인에이블 신호와 상기 제 1 인버터의 출력 신호를 논리곱하여 반전하는 제 1 낸드 게이트와, 상기 제 1 낸드 게이트의 출력 신호를 반전하는 제 2 인버터와, 상기 제 2 인버터의 출력 신호를 일정시간 지연시키어 출력하는 딜레이를 포함하는 것을 특징으로 한다.
상기 제 1 비트라인 분리신호 생성부는 상기 해당 메모리셀 블록의 블록 선택 신호와 상기 상부 메모리셀 블록의 블록 선택 신호를 논리곱하여 반전하는 낸드 게이트와, 상기 낸드 게이트의 출력 신호를 반전하는 제 1 인버터와, 상기 지연 회로부로부터 출력되는 반전된 블록 선택 신호와 상기 제 1 인버터의 출력 신호를 논리합하여 반전하는 노아 게이트와, 상기 노아 게이트의 출력 신호를 반전하여 상기 제 1 비트라인 분리 신호를 출력하는 제 2 인버터를 포함하는 것을 특징으로 한다.
상기 제 2 비트라인 분리신호 생성부는 상기 해당 메모리셀 블록의 블록 선택 신호와 상기 하부 메모리셀 블록의 블록 선택 신호를 논리곱하여 반전하는 낸드 게이트와, 상기 낸드 게이트의 출력 신호를 반전하는 제 1 인버터와, 상기 지연 회로부로부터 출력되는 반전된 블록 선택 신호와 상기 제 1 인버터의 출력 신호를 논리합하여 반전하는 노아 게이트와, 상기 노아 게이트의 출력 신호를 반전하여 상기 제 2 비트라인 분리 신호를 출력하는 제 2 인버터를 포함하는 것을 특징으로 한다.
본 발명의 일실시예에 따른 반도체 메모리 장치의 비트라인 센싱방법은, 다수의 메모리셀 블록들 중 어느 하나가 선택되는 단계와, 상기 선택된 메모리셀 블 록에 연결된 해당 센스앰프들과 모든 메모리셀 블록들이 분리되는 단계와, 상기 메모리셀 블록의 워드라인이 선택되어 상기 선택된 워드라인에 연결된 메모리셀과 비트라인간 차지 쉐어링에 의해 비트라인과 비트바 라인간 전압차가 발생되는 단계와, 상기 선택된 메모리셀 블록과 상기 해당 센스앰프들이 연결되는 단계와, 상기 해당 센스앰프들 중 어느 하나가 인에이블되는 단계와, 상기 인에이블된 센스앰프들에 의해 비트라인과 비트바 라인간 전압차가 센싱되는 단계를 포함하는 것을 특징으로 한다.
상기 반도체 메모리 장치의 비트라인 센싱방법에 있어서, 상기 워드라인이 선택된 다음 일정 시간이 경과된 후에 상기 선택된 메모리셀 블록과 상기 해당 센스앰프들이 연결되는 단계가 수행되는 것을 특징으로 한다.
본 발명에 따르면, 차지 쉐어링 동안에 메모리셀 블록과 센스앰프가 연결되지 않으므로 센스앰프를 구성하는 MOS 트랜지스터들에서의 누설로 인해 ΔV가 감소 현상이 방지되어 컬럼 폐일이 방지되는 효과가 있다.
또한, ΔV가 센스앰프를 구성하는 MOS 트랜지스터들의 문턱전압값에 영향을 받지 않으므로, 센스앰프를 구성하는 MOS 트랜지스터들의 문턱전압 저하가 가능하다. 따라서, 센스앰프의 센싱 스피드 및 리프래시 특성이 향상되고, MOS 트랜지스터 사이즈 축소가 가능해져 집적도가 향상되는 효과가 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설 명하도록 한다.
도 4 및 도 6는 본 발명의 실시예에 따른 반도체 메모리 장치를 나타낸 도면이고, 도 7은 비트라인 분리제어 블록을 나타낸 도면이고, 도 8은 지연 회로부를 나타낸 회로도이고, 도 9 및 도 10은 제 1 비트라인 분리신호 생성부 및 제 2 비트라인 분리신호 생성부를 나타낸 회로도이다.
도 4 내지 도 10을 참조하면, 반도체 메모리 장치는 메모리 셀 어레이가 복수의 메모리셀 블록(…, BLOCK<m-1>, BLOCK<m>, BLOCK<m+1>, …)으로 나누어지고, 이웃하는 한쌍의 메모리셀 블록이 하나의 센스앰프를 공유하도록 구성된다.
그리고, 메모리셀 블록, 예를 들어 BLOCK<m>과 그 상, 하부의 센스앰프 SA<m-1>, SA<m>를 연결하기 위한 스위칭 수단(SASL1<m-1>, SASL2<m-1>, SASH1<m>, SASH2<m>)을 구비한다. 스위칭 수단(SASL1<m-1>, SASL2<m-1>, SASH1<m>, SASH2<m>)은 비트라인 분리신호 BISL<m-1>, BISH<m>에 의해 온/오프 제어된다.
예를 들어, 스위칭 수단 SASL1<m-1>, SASL2<m-1>, SASH1<m>, SASH2<m>은 BLOCK<m>의 비트라인(BL<m>)과 비트바 라인(/BL<m>)과 센스앰프 SA<m-1>, SA<m>들 사이에 연결되고 게이트에 비트라인 분리신호 BISL<m-1>, BISH<m>가 입력되는 NMOS 트랜지스터로 구성될 수 있다.
그리고, 반도체 메모리 장치의 동작에 필요한 각종 인에이블 신호를 제공하는 타이밍 제어부(100), 메모리셀 블록을 선택하기 위한 블록 선택 신호를 제공하는 블록 어드레스 디코더(200), 워드라인을 선택하기 위한 워드라인 인에이블 신호를 제공하는 워드라인 어드레스 디코더(300) 및 센스앰프를 선택하기 위한 센스앰 프 인에이블 신호(RTO, SX)를 제공하는 센스앰프 디코더(400) 및 스위칭 수단에 비트라인 분리신호(BISH, BISL)를 제공하는 비트라인 분리 제어부(500)를 포함한다.
타이밍 제어부(100)는 액티브 명령 신호(ACT)에 의해 인에이블되어 타임 인터벌(time interval)을 갖고 제 1, 제 2, 제 3 인에이블 신호(EN0, EN1, EN2)를 순차적으로 출력한다.
이를 위하여, 타이밍 제어부(100)는 액티브 명령 신호(ACT)에 의해 인에이블되어 제 1 시간(Delay1)이 경과된 후에 제 1 인에이블 신호(EN0)를 출력하는 제 1 지연부(101)와, 제 1 인에이블 신호(EN0)에 의해 인에이블되어 제 2 시간(Delay2)이 경과된 후에 제 2 인에이블 신호(EN1)를 출력하는 제 2 지연부(102)와 제 2 인에이블 신호(EN1)에 의해 인에이블되어 제 3 시간(Delay3)이 경과된 후에 제 3 인에이블 신호(EN2)를 출력하는 제 3 지연부(103)을 포함한다.
블록 어드레스 디코더(200)는 제 1 인에이블 신호(EN0)에 의해 인에이블되어 외부로부터 입력되는 블록 어드레스에 따라서 특정 메모리셀 블록, 예를 들어 m번째 메모리 셀 블록(BLOCK<m>)을 선택하여 선택된 해당 메모리셀 블록의 블록 선택신호(/BS<m>)를 "로우" 레벨로 출력한다. 그리고, 나머지 비선택된 메모리셀 블록들의 블록 선택 신호(…/BS<m-1>, /BS<m+1>…)를 "하이" 레벨로 출력한다.
워드라인 어드레스 디코더(300)는 제 2 인에이블 신호(EN1)에 의해 인에이블되어 외부로부터 입력되는 워드라인 어드레스에 따라서 특정 워드라인을 선택하기 위한 워드라인 인에이블 신호(WL Enable)를 출력한다.
센스앰프 디코더(400)는 제 3 인에이블 신호(EN2)에 의해 인에이블되어 블록 선택 신호(/BS)에 따라서 선택된 메모리셀 블록의 비트라인을 센싱하는 센스앰프를 구동시키기 위한 센스앰프 제어 신호(RTO, SX)를 출력한다.
비트라인 분리 제어부(500)는 메모리셀 블록들(…, BLOCK<m-1>, BLOCK<m>, BLOCK<m+1>, …)에 각각 대응되는 비트라인 분리 제어블록들(…, BISBLOCK<m-1>, BISBLOCK<m>, BISBLOCK<m+1>, …)로 구성된다.
비트라인 분리 제어 블록은 지연 회로부(501), 제1 비트라인 분리신호 생성부(502) 및 제 2 비트라인 분리신호 생성부(503)을 포함한다.
지연 회로부(501)는 제 2 인에이블 신호(EN1)에 의해 인에이블되어 제 4 시간(Delay4)이 경과된 후에 대응되는 메모리셀 블록, 예를 들어 m번째 메모리셀 블록 BLOCK<m>의 블록 선택 신호 /BS<m>을 반전시키어 BISON<m> 신호로 출력한다.
이를 위하여, 지연 회로부(501)는 블록 선택 신호 /BS<m>를 반전하는 제 1 인버터(INV1)와, 제 2 인에이블 신호(EN1)와 제 1 인버터(INV1)의 출력 신호를 논리곱하여 반전하는 낸드 게이트(NAND)와, 낸드 게이트(NAND)의 출력 신호를 반전하는 제 2 인버터(INV2)와, 제 2 인버터(INV2)의 출력 신호를 일정 시간이 경과된 후에 BISON<m> 신호로 출력하기 위한 딜레이(INV3~INVn)를 포함한다.
제 1 비트라인 분리신호 생성부(502)는 대응되는 메모리셀 블록, 예를 들어 m번째 메모리셀 블록 BLOCK<m>과 그 상부의 메모리셀 블록 BLOCK<m-1> 중 어느 하나가 선택되면, "로우" 레벨의 비트라인 분리신호 BISL<m-1>를 출력하여, BLOCK<m>과 SA<m-1>를 연결하는 스위칭 수단 SASL1<m-1>, SASL2<m-1>이 턴오프되도록 한다.
이후, 지연 회로부(501)로부터 수신되는 BISON<m> 신호에 의하여 선택된 메 모리셀 블록이 BLOCK<m>인 것으로 확인되면 비트라인 분리신호 BISL<m-1>를 "하이" 레벨로 천이시키어 스위칭 수단 SASL1<m-1>, SASL2<m-1>이 턴온되도록 한다.
한편, 지연회로부(501)로부터의 BISON<m> 신호에 의하여 BLOCK<m>이 선택되지 않은 것(BLOCK<m-1>이 선택된 것)으로 확인되면 스위칭 수단 SASL1<m-1>, SASL2<m-1>이 턴오프 상태로 유지되도록 "로우" 레벨의 비트라인 분리신호 BISL<m-1>를 출력한다.
이를 위하여, 제 1 비트라인 분리신호 생성부(502)는 대응되는 메모리셀 블록, 예를 들어 BLOCK<m>의 블록 선택 신호(/BS<m>)와 그 상부의 메모리셀 블록 BLOCK<m-1>의 블록 선택 신호(/BS<m-1>)를 논리곱하여 반전하는 낸드 게이트(NAND11)와, 낸드 게이트(NAND11)의 출력 신호를 반전하는 인버터(INV11)와, 지연 회로부(501)로부터의 BISON<m> 신호와 인버터(INV11)의 출력 신호를 논리합하여 반전하는 노아 게이트(NOR11)와, 노아 게이트(NOR11)의 출력 신호를 반전하여 BISL<m-1>을 생성하는 인버터(INV12)를 포함한다.
제 2 비트라인 분리신호 생성부(503)는 대응되는 메모리셀 블록, 예를 들어 m번째 메모리셀 블록 BLOCK<m>과 그 하부의 메모리셀 블록 BLOCK<m+1> 중 어느 하나가 선택되면, "로우" 레벨의 비트라인 분리신호 BISH<m>를 출력하여, BLOCK<m>과 SA<m+1>를 연결하는 스위칭 수단 SASH1<m>, SASH2<m>이 턴오프되도록 한다.
이후, 지연 회로부(501)로부터 수신되는 BISON<m> 신호에 의하여 선택된 메 모리셀 블록이 BLOCK<m>인 것으로 확인되면 비트라인 분리신호 BISH<m>를 "하이" 레벨로 천이시키어 스위칭 수단 SASH1<m>, SASH2<m>이 턴온되도록 한다.
한편, 지연회로부(501)로부터의 BISON<m> 신호에 의하여 BLOCK<m>이 선택되지 않은 것(BLOCK<m+1>이 선택된 것)으로 확인되면 스위칭 수단 SASH1<m>, SASH2<m>이 턴오프 상태로 유지되도록 "로우" 레벨의 비트라인 분리신호 BISH<m>를 출력한다.
이를 위하여, 제 2 비트라인 분리신호 생성부(503)는 대응되는 메모리셀 블록, 예를 들어 BLOCK<m>의 블록 선택 신호(/BS<m>)와 그 하부의 메모리셀 블록 BLOCK<m+1>의 블록 선택 신호(/BS<m+1>)를 논리곱하여 반전하는 낸드 게이트(NAND12)와, 낸드 게이트(NAND12)의 출력 신호를 반전하는 인버터(INV13)와, 지연 회로부(501)로부터의 BISON<m> 신호와 인버터(INV13)의 출력 신호를 논리합하여 반전하는 노아 게이트(NOR12)와, 노아 게이트(NOR12)의 출력 신호를 반전하여 BISH<m>을 생성하는 인버터(INV14)를 포함한다.
이와 같은 반도체 메모리 장치의 비트라인 센싱 방법을 도 11을 참조하여 설명하면 다음과 같다.
도 11은 본 발명의 실시예에 따른 반도체 메모리 장치의 비트라인 센싱방법을 설명하기 위한 파형도이다.
타이밍 제어부(100)는 액티브 명령 신호(ACT)에 의해 인에이블되어 타임 인터벌을 갖고 제 1, 제 2, 제 3 인에이블 신호(EN0, EN1, EN2)를 순차적으로 출력한다.
블록 어드레스 디코더(200)는 타이밍 제어부(100)로부터의 제 1 인에이블 신호(EN0)에 의해 인에이블되어 특정 메모리셀 블록, 예를 들어 m번째 메모리셀 블 록(BLOCK<m>)을 선택하기 위하여 로우(low) 레벨의 /BS<m>을 출력한다. 한편, 블록 어드레스 디코더(200)는 BLOCK<m>을 제외한 나머지 메모리셀 블록들에 대해서는 하이(high) 레벨의 블록 선택 신호를 출력한다.
그리고, /BS<m>가 "로우" 레벨로 천이됨에 따라서 BISH<m-1>, BISL<m-1>, BISH<m>, BISL<m>이 "로우" 레벨로 천이되어, SASH1<m-1>, SASH2<m-1>, SASL1<m-1>, SASL2<m-1>, SASH1<m>, SASH2<m>, SASL1<m>, SASL2<m>이 턴오프된다. 그 결과, 선택된 메모리셀 블록 BLOCK<m>에 연결된 센스앰프 SA<m-1> 및 SA<m>와 BLOCK<m>, BLOCK<m-1> 및 BLOCK<m+1>과의 연결이 끊어지게 된다. 즉, 선택된 메모리셀 블록 BLOCK<m>에 연결된 센스앰프들 SA<m-1> 및 SA<m>은 모든 메모리셀 블록들과 분리된다.
이후, 타이밍 제어부(100)로부터의 제 2 인에이블 신호(EN1)에 의해 워드라인 어드레스 디코더(52)가 인에이블되어 특정 워드라인, 예를 들어 WL0이 선택되고, BLOCK<m> 내의 메모리셀들 중 WL0에 연결된 메모리셀들이 턴온되어 메모리셀과 BL<m> 사이에 차지 쉐어링(charge charing)이 일어나 BL<m>과 /BL<m> 사이에 전압차(ΔV)가 발생된다.
이어, 비트라인 분리 제어 블록(BISBLOCK<m>)의 지연 회로부(501)는 타이밍 제어부(100)로부터의 제 2 인에이블 신호(EN1)를 수신하여 제 4 시간(Delay4)이 경과된 다음에 "하이" 레벨의 BISON<m>를 출력한다.
따라서, BISL<m-1>, BISH<m>이 "하이" 레벨로 천이되어, SASL1<m-1>, SASL2<m-1>, SASH1<m>, SASH2<m>이 턴온된다. 따라서, 선택된 메모리셀 블록 BLOCK<m>과 센스앰프 SA<m-1> 및 SA<m>이 연결된다.
이후, 타이밍 제어부(100)로부터의 제 3 인에이블 신호(EN2)에 의해 센스앰프 디코더(400)가 인에이블되어, 센스앰프 디코더(400)로부터 센스앰프 제어신호(RTO<m>)에 따라 SA<m>가 인에이블되어 ΔV를 센싱하여 증폭하게 된다.
이상에서 상세하게 설명한 바에 의하면, 차지 쉐어링 동안에 메모리셀 블록과 센스앰프가 연결되지 않으므로 센스앰프를 구성하는 MOS 트랜지스터들에서의 누설로 인해 ΔV가 감소되는 현상이 원천적으로 방지된다. 따라서, ΔV 감소에 따른 컬럼 폐일이 방지되는 효과가 있다.
또한, ΔV가 센스앰프를 구성하는 MOS 트랜지스터들의 문턱전압값에 영향을 받지 않으므로, 센스앰프를 구성하는 MOS 트랜지스터들의 문턱전압 저하가 가능하다.
이상에서 상세하게 설명한 바에 의하면, 차지 쉐어링 동안에 메모리셀 블록과 센스앰프가 연결되지 않으므로 센스앰프를 구성하는 MOS 트랜지스터들에서의 누설로 인해 ΔV가 감소 현상이 방지되어 컬럼 폐일이 방지되는 효과가 있다.
또한, ΔV가 센스앰프를 구성하는 MOS 트랜지스터들의 문턱전압값에 영향을 받지 않으므로, 센스앰프를 구성하는 MOS 트랜지스터들의 문턱전압 저하가 가능하다. 따라서, 센스앰프의 센싱 스피드 및 리프래시 특성이 향상되고, MOS 트랜지스터 사이즈 축소가 가능해져 집적도가 향상되는 효과가 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식 을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 일반적인 반도체 메모리 장치를 나타낸 회로도이다.
도 2는 도 1의 센스앰프의 나타낸 회로도이다.
도 3은 종래 기술에 따른 반도체 메모리 장치의 데이터 센싱방법을 설명하기 위한 파형도이다.
도 4 및 도 6는 본 발명의 실시예에 따른 반도체 메모리 장치를 개략적으로 나타낸 도면이다.
도 7은 비트라인 분리제어 블록을 나타낸 도면이다.
도 8은 지연 회로부를 나타낸 회로도이다.
도 9 및 도 10은 제 1, 제 2 비트라인 분리신호 생성부를 나타낸 회로도이다.
도 11은 본 발명의 실시예에 따른 반도체 메모리 장치의 비트라인 센싱방법을 설명하기 위한 파형도이다.

Claims (21)

  1. 복수의 메모리셀 블록들;
    한쌍의 이웃하는 메모리셀 블록들에 의해 공유되어 메모리셀 블록의 비트라인과 비트바 라인간 전압 차이를 센싱하는 센스앰프들;
    비트라인 분리신호에 따라서 턴온/턴오프되어 상기 메모리셀 블록들과 상기 센스앰프들 사이를 선택적으로 연결하는 스위칭 수단들; 및
    상기 스위칭 수단들에 상기 비트라인 분리신호를 제공하는 비트라인 분리 제어부;
    를 포함하며,
    상기 비트라인 분리 제어부는 메모리셀 블록이 선택되면 선택된 메모리셀 블록에 연결된 해당 센스앰프들과 메모리셀 블록들 사이를 연결하는 스위칭 수단들을 턴오프시키기 위한 비트라인 분리신호를 제공하고, 이후 워드라인이 선택되어 상기 선택된 워드라인에 연결된 메모리셀과 비트라인간 차지 쉐어링에 의해 비트라인과 비트바 라인간 전압차가 발생된 다음 상기 해당 센스앰프가 인에이블되기 전에 상기 선택된 메모리셀 블록과 상기 해당 센스앰프들 사이를 연결하는 스위칭 수단들을 턴온시키기 위한 비트라인 분리신호를 제공하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    액티브 명령 신호에 의해 인에이블되어 타임 인터벌을 갖고 제 1, 제 2, 제 3 인에이블 신호를 순차 출력하는 타이밍 제어부;
    상기 제 1 인에이블 신호에 의해 인에이블되어 메모리셀 블록을 선택하기 위한 블록 선택 신호를 생성하는 블록 어드레스 디코더;
    상기 제 2 인에이블 신호에 의해 인에이블되어 워드라인을 선택하기 위한 워드라인 인에이블 신호를 생성하는 워드라인 어드레스 디코더;및
    상기 제 3 인에이블 신호에 의해 인에이블되어 선택된 메모리셀 블록에 연결된 센스앰프를 구동시키기 위한 센스앰프 제어 신호를 생성하는 센스앰프 디코더;
    를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2항에 있어서,
    상기 타이밍 제어부는,
    상기 액티브 명령 신호에 의해 인에이블되어 제 1 시간이 경과된 후에 상기 제 1 인에이블 신호를 출력하는 제 1 지연부;
    상기 제 1 인에이블 신호에 의해 인에이블되어 제 2 시간이 경과된 후에 상기 제 2 인에이블 신호를 출력하는 제 2 지연부;및
    상기 제 2 인에이블 신호에 의해 인에이블되어 제 3 시간이 경과된 후에 상기 제 3 인에이블 신호를 출력하는 제 3 지연부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1항에 있어서,
    상기 비트라인분리 제어부는 상기 메모리셀 블록들에 각각 대응되는 비트라인분리 제어블록들을 포함하며,
    상기 비트라인분리 제어블록은,
    상기 워드라인이 선택된 다음 일정 시간이 경과된 후에 대응하는 해당 메모리셀 블록의 블록 선택 신호를 반전하여 출력하는 지연 회로부;
    상기 해당 메모리셀 블록과 그 상부에 이웃하는 상부 메모리셀 블록 중 어느 하나가 선택되면 상기 해당 메모리셀 블록과 상기 상부 메모리셀 블록 사이에 연결된 센스앰프와 상기 해당 메모리셀 블록을 연결하는 제 1 스위칭 수단이 턴오프되도록 제 1 레벨의 제 1 비트라인 분리신호를 제공하고, 이후 상기 지연 회로부로부터 출력되는 반전된 블록 선택 신호에 의해 선택된 메모리셀 블록이 상기 해당 메모리셀 블록인 것으로 확인되면 상기 제 1 스위칭 수단이 턴온되도록 상기 제 1 비트라인 분리신호를 제 2 레벨로 천이시키는 제 1 비트라인 분리 신호 생성부;
    상기 해당 메모리셀 블록과 그 하부에 이웃하는 하부 메모리셀 블록 중 어느 하나가 선택되면 상기 해당 메모리셀 블록과 상기 하부 메모리셀 블록 사이에 연결된 센스앰프와 상기 해당 메모리셀 블록을 연결하는 제 2 스위칭 수단이 턴오프되도록 제 1 레벨의 제 2 비트라인 분리신호를 제공하고, 이후 상기 지연 회로부로부터 출력되는 반전된 블록 선택 신호에 의해 선택된 메모리셀 블록이 상기 해당 메모리셀 블록인 것으로 확인되면 상기 제 2 스위칭 수단이 턴온되도록 상기 제 2 비트라인 분리 신호를 제 2 레벨로 천이시키는 제 2 비트라인 분리 신호 생성부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4항에 있어서,
    상기 일정 시간은 상기 워드라인이 선택된 다음 센스앰프가 인에이블될때까지 경과된 시간보다 짧은 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 4항에 있어서,
    상기 제 1 비트라인 분리 신호 생성부는,
    상기 지연 회로부로부터 출력되는 반전된 블록 선택 신호에 의해 선택된 메모리셀 블록이 상기 상부 메모리셀 블록인 것으로 확인되면 상기 제 1 스위칭 수단이 턴오프 상태로 유지되도록 상기 제 1 비트라인 분리 신호를 제 1 레벨로 유지시키는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 4항에 있어서,
    상기 제 2 비트라인 분리 신호 생성부는,
    상기 지연 회로부로부터 출력되는 반전된 블록 선택 신호에 의해 선택된 메모리셀 블록이 상기 하부 메모리셀 블록인 것으로 확인되면 상기 제 2 스위칭 수단이 턴오프 상태로 유지되도록 상기 제 2 비트라인 분리 신호를 제 1 레벨로 유지시키는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 4항에 있어서,
    상기 지연 회로부는,
    상기 블록 선택 신호를 반전하는 제 1 인버터;
    상기 워드라인 선택 동작 개시를 위한 인에이블 신호(제 2 인에이블 신호)와 상기 제 1 인버터의 출력 신호를 논리곱하여 반전하는 제 1 낸드 게이트;
    상기 제 1 낸드 게이트의 출력 신호를 반전하는 제 2 인버터;및
    상기 제 2 인버터의 출력 신호를 일정시간 지연시키어 출력하는 딜레이;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 4항에 있어서,
    상기 제 1 비트라인 분리신호 생성부는,
    상기 해당 메모리셀 블록의 블록 선택 신호와 상기 상부 메모리셀 블록의 블록 선택 신호를 논리곱하여 반전하는 낸드 게이트;
    상기 낸드 게이트의 출력 신호를 반전하는 제 1 인버터;
    상기 지연 회로부로부터 출력되는 반전된 블록 선택 신호와 상기 제 1 인버터의 출력 신호를 논리합하여 반전하는 노아 게이트;및
    상기 노아 게이트의 출력 신호를 반전하여 상기 제 1 비트라인 분리 신호를 출력하는 제 2 인버터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 4항에 있어서,
    상기 제 2 비트라인 분리신호 생성부는,
    상기 해당 메모리셀 블록의 블록 선택 신호와 상기 하부 메모리셀 블록의 블록 선택 신호를 논리곱하여 반전하는 낸드 게이트;
    상기 낸드 게이트의 출력 신호를 반전하는 제 1 인버터;
    상기 지연 회로부로부터 출력되는 반전된 블록 선택 신호와 상기 제 1 인버터의 출력 신호를 논리합하여 반전하는 노아 게이트;및
    상기 노아 게이트의 출력 신호를 반전하여 상기 제 2 비트라인 분리 신호를 출력하는 제 2 인버터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 복수의 메모리셀 블록들;
    한쌍의 이웃하는 메모리셀 블록들에 의해 공유되어 메모리셀 블록의 비트라인과 비트바 라인간 전압 차이를 센싱하는 센스앰프들;
    액티브 명령 신호에 의해 인에이블되어 타임 인터벌을 갖고 제 1, 제 2, 제 3 인에이블 신호를 순차 출력하는 타이밍 제어부;
    상기 제 1 인에이블 신호에 의해 인에이블되어 메모리셀 블록을 선택하기 위한 블록 선택 신호를 생성하는 블록 어드레스 디코더;
    상기 제 2 인에이블 신호에 의해 인에이블되어 워드라인을 선택하기 위한 워드라인 인에이블 신호를 생성하는 워드라인 어드레스 디코더;및
    상기 제 3 인에이블 신호에 의해 인에이블되어 선택된 메모리셀 블록에 연결된 센스앰프를 구동시키기 위한 센스앰프 제어 신호를 생성하는 센스앰프 디코더;
    비트라인 분리신호에 따라서 턴온/턴오프되어 상기 메모리셀 블록들과 상기 센스앰프들 사이를 선택적으로 연결하는 스위칭 수단들; 및
    상기 스위칭 수단들에 상기 비트라인 분리신호를 제공하는 비트라인 분리 제어부;
    를 포함하며,
    상기 비트라인 분리 제어부는 상기 블록 어드레스 디코더에 의해 메모리셀 블록이 선택되면 선택된 메모리셀 블록에 연결된 해당 센스앰프들과 메모리셀 블록들 사이를 연결하는 스위칭 수단들을 턴오프시키기 위한 비트라인 분리신호를 제공하고, 이후 상기 워드라인 어드레스 디코더에 의해 워드라인이 선택되어 상기 선택된 워드라인에 연결된 메모리셀과 비트라인간 차지 쉐어링에 의해 비트라인과 비트바 라인간 전압차가 발생된 다음 상기 타이밍 제어부로부터 제 3 인에이블 신호가 출력되기 전에 상기 선택된 메모리셀 블록과 상기 해당 센스앰프들 사이를 연결하는 스위칭 수단들을 턴온시키기 위한 비트라인 분리신호를 제공하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11항에 있어서,
    상기 타이밍 제어부는,
    상기 액티브 명령 신호에 의해 인에이블되어 제 1 시간이 경과된 후에 상기 제 1 인에이블 신호를 출력하는 제 1 지연부;
    상기 제 1 인에이블 신호에 의해 인에이블되어 제 2 시간이 경과된 후에 상기 제 2 인에이블 신호를 출력하는 제 2 지연부;및
    상기 제 2 인에이블 신호에 의해 인에이블되어 제 3 시간이 경과된 후에 상기 제 3 인에이블 신호를 출력하는 제 3 지연부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 11항에 있어서,
    상기 비트라인분리 제어부는 상기 메모리셀 블록들에 각각 대응되는 비트라인분리 제어블록들을 포함하며,
    상기 비트라인분리 제어블록은,
    상기 타이밍 제어부로부터 제 2 인에이블 신호를 수신하여 일정 시간이 경과된 후에 대응하는 해당 메모리셀 블록의 블록 선택 신호를 반전하여 출력하는 지연 회로부;
    상기 블록 어드레스 디코더에 의해 선택된 메모리셀 블록이 상기 해당 메모리셀 블록 또는 그 상부에 이웃하는 상부 메모리셀 블록이면 상기 해당 메모리셀 블록과 상기 상부 메모리셀 블록 사이에 연결된 센스앰프와 상기 해당 메모리셀 블록을 연결하는 제 1 스위칭 수단이 턴오프되도록 제 1 레벨의 제 1 비트라인 분리신호를 제공하고, 이후 상기 지연 회로부로부터 출력되는 반전된 블록 선택 신호에 의해 선택된 메모리셀 블록이 상기 해당 메모리셀 블록인 것으로 확인되면 상기 제 1 스위칭 수단이 턴온되도록 상기 제 1 비트라인 분리신호를 제 2 레벨로 천이시키는 제 1 비트라인 분리 신호 생성부;
    상기 블록 어드레스 디코더에 의해 선택된 메모리셀 블록이 상기 해당 메모리셀 블록 또는 그 하부에 이웃하는 상부 메모리셀 블록이면 상기 해당 메모리셀 블록과 상기 하부 메모리셀 블록 사이에 연결된 센스앰프와 상기 해당 메모리셀 블록을 연결하는 제 2 스위칭 수단이 턴오프되도록 제 1 레벨의 제 2 비트라인 분리신호를 제공하고, 이후 상기 지연 회로부로부터 출력되는 반전된 블록 선택 신호에 의해 선택된 메모리셀 블록이 상기 해당 메모리셀 블록인 것으로 확인되면 상기 제 2 스위칭 수단이 턴온되도록 상기 제 2 비트라인 분리 신호를 제 2 레벨로 천이시키는 제 2 비트라인 분리 신호 생성부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 13항에 있어서,
    상기 일정 시간은 상기 타이밍 제어부에서 제 2 인에이블 신호가 출력된 후에 상기 제 3 인에이블 신호가 출력되기까지의 경과 시간보다 짧은 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 13항에 있어서,
    상기 제 1 비트라인 분리 신호 생성부는,
    상기 지연 회로부로부터 출력되는 반전된 블록 선택 신호에 의해 선택된 메 모리셀 블록이 상기 상부 메모리셀 블록인 것으로 확인되면 상기 제 1 스위칭 수단이 턴오프 상태로 유지되도록 상기 제 1 비트라인 분리 신호를 제 1 레벨로 유지시키는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 13항에 있어서,
    상기 제 2 비트라인 분리 신호 생성부는,
    상기 지연 회로부로부터 출력되는 반전된 블록 선택 신호에 의해 선택된 메모리셀 블록이 상기 하부 메모리셀 블록인 것으로 확인되면 상기 제 2 스위칭 수단이 턴오프 상태로 유지되도록 상기 제 2 비트라인 분리 신호를 제 1 레벨로 유지시키는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 13항에 있어서,
    상기 지연 회로부는,
    상기 블록 선택 신호를 반전하는 제 1 인버터;
    상기 제 2 인에이블 신호와 상기 제 1 인버터의 출력 신호를 논리곱하여 반전하는 제 1 낸드 게이트;
    상기 제 1 낸드 게이트의 출력 신호를 반전하는 제 2 인버터;및
    상기 제 2 인버터의 출력 신호를 일정시간 지연시키어 출력하는 딜레이;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 13항에 있어서,
    상기 제 1 비트라인 분리신호 생성부는,
    상기 해당 메모리셀 블록의 블록 선택 신호와 상기 상부 메모리셀 블록의 블록 선택 신호를 논리곱하여 반전하는 낸드 게이트;
    상기 낸드 게이트의 출력 신호를 반전하는 제 1 인버터;
    상기 지연 회로부로부터 출력되는 반전된 블록 선택 신호와 상기 제 1 인버터의 출력 신호를 논리합하여 반전하는 노아 게이트;및
    상기 노아 게이트의 출력 신호를 반전하여 상기 제 1 비트라인 분리 신호를 출력하는 제 2 인버터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 13항에 있어서,
    상기 제 2 비트라인 분리신호 생성부는,
    상기 해당 메모리셀 블록의 블록 선택 신호와 상기 하부 메모리셀 블록의 블록 선택 신호를 논리곱하여 반전하는 낸드 게이트;
    상기 낸드 게이트의 출력 신호를 반전하는 제 1 인버터;
    상기 지연 회로부로부터 출력되는 반전된 블록 선택 신호와 상기 제 1 인버터의 출력 신호를 논리합하여 반전하는 노아 게이트;및
    상기 노아 게이트의 출력 신호를 반전하여 상기 제 2 비트라인 분리 신호를 출력하는 제 2 인버터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 다수의 메모리셀 블록들 중 어느 하나가 선택되는 단계;
    상기 선택된 메모리셀 블록에 연결된 해당 센스앰프들과 모든 메모리셀 블록들이 분리되는 단계;
    상기 메모리셀 블록의 워드라인이 선택되어 상기 선택된 워드라인에 연결된 메모리셀과 비트라인간 차지 쉐어링에 의해 비트라인과 비트바 라인간 전압차가 발생되는 단계;
    상기 선택된 메모리셀 블록과 상기 해당 센스앰프들이 연결되는 단계;
    상기 해당 센스앰프들 중 어느 하나가 인에이블되는 단계; 및
    상기 인에이블된 센스앰프들에 의해 비트라인과 비트바 라인간 전압차가 센싱되는 단계;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 비트라인 센싱방법.
  21. 제 20항에 있어서,
    상기 워드라인이 선택된 다음 일정 시간이 경과된 후에 상기 선택된 메모리셀 블록과 상기 해당 센스앰프들이 연결되는 단계가 수행되는 것을 특징으로 하는 반도체 메모리 장치의 비트라인 센싱방법.
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