JPH05159581A - ランダムアクセスメモリの書込み回路 - Google Patents

Abstract

(57)【要約】 【目的】 相補的なビット線ＢＬａ，ＢＬｂが“Ｈ”に
プリチャージされる回路方式において、そのビット線Ｂ
Ｌａ，ＢＬｂの電位引下げを速くしてメモリセルへのデ
ータの書込み速度を速くする。 【構成】 書込み制御信号ＷＥが“Ｈ”となってデータ
書込み状態になると、ＮＭＯＳ４３，４４，５１，５３
がオンする。“Ｈ”の書込みデータＤを入力すると、イ
ンバータ４１，４２から“Ｌ”の書込み信号Ｄａ及び
“Ｈ”の書込み信号Ｄｂが出力され、それがＮＭＯＳ４
３，４４を介してビット線ＢＬａ，ＢＬｂへそれぞれ転
送される。このとき、“Ｈ”の書込み信号Ｄｂによって
ＮＭＯＳ５２がオンするため、ＮＭＯＳ５１，５２を介
してビット線ＢＬａの電位が高速に“Ｌ”へ引下げら
れ、それによってメモリセルへのデータの書込み速度が
速くなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、任意のアドレスのメモ
リセルに対してほぼ同じアクセス時間で書込みと読出し
が行えるスタティックランダムアクセスメモリ（以下、
ＳＲＡＭという）等のランダムアクセスメモリ（以下、
ＲＡＭという）における書込み回路に関するものであ
る。

【０００２】

【従来の技術】従来、例えばＳＲＡＭの書込み回路につ
いては、次のような文献に記載されるものがあり、以下
その構成を図を用いて説明する。富沢・松山監訳「CMOS
VLSI 設計の原理−システムの視点から」（昭６３−８
−３０）丸善（株）、Ｐ．３２２ 図２は前記文献等に記載された従来のＳＲＡＭの一構成
例を示す要部回路図、及び図３はその書込み回路の回路
図である。図２に示すように、複数のビット線ＢＬａ，
ＢＬｂ対とそれに交差配置された複数のワード線ＷＬと
の各交差箇所には、メモリセル１０がそれぞれ接続され
ている。メモリセル１０は、ドレイン・ゲートがビット
線ＢＬａ及びワード線ＷＬにそれぞれ接続された電荷転
送用のＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯ
Ｓという）１１と、ドレイン・ゲートがビット線ＢＬｂ
及びワード線ＷＬにそれぞれ接続された電荷転送用のＮ
ＭＯＳ１２とを有し、その各ソース側ノードＮ１１，Ｎ
１２間には、ＮＭＯＳ１３〜１６がたすきがけ接続され
た構成のフリップフロップが接続されている。

【０００３】各ビット線ＢＬａ，ＢＬｂ対には、ビット
線プルアップ用のＮＭＯＳ２１，２２を介して電源電位
ＶＤＤが接続され、さらにそのビット線ＢＬａ，ＢＬｂ
間を平衡化するためのイコライズ用ＮＭＯＳ２３が接続
されている。ＮＭＯＳ２１〜２３の各ゲートは、電源電
位ＶＤＤに共通接続されている。

【０００４】図３に示す書込み回路では、書込みデータ
Ｄを反転して相補的な第１，第２の書込み信号をＤａ，
Ｄｂを生成するビット線駆動手段、例えば２段縦続接続
されたインバータ３１，３２を有している。インバータ
３１の出力側には、書込み制御信号ＷＥによりオン，オ
フ動作して第１の書込み信号Ｄａをビット線ＢＬａへ転
送する第１のトランスファゲート、例えばＮＭＯＳ３３
が接続されている。同様に、インバータ３２の出力側に
は、書込み制御信号ＷＥによりオン，オフ動作して第２
の書込み信号Ｄｂをビット線ＢＬｂへ転送する第２のト
ランスファゲート、例えばＮＭＯＳ３４が接続されてい
る。

【０００５】次に、図２及び図３の動作を説明する。
“Ｈ”レベルの書込み制御信号ＷＥが入力されて書込み
可能な状態となり、“Ｈ”レベルの書込みデータＤが入
力されると、その書込みデータＤがインバータ３１で反
転されて第１の書込み信号ＤａがＮＭＯＳ３３へ送られ
ると共に、該第１の書込み信号Ｄａがインバータ３２で
反転されて第２の書込み信号ＤｂがＮＭＯＳ３４へ送ら
れる。第１の書込み信号ＤａがＮＭＯＳ３３へ送られる
と、該ＮＭＯＳ３３を介してビット線ＢＬａが“Ｌ”レ
ベルに引下げられる。ここで、ワード線ＷＬは図示しな
いデコーダによって“Ｈ”レベルとなっているため、メ
モリセル１０内のＮＭＯＳ１１，１２がオン状態となっ
ている。そのため、ビット線ＢＬａが“Ｌ”レベルに引
下げられると、ＮＭＯＳ１１を介してメモリセルノード
Ｎ１１が“Ｌ”レベルに引下げられ、該メモリセルノー
ドＮ１１，Ｎ１２にそれぞれ“Ｌ”，“Ｈ”レベルが書
込まれる。

【０００６】次に、“Ｈ”レベルの書込み制御信号ＷＥ
が入力された状態で、“Ｌ”レベルの書込みデータＤが
入力されると、その書込みデータＤがインバータ３１で
反転されて“Ｈ”レベルの第１の書込み信号Ｄａが生成
されると共に、それがインバータ３２で反転されて
“Ｌ”レベルの第２の書込み信号Ｄｂが生成される。
“Ｌ”レベルの第２の書込み信号Ｄｂは、ＮＭＯＳ３４
へ送られ、該ＮＭＯＳ３４を介してビット線ＢＬｂが
“Ｌ”レベルへ引下げられる。ここで、“Ｈ”レベルの
ワード線ＷＬによってメモリセル１０内のＮＭＯＳ１
１，１２がオン状態となっているので、該ＮＭＯＳ１
１，１２を介してメモリセルノードＮ１１，Ｎ１２にそ
れぞれ“Ｈ”，“Ｌ”レベルが書込まれる。

【０００７】また、書込み制御信号ＷＥが“Ｌ”レベル
となって書込み不可能な状態になると、ＮＭＯＳ３３，
３４がオフ状態となり、第１，第２の書込み信号Ｄａ，
Ｄｂをビット線ＢＬａ，ＢＬｂにそれぞれ伝達できない
ので、書込みが不可能となる。

【０００８】

【発明が解決しようとする課題】しかしながら、上記構
成のビット線ＢＬａ，ＢＬｂ対が“Ｈ”レベルにプリチ
ャージされる回路方式では、書込みデータＤをメモリセ
ル１０に書込む際に、インバータ３１，３２より出力さ
れた“Ｌ”レベルの書込み信号Ｄａ，ＤｂをＮＭＯＳ３
３，３４を介してビット線ＢＬａ，ＢＬｂ対へ伝達し、
該ビット線ＢＬａ，ＢＬｂ対の電位を“Ｌ”レベルまで
引下げて該メモリセル１０に対する書込みを行う。その
ため、ビット線ＢＬａ，ＢＬｂ対の電位の“Ｌ”レベル
までの引下げ時間が遅くなり、それによってメモリセル
１０への書込みデータＤの書込みが遅れるという問題が
あり、それを比較的簡単な回路構成で解決することが困
難であった。

【０００９】本発明は、前記従来技術が持っていた課題
として、ビット線が“Ｈ”レベルにプリチャージされる
回路方式においてメモリセルへのデータの書込みが遅れ
るという点について解決したＲＡＭの書込み回路を提供
するものである。

【００１０】

【課題を解決するための手段】前記課題を解決するため
に、第１の発明は、“Ｈ”レベルにプリチャージされる
相補的な第１と第２のビット線間に接続されたメモリセ
ルに対する書込みデータを反転して相補的な第１及び第
２の書込み信号を生成するビット線駆動手段と、書込み
制御信号によりオン，オフ動作して前記第１及び第２の
書込み信号をそれぞれ前記第１及び第２のビット線を介
して前記メモリセルへ転送する第１及び第２のトランス
ファゲートとを、備えたＲＡＭの書込み回路において、
次のような手段を設けている。即ち、この第１の発明で
は、前記第１のビット線と接地電位との間に直列接続さ
れ、前記書込み制御信号及び前記第２の書込み信号によ
りそれぞれゲート制御される第１及び第２のＭＯＳトラ
ンジスタと、前記第２のビット線と接地電位との間に直
列接続され、前記書込み制御信号及び前記第１の書込み
信号によりそれぞれゲート制御される第３及び第４のＭ
ＯＳトランジスタとを、設けている。

【００１１】第２の発明では、第１の発明のビット線駆
動手段と第１及び第２のトランスファゲートとを備えた
ＲＡＭの書込み回路において、前記第１及び第２のビッ
ト線と接地電位との間にそれぞれ接続された第１及び第
２のバイポーラトランジスタと、前記第１のビット線と
前記第１のバイポーラトランジスタのベースとの間に直
列接続され、前記書込み制御信号及び前記第２の書込み
信号によりそれぞれゲート制御されるバイアス用の第１
及び第２のＭＯＳトランジスタと、前記第２のビット線
と前記第２のバイポーラトランジスタのベースとの間に
直列接続され、前記書込み制御信号及び第１の書込み信
号によりそれぞれゲート制御されるバイアス用の第３及
び第４のＭＯＳトランジスタと、前記第１及び第２のバ
イポーラトランジスタのベースと接地電位との間にそれ
ぞれ接続された第１及び第２のベース電荷放電回路と
を、設けている。

【００１２】

【作用】第１の発明によれば、以上のようにＲＡＭの書
込み回路を構成したので、データ書込み時において、書
込み制御信号によって第１，第２のトランスファゲート
がオン状態となるとき、第１，第２のＭＯＳトランジス
タもオン状態になると共に、ビット線駆動手段から出力
される第１，第２の書込み信号によって第２または第４
のＭＯＳトランジスタがオン状態となる。そのため、
“Ｌ”レベル側の第１または第２のビット線側に接続さ
れた第１，第２のＭＯＳトランジスタまたは第３，第４
のＭＯＳトランジスタがオン状態となり、その“Ｌ”レ
ベル側の第１または第２のビット線の電位が高速に引下
げられ、メモリセルへのデータの書込み速度の高速化が
図れる。

【００１３】第２の発明によれば、書込み制御信号によ
って第１，第２のトランスファゲートがオン状態となる
とき、“Ｌ”レベル側の第１または第２のビット線側に
接続された第１，第２のＭＯＳトランジスタまたは第
３，第４のＭＯＳトランジスタのいずれか一方がオン状
態となり、第１または第２のバイポーラトランジスタが
オンする。そして、電流駆動能力の大きな第１または第
２のバイポーラトランジスタによって第１または第２の
ビット線の電位がより高速に引下げられる。そのため、
メモリセルへのデータの書込み速度がより高速化され
る。従って、前記課題を解決できるのである。

【００１４】

【実施例】第１の実施例 図１は、本発明の第１の実施例を示すＲＡＭの書込み回
路の回路図である。この書込み回路は、例えば従来の図
２に示すメモリセル１０へデータを書込む回路であり、
書込みデータＤを反転して相補的な第１及び第２の書込
み信号Ｄａ，Ｄｂを生成するビット線駆動手段（例え
ば、２段縦続接続されたインバータ）４１，４２を有し
ている。インバータ４１の出力側には、書込み制御信号
ＷＥによりオン，オフ動作して第１の書込み信号Ｄａを
第１のビット線ＢＬａへ転送する第１のトランスファゲ
ート（例えば、ＮＭＯＳ）４３が接続されている。同様
に、インバータ４２の出力側には、書込み制御信号ＷＥ
によりオン，オフ動作して第２の書込み信号Ｄｂを第２
のビット線ＢＬｂへ転送する第２のトランスファゲート
（例えば、ＮＭＯＳ）４４が接続されている。

【００１５】本実施例の特徴は、第１，第２のＭＯＳト
ランジスタ（例えば、ＮＭＯＳ）５１，５２がビット線
ＢＬａと接地電位ＶＳＳとの間に直列接続されると共
に、第３，第４のＭＯＳトランジスタ（例えば、ＮＭＯ
Ｓ）５３，５４がビット線ＢＬｂと接地電位ＶＳＳとの
間に直列接続されていることである。ＮＭＯＳ５１，５
３の各ゲートは、ＮＭＯＳ４３，４４の各ゲートと共に
書込み制御信号ＷＥに接続され、さらにＮＭＯＳ５２の
ゲートはインバータ４２の出力側に接続されると共に、
ＮＭＯＳ５４のゲートがインバータ４１の出力側に接続
されている。

【００１６】図４は、図１及び図３の動作波形図であ
り、横軸に時間、縦軸に電圧がとられている。図４にお
いて、書込みデータＤ、及び書込み制御信号ＷＥは従来
と本実施例の波形図、ビット線ＢＬａ，ＢＬｂは実線が
従来の波形、破線Ａが本実施例のビット線波形である。
また、メモリセルノードＮ１１，Ｎ１２において実線が
従来の波形、破線Ｂ１，Ｂ２が本実施例におけるメモリ
セルノードＮ１１，Ｎ１２の波形である。この図を参照
しつつ、メモリセルノードＮ１１，Ｎ１２への“Ｌ”，
“Ｈ”レベルの書込み動作（ａ）、及び該メモリセルノ
ードＮ１１，Ｎ１２への“Ｈ”，“Ｌ”レベルの書込み
動作（ｂ）について説明する。

【００１７】（ａ） メモリセルノードＮ１１，Ｎ１２
への“Ｌ”，“Ｈ”レベルの書込み動作 “Ｈ”レベルの書込みデータＤを入力し、図２のメモリ
セルノードＮ１１，Ｎ１２にそれぞれ“Ｌ”，“Ｈ”レ
ベルを書込む場合の動作を説明する。この書込み動作に
おいて、図２のワード線ＷＬは常に“Ｈ”レベルになっ
ているものとする。

【００１８】図４の時刻ｔ０〜ｔ１において、書込み制
御信号ＷＥは“Ｌ”レベルとなっているので、図１のＮ
ＭＯＳ４３，４４，５１，５３がオフ状態である。その
ため、インバータ４１，４２からそれぞれ出力される第
１，第２の書込み信号Ｄａ，Ｄｂは、ＮＭＯＳ４３，４
４によってビット線ＢＬａ，ＢＬｂへ伝達されず、書込
みが不可能な状態である。

【００１９】この状態において、書込みデータＤを
“Ｌ”レベルから“Ｈ”レベルへ立ち上げると、その
“Ｈ”レベルがインバータ４１で反転されて該インバー
タ４１から出力される書込み信号Ｄａが“Ｌ”レベルと
なると共に、該書込み信号Ｄａがインバータ４２で反転
されて書込み信号Ｄｂが“Ｈ”レベルとなる。“Ｌ”レ
ベルの書込み信号ＤａによってＮＭＯＳ５４がオフ状態
になると共に、“Ｈ”レベルの書込み信号Ｄｂによって
ＮＭＯＳ５２がオン状態となる。ところが、書込み制御
信号ＷＥが“Ｌ”レベルであるため、ＮＭＯＳ５１，５
３がオフ状態である。このように、書込み制御信号ＷＥ
が“Ｌ”レベルの書込み不可能な状態においては、書込
みデータＤの入力にかかわらず、つまりＮＭＯＳ５２，
５４のゲート入力にかかわらず、ＮＭＯＳ５１，５３が
オフ状態であるので、ビット線ＢＬａ，ＢＬｂには何等
影響を及ぼさない。ビット線ＢＬａ，ＢＬｂの電位は、
図２のＮＭＯＳ２１，２２によってプルアップされてい
るが、ワード線ＷＬが“Ｈ”レベルのため、メモリセル
１０内のＮＭＯＳ１１，１２がオン状態となり、該ＮＭ
ＯＳ１２とＮＭＯＳ１６により、ビット線ＢＬｂの電位
が少し低くなっている。また、この状態において、メモ
リセルノードＮ１１，Ｎ１２には、それぞれ“Ｈ”，
“Ｌ”レベルが書込まれているものとする。

【００２０】図４の時刻ｔ１において、書込み制御信号
ＷＥが“Ｌ”レベルから“Ｈ”レベルへ変化して書込み
可能な状態になると、ＮＭＯＳ４３，４４，５１，５３
がオン状態になる。そのため、インバータ４１，４２か
ら出力される“Ｌ”レベルの書込み信号Ｄａ及び“Ｈ”
レベルの書込み信号Ｄｂは、それぞれＮＭＯＳ４３，４
４を介してビット線ＢＬａ，ＢＬｂへ徐々に伝達され
る。

【００２１】このとき、ＮＭＯＳ５１，５２がオン状態
のため、該ＮＭＯＳ５１，５２を介してビット線ＢＬａ
の電位を高速に引下げる。図４のビット線波形におい
て、破線Ａで示す本実施例のビット線ＢＬａの波形は、
実線で示す従来のビット線ＢＬａの波形よりも高速に引
下げられていることがわかる。これに対し、図１のＮＭ
ＯＳ５３もオン状態であるが、ＮＭＯＳ５４がオフ状態
であるので、ビット線ＢＬｂの電位の引下げは行われな
い。

【００２２】このように、ビット線ＢＬｂの電位に影響
を与えることなく、ビット線ＢＬａの電位が高速に引下
げられるので、図２のメモリセル１０内のＮＭＯＳ１１
を介し、メモリセルノードＮ１１を高速に“Ｌ”レベル
まで引下げることができる。従って、メモリセルノード
Ｎ１１，Ｎ１２に“Ｌ”，“Ｈ”レベルを高速に書込む
ことができる。図４のメモリセルノードＮ１１，Ｎ１２
において、破線Ｂ１，Ｂ２に示す本実施例のメモリセル
ノードＮ１１，Ｎ１２の波形は、実線で示す従来のメモ
リセルノードＮ１１，Ｎ１２の波形よりも高速に書込み
が行われていることがわかる。

【００２３】図４に示すように、書込み動作が終了した
後、書込み制御信号ＷＥが“Ｈ”レベルから“Ｌ”レベ
ルへ変化して書込みが不可能な状態になると、図１のＮ
ＭＯＳ４３，４４がオフ状態になり、インバータ４１，
４２から出力される書込み信号Ｄａ，Ｄｂをビット線Ｂ
Ｌａ，ＢＬｂへ伝達しない。そのため、ビット線ＢＬ
ａ，ＢＬｂの電位は、図２のＮＭＯＳ２１，２２，２３
によって定められる一定の電位に収束する。また、図１
のＮＭＯＳ５１，５３も再びオフ状態となる。

【００２４】以上のように、メモリセルノードＮ１１，
Ｎ１２にそれぞれ“Ｌ”，“Ｈ”レベルを書込む場合、
書込みデータＤを“Ｈ”レベルにした状態で書込み制御
信号ＷＥを“Ｈ”レベルにすると、高速にビット線ＢＬ
ａが引下げられ、高速にメモリセルノードＮ１１，Ｎ１
２に“Ｌ”，“Ｈ”レベルが書込まれる。

【００２５】（ｂ） メモリセルノードＮ１１，Ｎ１２
への“Ｈ”，“Ｌ”レベルの書込み動作 メモリセルノードＮ１１，Ｎ１２にそれぞれ“Ｈ”，
“Ｌ”レベルを書込む場合、書込みデータＤを“Ｌ”レ
ベルにした状態で“Ｈ”レベルの書込み制御信号ＷＥを
入力する。すると、ＮＭＯＳ４３，４４がオン状態にな
り、インバータ４１，４２から出力される“Ｈ”レベル
の書込み信号Ｄａ及び“Ｌ”レベルの書込み信号Ｄｂ
は、それぞれＮＭＯＳ４３，４４を介してビット線ＢＬ
ａ，ＢＬｂへ徐々に伝達される。このとき、ＮＭＯＳ５
３，５４がオン状態であるので、該ＮＭＯＳ５３，５４
を通してビット線ＢＬｂの電位が高速に引下げられる。
これに対し、ＮＭＯＳ５１はオン状態であるが、ＮＭＯ
Ｓ５２がオフ状態であるので、ビット線ＢＬａの電位の
引下げは行われない。

【００２６】このように、ＮＭＯＳ５３，５４によって
ビット線ＢＬｂが高速に引下げられるので、図２のメモ
リセル１０内のＮＭＯＳ１２を介してメモリセルノード
Ｎ１２が高速に“Ｌ”レベルまで引下げられる。従っ
て、高速にメモリセルノードＮ１１，Ｎ１２に“Ｈ”，
“Ｌ”レベルが書込まれる。

【００２７】このように、第１の実施例では、書込み制
御信号ＷＥによりゲート制御されるＮＭＯＳ５１，５３
と、インバータ４１，４２から出力される書込み信号Ｄ
ｂ，Ｄａによってゲート制御されるＮＭＯＳ５２，５４
とを、ビット線ＢＬａ，ＢＬｂと接地電位ＶＳＳとの間
に直列接続したので、簡単な回路構成で、メモリセル１
０への書込みデータＤの書込み速度を速くすることがで
き、それによって書込み制御信号ＷＥの最小書込みパル
ス幅を小さくすることができる。

【００２８】第２の実施例 図５は、本発明の第２の実施例を示す書込み回路の回路
図であり、図１中の要素と共通の要素には共通の符号が
付されている。この書込み回路は、図１と同様に図２の
メモリセル１０に対するデータの書込み回路であるが、
図１のＮＭＯＳ５１〜５４に代えて、第１，第２のバイ
ポーラトランジスタ（例えば、ＮＰＮ型トランジスタ）
６１，６２、第１〜第４のＭＯＳトランジスタ（例え
ば、ＮＭＯＳ）７１〜７４、及び第１，第２のベース電
荷放電回路８１，８２が設けられている。

【００２９】ビット線ＢＬａ，ＢＬｂには、それぞれト
ランジタ６１，６２のコレクタが接続され、それらのエ
ミッタが接地電位ＶＳＳにそれぞれ接続されている。ト
ランジスタ６１のコレクタ・ベース間には、第１及び第
２のＮＭＯＳ７１，７２が直列接続されると共に、トラ
ンジスタ６２のコレクタ・ベース間にも、第３及び第４
のＮＭＯＳ７３，７４が直列接続されている。さらに、
各トランジスタ６１，６２のベースと接地電位ＶＳＳと
の間には、抵抗あるいは負荷ＭＯＳ等で構成される第
１，第２のベース電荷放電回路８１，８２がそれぞれ接
続されている。各ＮＭＯＳ７１，７３のゲートは、ＮＭ
ＯＳ４３，４４のゲートと共に書込み制御信号ＷＥに共
通接続されている。また、ＮＭＯＳ７２のゲートはイン
バータ４２の出力側に接続されると共に、ＮＭＯＳ７４
のゲートはインバータ４１の出力側に接続されている。

【００３０】次に、動作を説明する。“Ｈ”レベルの書
込みデータＤを入力し、図２のメモリセルノードＮ１
１，Ｎ１２にそれぞれ“Ｌ”，“Ｈ”レベルを書込む場
合、その“Ｈ”レベルの書込みデータＤがインバータ４
１で反転されて該インバータ４１から“Ｌ”レベルの書
込み信号Ｄａが出力されると共に、その“Ｌ”レベルの
書込み信号Ｄａがインバータ４２で反転されて該インバ
ータ４２から“Ｈ”レベルの書込み信号Ｄｂが出力され
る。“Ｈ”レベルの書込み信号ＤｂによってＮＭＯＳ７
２がオン状態になると共に、“Ｌ”レベルの書込み信号
ＤａによってＮＭＯＳ７４がオフ状態となる。書込み制
御信号ＷＥが“Ｌ”レベルから“Ｈ”レベルに変化して
書込み可能な状態になると、ＮＭＯＳ４３，４４，７
１，７３がオン状態になる。そのため、インバータ４
１，４２から出力される“Ｌ”レベルの書込み信号Ｄａ
及び“Ｈ”レベルの書込み信号Ｄｂは、それぞれＮＭＯ
Ｓ４３，４４を介してビット線ＢＬａ，ＢＬｂへ徐々に
伝達される。

【００３１】このとき、ＮＭＯＳ７１，７２がオン状態
であるので、該ＮＭＯＳ７１，７２を通してトランジス
タ６１のベースへベース電流が供給され、該トランジス
タ６１がオン状態になる。このトランジスタ６１のオン
状態により、ビット線ＢＬａの電位が高速に引下げられ
る。これに対し、ＮＭＯＳ７３もオン状態にあるが、Ｎ
ＭＯＳ７４がオフ状態であるので、トランジスタ６２へ
はベース電流が供給されず、オフ状態である。そのた
め、ビット線ＢＬｂの電位の引下げが行われない。

【００３２】このように、ビット線ＢＬｂの電位に影響
を与えることなく、ビット線ＢＬａの電位がトランジス
タ６１によって高速に引下げられるので、図２のメモリ
セル１０内のＮＭＯＳ１１により、高速にメモリセルノ
ードＮ１１が“Ｌ”レベルまで引下げられる。従って、
高速に、メモリセルノードＮ１１，Ｎ１２に“Ｌ”，
“Ｈ”レベルを書込むことができる。

【００３３】そして、書込み動作の終了後、書込み制御
信号ＷＥが“Ｈ”レベルから“Ｌ”レベルに変化する
と、ＮＭＯＳ４３，４４がオフ状態となって書込みが不
可能な状態となり、インバータ４１，４２から出力され
る書込み信号Ｄａ，Ｄｂをビット線ＢＬａ，ＢＬｂへ伝
達しない。そのため、ビット線ＢＬａ，ＢＬｂの電位
は、図２のＮＭＯＳ２１，２２，２３によって定められ
る一定の電位に収束する。また、図２のＮＭＯＳ７１，
７３も再びオフ状態となる。これにより、ＮＭＯＳ７
１，７２は、トランジスタ６１へベース電流の供給を停
止する。そして、ベース電荷放電回路８１により、トラ
ンジスタ６１のベース電荷の放電を行い、該トランジス
タ６１がオフ状態となる。

【００３４】以上のように、メモリセルノードＮ１１，
Ｎ１２にそれぞれ“Ｌ”，“Ｈ”レベルを書込む場合、
“Ｈ”レベルの書込みデータＤを入力した状態で書込み
制御信号ＷＥを“Ｈ”レベルにすると、ＮＭＯＳ７１，
７２によってトランジスタ６１がオン状態となり、該ト
ランジスタ６１によって高速にビット線ＢＬａが引下げ
られ、メモリセルノードＮ１１，Ｎ１２に高速に
“Ｌ”，“Ｈ”レベルが書込まれる。ここで、トランジ
スタ６１はＭＯＳトランジスタに比べて電流駆動能力が
大きいため、図１に示す第１の実施例よりも、より高速
にデータの書込みが行える。

【００３５】メモリセルノードＮ１１，Ｎ１２にそれぞ
れ“Ｈ”，“Ｌ”レベルを書込む場合、“Ｌ”レベルの
書込みデータＤを入力した状態で書込み制御信号ＷＥを
“Ｈ”レベルにすると、ＮＭＯＳ４３，４４がオン状態
になり、インバータ４１，４２から出力される“Ｈ”レ
ベルの書込み信号Ｄａ及び“Ｌ”レベルの書込み信号Ｄ
ｂが、それぞれＮＭＯＳ４３，４４を通してビット線Ｂ
Ｌａ，ＢＬｂへ徐々に伝達される。このとき、“Ｈ”レ
ベルの書込み制御信号ＷＥ及び“Ｈ”レベルの書込み信
号ＤａによってＮＭＯＳ７３，７４がオン状態であるの
で、トランジスタ６２のベースにベース電流が供給さ
れ、該トランジスタ６２がオン状態となり、ビット線Ｂ
Ｌｂの電位が高速に引下げられる。これに対し、ＮＭＯ
Ｓ７１はオン状態にあるが、ＮＭＯＳ７２がオフ状態で
あるので、トランジスタ６１にはベース電流が供給され
ず、ビット線ＢＬａの電位の引下げが行われない。

【００３６】従って、図１の第１の実施例に比べ、電流
駆動能力の大きなトランジスタ６２により、前記第１の
実施例よりも高速にビット線ＢＬｂが引下げられ、図２
のメモリセル１０内のＮＭＯＳ１２によって高速にメモ
リセルノードＮ１２が“Ｌ”レベルまで引下げられる。
そのため、高速にメモリセルノードＮ１１，Ｎ１２に
“Ｈ”，“Ｌ”レベルが書込まれる。

【００３７】以上のように、この第２の実施例では、電
流駆動能力の大きなトランジスタ６１，６２を用いてビ
ット線ＢＬａ，ＢＬｂの引下げを行っているので、第１
の実施例よりも、より高速にメモリセル１０への書込み
データＤの書込みが行える。さらに、その相乗効果とし
て、書込み制御信号ＷＥの最小書込みパルス幅を、第１
の実施例よりもより小さくすることができる。

【００３８】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ｉ）図１及び図５に示すインバータ４１，４２からな
るビット線駆動手段は、他の回路構成に変更しても良
い。また、ＮＭＯＳ４３，４４は、他のトランジスタを
用いたトランスファゲートで構成しても良い。 （ii）図１の第１〜第４のＮＭＯＳ５１〜５４は、他の
トランジスタで構成しても良い。 (iii) 図５のトランジスタ６１，６２はＰＮＰ型トラン
ジスタで構成したり、第１〜第４のＮＭＯＳ７１〜７４
を他のトランジスタで構成しても良い。 （iv）第１，第２の実施例の書込み対象となるメモリセ
ル１０は、図２以外の回路構成に変更したり、さらにビ
ット線プルアップ用ＮＭＯＳ２１，２２及びイコライズ
用ＮＭＯＳ２３を他のトランジスタ等を用いた回路構成
に変更しても良い。さらに、本実施例は図２のようなＳ
ＲＡＭ以外のＲＡＭにも適用可能である。

【００３９】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、第１〜第４のＭＯＳトランジスタを書込み制
御信号及び第１，第２の書込み信号によってゲート制御
するようにしたので、比較的簡単な回路構成で、ビット
線電位を高速に引下げることができ、それによってメモ
リセルへのデータの書込み速度を速くすることができ
る。さらに、相乗効果としては、書込み制御信号の最小
書込みパルス幅を小さくすることができる。

【００４０】第２の発明によれば、第１〜第４のＭＯＳ
トランジスタを用いて電流駆動能力の大きな第１，第２
のバイポーラトランジスタのベース制御をするようにし
たので、第１の発明よりもより高速に、ビット線電位を
引下げることができ、それによってメモリセルへのデー
タの書込み速度をより高速化できる。さらに、その相乗
効果として書込み制御信号の最小書込みパルス幅を、第
１の発明よりもより小さくすることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す書込み回路の回路
図である。

【図２】従来のＳＲＡＭの要部回路図である。

【図３】従来のＳＲＡＭの書込み回路の回路図である。

【図４】図１及び図３の動作波形図である。

【図５】本発明の第２の実施例を示す書込み回路の回路
図である。

【符号の説明】

１０ メモリセル ２１，２２ ビット線プルアップ用ＮＭＯ
Ｓ ２３ イコライズ用ＮＭＯＳ ４１，４２ インバータ ４３，４４ ＮＭＯＳ ５１〜５４，７１〜７４ 第１〜第４のＮＭＯＳ ６１，６２ 第１，第２のＮＰＮ型トラン
ジスタ ８１，８２ 第１，第２のベース電荷放電
回路 ＢＬａ，ＢＬｂ ビット線 Ｄ 書込みデータ Ｄａ，Ｄｂ 第１，第２の書込み信号 ＷＥ 書込み制御信号 ＷＬ ワード線

Claims (2)

【特許請求の範囲】
1. 【請求項１】 “Ｈ”レベルにプリチャージされる相補
   的な第１と第２のビット線間に接続されたメモリセルに
   対する書込みデータを反転して相補的な第１及び第２の
   書込み信号を生成するビット線駆動手段と、書込み制御
   信号によりオン，オフ動作して前記第１及び第２の書込
   み信号をそれぞれ前記第１及び第２のビット線を介して
   前記メモリセルへ転送する第１及び第２のトランスファ
   ゲートとを、備えたランダムアクセスメモリの書込み回
   路において、 前記第１のビット線と接地電位との間に直列接続され、
   前記書込み制御信号及び前記第２の書込み信号によりそ
   れぞれゲート制御される第１及び第２のＭＯＳトランジ
   スタと、 前記第２のビット線と接地電位との間に直列接続され、
   前記書込み制御信号及び前記第１の書込み信号によりそ
   れぞれゲート制御される第３及び第４のＭＯＳトランジ
   スタとを、 設けたことを特徴とするランダムアクセスメモリの書込
   み回路。
2. 【請求項２】 請求項１記載のビット線駆動手段と第１
   及び第２のトランスファゲートとを備えたランダムアク
   セスメモリの書込み回路において、 前記第１及び第２のビット線と接地電位との間にそれぞ
   れ接続された第１及び第２のバイポーラトランジスタ
   と、 前記第１のビット線と前記第１のバイポーラトランジス
   タのベースとの間に直列接続され、前記書込み制御信号
   及び前記第２の書込み信号によりそれぞれゲート制御さ
   れるバイアス用の第１及び第２のＭＯＳトランジスタ
   と、 前記第２のビット線と前記第２のバイポーラトランジス
   タのベースとの間に直列接続され、前記書込み制御信号
   及び第１の書込み信号によりそれぞれゲート制御される
   バイアス用の第３及び第４のＭＯＳトランジスタと、 前記第１及び第２のバイポーラトランジスタのベースと
   接地電位との間にそれぞれ接続された第１及び第２のベ
   ース電荷放電回路とを、 設けたことを特徴とするランダムアクセルメモリの書込
   み回路。