CN105191128A - 用于高频时钟互连的具有输出摆幅检测器的电流模式缓冲器 - Google Patents

用于高频时钟互连的具有输出摆幅检测器的电流模式缓冲器 Download PDF

Info

Publication number
CN105191128A
CN105191128A CN201480014291.8A CN201480014291A CN105191128A CN 105191128 A CN105191128 A CN 105191128A CN 201480014291 A CN201480014291 A CN 201480014291A CN 105191128 A CN105191128 A CN 105191128A
Authority
CN
China
Prior art keywords
nmos pass
voltage
coupled
pmos transistor
pass transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201480014291.8A
Other languages
English (en)
Other versions
CN105191128B (zh
Inventor
D·朴
L·刘
S·荣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN105191128A publication Critical patent/CN105191128A/zh
Application granted granted Critical
Publication of CN105191128B publication Critical patent/CN105191128B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K6/00—Manipulating pulses having a finite slope and not covered by one of the other main groups of this subclass
    • H03K6/02—Amplifying pulses

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Amplifiers (AREA)
  • Logic Circuits (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

高速电流模式时钟驱动器包括反馈电路系统以将偏置节点的电压摆幅维持在定义的范围内。电流模式时钟驱动器包括在其栅极端子接收振荡信号的PMOS和NMOS晶体管。PMOS和NMOS晶体管的漏极端子分别耦合到第一和第二可变电导率电路的输入端子，该第一和第二可变电导率电路的输出端子耦合到共用节点。控制电路响应于该共用节点的电压摆幅的减小而增大第一和第二可变电导率电路的电导率，以及响应于该共用节点的电压摆幅的增大而减小第一和第二可变电导率电路的电导率。该第一和第二可变电导率电路可选地分别是PMOS和NMOS晶体管。

Description

用于高频时钟互连的具有输出摆幅检测器的电流模式缓冲器
发明背景
本发明涉及集成电路(IC)，尤其涉及IC中使用的高频时钟互连电路。
IC经常包括时钟互连电路，该时钟互连电路适配成生成控制布置在该IC中的各种块的操作的大量时钟信号。控制这些时钟信号的到达时间上的差异(通常被称为时钟偏斜)是重要的。
时钟偏斜取决于两个主要参数，即时钟信号所见的负载以及时钟互连的RC延迟。如众所周知地，时钟偏斜增大了循环时间并且降低了IC能操作的速率。已开发出数种不同的时钟驱动器以补偿个体时钟信号的差分延迟从而将时钟偏斜最小化。
随着IC的工作频率提高，时钟分布电路的各种组件(诸如本地振荡器(LO)和锁相环(PLL))的功耗开始增加。为了降低高频情况下的功耗，电流模式时钟驱动器/缓冲器已被开发出来。然而，常规电流模式时钟驱动器被设计成在最坏情形电压、温度和工艺条件下操作。如此，常规电流模式缓冲器并不是功率高效的。控制工作在相对高频的时钟互连电路的功耗仍然是个挑战。
发明概述
根据本发明的一个实施例的一种电流模式驱动器电路部分地包括第一PMOS晶体管、第一NMOS晶体管、第一和第二可变电导率电路、和控制电路。第一PMOS晶体管具有接收振荡信号的栅极端子和接收第一电源电压的源极端子。第一NMOS晶体管具有接收振荡信号的栅极端子和接收第二电源电压的源极端子。第一可变电导率电路具有耦合到第一PMOS晶体管的漏极端子的第一输入端子和耦合到共用节点的输出端子。第二可变电导率电路具有耦合到第一NMOS晶体管的漏极端子的第一输入端子和耦合到该共用节点的输出端子。控制电路适配成响应于该共用节点的电压摆幅的减小而增大第一和第二可变电导率电路的电导率，以及进一步响应于该共用节点的电压摆幅的增大而减小第一和第二可变电导率电路的电导率。
在一个实施例中，第一可变电导率电路为PMOS晶体管(第二PMOS晶体管)，其具有耦合到第一PMOS晶体管的漏极端子的源极端子和耦合到该共用节点的漏极端子。在一个实施例中，第二可变电导率电路为NMOS晶体管(第二NMOS晶体管)，其具有耦合到第一NMOS晶体管的漏极端子的源极端子和耦合到该共用节点的漏极端子。
在一个实施例中，该电流模式时钟驱动器进一步包括第一偏置电路，该第一偏置电路进而包括第一电流镜、第一电容器和第一差分放大器。第一差分放大器包括第三NMOS晶体管，该第三NMOS晶体管的源极响应于该共用节点的电压。第一差分放大器进一步包括第四NMOS晶体管，该第四NMOS晶体管接收第一电流镜生成的电流，并且具有耦合到第三NMOS晶体管的栅极端子的栅极端子。
在一个实施例中，第一偏置电路进一步部分地包括耦合在第四NMOS晶体管的源极端子与第二电源电压之间的电阻性元件。在一个实施例中，跨第一电容器的电压由第一电流镜提供的电流与流过第三NMOS晶体管的电流之间的差定义。
在一个实施例中，该电流模式时钟驱动器进一步包括第二偏置电路，该第二偏置电路进而包括第二电流镜、第二电容器和第二差分放大器。第二差分放大器包括第三PMOS晶体管，该第三PMOS晶体管的源极响应于该共用节点的电压。第二差分放大器进一步包括第四PMOS晶体管，该第四PMOS晶体管接收第二电流镜生成的电流，并且具有耦合到第三PMOS晶体管的栅极端子的栅极端子。
在一个实施例中，跨第二电容器的电压由第二电流镜提供的电流与流过第三PMOS晶体管的电流之间的差定义。在一个实施例中，跨第一电容器的电压被施加到第二NMOS晶体管的栅极端子，并且该跨第二电容器的电压被施加到第二PMOS晶体管的栅极端子。
根据本公开的一个实施例的一种驱动时钟互连的方法部分地包括将振荡信号施加到第一PMOS晶体管的栅极端子，该第一PMOS晶体管的源极端子接收第一电源电压；将该振荡信号施加到第一NMOS晶体管的栅极端子，该第一NMOS晶体管的源极端子接收第二电源电压；将第一PMOS晶体管的漏极端子耦合到第一可变电导率电路的第一输入端子；将该第一NMOS晶体管的漏极端子耦合到第二可变电导率电路的第一输入端子；将第一和第二可变电导率电路的输出端子耦合到共用节点；响应于该共用节点的电压摆幅减小，增大第一和第二可变电导率电路的电导率；以及响应于该共用节点的电压摆幅的增大，减小第一和第二可变电导率电路的电导率。
根据一个实施例，第一可变电导率电路为PMOS晶体管(第二PMOS晶体管)，其具有耦合到第一PMOS晶体管的漏极端子的源极端子、和耦合到该共用节点的漏极端子。第二可变电导率电路为NMOS晶体管(第二NMOS晶体管)，其具有耦合到第一NMOS晶体管的漏极端子的源极端子、和耦合到该共用节点的漏极端子。
在一个实施例中，改变第二NMOS晶体管的电导率包括形成第一电流镜，将该第一电流镜耦合到第一电容器，以及形成第一差分放大器。第一差分放大器包括第三NMOS晶体管，该第三NMOS晶体管的源极端子响应于该共用节点的电压。第一差分放大器可进一步包括第四NMOS晶体管，该第四NMOS晶体管接收由第一电流镜生成的电流，并且它的栅极端子耦合到第三NMOS晶体管的栅极端子。
根据一个实施例，该方法进一步包括将电阻性元件耦合在第四NMOS晶体管的源极端子与第二电源电压之间。根据一个实施例，该方法进一步包括形成由第一电流镜所提供的电流与流过第三NMOS晶体管的电流之间的差定义的跨第一电容器的电压。
在一个实施例中，改变第二PMOS晶体管的电导率包括形成第二电流镜，将第二电流镜耦合到第二电容器，以及形成第二差分放大器。第二差分放大器可进一步包括第三PMOS晶体管，该第三PMOS晶体管的源极端子响应于该共用节点的电压。第二差分放大器可进一步包括第四PMOS晶体管，该第四PMOS晶体管接收由第二电流镜生成的电流，并且它的栅极端子耦合到第三PMOS晶体管的栅极端子。
根据一个实施例，该方法进一步包括形成由第二电流镜所提供的电流与流过第三PMOS晶体管的电流之间的差定义的跨第二电容器的电压。该方法进一步包括将第一电容器的电压施加到第二NMOS晶体管的栅极端子，并且将第二电容器的电压施加到第二PMOS晶体管的栅极端子。
根据本公开的一个实施例的一种电流模式时钟驱动器部分地包括用于将振荡信号施加到第一PMOS晶体管的栅极端子的装置，该第一PMOS晶体管的源极端子接收第一电源电压，用于将该振荡信号施加到第一NMOS晶体管的栅极端子的装置，该第一NMOS晶体管的源极端子接收第二电源电压，用于将第一PMOS晶体管的漏极端子耦合到第一可变电导率电路的第一输入端子的装置，用于将该第一NMOS晶体管的漏极端子耦合到第二可变电导率电路的第一输入端子的装置，用于将第一和第二可变电导率电路的输出端子耦合到共用节点的装置，用于响应于该共用节点的电压摆幅减小而增大第一和第二可变电导率电路的电导率的装置，以及用于响应于该共用节点的电压摆幅的增大而减小第一和第二可变电导率电路的电导率的装置。
在一个实施例中，第一可变电导率电路为PMOS晶体管(第二PMOS晶体管)，其具有耦合到第一PMOS晶体管的漏极端子的源极端子、和耦合到该共用节点的漏极端子。第二可变电导率电路为NMOS晶体管(第二NMOS晶体管)，其具有耦合到第一NMOS晶体管的漏极端子的源极端子、和耦合到该共用节点的漏极端子。
在一个实施例中，用于增大或减小第二NMOS晶体管的电导率的装置进一步包括用于形成第一电流镜的装置、用于将第一电流镜耦合到第一电容器的装置、以及用于形成具有第三NMOS晶体管的第一差分放大器的装置，其中该第三NMOS晶体管的源极端子响应于该共用节点的电压。第一差分放大器可进一步包括第四NMOS晶体管，该第四NMOS晶体管接收由第一电流镜生成的电流，并且它的栅极端子耦合到第三NMOS晶体管的栅极端子。
在一个实施例中，该电流模式时钟驱动器进一步部分地包括将电阻性元件耦合在第四NMOS晶体管的源极端子与第二电源电压之间的装置。在一个实施例中，该电流模式时钟驱动器进一步部分地包括用于形成由第一电流镜所提供的电流与流过第三NMOS晶体管的电流之间的差所定义的跨第一电容器的第一电压的装置。
在一个实施例中，用于增大或减小第二PMOS晶体管的电导率的装置进一步包括用于形成第二电流镜的装置、用于将第二电流镜耦合到第二电容器的装置、以及用于形成具有第三PMOS晶体管的第二差分放大器的装置，其中该第三PMOS晶体管的源极端子响应于该共用节点的电压。第二差分放大器可进一步包括第四PMOS晶体管，该第四PMOS晶体管接收由第二电流镜生成的电流，并且它的栅极端子耦合到第三PMOS晶体管的栅极端子。
在一个实施例中，该电流模式时钟驱动器进一步部分地包括用于形成由第二电流镜所提供的电流与流过第三PMOS晶体管的电流之间的差所定义的跨第二电容器的第二电压的装置。
在一个实施例中，电流模式时钟驱动器进一步部分地包括用于将第一电压施加到第二NMOS晶体管的栅极端子的装置，以及用于将第二电压施加到第二PMOS晶体管的栅极端子的装置。
根据本公开的一个实施例的一种非瞬态计算机可读存储介质包括当由处理器执行时使得处理器执行以下步骤的指令：将振荡信号施加到第一PMOS晶体管的栅极端子，该第一PMOS晶体管的源极端子接收第一电源电压；将该振荡信号施加到第一NMOS晶体管的栅极端子，该第一NMOS晶体管的源极端子接收第二电源电压；将第一PMOS晶体管的漏极端子耦合到第一可变电导率电路的第一输入端子；将该第一NMOS晶体管的漏极端子耦合到第二可变电导率电路的第一输入端子；将第一和第二可变电导率电路的输出端子耦合到共用节点；响应于该共用节点的电压摆幅减小而增大第一和第二可变电导率电路的电导率；以及响应于该共用节点的电压摆幅的增大而减小第一和第二可变电导率电路的电导率。
根据一个实施例，第一可变电导率电路为PMOS晶体管(第二PMOS晶体管)，其具有耦合到第一PMOS晶体管的漏极端子的源极端子、和耦合到该共用节点的漏极端子。第二可变电导率电路为NMOS晶体管(第二NMOS晶体管)，其具有耦合到第一NMOS晶体管的漏极端子的源极端子、和耦合到共用节点的漏极端子。
在一个实施例中，为了改变第二NMOS晶体管的电导率，这些指令进一步使得该处理器：形成第一电流镜，将第一电流镜耦合到第一电容器，以及形成具有第三NMOS晶体管的第一差分放大器，其中该第三NMOS晶体管的源极端子响应于该共用节点的电压。第一差分放大器可进一步包括第四NMOS晶体管，该第四NMOS晶体管接收由第一电流镜生成的电流，并且它的栅极端子耦合到第三NMOS晶体管的栅极端子。
在一个实施例中，这些指令进一步使得处理器将电阻性元件耦合在第四NMOS晶体管的源极端子与第二电源电压之间。在一个实施例中，这些指令进一步使得处理器形成由第一电流镜所提供的电流与流过第三NMOS晶体管的电流之间的差定义的跨第一电容器的电压。
在一个实施例中，为了改变第二PMOS晶体管的电导率，这些指令进一步使得处理器：形成第二电流镜，将第二电流镜耦合到第二电容器，以及形成具有第三PMOS晶体管的第二差分放大器，其中该第三PMOS晶体管的源极端子响应于该共用节点的电压。第二差分放大器可进一步包括第四PMOS晶体管，该第四PMOS晶体管接收由第二电流镜生成的电流，并且它的栅极端子耦合到第三PMOS晶体管的栅极端子。
在一个实施例中，这些指令进一步使得处理器形成由第二电流镜所提供的电流和流过第三PMOS晶体管的电流之间的差定义的跨第二电容器的电压。在一个实施例中，这些指令进一步使得处理器将第一电容器的电压施加到第二NMOS晶体管的栅极端子，并且将第二电容器的电压施加到第二PMOS晶体管的栅极端子。
附图简述
图1是根据本发明的一个实施例的适配成驱动高频时钟互连的电流模式缓冲器的简化示意图。
图2是根据本发明的一个实施例的图1的电流模式缓冲器中的偏置电路之一的简化晶体管示意图。
图3示出了流过布置在图2的偏置电路中的晶体管之一的电流和该晶体管的源极电压之间的关系。
图4是根据本发明一个实施例的图1的电流模式缓冲器的偏置电路中的另一者的简化晶体管示意图。
图5示出了流过布置在图5的偏置电路中的晶体管之一的电流和该晶体管的源极电压之间的关系。
图6是根据本发明的一个实施例的适配成驱动高频时钟互连的电流模式时钟驱动器的简化示意图。
发明详细描述
图1是根据本发明的一个实施例的适配成驱动高频时钟互连的电流模式缓冲器(本文中替换地称之为时钟驱动器)100的简化示意图。时钟驱动器100被示为包括PMOS晶体管104、108、NMOS晶体管106、110、反相器112、114和控制电路200。控制电路200包括适配成偏置晶体管108的偏置电路150、以及适配成偏置晶体管110的偏置电路250。
时钟驱动器100被示为从压控振荡器(VCO)102接收振荡信号OSC，以及驱动时钟互连200，该时钟互连200可分布遍及其所布置于的集成电路的一个或多个区段。压控振荡器102可以是锁相环、锁频环、或任何其他环控电路的一部分。如从图1中所看到的，振荡信号OSC被施加到PMOS晶体管104和NMOS晶体管106的栅极端子。
当信号OSC为低值时，PMOS晶体管104导通且NMOS晶体管106截止。相应地，当信号OSC处于低值时，使得节点B能经由晶体管104充电到电源电压VCC。相反，当信号OSC为高值时，PMOS晶体管104截止且NMOS晶体管106导通。相应地，当信号OSC处于高值时，使得节点C能经由晶体管106放电到地电势。
晶体管104的漏极端子耦合到晶体管108的源极端子。类似地，晶体管110的源极端子耦合到晶体管106的漏极端子。晶体管108、110的漏极端子被耦合到共用节点A以及耦合到反相器112的输入端子。反相器112的输出端子被耦合到反相器114的输入端子，反相器114的输出端子被耦合到偏置电路150、250的输入端子IN。偏置电路150的输出端子被耦合到晶体管108的栅极端子。类似地，偏置电路250的输出端子被耦合到晶体管110的栅极端子。
偏置电路150适配成使得晶体管108在晶体管104导通时导通。偏置电路150进一步适配成使得晶体管108在当晶体管104截止时截止。类似地，偏置电路250适配成使得晶体管110在晶体管106导通/截止时导通。偏置电路250进一步适配成使得晶体管108在晶体管104截止时截止。
相应地，当晶体管104导通且晶体管106截止时，因为晶体管108、110分别为导通和截止，所以节点A经由晶体管104、108被充电到电源电压Vcc。类似地，当晶体管106导通且晶体管104截止时，因为晶体管108、110分别为截止和导通，所以节点A经由晶体管110、106被放电到地电势。节点A处的电压经由反相器112、114被缓冲并且被施加到偏置电路150、250的输入端子IN。节点B(其耦合到晶体管108的源极端子)将信号提供到时钟互连200，该时钟互连200进而适配成将时钟信号提供到时钟驱动器100所布置于的集成电路的各个块。
图2是根据本发明一个实施例的示例性偏置电路150的简化晶体管示意图。偏置电路150被示为包括PMOS晶体管152、156、NMOS晶体管154、158、电容器160和电阻器162。晶体管152、156具有相同的栅-源电压并且形成电流镜。晶体管162适配成将晶体管154的源极端子(即，节点D)的电压维持在地电势之上。例如，在一个实施例中，当电源电压VCC为1.2伏时，节点D是0.2伏。
晶体管152、154、156和158的栅极端子被互相耦合。晶体管152、154的栅极端子和漏极端子也被互相耦合。电容器160具有耦合到地电势的第一端子。电容器160的第二端子被耦合到节点nbias(负偏置)并且被耦合到晶体管156、158的漏极端子。
偏置电路150适配成差分地操作以比较晶体管154和158的源极端子的电压以检测晶体管158的源极端子的最小电压，即，端子IN的最小电压。如以上所描述的，PMOS晶体管152、156形成了电流镜并且由此生成了相同电流I1。相应地，若节点IN处的电压增大，则因为晶体管158的栅-源电压的减小，通过晶体管158的电流降低了。因为流过晶体管156的电流I1相对恒定，所以流过晶体管158的电流的减小使得更多的电流流过电容器160并对电容器160充电，藉此使得节点nbias的电压增大。
相反，若节点IN处的电压减小，则因为晶体管158的栅-源电压的增大，通过晶体管158的电流增加了。因为流过晶体管156的电流I1相对恒定，所以流过晶体管158的电流的增大使得电流从电容器160撤回，藉此使得节点nbias的电压减小。
图3示出了指示流过晶体管158的电流I2和被晶体管158的源极端子接收到的电压VIN之间的关系的标绘180。如从图3中看到的，电流I2与电压VIN之间呈反比关系，其在VIN增大时减小而在VIN减小时增大。节点D的电压VD以及流过节点D的对应电流I1在标绘180中被标识为点D’。
如图3中所看到的，标绘180在电压VIN小时(例如，在点F和G之间)具有相对高的斜率，并且在当电压VIN大时(例如，在点K和L之间)具有相对低的斜率。相应地，跨电容器160的电压绝大部分由电压VIN的近最小值定义。换句话说，偏置电路150是适配成检测电压VIN的近最小值(由其输入端子IN所见)并且在其输出端子nbais处生成由所检测到的最小电压所定义的电压的最小峰值检测器。节点IN处的电压摆幅越大并且由此节点IN处的电压小于节点D的电压的时间越长，那么节点nbias处的电压就越大。如从图1中所看到的，偏置电路150的输出端子nbias被耦合到晶体管110的栅极端子。
图4是根据本发明一个实施例的示例性偏置电路250的简化晶体管示意图。偏置电路250被示为包括PMOS晶体管252、256、NMOS晶体管254、258、电容器260和电阻器262。晶体管258、254具有相同的栅-源电压并且形成电流镜。晶体管262适配成将晶体管154的源极端子(即，节点M)的电压维持在电源电压Vcc之下。例如，在一个实施例中，当电源电压VCC为1.2伏时，节点M可以是在1.0伏。
晶体管252、254、256和258的栅极端子被互相耦合。晶体管252、254的栅极端子和漏极端子也被互相耦合。电容器260具有耦合到地电势的第一端子。电容器260的第二端子被耦合到节点pbias(正偏置)并且被耦合到晶体管256、258的漏极端子。
偏置电路250适配成差分地操作以比较晶体管256和262的源极端子电压以检测晶体管256的源极端子的峰值电压，即，端子IN的峰值电压。如以上所描述的，NMOS晶体管254、258形成了电流镜并且由此生成了相同电流I3。相应地，若节点(端子)IN处的电压增大，则因为晶体管256的栅-源电压的增大，通过晶体管256的电流增大了。因为流过晶体管258的电流I3相对恒定，所以流过晶体管256的电流的增大使得更多的电流流过电容器260并对电容器260充电，藉此使得节点pbias的电压增大。
相反，若节点IN处的电压减小，则因为晶体管256的栅-源电压的减小，通过晶体管256的电流减小了。因为流过晶体管258的电流I3相对恒定，所以流过晶体管256的电流的减小使得电容器260放电，藉此使得节点pbias的电压减小。
图5示出了指示流过晶体管258的电流I4与晶体管258的源极端子接收到的电压VIN之间的关系的标绘280。如从图5中看到的，电流I4与电压VIN之间呈直接关系，当VIN减小时减小，且当VIN增大时增大。节点M的电压VM以及流过节点M的对应电流I3在标绘180中被标识为点M’。
如图5中所看到的，标绘280在当电压VIN大时(例如，在点P和Q之间)具有相对高的斜率，并且在当电压VIN小时(例如，在点N和O之间)具有相对低的斜率。相应地，跨电容器260的电压绝大部分由电压VIN的近最大值定义。换句话说，偏置电路250是适配成检测电压VIN的近峰值(由其输入端子IN所见)并且在其输出端子pbais处生成由所检测到的峰值电压所定义的电压的峰值检测器。节点IN处的电压摆幅越大并且由此节点IN处的电压大于节点M的电压的时间越长，那么节点pbias处的DC电压就越大。如从图1中所看到的，偏置电路250的输出端子pbias被耦合到晶体管108的栅极端子。
同时参见图1、2和4，随着节点IN的电压摆幅增大并且藉此节点IN的峰值和最小电压分别增大和减小，节点pbias处的电压增大，并且节点nbias处的电压减小。这使得晶体管108、110变得电导率降低，藉此使得节点IN的电压摆幅减小。类似地，随着节点IN的电压摆幅减小，节点pbias处的电压减小并且节点nbias处的电压增大。这使得晶体管108、110变得电导率增大，藉此使得节点IN的电压摆幅增大。相应地，由晶体管108、110和控制电路系统200形成的反馈环路适配成将节点IN处的电压的差异最小化。
图6是根据本发明的另一个实施例的适配成驱动高频时钟互连的电流模式时钟驱动器300的简化示意图。时钟驱动器300类似于时钟驱动器100，除了时钟驱动器300包括第一和第二可变电导率电路208、210来替代了时钟驱动器100的晶体管108、110。
晶体管104的漏极端子被耦合到可变电导率电路208的第一输入端子。类似地，晶体管106的漏极端子被耦合到可变电导率电路210的第一输入端子。控制电路200的输出端子pbias和nbias分别被施加到第一和第二电导率电路208、210的第二输入端子。第一和第二电导率电路208、210的输出端子被耦合到共用节点A，以及耦合到第一和第二偏置电路150、250的输入端子IN。
偏置电路150适配成使得可变电导率电路208在晶体管104导通时导通。偏置电路150进一步适配成使得可变电导率电路208在晶体管104截止时截止。类似地，偏置电路250适配成使得可变电导率电路210在晶体管106导通/截止时导通。偏置电路250进一步适配成使得可变电导率电路210在晶体管104截止时截止。
随着节点IN的电压摆幅增大并且藉此节点IN的峰值和最小电压分别增加和减小，节点pbias处的电压增大，并且节点nbias处的电压减小。这使得可变电导率电路208、210变得电导率降低，藉此使得节点IN的电压摆幅减小。类似地，随着节点IN的电压摆幅减小，节点pbias处的电压减小并且节点nbias处的电压增大。这使得可变电导率电路208、210变得电导率增大，藉此使得节点IN的电压摆幅增大。相应地，由可变电导率电路208、210和控制电路系统200形成的反馈回路适配成使节点IN处的电压的差异最小化。
以上本发明的实施例是解说性而非限定性的。本发明的实施例并不受时钟驱动器中使用的可变电导率电路所限。本发明的实施例并不受时钟驱动器电路所布署于的设备的类型(无线或其他)所限。鉴于本发明，其他增添、删减或修改是显而易见的并且旨在落入所附权利要求的范围。

Claims (48)

1.一种电流模式驱动器电路，包括：
第一PMOS晶体管，其具有接收振荡信号的栅极端子、和接收第一电源电压的源极端子；
第一NMOS晶体管，其具有接收所述振荡信号的栅极端子、和接收第二电源电压的源极端子；
第一可变电导率电路，其具有耦合到所述第一PMOS晶体管的漏极端子的第一输入端子、和耦合到共用节点的输出端子；
第二可变电导率电路，其具有耦合到所述第一NMOS晶体管的漏极端子的第一输入端子，所述第二可变电导率电路具有耦合到所述共用节点的输出端子；以及
控制电路，其适配成响应于所述共用节点的电压摆幅的减小而增大所述第一和第二可变电导率电路的电导率，所述控制电路进一步适配成响应于所述共用节点的电压摆幅的增加而减小所述第一和第二可变电导率电路的所述电导率。
2.如权利要求1所述的电流模式时钟驱动器电路，其特征在于，所述第一可变电导率电路是第二PMOS晶体管，所述第二PMOS晶体管具有耦合到所述第一PMOS晶体管的漏极端子的源极端子、以及耦合到所述共用节点的漏极端子。
3.如权利要求2所述的电流模式时钟驱动器电路，其特征在于，所述第二可变电导率电路是第二NMOS晶体管，所述第二NMOS晶体管具有耦合到所述第一NMOS晶体管的漏极端子的源极端子、以及耦合到所述共用节点的漏极端子。
4.如权利要求3所述的电流模式时钟驱动器电路，其特征在于，所述控制电路包括第一偏置电路，所述第一偏置电路包括：
第一电流镜；
第一电容器；以及
第一差分放大器，其包括第三NMOS晶体管，所述第三NMOS晶体管具有响应于所述共用节点的所述电压的源极端子。
5.如权利要求4所述的电流模式时钟驱动器电路，其特征在于，所述第一差分放大器进一步包括第四NMOS晶体管，所述第四NMOS晶体管接收由所述第一电流镜生成的电流，并且具有耦合到所述第三NMOS晶体管的栅极端子的栅极端子。
6.如权利要求5所述的电流模式时钟驱动器电路，其特征在于，进一步包括耦合在所述第四NMOS晶体管的源极端子与所述第二电源电压之间的电阻性元件。
7.如权利要求6所述的电流模式时钟驱动器电路，其特征在于，跨所述第一电容器的电压由所述第一电流镜所提供的电流与流过所述第三NMOS晶体管的电流之间的差来定义。
8.如权利要求7所述的电流模式时钟驱动器电路，其特征在于，所述控制电路进一步包括第二偏置电路，所述第二偏置电路包括：
第二电流镜；
第二电容器；以及
第二差分放大器，其包括第三PMOS晶体管，所述第三PMOS晶体管具有响应于所述共用节点的所述电压的源极端子。
9.如权利要求8所述的电流模式时钟驱动器电路，其特征在于，所述第二差分放大器进一步包括第四PMOS晶体管，所述第四PMOS晶体管接收所述第二电流镜所生成的电流，并且具有耦合到所述第三PMOS晶体管的栅极端子的栅极端子。
10.如权利要求9所述的电流模式时钟驱动器电路，其特征在于，跨所述第二电容器的电压由所述第二电流镜所提供的电流与流过所述第三PMOS晶体管的电流之间的差来定义。
11.如权利要求10所述的电流模式时钟驱动器，其特征在于，所述跨第一电容器的电压被施加到所述第二NMOS晶体管的栅极端子。
12.如权利要求11所述的电流模式时钟驱动器，其特征在于，所述跨第二电容器的电压被施加到所述第二PMOS晶体管的栅极端子。
13.一种驱动时钟互连的方法，所述方法包括：
将振荡信号施加到第一PMOS晶体管的栅极端子，所述第一PMOS晶体管具有接收第一电源电压的源极端子；
将所述振荡信号施加到第一NMOS晶体管的栅极端子，所述第一NMOS晶体管具有接收第二电源电压的源极端子；
将所述第一PMOS晶体管的漏极端子耦合到第一可变电导率电路的第一输入端子；
将所述第一NMOS晶体管的漏极端子耦合到第二可变电导率电路的第一输入端子；
将所述第一和第二可变电导率电路的输出端子耦合到共用节点；
响应于所述共用节点的电压摆幅的减小，增大所述第一和第二可变电导率电路的电导率；以及
响应于所述共用节点的电压摆幅的增大，减小所述第一和第二可变电导率电路的电导率。
14.如权利要求13所述的方法，其特征在于，所述第一可变电导率电路是第二PMOS晶体管，所述第二PMOS晶体管具有耦合到所述第一PMOS晶体管的漏极端子的源极端子、以及耦合到所述共用节点的漏极端子。
15.如权利要求14所述的方法，其特征在于，所述第二可变电导率电路是第二NMOS晶体管，所述第二NMOS晶体管具有耦合到所述第一NMOS晶体管的漏极端子的源极端子、以及耦合到所述共用节点的漏极端子。
16.如权利要求15所述的方法，其特征在于，改变所述第二NMOS晶体管的所述电导率包括：
形成第一电流镜；
将所述第一电流镜耦合到第一电容器；以及
形成第一差分放大器，其包括第三NMOS晶体管，所述第三NMOS晶体管具有响应于所述共用节点的所述电压的源极端子。
17.如权利要求16所述的方法，其特征在于，所述第一差分放大器进一步包括第四NMOS晶体管，所述第四NMOS晶体管接收由所述第一电流镜生成的电流，并且具有耦合到所述第三NMOS晶体管的栅极端子的栅极端子。
18.如权利要求17所述的方法，其特征在于，进一步包括：
将电阻性元件耦合在所述第四NMOS晶体管的源极端子与所述第二电源电压之间。
19.如权利要求18所述的方法，其特征在于，进一步包括：
形成由所述第一电流镜所提供的电流与流过所述第三NMOS晶体管的电流之间的差来定义的跨所述第一电容器的电压。
20.如权利要求19所述的方法，其特征在于，改变所述第二PMOS晶体管的所述电导率包括：
形成第二电流镜；
将所述第二电流镜耦合到第二电容器；以及
形成第二差分放大器，其包括第三PMOS晶体管，所述第三PMOS晶体管具有响应于所述共用节点的所述电压的源极端子。
21.如权利要求20所述的方法，其特征在于，所述第二差分放大器进一步包括第四PMOS晶体管，所述第四PMOS晶体管接收由所述第二电流镜生成的电流，并且具有耦合到所述第三PMOS晶体管的栅极端子的栅极端子。
22.如权利要求21所述的方法，其特征在于，进一步包括：
形成由所述第二电流镜所提供的电流与流过所述第三PMOS晶体管的电流之间的差来定义的跨所述第二电容器的电压。
23.如权利要求22所述的方法，其特征在于，进一步包括：
将所述第一电容器的所述电压施加到所述第二NMOS晶体管的栅极端子。
24.如权利要求23所述的方法，其特征在于，进一步包括：
将所述第二电容器的所述电压施加到所述第二PMOS晶体管的栅极端子。
25.一种电流模式时钟驱动器，包括：
用于将振荡信号施加到第一PMOS晶体管的栅极端子的装置，所述第一PMOS晶体管具有接收第一电源电压的源极端子；
用于将所述振荡信号施加到第一NMOS晶体管的栅极端子的装置，所述第一NMOS晶体管具有接收第二电源电压的源极端子；
用于将所述第一PMOS晶体管的漏极端子耦合到第一可变电导率电路的第一输入端子的装置；
用于将所述第一NMOS晶体管的漏极端子耦合到第二可变电导率电路的第一输入端子的装置；
用于将所述第一和第二可变电导率电路的输出端子耦合到共用节点的装置；
用于响应于所述共用节点的电压摆幅的减小而增大所述第一和第二可变电导率电路的电导率的装置；以及
用于响应于所述共用节点的电压摆幅的增大而减小所述第一和第二可变电导率电路的电导率的装置。
26.如权利要求25所述的电流模式时钟驱动器，其特征在于，所述第一可变电导率电路是第二PMOS晶体管，所述第二PMOS晶体管具有耦合到所述第一PMOS晶体管的漏极端子的源极端子、以及耦合到所述共用节点的漏极端子。
27.如权利要求26所述的电流模式时钟驱动器，其特征在于，所述第二可变电导率电路是第二NMOS晶体管，所述第二NMOS晶体管具有耦合到所述第一NMOS晶体管的漏极端子的源极端子、以及耦合到所述共用节点的漏极端子。
28.如权利要求27所述的电流模式时钟驱动器，其特征在于，所述用于增大或减小所述第二NMOS晶体管的电导率的装置进一步包括：
用于形成第一电流镜的装置；
用于将所述第一电流镜耦合到第一电容器的装置；以及
用于形成第一差分放大器的装置，所述第一差分放大器包括第三NMOS晶体管，所述第三NMOS晶体管具有响应于所述共用节点的所述电压的源极端子。
29.如权利要求28所述的电流模式时钟驱动器，其特征在于，所述第一差分放大器进一步包括第四NMOS晶体管，所述第四NMOS晶体管接收由所述第一电流镜生成的电流，并且具有耦合到所述第三NMOS晶体管的栅极端子的栅极端子。
30.如权利要求29所述的电流模式时钟驱动器，其特征在于，进一步包括：
用于将电阻性元件耦合在所述第四NMOS晶体管的源极端子与所述第二电源电压之间的装置。
31.如权利要求30所述的电流模式时钟驱动器，其特征在于，进一步包括：
用于形成跨所述第一电容器的电压的装置，所述第一电压由所述第一电流镜所提供的电流与流过所述第三NMOS晶体管的电流之间的差来定义。
32.如权利要求31所述的电流模式时钟驱动器，其特征在于，所述用于增大或减小所述第二PMOS晶体管的电导率的装置进一步包括：
用于形成第二电流镜的装置；
用于将所述第二电流镜耦合到第二电容器的装置；以及
用于形成第二差分放大器的装置，所述第二差分放大器包括第三PMOS晶体管，所述第三PMOS晶体管具有响应于所述共用节点的所述电压的源极端子。
33.如权利要求32所述的电流模式时钟驱动器，其特征在于，所述第二差分放大器进一步包括第四PMOS晶体管，所述第四PMOS晶体管接收由所述第二电流镜生成的电流，并且具有耦合到所述第三PMOS晶体管的栅极端子的栅极端子。
34.如权利要求33所述的电流模式时钟驱动器，其特征在于，进一步包括：
用于形成跨所述第二电容器的第二电压的装置，所述第二电压由所述第二电流镜所提供的电流与流过所述第三PMOS晶体管的电流之间的差来定义。
35.如权利要求34所述的电流模式时钟驱动器，其特征在于，进一步包括：
用于将所述第一电压施加到所述第二NMOS晶体管的栅极端子的装置。
36.如权利要求35所述的电流模式时钟驱动器，其特征在于，进一步包括：
用于将所述第二电压施加到所述第二PMOS晶体管的栅极端子的装置。
37.一种非瞬态计算机可读存储介质，其包括在由处理器执行时使得所述处理器执行以下动作的指令：
将振荡信号施加到第一PMOS晶体管的栅极端子，所述第一PMOS晶体管具有接收第一电源电压的源极端子；
将所述振荡信号施加到第一NMOS晶体管的栅极端子，所述第一NMOS晶体管具有接收第二电源电压的源极端子；
将所述第一PMOS晶体管的漏极端子耦合到第一可变电导率电路的第一输入端子；
将所述第一NMOS晶体管的漏极端子耦合到第二可变电导率电路的第一输入端子；
将所述第一和第二可变电导率电路的输出端子耦合到共用节点；
响应于所述共用节点的电压摆幅的减小而增大所述第一和第二可变电导率电路的电导率；以及
响应于所述共用节点的电压摆幅的增大而减小所述第一和第二可变电导率电路的电导率。
38.如权利要求37所述的非瞬态计算机可读存储介质，其特征在于，所述第一可变电导率电路是第二PMOS晶体管，所述第二PMOS晶体管具有耦合到所述第一PMOS晶体管的漏极端子的源极端子、以及耦合到所述共用节点的漏极端子。
39.如权利要求38所述的非瞬态计算机可读存储介质，其特征在于，所述第二可变电导率电路是第二NMOS晶体管，所述第二NMOS晶体管具有耦合到所述第一NMOS晶体管的漏极端子的源极端子、以及耦合到所述共用节点的漏极端子。
40.如权利要求39所述的非瞬态计算机可读存储介质，其特征在于，所述指令进一步使得处理器：
形成第一电流镜；
将所述第一电流镜耦合到第一电容器；以及
形成第一差分放大器，所述第一差分放大器包括第三NMOS晶体管，所述第三NMOS晶体管具有响应于所述共用节点的所述电压藉此改变所述第二NMOS晶体管的电导率的源极端子。
41.如权利要求40所述的非瞬态计算机可读存储介质，其特征在于，所述第一差分放大器进一步包括第四NMOS晶体管，所述第四NMOS晶体管接收由所述第一电流镜生成的电流，并且具有耦合到所述第三NMOS晶体管的栅极端子的栅极端子。
42.如权利要求41所述的非瞬态计算机可读存储介质，其特征在于，所述指令进一步使得处理器：
将电阻性元件耦合在所述第四NMOS晶体管的源极端子与所述第二电源电压之间。
43.如权利要求42所述的非瞬态计算机可读存储介质，其特征在于，所述指令进一步使得处理器：
形成由所述第一电流镜所提供的电流与流过所述第三NMOS晶体管的电流之间的差定义的跨所述第一电容器的电压。
44.如权利要求43所述的非瞬态计算机可读存储介质，其特征在于，所述指令进一步使得处理器：
形成第二电流镜；
将所述第二电流镜耦合到第二电容器；以及
形成第二差分放大器，所述第二差分放大器包括第三PMOS晶体管，所述第三PMOS晶体管具有响应于所述共用节点的所述电压藉此改变所述第二PMOS晶体管的电导率的源极端子。
45.如权利要求44所述的非瞬态计算机可读存储介质，其特征在于，所述第二差分放大器进一步包括第四PMOS晶体管，所述第四PMOS晶体管接收由所述第二电流镜生成的电流，并且具有耦合到所述第三PMOS晶体管的栅极端子的栅极端子。
46.如权利要求45所述的非瞬态计算机可读存储介质，其特征在于，所述指令进一步使得处理器：
形成由所述第二电流镜所提供的电流与流过所述第三PMOS晶体管的电流之间的差来定义的跨所述第二电容器的电压。
47.如权利要求46所述的非瞬态计算机可读存储介质，其特征在于，所述指令进一步使得处理器：
将所述第一电容器的所述电压施加到所述第二NMOS晶体管的栅极端子。
48.如权利要求47所述的非瞬态计算机可读存储介质，其特征在于，所述指令进一步使得处理器：
将所述第二电容器的所述电压施加到所述第二PMOS晶体管的栅极端子。
CN201480014291.8A 2013-03-15 2014-03-11 用于高频时钟互连的具有输出摆幅检测器的电流模式缓冲器 Active CN105191128B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/834,861 US8766674B1 (en) 2013-03-15 2013-03-15 Current-mode buffer with output swing detector for high frequency clock interconnect
US13/834,861 2013-03-15
PCT/US2014/023684 WO2014150581A1 (en) 2013-03-15 2014-03-11 Current-mode buffer with output swing detector for high frequency clock interconnect

Publications (2)

Publication Number Publication Date
CN105191128A true CN105191128A (zh) 2015-12-23
CN105191128B CN105191128B (zh) 2018-06-12

Family

ID=50434295

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480014291.8A Active CN105191128B (zh) 2013-03-15 2014-03-11 用于高频时钟互连的具有输出摆幅检测器的电流模式缓冲器

Country Status (6)

Country Link
US (1) US8766674B1 (zh)
EP (1) EP2974020B1 (zh)
JP (1) JP6419770B2 (zh)
KR (1) KR20150131141A (zh)
CN (1) CN105191128B (zh)
WO (1) WO2014150581A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110048722A (zh) * 2018-01-16 2019-07-23 瑞昱半导体股份有限公司 数字时间转换器及其方法
CN112698681A (zh) * 2019-10-23 2021-04-23 意法半导体(鲁塞)公司 电压调节器
CN113727492A (zh) * 2018-02-19 2021-11-30 Ixys有限责任公司 用于准确的高电流短沟道驱动器的电流校正技术

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6177819B1 (en) * 1999-04-01 2001-01-23 Xilinx, Inc. Integrated circuit driver with adjustable trip point
US6323756B1 (en) * 1997-09-02 2001-11-27 Matsushita Electric Industrial Co., Ltd. Data transmitter
US20080201596A1 (en) * 2006-12-29 2008-08-21 Hynix Semiconductor Inc. Clock buffer circuit of semiconductor device
CN102577123A (zh) * 2009-10-21 2012-07-11 高通股份有限公司 具有动态偏置的rf缓冲器电路

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4539489A (en) * 1983-06-22 1985-09-03 Motorola, Inc. CMOS Schmitt trigger circuit
US5459437A (en) * 1994-05-10 1995-10-17 Integrated Device Technology Logic gate with controllable hysteresis and high frequency voltage controlled oscillator
US5497127A (en) * 1994-12-14 1996-03-05 David Sarnoff Research Center, Inc. Wide frequency range CMOS relaxation oscillator with variable hysteresis
US5726596A (en) * 1996-03-01 1998-03-10 Hewlett-Packard Company High-performance, low-skew clocking scheme for single-phase, high-frequency global VLSI processor
US5939937A (en) * 1997-09-29 1999-08-17 Siemens Aktiengesellschaft Constant current CMOS output driver circuit with dual gate transistor devices
JP3152204B2 (ja) * 1998-06-02 2001-04-03 日本電気株式会社 スルーレート出力回路
JP3520913B2 (ja) * 2000-06-09 2004-04-19 日本電気株式会社 信号線制御方式
US6316977B1 (en) * 2000-07-14 2001-11-13 Pmc-Sierra, Inc. Low charge-injection charge pump
US6356106B1 (en) * 2000-09-12 2002-03-12 Micron Technology, Inc. Active termination in a multidrop memory system
US7493149B1 (en) 2002-03-26 2009-02-17 National Semiconductor Corporation Method and system for minimizing power consumption in mobile devices using cooperative adaptive voltage and threshold scaling
JP4869569B2 (ja) 2004-06-23 2012-02-08 株式会社 日立ディスプレイズ 表示装置
US7502719B2 (en) 2007-01-25 2009-03-10 Monolithic Power Systems, Inc. Method and apparatus for overshoot and undershoot errors correction in analog low dropout regulators
US7652511B2 (en) * 2008-01-16 2010-01-26 Amazing Microelectronic Corp. Slew-rate control circuitry with output buffer and feedback
CN101540603A (zh) 2008-03-21 2009-09-23 意法半导体研发（上海）有限公司 用于高频信号的功效推挽式缓冲电路、系统和方法
US7902904B2 (en) * 2008-12-09 2011-03-08 Lsi Corporation Bias circuit scheme for improved reliability in high voltage supply with low voltage device
KR20110132864A (ko) 2010-06-03 2011-12-09 삼성전자주식회사 와이드 랜지 주파수 입력에 적합한 위상 보간 회로 및 그에 따른 출력 특성안정화 방법
JP5545751B2 (ja) * 2010-11-25 2014-07-09 三菱電機株式会社 ピークホールド回路及びボトムホールド回路
US8860469B1 (en) * 2012-07-13 2014-10-14 Altera Corporation Apparatus and methods for transmitter output swing calibration

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6323756B1 (en) * 1997-09-02 2001-11-27 Matsushita Electric Industrial Co., Ltd. Data transmitter
US6177819B1 (en) * 1999-04-01 2001-01-23 Xilinx, Inc. Integrated circuit driver with adjustable trip point
US20080201596A1 (en) * 2006-12-29 2008-08-21 Hynix Semiconductor Inc. Clock buffer circuit of semiconductor device
CN102577123A (zh) * 2009-10-21 2012-07-11 高通股份有限公司 具有动态偏置的rf缓冲器电路

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110048722A (zh) * 2018-01-16 2019-07-23 瑞昱半导体股份有限公司 数字时间转换器及其方法
CN113727492A (zh) * 2018-02-19 2021-11-30 Ixys有限责任公司 用于准确的高电流短沟道驱动器的电流校正技术
CN113727492B (zh) * 2018-02-19 2024-03-22 Ixys有限责任公司 用于校正电流驱动器的电流的设备
CN112698681A (zh) * 2019-10-23 2021-04-23 意法半导体(鲁塞)公司 电压调节器
CN112698681B (zh) * 2019-10-23 2024-04-23 意法半导体(鲁塞)公司 一种用于调节电压的电路

Also Published As

Publication number Publication date
JP6419770B2 (ja) 2018-11-07
US8766674B1 (en) 2014-07-01
EP2974020B1 (en) 2019-02-27
WO2014150581A1 (en) 2014-09-25
KR20150131141A (ko) 2015-11-24
JP2016518732A (ja) 2016-06-23
CN105191128B (zh) 2018-06-12
EP2974020A1 (en) 2016-01-20

Similar Documents

Publication Publication Date Title
KR101812931B1 (ko) 자기-바이어스 rc 발진 장치 및 램프 발생 장치를 구비하는 회로 장치 및 그의 방법
JP3976165B2 (ja) 電荷ポンプ回路
US8519762B2 (en) Adjusting circuit of duty cycle and its method
CN105446923B (zh) 具有上拉升压器和下拉升压器的差分驱动器
US10673657B2 (en) Transceiver unit for transmitting data via a differential bus
CN109639239B (zh) 晶体振荡电路及其方法
US20070096825A1 (en) Operational amplifier, integrating circuit, feedback amplifier, and controlling method of the feedback amplifier
US9209747B1 (en) Crystal oscillator with resistorless feedback biasing
CN104571239B (zh) 一种生成直流偏置的装置和方法
JPH09293789A (ja) 半導体集積回路
US8836435B2 (en) Oscillator with frequency determined by relative magnitudes of current sources
CN105191128A (zh) 用于高频时钟互连的具有输出摆幅检测器的电流模式缓冲器
US6859069B2 (en) Methods and systems for providing load-adaptive output current drive
US9634608B2 (en) Crystal oscillation circuit and electronic timepiece
WO2020105182A1 (ja) 電圧制御発振器およびそれを用いたｐｌｌ回路
JP2005011280A (ja) 電源回路
US20130181764A1 (en) Semiconductor integrated circuit
JP5120154B2 (ja) 信号形成回路
EP1109317A1 (en) A controller oscillator system and method
US10908628B2 (en) Current-mode logic to complementary metal oxide semiconductor logic converter
JP5402368B2 (ja) 差動増幅装置
US6876238B1 (en) Charge pump
US9065433B2 (en) Capacitor charging circuit with low sub-threshold transistor leakage current
JP3904339B2 (ja) クロック信号供給回路
KR101156059B1 (ko) 버퍼 회로

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant