JP6419770B2 - 高周波数クロックインターコネクトのための出力振幅検出器をもつ電流モードバッファ - Google Patents
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Description
[0001]本発明は、集積回路（ＩＣ）に関し、より詳細には、ＩＣ中で使用される高周波数クロックインターコネクト回路に関する。
[0002]ＩＣは、しばしば、ＩＣ中に設置された様々なブロックの動作を制御する多数のクロック信号を生成するように適応されたクロックインターコネクト回路（clock interconnect circuit）を含む。一般にクロックスキュー（clock skew）と呼ばれる、クロック信号の到着時間のばらつきを制御することは重要である。
[0003]クロックスキューは、２つの主要なパラメータ、すなわち、クロック信号から見た負荷、ならびにクロックインターコネクト（clock interconnect）のＲＣ遅延に依存する。よく知られているように、クロックスキューは、サイクルタイムを増加させ、ＩＣが動作することができるレートを低減する。クロックスキューを最小限に抑えるために個々のクロック信号の遅延差を補償するために、いくつかの異なるクロックドライバが開発された。
[0004]ＩＣの動作周波数が増加するにつれて、局部発振器（ＬＯ）および位相ロックループ（ＰＬＬ：phase locked-loop）など、クロック分配回路の様々な構成要素の電力消費が増加し始める。高い周波数での電力消費を低減するために、電流モードクロックドライバ／バッファが開発された。しかしながら、従来の電流モードクロックドライバは、ワーストケースの電圧、温度およびプロセス条件下で動作するように設計される。したがって、従来の電流モードバッファは電力効率的でない。比較的高い周波数で動作するクロックインターコネクト回路の電力消費を制御することは、課題のままである。
[0005]電流モードドライバ回路は、本発明の一実施形態によれば、一部、第１のＰＭＯＳトランジスタと、第１のＮＭＯＳトランジスタと、第１および第２の可変導電率回路（variable conductivity circuit）と、制御回路とを含む。第１のＰＭＯＳトランジスタは、発振信号を受信するゲート端子と、第１の電源電圧を受けるソース端子とを有する。第１のＮＭＯＳトランジスタは、発振信号を受信するゲート端子と、第２の電源電圧を受けるソース端子とを有する。第１の可変導電率回路は、第１のＰＭＯＳトランジスタのドレイン端子に結合された第１の入力端子と、共通ノードに結合された出力端子とを有する。第２の可変導電率回路は、第１のＮＭＯＳトランジスタのドレイン端子に結合された第１の入力端子と、共通ノードに結合された出力端子とを有する。制御回路は、共通ノードの電圧の振幅（voltage swing）の減少に応答して第１および第２の可変導電率回路の導電率を増加させ、さらに、共通ノードの電圧の振幅の増加に応答して第１および第２の可変導電率回路の導電率を減少させるように適応される。
[0006]一実施形態では、第１の可変導電率回路は、第１のＰＭＯＳトランジスタのドレイン端子に結合されたソース端子と、共通ノードに結合されたドレイン端子とを有するＰＭＯＳトランジスタ（第２のＰＭＯＳトランジスタ）である。一実施形態では、第２の可変導電率回路は、第１のＮＭＯＳトランジスタのドレイン端子に結合されたソース端子と、共通ノードに結合されたドレイン端子とを有するＮＭＯＳトランジスタ（第２のＮＭＯＳトランジスタ）である。
[0007] 一実施形態では、電流モードクロックドライバ回路は、第１のカレントミラー（current mirror）と、第１のキャパシタと、第１の差動増幅器とを含む第１のバイアス回路をさらに含む。第１の差動増幅器は、ソース端子が共通ノードの電圧に応答する第３のＮＭＯＳトランジスタを含む。第１の差動増幅器は、第１のカレントミラーによって生成された電流を受け、第３のＮＭＯＳトランジスタのゲート端子に結合されたゲート端子を有する、第４のＮＭＯＳトランジスタをさらに含む。
[0008]一実施形態では、第１のバイアス回路は、一部、第４のＮＭＯＳトランジスタのソース端子と第２の電源電圧との間に結合された抵抗素子をさらに含む。一実施形態では、第１のキャパシタの両端間の電圧は、第１のカレントミラーによって供給される電流と、第３のＮＭＯＳトランジスタを通って流れる電流との間の差によって定義される。
[0009]一実施形態では、電流モードクロックドライバ回路は、第２のカレントミラーと、第２のキャパシタと、第２の差動増幅器とを含む第２のバイアス回路をさらに含む。第２の差動増幅器は、ソース端子が共通ノードの電圧に応答する第３のＰＭＯＳトランジスタを含む。第２の差動増幅器は、第２のカレントミラーによって生成された電流を受け、第３のＰＭＯＳトランジスタのゲート端子に結合されたゲート端子を有する、第４のＰＭＯＳトランジスタをさらに含む。
[0010]一実施形態では、第２のキャパシタの両端間の電圧は、第２のカレントミラーによって供給される電流と、第３のＰＭＯＳトランジスタを通って流れる電流との間の差によって定義される。一実施形態では、第１のキャパシタの両端間の電圧が第２のＮＭＯＳトランジスタのゲート端子に印加され、第２のキャパシタの両端間の電圧が第２のＰＭＯＳトランジスタのゲート端子に印加される。
[0011]クロックインターコネクトを駆動する方法は、本発明の一実施形態によれば、一部、ソース端子が第１の電源電圧を受ける第１のＰＭＯＳトランジスタのゲート端子に発振信号を印加することと、ソース端子が第２の電源電圧を受ける第１のＮＭＯＳトランジスタのゲート端子に発振信号を印加することと、第１のＰＭＯＳトランジスタのドレイン端子を第１の可変導電率回路の第１の入力端子に結合することと、第１のＮＭＯＳトランジスタのドレイン端子を第２の可変導電率回路の第１の入力端子に結合することと、第１および第２の可変導電率回路の出力端子を共通ノードに結合することと、共通ノードの電圧の振幅の減少に応答して第１および第２の可変導電率回路の導電率を増加させることと、共通ノードの電圧の振幅の増加に応答して第１および第２の可変導電率回路の導電率を減少させることとを含む。
[0012]一実施形態によれば、第１の可変導電率回路は、第１のＰＭＯＳトランジスタのドレイン端子に結合されたソース端子と、共通ノードに結合されたドレイン端子とを有するＰＭＯＳトランジスタ（第２のＰＭＯＳトランジスタ）である。第２の可変導電率回路は、第１のＮＭＯＳトランジスタのドレイン端子に結合されたソース端子と、共通ノードに結合されたドレイン端子とを有するＮＭＯＳトランジスタ（第２のＮＭＯＳトランジスタ）である。
[0013]一実施形態では、第２のＮＭＯＳトランジスタの導電率を変化させることは、第１のカレントミラーを形成することと、第１のカレントミラーを第１のキャパシタに結合することと、第１の差動増幅器を形成することとを含む。第１の差動増幅器は、ソース端子が共通ノードの電圧に応答する第３のＮＭＯＳトランジスタを含む。第１の差動増幅器は、第１のカレントミラーによって生成された電流を受け、ゲート端子が第３のＮＭＯＳトランジスタのゲート端子に結合された、第４のＮＭＯＳトランジスタをさらに含み得る。
[0014]本方法は、一実施形態によれば、第４のＮＭＯＳトランジスタのソース端子と第２の電源電圧との間に抵抗素子を結合することをさらに含む。本方法は、一実施形態によれば、第１のカレントミラーによって供給される電流と、第３のＮＭＯＳトランジスタを通って流れる電流との間の差によって定義される、第１のキャパシタの両端間の電圧を形成することをさらに含む。
[0015]一実施形態では、第２のＰＭＯＳトランジスタの導電率を変化させることは、第２のカレントミラーを形成することと、第２のカレントミラーを第２のキャパシタに結合することと、第２の差動増幅器を形成することとを含む。第２の差動増幅器は、ソース端子が共通ノードの電圧に応答する第３のＰＭＯＳトランジスタをさらに含み得る。第２の差動増幅器は、第２のカレントミラーによって生成された電流を受け、ゲート端子が第３のＰＭＯＳトランジスタのゲート端子に結合された、第４のＰＭＯＳトランジスタをさらに含み得る。
[0016]本方法は、一実施形態によれば、第２のカレントミラーによって供給される電流と、第３のＰＭＯＳトランジスタを通って流れる電流との間の差によって定義される、第２のキャパシタの両端間の電圧を形成することをさらに含む。本方法は、第２のＮＭＯＳトランジスタのゲート端子に第１のキャパシタの電圧を印加することと、第２のＰＭＯＳトランジスタのゲート端子に第２のキャパシタの電圧を印加することとをさらに含む。
[0017]電流モードクロックドライバは、本発明の一実施形態によれば、一部、第１の電源電圧を受けるソース端子を有する第１のＰＭＯＳトランジスタのゲート端子に発振信号を印加するための手段と、第２の電源電圧を受けるソース端子第１のＮＭＯＳトランジスタのゲート端子に発振信号を印加するための手段と、第１のＰＭＯＳトランジスタのドレイン端子を第１の可変導電率回路の第１の入力端子に結合するための手段と、第１のＮＭＯＳトランジスタのドレイン端子を第２の可変導電率回路の第１の入力端子に結合するための手段と、第１および第２の可変導電率回路の出力端子を共通ノードに結合するための手段と、共通ノードの電圧の振幅の減少に応答して第１および第２の可変導電率回路の導電率を増加させるための手段と、共通ノードの電圧の振幅の増加に応答して第１および第２の可変導電率回路の導電率を減少させるための手段とを含む。
[0018]一実施形態では、第１の可変導電率回路は、第１のＰＭＯＳトランジスタのドレイン端子に結合されたソース端子と、共通ノードに結合されたドレイン端子とを有するＰＭＯＳトランジスタ（第２のＰＭＯＳトランジスタ）である。第２の可変導電率回路は、第１のＮＭＯＳトランジスタのドレイン端子に結合されたソース端子と、共通ノードに結合されたドレイン端子とを有するＮＭＯＳトランジスタ（第２のＮＭＯＳトランジスタ）である。
[0019]一実施形態では、第２のＮＭＯＳトランジスタの導電率を増加または減少させるために手段は、第１のカレントミラーを形成するための手段と、第１のカレントミラーを第１のキャパシタに結合するための手段と、ソース端子が共通ノードの電圧に応答する第３のＮＭＯＳトランジスタを有する第１の差動増幅器を形成するための手段とをさらに含む。第１の差動増幅器は、第１のカレントミラーによって生成された電流を受け、ゲート端子が第３のＮＭＯＳトランジスタのゲート端子に結合された、第４のＮＭＯＳトランジスタをさらに含み得る。
[0020]一実施形態では、電流モードクロックドライバは、一部、第４のＮＭＯＳトランジスタのソース端子と第２の電源電圧との間に抵抗素子を結合するための手段をさらに含む。一実施形態では、電流モードクロックドライバは、一部、第１のカレントミラーによって供給される電流と、第３のＮＭＯＳトランジスタを通って流れる電流との間の差によって定義される、第１のキャパシタの両端間の第１の電圧を形成するための手段をさらに含む。
[0021]一実施形態では、第２のＰＭＯＳトランジスタの導電率を増加または減少させるための手段は、第２のカレントミラーを形成するための手段と、第２のカレントミラーを第２のキャパシタに結合するための手段と、ソース端子が共通ノードの電圧に応答する第３のＰＭＯＳトランジスタを有する第２の差動増幅器を形成するための手段とをさらに含む。第２の差動増幅器は、第２のカレントミラーによって生成された電流を受け、ゲート端子が第３のＰＭＯＳトランジスタのゲート端子に結合された、第４のＰＭＯＳトランジスタをさらに含み得る。
[0022]一実施形態では、電流モードクロックドライバは、一部、第２のカレントミラーによって供給される電流と、第３のＰＭＯＳトランジスタを通って流れる電流との間の差によって定義される、第２のキャパシタの両端間の第２の電圧を形成するための手段をさらに含む。
[0023]一実施形態では、電流モードクロックドライバは、一部、第２のＮＭＯＳトランジスタのゲート端子に第１の電圧を印加するための手段と、第２のＰＭＯＳトランジスタのゲート端子に第２の電圧を印加ための手段とをさらに含む。
[0024]非一時的コンピュータ可読記憶媒体は、本発明の一実施形態によれば、プロセッサによって実行されたとき、プロセッサに、第１の電源電圧を受けるソース端子を有する第１のＰＭＯＳトランジスタのゲート端子に発振信号を印加することと、第２の電源電圧を受けるソース端子を有する第１のＮＭＯＳトランジスタのゲート端子に発振信号を印加することと、第１のＰＭＯＳトランジスタのドレイン端子を第１の可変導電率回路の第１の入力端子に結合することと、第１のＮＭＯＳトランジスタのドレイン端子を第２の可変導電率回路の第１の入力端子に結合することと、第１および第２の可変導電率回路の出力端子を共通ノードに結合することと、共通ノードの電圧の振幅の減少に応答して第１および第２の可変導電率回路の導電率を増加させることと、共通ノードの電圧の振幅の増加に応答して第１および第２の可変導電率回路の導電率を減少させることとを行わせる命令を含む。
[0025]一実施形態によれば、第１の可変導電率回路は、第１のＰＭＯＳトランジスタのドレイン端子に結合されたソース端子と、共通ノードに結合されたドレイン端子とを有するＰＭＯＳトランジスタ（第２のＰＭＯＳトランジスタ）である。第２の可変導電率回路は、第１のＮＭＯＳトランジスタのドレイン端子に結合されたソース端子と、共通ノードに結合されたドレイン端子とを有するＮＭＯＳトランジスタ（第２のＮＭＯＳトランジスタ）である。
[0026]一実施形態では、第２のＮＭＯＳトランジスタの導電率を変化させるために、命令はさらに、プロセッサに、第１のカレントミラーを形成することと、第１のカレントミラーを第１のキャパシタに結合することと、ソース端子が共通ノードの電圧に応答する第３のＮＭＯＳトランジスタを有する第１の差動増幅器を形成することとを行わせる。第１の差動増幅器は、第１のカレントミラーによって生成された電流を受け、ゲート端子が第３のＮＭＯＳトランジスタのゲート端子に結合された、第４のＮＭＯＳトランジスタをさらに含み得る。
[0027]一実施形態では、命令はさらに、プロセッサに、第４のＮＭＯＳトランジスタのソース端子と第２の電源電圧との間に抵抗素子を結合させる。一実施形態では、命令はさらに、プロセッサに、第１のカレントミラーによって供給される電流と、第３のＮＭＯＳトランジスタを通って流れる電流との間の差によって定義される、第１のキャパシタの両端間の電圧を形成させる。
[0028]一実施形態では、第２のＰＭＯＳトランジスタの導電率を変化させるために、命令はさらに、プロセッサに、第２のカレントミラーを形成することと、第２のカレントミラーを第２のキャパシタに結合することと、ソース端子が共通ノードの電圧に応答する第３のＰＭＯＳトランジスタを有する第２の差動増幅器を形成することとを行わせる。第２の差動増幅器は、第２のカレントミラーによって生成された電流を受け、ゲート端子が第３のＰＭＯＳトランジスタのゲート端子に結合された、第４のＰＭＯＳトランジスタをさらに含み得る。
[0029]一実施形態では、命令はさらに、プロセッサに、第２のカレントミラーによって供給される電流と、第３のＰＭＯＳトランジスタを通って流れる電流との間の差によって定義される、第２のキャパシタの両端間の電圧を形成させる。一実施形態では、命令はさらに、プロセッサに、第２のＮＭＯＳトランジスタのゲート端子に第１のキャパシタの電圧を印加することと、第２のＰＭＯＳトランジスタのゲート端子に第２のキャパシタの電圧を印加することとを行わせる。
[0036]図１は、本発明の一実施形態による、高周波数クロックインターコネクトを駆動するように適応された電流モードバッファ（本明細書では代替的にクロックドライバと呼ぶ）１００の簡略図である。クロックドライバ１００は、ＰＭＯＳトランジスタ１０４、１０８と、ＮＭＯＳトランジスタ１０６、１１０と、インバータ１１２、１１４と、制御回路２００とを含むものとして示されている。制御回路２００は、トランジスタ１０８をバイアスするように適応されたバイアス回路１５０、ならびにトランジスタ１１０をバイアスするように適応されたバイアス回路２５０を含む。
[0037]クロックドライバ１００は、電圧制御発振器（ＶＣＯ）１０２からの発振信号ＯＳＣを受信し、クロックドライバ１００が設置された集積回路の１つまたは複数のセクション全体にわたって分配され得るクロックインターコネクト２００を駆動するものとして示されている。電圧制御発振器１０２は、位相ロックループ、周波数ロックループまたは任意の他の制御ループ回路の一部であり得る。図１からわかるように、発振信号ＯＳＣがＰＭＯＳトランジスタ１０４およびＮＭＯＳトランジスタ１０６のゲート端子に印加される。
[0038]信号ＯＳＣがＬｏｗ値（low value）にあるとき、ＰＭＯＳトランジスタ１０４はオンであり、ＮＭＯＳトランジスタ１０６はオフである。したがって、信号ＯＳＣがＬｏｗ値にあるとき、ノードＢは、トランジスタ１０４を介して電源電圧ＶＣＣに充電することを可能にされる。逆に、信号ＯＳＣがＨｉｇｈ値(high value)にあるとき、ＰＭＯＳトランジスタ１０４はオフであり、ＮＭＯＳトランジスタ１０６はオンである。したがって、信号ＯＳＣがＨｉｇｈ値にあるとき、ノードＣは、トランジスタ１０６を介して接地電位に放電することを可能にされる。
[0039]トランジスタ１０４のドレイン端子はトランジスタ１０８のソース端子に結合される。同様に、トランジスタ１１０のソース端子はトランジスタ１０６のドレイン端子に結合される。トランジスタ１０８、１１０のドレイン端子は共通ノードＡとインバータ１１２の入力端子とに結合される。インバータ１１２の出力端子は、それの出力端子がバイアス回路１５０、２５０の入力端子ＩＮに結合されたインバータ１１４の入力端子に結合される。バイアス回路１５０の出力端子はトランジスタ１０８のゲート端子に結合される。同様に、バイアス回路２５０の出力端子はトランジスタ１１０のゲート端子に結合される。
[0040]バイアス回路１５０は、トランジスタ１０４がオンであるときにトランジスタ１０８をオンにさせるように適応される。バイアス回路１５０はさらに、トランジスタ１０４がオフであるときにトランジスタ１０８をオフにさせるように適応される。同様に、バイアス回路２５０は、トランジスタ１０６がオン／オフであるときにトランジスタ１１０をオンにさせるように適応される。バイアス回路２５０はさらに、トランジスタ１０４がオフであるときにトランジスタ１０８をオフにさせるように適応される。
[0041]したがって、トランジスタ１０４がオンであり、トランジスタ１０６がオフであるとき、トランジスタ１０８、１１０はそれぞれオンおよびオフであるので、ノードＡはトランジスタ１０４、１０８を介して電源電圧Ｖｃｃまで印可される。同様に、トランジスタ１０６がオンであり、トランジスタ１０４がオフであるとき、トランジスタ１０８、１１０はそれぞれオフおよびオンであるので、ノードＡはトランジスタ１１０、１０６を介して接地電位まで放電される。ノードＡにおける電圧は、インバータ１１２、１１４を介してバッファされ、バイアス回路１５０、２５０の入力端子ＩＮに印加される。トランジスタ１０８のソース端子に結合されたノードＢはクロックインターコネクト２００に信号を供給し、クロックインターコネクト２００は、クロックダイバー１００が設置された集積回路の様々なブロックにクロック信号を与えるように適応される。
[0042]図２は、本発明の一実施形態による、例示的なバイアス回路１５０の簡略化されたトランジスタ概略図である。バイアス回路１５０は、ＰＭＯＳトランジスタ１５２、１５６と、ＮＭＯＳトランジスタ１５４、１５８と、キャパシタ１６０と、抵抗器１６２とを含むものとして示されている。トランジスタ１５２、１５６は、同じゲートソース間電圧を有し、カレントミラーを形成する。抵抗器１６２は、トランジスタ１５４のソース端子、すなわち、ノードＤの電圧を接地電位より上に維持するように適応される。たとえば、一実施形態では、電源電圧ＶＣＣが１．２ボルトであるとき、ノードＤは０．２ボルトである。
[0043]トランジスタ１５２、１５４、１５６および１５８のゲート端子は互いに結合される。トランジスタ１５２、１５４のゲート端子およびドレイン端子も互いに結合される。キャパシタ１６０は、接地電位に結合された第１の端子を有する。キャパシタ１６０の第２の端子はノードｎｂｉａｓとトランジスタ１５６、１５８のドレイン端子とに結合される。
[0044]バイアス回路１５０は、トランジスタ１５８のソース端子の最小電圧、すなわち、端子ＩＮの最小電圧を検出するためにトランジスタ１５４および１５８のソース端子の電圧を比較するために、差動的に動作するように適応される。上記で説明したように、ＰＭＯＳトランジスタ１５２、１５６はカレントミラーを形成し、したがって同じ電流Ｉ1を生成する。したがって、ノードＩＮにおける電圧が増加すると、トランジスタ１５８のゲートソース間電圧の減少により、トランジスタ１５８を通る電流は減少する。トランジスタ１５６を通って流れる電流Ｉ1は比較的一定であるので、トランジスタ１５８を通る電流の流れの減少により、より多くの電流が流れ、キャパシタ１６０を充電し、それによりノードｎｂｉａｓの電圧が増加する。
[0045]逆に、ノードＩＮにおける電圧が減少すると、トランジスタ１５８のゲートソース間電圧の増加により、トランジスタ１５８を通る電流は増加する。トランジスタ１５６を通って流れる電流Ｉ1は比較的一定であるので、トランジスタ１５８を通る電流の流れの増加により、電流がキャパシタ１６０から引き出され、それによりノードｎｂｉａｓの電圧が減少する。
[0046]図３に、トランジスタ１５８を通る電流の流れＩ2と、トランジスタ１５８のソース端子が受ける電圧ＶINとの間の関係を示すプロット１８０を示す。図３からわかるように、電流Ｉ2は電圧ＶINとの反比例の関係を有し、ＶINが増加すると減少し、ＶINが減少すると増加する。ノードＤの電圧ＶDとノードＤを流れる対応する電流Ｉ1とは、プロット１８０中でポイントＤ’として識別される。
[0047]図３からわかるように、プロット１８０は、電圧ＶINが小さいときは比較的大きい傾きを有し（たとえば、ポイントＦとポイントＧとの間）、電圧ＶINが大きいときは比較的小さい傾きを有する（たとえば、ポイントＫとポイントＬとの間）。したがって、キャパシタ１６０の両端間の電圧は、大部分が電圧ＶINのほぼ最小値によって定義される。言い換えれば、バイアス回路１５０は、それの入力端子ＩＮから見た、電圧ＶINのほぼ最小値を検出し、検出された最小電圧によって定義されるその出力端子ｎｂａｉｓにおける電圧を生成するように適応された最小ピーク検出器である。ノードＩＮにおける電圧の振幅が大きくなり、それにより、ノードＩＮにおける電圧がノードＤの電圧よりも小さい時間が長くなるほど、ノードｎｂｉａｓにおける電圧は大きくなる。図１からわかるように、バイアス回路１５０の出力端子ｎｂｉａｓはトランジスタ１１０のゲート端子に結合される。
[0048]図４は、本発明の一実施形態による、例示的なバイアス回路２５０の簡略化されたトランジスタ概略図である。バイアス回路２５０は、ＰＭＯＳトランジスタ２５２、２５６と、ＮＭＯＳトランジスタ２５４、２５８と、キャパシタ２６０と、抵抗器２６２とを含むものとして示されている。トランジスタ２５８、２５４は、同じゲートソース間電圧を有し、カレントミラーを形成する。抵抗器２６２は、トランジスタ１５４のソース端子、すなわち、ノードＭにおける電圧を電源電圧Ｖｃｃより下に維持するように適応される。たとえば、一実施形態では、電源電圧ＶＣＣが１．２ボルトであるとき、ノードＭは１．０ボルトであり得る。
[0049]トランジスタ２５２、２５４、２５６および２５８のゲート端子は互いに結合される。トランジスタ２５２、２５４のゲート端子およびドレイン端子も互いに結合される。キャパシタ２６０は、接地電位に結合された第１の端子を有する。キャパシタ２６０の第２の端子はノードｐｂｉａｓとトランジスタ２５６、２５８のドレイン端子とに結合される。
[0050]バイアス回路２５０は、トランジスタ２５６のソース端子のピーク電圧、すなわち、端子ＩＮのピーク電圧を検出するためにトランジスタ２５６および２６２のソース端子の電圧を比較するために、差動的に動作するように適応される。上記で説明したように、ＮＭＯＳトランジスタ２５４、２５８は、カレントミラーを形成し、したがって同じ電流Ｉ3を生成する。したがって、ノード（端子）ＩＮにおける電圧が増加した場合、トランジスタ２５６のゲートソース間電圧の増加により、トランジスタ２５６を通る電流は増加する。トランジスタ２５８を通って流れる電流Ｉ3は比較的一定であるので、トランジスタ２５６を通る電流の流れの増加は、より多くの電流を流れさせ、キャパシタ２６０を充電させ、それによってノードｐｂｉａｓの電圧を増加させる。
[0051]逆に、ノードＩＮにおける電圧が減少した場合、トランジスタ２５６のゲートソース間の電圧の減少により、トランジスタ２５６を通る電流は減少する。トランジスタ２５８を通って流れる電流Ｉ3は比較的一定であるので、トランジスタ２５６を通る電流の流れの減少は、キャパシタ２６０に放電させ、それによってノードｐｂｉａｓの電圧を減少させる。
[0052]図５に、トランジスタ２５８を通る電流の流れＩ4と、トランジスタ２５８のソース端子が受ける電圧ＶINとの間の関係を示すプロット２８０を示す。図５からわかるように、電流Ｉ4は、電圧ＶINとの直線的関係を有し、ＶINが減少すると減少し、ＶINが増加すると増加する。ノードＭの電圧ＶMとノードＭを通って流れる対応する電流Ｉ3とは、プロット１８０中でポイントＭ’として識別される。
[0053]図５からわかるように、プロット２８０は、電圧ＶINが大きいときは比較的大きい傾きを有し（たとえば、ポイントＰとポイントＱとの間）、電圧ＶINが小さいときは比較的小さい傾きを有する（たとえば、ポイントＮとポイントＯとの間）。したがって、キャパシタ２６０の両端間の電圧は、大部分が電圧ＶINのほぼ最大値によって定義される。言い換えれば、バイアス回路２５０は、それの入力端子ＩＮから見た、電圧ＶINのほぼピーク値を検出し、この検出されたピーク電圧によって定義されるその出力端子ｐｂａｉｓにおける電圧を生成するように適応されたピーク検出器である。ノードＩＮにおける電圧の振幅が大きくなり、それによりノードＩＮにおける電圧がノードＭの電圧よりも大きい時間が長くなるほど、ノードｐｂｉａｓにおけるＤＣ電圧は大きくなる。図１からわかるように、バイアス回路２５０の出力端子ｐｂｉａｓはトランジスタ１０８のゲート端子に結合される。
[0054]図１、図２および図４を同時に参照すると、ノードＩＮの電圧の振幅が増加し、それによりノードＩＮのピーク電圧および最小電圧がそれぞれ増加および減少するにつれて、ノードｐｂｉａｓにおける電圧は増加し、ノードｎｂｉａｓにおける電圧は減少する。これによりトランジスタ１０８、１１０の導電性が低くなり、それによりノードＩＮの電圧の振幅が減少する。同様に、ノードＩＮの電圧の振幅が減少するにつれて、ノードｐｂｉａｓにおける電圧は減少し、ノードｎｂｉａｓにおける電圧は増加する。これによりトランジスタ１０８、１１０の導電性が高くなり、それによりノードＩＮの電圧の振幅が増加する。したがって、トランジスタ１０８、１１０および制御回路２００によって形成されるフィードバックループは、ノードＩＮにおける電圧のばらつきを最小限に抑えるように適応される。
[0055]図６に、本発明の別の実施形態による、高周波数クロックインターコネクトを駆動するように適応された電流モードクロックドライバ３００の概略図を示す。クロックドライバ３００は、クロックドライバ３００が、クロックドライバ１００のトランジスタ１０８、１１０の代わりに第１および第２の可変導電率回路２０８、２１０を含むことを除いて、クロックドライバ１００と同様である。
[0056]トランジスタ１０４のドレイン端子は可変導電率回路２０８の第１の入力端子に結合される。同様に、トランジスタ１０６のドレイン端子は可変導電率回路２１０の第１の入力端子に結合される。制御回路２００の出力端子ｐｂｉａｓおよびｎｂｉａｓは、それぞれ、第１および第２の導電率回路２０８、２１０の第２の入力端子に印加される。第１および第２の導電率回路２０８、２１０の出力端子は、共通ノードＡに結合され、および第１および第２のバイアス回路１５０、２５０の入力端子ＩＮに結合される。
[0057]バイアス回路１５０は、トランジスタ１０４がオンであるときに可変導電率回路２０８をオンにさせるように適応される。バイアス回路１５０はさらに、トランジスタ１０４がオフであるときに可変導電率回路２０８をオフにさせるように適応される。同様に、バイアス回路２５０は、トランジスタ１０６がオン／オフであるときに可変導電率回路２１０をオンにさせるように適応される。バイアス回路２５０はさらに、トランジスタ１０４がオフであるときに可変導電率回路２１０をオフにさせるように適応される。
[0058]ノードＩＮの電圧の振幅が増加し、それによりノードＩＮのピーク電圧および最小電圧がそれぞれ増加および減少するにつれて、ノードｐｂｉａｓにおける電圧は増加し、ノードｎｂｉａｓにおける電圧は減少する。これにより可変導電率回路２０８、２１０の導電性が低くなり、それによりノードＩＮの電圧の振幅が減少する。同様に、ノードＩＮの電圧の振幅が減少するにつれて、ノードｐｂｉａｓにおける電圧は減少し、ノードｎｂｉａｓにおける電圧は増加する。これにより可変導電率回路２０８、２１０の導電性が高くなり、それによりノードＩＮの電圧の振幅が増加する。したがって、可変導電率回路２０８、２１０および制御回路２００によって形成されるフィードバックループは、ノードＩＮにおける電圧のばらつきを最小限に抑えるように適応される。
[0059]本発明の上記の実施形態は例示的であり、限定的ではない。本発明の実施形態は、クロックドライバにおいて使用される可変導電率回路によって限定されない。本発明の実施形態は、クロックドライバ回路が設置され得るデバイスのタイプ、ワイヤレスまたはそれ以外によって限定されない。他の追加、控除または修正は、本開示に鑑みて明らかであり、添付の特許請求の範囲内に入るものとする。
以下に、出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
電流モードドライバ回路であって、前記電流モードドライバ回路は下記を備える、
発振信号を受信するゲート端子と、第１の電源電圧を受けるソース端子とを有する第１のＰＭＯＳトランジスタと、
前記発振信号を受信するゲート端子と、第２の電源電圧を受けるソース端子とを有する第１のＮＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタのドレイン端子に結合された第１の入力端子と、共通ノードに結合された出力端子とを有する第１の可変導電率回路と、
前記第１のＮＭＯＳトランジスタのドレイン端子に結合された第１の入力端子を有する第２の可変導電率回路、前記第２の可変導電率回路は、前記共通ノードに結合された出力端子を有する、と、
前記共通ノードの電圧の振幅の減少に応答して前記第１および第２の可変導電率回路の導電率を増加させるように適応された制御回路、前記制御回路は、前記共通ノードの電圧の振幅の増加に応答して前記第１および第２の可変導電率回路の前記導電率を減少させるようにさらに適応される。
［Ｃ２］
前記第１の可変導電率回路が、前記第１のＰＭＯＳトランジスタのドレイン端子に結合されたソース端子と、前記共通ノードに結合されたドレイン端子と、を有する第２のＰＭＯＳトランジスタである、Ｃ１に記載の電流モードクロックドライバ回路。
［Ｃ３］
前記第２の可変導電率回路が、前記第１のＮＭＯＳトランジスタのドレイン端子に結合されたソース端子と、前記共通ノードに結合されたドレイン端子と、を有する第２のＮＭＯＳトランジスタである、Ｃ２に記載の電流モードクロックドライバ回路。
［Ｃ４］
前記制御回路が第１のバイアス回路を備え、前記第１のバイアス回路が、
第１のカレントミラーと、
第１のキャパシタと、
前記共通ノードの前記電圧に応答するソース端子を有する第３のＮＭＯＳトランジスタを備える第１の差動増幅器と、を備える、Ｃ３に記載の電流モードクロックドライバ回路。
［Ｃ５］
前記第１の差動増幅器が、前記第１のカレントミラーによって生成された電流を受け、前記第３のＮＭＯＳトランジスタのゲート端子に結合されたゲート端子を有する、第４のＮＭＯＳトランジスタをさらに備える、Ｃ４に記載の電流モードクロックドライバ回路。
［Ｃ６］
前記第４のＮＭＯＳトランジスタのソース端子と前記第２の電源電圧との間に結合された抵抗素子をさらに備える、Ｃ５に記載の電流モードクロックドライバ回路。
［Ｃ７］
前記第１のキャパシタの両端間の電圧が、前記第１のカレントミラーによって供給される電流と、前記第３のＮＭＯＳトランジスタを通って流れる電流との間の差によって定義される、Ｃ６に記載の電流モードクロックドライバ回路。
［Ｃ８］
前記制御回路が第２のバイアス回路をさらに備え、前記第２のバイアス回路が、
第２のカレントミラーと、
第２のキャパシタと、
前記共通ノードの前記電圧に応答するソース端子を有する第３のＰＭＯＳトランジスタを備える第２の差動増幅器と、を備える、Ｃ７に記載の電流モードクロックドライバ回路。
［Ｃ９］
前記第２の差動増幅器が、前記第２のカレントミラーによって生成された電流を受け、前記第３のＰＭＯＳトランジスタのゲート端子に結合されたゲート端子を有する、第４のＰＭＯＳトランジスタをさらに備える、Ｃ８に記載の電流モードクロックドライバ回路。
［Ｃ１０］
前記第２のキャパシタの両端間の電圧が、前記第２のカレントミラーによって供給される電流と、前記第３のＰＭＯＳトランジスタを通って流れる電流との間の差によって定義される、Ｃ９に記載の電流モードクロックドライバ回路。
［Ｃ１１］
前記第１のキャパシタの両端間の前記電圧が前記第２のＮＭＯＳトランジスタのゲート端子に印加される、Ｃ１０に記載の電流モードクロックドライバ。
［Ｃ１２］
前記第２のキャパシタの両端間の前記電圧が前記第２のＰＭＯＳトランジスタのゲート端子に印加される、Ｃ１１に記載の電流モードクロックドライバ。
［Ｃ１３］
クロックインターコネクトを駆動する方法であって、前記方法は下記を備える、
第１の電源電圧を受けるソース端子を有する第１のＰＭＯＳトランジスタのゲート端子に発振信号を印加することと、
第２の電源電圧を受けるソース端子を有する第１のＮＭＯＳトランジスタのゲート端子に前記発振信号を印加することと、
前記第１のＰＭＯＳトランジスタのドレイン端子を第１の可変導電率回路の第１の入力端子に結合することと、
前記第１のＮＭＯＳトランジスタのドレイン端子を第２の可変導電率回路の第１の入力端子に結合することと、
前記第１および第２の可変導電率回路の出力端子を共通ノードに結合することと、
前記共通ノードの電圧の振幅の減少に応答して前記第１および第２の可変導電率回路の導電率を増加させることと、
前記共通ノードの電圧の振幅の増加に応答して前記第１および第２の可変導電率回路の前記導電率を減少させること。
［Ｃ１４］
前記第１の可変導電率回路が、前記第１のＰＭＯＳトランジスタのドレイン端子に結合されたソース端子と、前記共通ノードに結合されたドレイン端子と、を有する第２のＰＭＯＳトランジスタである、Ｃ１３に記載の方法。
［Ｃ１５］
前記第２の可変導電率回路が、前記第１のＮＭＯＳトランジスタのドレイン端子に結合されたソース端子と、前記共通ノードに結合されたドレイン端子と、を有する第２のＮＭＯＳトランジスタである、Ｃ１４に記載の方法。
［Ｃ１６］
前記第２のＮＭＯＳトランジスタの前記導電率を変化させることが、
第１のカレントミラーを形成することと、
前記第１のカレントミラーを第１のキャパシタに結合することと、
前記共通ノードの前記電圧に応答するソース端子を有する第３のＮＭＯＳトランジスタを備える第１の差動増幅器を形成することと、を備える、Ｃ１５に記載の方法。
［Ｃ１７］
前記第１の差動増幅器が、前記第１のカレントミラーによって生成された電流を受け、前記第３のＮＭＯＳトランジスタのゲート端子に結合されたゲート端子を有する、第４のＮＭＯＳトランジスタをさらに備える、Ｃ１６に記載の方法。
［Ｃ１８］
前記第４のＮＭＯＳトランジスタのソース端子と前記第２の電源電圧との間に抵抗素子を結合することをさらに備える、Ｃ１７に記載の方法。
［Ｃ１９］
前記第１のカレントミラーによって供給される電流と、前記第３のＮＭＯＳトランジスタを通って流れる電流との間の差によって定義される、前記第１のキャパシタの両端間の電圧を形成することをさらに備える、Ｃ１８に記載の方法。
［Ｃ２０］
前記第２のＰＭＯＳトランジスタの前記導電率を変化させることが、
第２のカレントミラーを形成することと、
前記第２のカレントミラーを第２のキャパシタに結合することと、
前記共通ノードの前記電圧に応答するソース端子を有する第３のＰＭＯＳトランジスタを備える第２の差動増幅器を形成することと、を備える、Ｃ１９に記載の方法。
［Ｃ２１］
前記第２の差動増幅器が、前記第２のカレントミラーによって生成された電流を受け、前記第３のＰＭＯＳトランジスタのゲート端子に結合されたゲート端子を有する、第４のＰＭＯＳトランジスタをさらに備える、Ｃ２０に記載の方法。
［Ｃ２２］
前記第２のカレントミラーによって供給される電流と、前記第３のＰＭＯＳトランジスタを通って流れる電流との間の差によって定義される、前記第２のキャパシタの両端間の電圧を形成することをさらに備える、Ｃ２１に記載の方法。
［Ｃ２３］
前記第２のＮＭＯＳトランジスタのゲート端子に前記第１のキャパシタの前記電圧を印加することをさらに備える、Ｃ２２に記載の方法。
［Ｃ２４］
前記第２のＰＭＯＳトランジスタのゲート端子に前記第２のキャパシタの前記電圧を印加することをさらに備える、Ｃ２３に記載の方法。
［Ｃ２５］
電流モードクロックドライバであって、前記電流モードクロックドライバは下記を備える、
第１の電源電圧を受けるソース端子を有する第１のＰＭＯＳトランジスタのゲート端子に発振信号を印加するための手段と、
第２の電源電圧を受けるソース端子を有する第１のＮＭＯＳトランジスタのゲート端子に前記発振信号を印加するための手段と、
前記第１のＰＭＯＳトランジスタのドレイン端子を第１の可変導電率回路の第１の入力端子に結合するための手段と、
前記第１のＮＭＯＳトランジスタのドレイン端子を第２の可変導電率回路の第１の入力端子に結合するための手段と、
前記第１および第２の可変導電率回路の出力端子を共通ノードに結合するための手段と、
前記共通ノードの電圧の振幅の減少に応答して前記第１および第２の可変導電率回路の導電率を増加させるための手段と、
前記共通ノードの電圧の振幅の増加に応答して前記第１および第２の可変導電率回路の前記導電率を減少させるための手段。
［Ｃ２６］
前記第１の可変導電率回路は、前記第１のＰＭＯＳトランジスタのドレイン端子に結合されたソース端子と、前記共通ノードに結合されたドレイン端子と、を有する第２のＰＭＯＳトランジスタである、Ｃ２５に記載の電流モードクロックドライバ。
［Ｃ２７］
前記第２の可変導電率回路は、前記第１のＮＭＯＳトランジスタのドレイン端子に結合されたソース端子と、前記共通ノードに結合されたドレイン端子と、を有する第２のＮＭＯＳトランジスタである、Ｃ２６に記載の電流モードクロックドライバ。
［Ｃ２８］
前記第２のＮＭＯＳトランジスタの前記導電率を増加または減少させるための前記手段が、
第１のカレントミラーを形成するための手段と、
前記第１のカレントミラーを第１のキャパシタに結合するための手段と、
前記共通ノードの前記電圧に応答するソース端子を有する第３のＮＭＯＳトランジスタを備える第１の差動増幅器を形成するための手段と、をさらに備える、Ｃ２７に記載の電流モードクロックドライバ。
［Ｃ２９］
前記第１の差動増幅器が、前記第１のカレントミラーによって生成された電流を受け、前記第３のＮＭＯＳトランジスタのゲート端子に結合されたゲート端子を有する、第４のＮＭＯＳトランジスタをさらに備える、Ｃ２８に記載の電流モードクロックドライバ。
［Ｃ３０］
前記第４のＮＭＯＳトランジスタのソース端子と前記第２の電源電圧との間に抵抗素子を結合するための手段をさらに備える、Ｃ２９に記載の電流モードクロックドライバ。
［Ｃ３１］
前記第１のキャパシタの両端間の第１の電圧を形成するための手段をさらに備え、前記第１の電圧が、前記第１のカレントミラーによって供給される電流と、前記第３のＮＭＯＳトランジスタを通って流れる電流との間の差によって定義される、Ｃ３０に記載の電流モードクロックドライバ。
［Ｃ３２］
前記第２のＰＭＯＳトランジスタの前記導電率を増加または減少させるための前記手段が、
第２のカレントミラーを形成するための手段と、
前記第２のカレントミラーを第２のキャパシタに結合するための手段と、
前記共通ノードの前記電圧に応答するソース端子を有する第３のＰＭＯＳトランジスタを備える第２の差動増幅器を形成するための手段と、をさらに備える、Ｃ３１に記載の電流モードクロックドライバ。
［Ｃ３３］
前記第２の差動増幅器が、前記第２のカレントミラーによって生成された電流を受け、前記第３のＰＭＯＳトランジスタのゲート端子に結合されたゲート端子を有する、第４のＰＭＯＳトランジスタをさらに備える、Ｃ３２に記載の電流モードクロックドライバ。
［Ｃ３４］
前記第２のキャパシタの両端間の第２の電圧を形成するための手段をさらに備え、前記第２の電圧が、前記第２のカレントミラーによって供給される電流と、前記第３のＰＭＯＳトランジスタを通って流れる電流との間の差によって定義される、Ｃ３３に記載の電流モードクロックドライバ。
［Ｃ３５］
前記第２のＮＭＯＳトランジスタのゲート端子に前記第１の電圧を印加するための手段をさらに備える、Ｃ３４に記載の電流モードクロックドライバ。
［Ｃ３６］
前記第２のＰＭＯＳトランジスタのゲート端子に前記第２の電圧を印加するための手段をさらに備える、Ｃ３５に記載の電流モードクロックドライバ。
［Ｃ３７］
非一時的コンピュータ可読記憶媒体であって、プロセッサによって実行されたとき、前記プロセッサに、
第１の電源電圧を受けるソース端子を有する第１のＰＭＯＳトランジスタのゲート端子に発振信号を印加することと、
第２の電源電圧を受けるソース端子を有する第１のＮＭＯＳトランジスタのゲート端子に前記発振信号を印加することと、
前記第１のＰＭＯＳトランジスタのドレイン端子を第１の可変導電率回路の第１の入力端子に結合することと、
前記第１のＮＭＯＳトランジスタのドレイン端子を第２の可変導電率回路の第１の入力端子に結合することと、
前記第１および第２の可変導電率回路の出力端子を共通ノードに結合することと、
前記共通ノードの電圧の振幅の減少に応答して前記第１および第２の可変導電率回路の導電率を増加させることと、
前記共通ノードの電圧の振幅の増加に応答して前記第１および第２の可変導電率回路の前記導電率を減少させることと、を行わせる命令を備える非一時的コンピュータ可読記憶媒体。
［Ｃ３８］
前記第１の可変導電率回路が、前記第１のＰＭＯＳトランジスタのドレイン端子に結合されたソース端子と、前記共通ノードに結合されたドレイン端子と、を有する第２のＰＭＯＳトランジスタである、Ｃ３７に記載の非一時的コンピュータ可読記憶媒体。
［Ｃ３９］
前記第２の可変導電率回路が、前記第１のＮＭＯＳトランジスタのドレイン端子に結合されたソース端子と、前記共通ノードに結合されたドレイン端子と、を有する第２のＮＭＯＳトランジスタである、Ｃ３８に記載の非一時的コンピュータ可読記憶媒体。
［Ｃ４０］
前記命令がさらに、前記プロセッサに、
第１のカレントミラーを形成することと、
前記第１のカレントミラーを第１のキャパシタに結合することと、
前記共通ノードの前記電圧に応答するソース端子を有する第３のＮＭＯＳトランジスタを備える第１の差動増幅器を形成することと、を行わせ、それによって前記第２のＮＭＯＳトランジスタの前記導電率を変化させる、Ｃ３９に記載の非一時的コンピュータ可読記憶媒体。
［Ｃ４１］
前記第１の差動増幅器が、前記第１のカレントミラーによって生成された電流を受け、前記第３のＮＭＯＳトランジスタのゲート端子に結合されたゲート端子を有する、第４のＮＭＯＳトランジスタをさらに備える、Ｃ４０に記載の非一時的コンピュータ可読記憶媒体。
［Ｃ４２］
前記命令がさらに、前記プロセッサに、
前記第４のＮＭＯＳトランジスタのソース端子と前記第２の電源電圧との間に抵抗素子を結合することを行わせる、Ｃ４１に記載の非一時的コンピュータ可読記憶媒体。
［Ｃ４３］
前記命令がさらに、前記プロセッサに、
前記第１のカレントミラーによって供給される電流と、前記第３のＮＭＯＳトランジスタを通って流れる電流との間の差によって定義される、前記第１のキャパシタの両端間の電圧を形成することを行わせる、Ｃ４２に記載の非一時的コンピュータ可読記憶媒体。
［Ｃ４４］
前記命令がさらに、前記プロセッサに、
第２のカレントミラーを形成することと、
前記第２のカレントミラーを第２のキャパシタに結合することと、
前記共通ノードの前記電圧に応答するソース端子を有する第３のＰＭＯＳトランジスタを備える第２の差動増幅器を形成することと、を行わせ、それによって前記第２のＰＭＯＳトランジスタの前記導電率を変化させる、Ｃ４３に記載の非一時的コンピュータ可読記憶媒体。
［Ｃ４５］
前記第２の差動増幅器が、前記第２のカレントミラーによって生成された電流を受け、前記第３のＰＭＯＳトランジスタのゲート端子に結合されたゲート端子を有する、第４のＰＭＯＳトランジスタをさらに備える、Ｃ４４に記載の非一時的コンピュータ可読記憶媒体。
［Ｃ４６］
前記命令がさらに、前記プロセッサに、前記第２のカレントミラーによって供給される電流と、前記第３のＰＭＯＳトランジスタを通って流れる電流との間の差によって定義される、前記第２のキャパシタの両端間の電圧を形成することを行わせる、Ｃ４５に記載の非一時的コンピュータ可読記憶媒体。
［Ｃ４７］
前記命令がさらに、前記プロセッサに、
前記第２のＮＭＯＳトランジスタのゲート端子に前記第１のキャパシタの前記電圧を印加することを行わせる、Ｃ４６に記載の非一時的コンピュータ可読記憶媒体。
［Ｃ４８］
前記命令がさらに、前記プロセッサに、
前記第２のＰＭＯＳトランジスタのゲート端子に前記第２のキャパシタの前記電圧を印加することを行わせる、Ｃ４７に記載の非一時的コンピュータ可読記憶媒体。
以下に、出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
電流モードドライバ回路であって、前記電流モードドライバ回路は下記を備える、
発振信号を受信するゲート端子と、第１の電源電圧を受けるソース端子とを有する第１のＰＭＯＳトランジスタと、
前記発振信号を受信するゲート端子と、第２の電源電圧を受けるソース端子とを有する第１のＮＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタのドレイン端子に結合された第１の入力端子と、共通ノードに結合された出力端子とを有する第１の可変導電率回路と、
前記第１のＮＭＯＳトランジスタのドレイン端子に結合された第１の入力端子を有する第２の可変導電率回路、前記第２の可変導電率回路は、前記共通ノードに結合された出力端子を有する、と、
前記共通ノードの電圧の振幅の減少に応答して前記第１および第２の可変導電率回路の導電率を増加させるように適応された制御回路、前記制御回路は、前記共通ノードの電圧の振幅の増加に応答して前記第１および第２の可変導電率回路の前記導電率を減少させるようにさらに適応される。
［Ｃ２］
前記第１の可変導電率回路が、前記第１のＰＭＯＳトランジスタのドレイン端子に結合されたソース端子と、前記共通ノードに結合されたドレイン端子と、を有する第２のＰＭＯＳトランジスタである、Ｃ１に記載の電流モードクロックドライバ回路。
［Ｃ３］
前記第２の可変導電率回路が、前記第１のＮＭＯＳトランジスタのドレイン端子に結合されたソース端子と、前記共通ノードに結合されたドレイン端子と、を有する第２のＮＭＯＳトランジスタである、Ｃ２に記載の電流モードクロックドライバ回路。
［Ｃ４］
前記制御回路が第１のバイアス回路を備え、前記第１のバイアス回路が、
第１のカレントミラーと、
第１のキャパシタと、
前記共通ノードの前記電圧に応答するソース端子を有する第３のＮＭＯＳトランジスタを備える第１の差動増幅器と、を備える、Ｃ３に記載の電流モードクロックドライバ回路。
［Ｃ５］
前記第１の差動増幅器が、前記第１のカレントミラーによって生成された電流を受け、前記第３のＮＭＯＳトランジスタのゲート端子に結合されたゲート端子を有する、第４のＮＭＯＳトランジスタをさらに備える、Ｃ４に記載の電流モードクロックドライバ回路。
［Ｃ６］
前記第４のＮＭＯＳトランジスタのソース端子と前記第２の電源電圧との間に結合された抵抗素子をさらに備える、Ｃ５に記載の電流モードクロックドライバ回路。
［Ｃ７］
前記第１のキャパシタの両端間の電圧が、前記第１のカレントミラーによって供給される電流と、前記第３のＮＭＯＳトランジスタを通って流れる電流との間の差によって定義される、Ｃ６に記載の電流モードクロックドライバ回路。
［Ｃ８］
前記制御回路が第２のバイアス回路をさらに備え、前記第２のバイアス回路が、
第２のカレントミラーと、
第２のキャパシタと、
前記共通ノードの前記電圧に応答するソース端子を有する第３のＰＭＯＳトランジスタを備える第２の差動増幅器と、を備える、Ｃ７に記載の電流モードクロックドライバ回路。
［Ｃ９］
前記第２の差動増幅器が、前記第２のカレントミラーによって生成された電流を受け、前記第３のＰＭＯＳトランジスタのゲート端子に結合されたゲート端子を有する、第４のＰＭＯＳトランジスタをさらに備える、Ｃ８に記載の電流モードクロックドライバ回路。
［Ｃ１０］
前記第２のキャパシタの両端間の電圧が、前記第２のカレントミラーによって供給される電流と、前記第３のＰＭＯＳトランジスタを通って流れる電流との間の差によって定義される、Ｃ９に記載の電流モードクロックドライバ回路。
［Ｃ１１］
前記第１のキャパシタの両端間の前記電圧が前記第２のＮＭＯＳトランジスタのゲート端子に印加される、Ｃ１０に記載の電流モードクロックドライバ。
［Ｃ１２］
前記第２のキャパシタの両端間の前記電圧が前記第２のＰＭＯＳトランジスタのゲート端子に印加される、Ｃ１１に記載の電流モードクロックドライバ。
［Ｃ１３］
クロックインターコネクトを駆動する方法であって、前記方法は下記を備える、
第１の電源電圧を受けるソース端子を有する第１のＰＭＯＳトランジスタのゲート端子に発振信号を印加することと、
第２の電源電圧を受けるソース端子を有する第１のＮＭＯＳトランジスタのゲート端子に前記発振信号を印加することと、
前記第１のＰＭＯＳトランジスタのドレイン端子を第１の可変導電率回路の第１の入力端子に結合することと、
前記第１のＮＭＯＳトランジスタのドレイン端子を第２の可変導電率回路の第１の入力端子に結合することと、
前記第１および第２の可変導電率回路の出力端子を共通ノードに結合することと、
前記共通ノードの電圧の振幅の減少に応答して前記第１および第２の可変導電率回路の導電率を増加させることと、
前記共通ノードの電圧の振幅の増加に応答して前記第１および第２の可変導電率回路の前記導電率を減少させること。
［Ｃ１４］
前記第１の可変導電率回路が、前記第１のＰＭＯＳトランジスタのドレイン端子に結合されたソース端子と、前記共通ノードに結合されたドレイン端子と、を有する第２のＰＭＯＳトランジスタである、Ｃ１３に記載の方法。
［Ｃ１５］
前記第２の可変導電率回路が、前記第１のＮＭＯＳトランジスタのドレイン端子に結合されたソース端子と、前記共通ノードに結合されたドレイン端子と、を有する第２のＮＭＯＳトランジスタである、Ｃ１４に記載の方法。
［Ｃ１６］
前記第２のＮＭＯＳトランジスタの前記導電率を変化させることが、
第１のカレントミラーを形成することと、
前記第１のカレントミラーを第１のキャパシタに結合することと、
前記共通ノードの前記電圧に応答するソース端子を有する第３のＮＭＯＳトランジスタを備える第１の差動増幅器を形成することと、を備える、Ｃ１５に記載の方法。
［Ｃ１７］
前記第１の差動増幅器が、前記第１のカレントミラーによって生成された電流を受け、前記第３のＮＭＯＳトランジスタのゲート端子に結合されたゲート端子を有する、第４のＮＭＯＳトランジスタをさらに備える、Ｃ１６に記載の方法。
［Ｃ１８］
前記第４のＮＭＯＳトランジスタのソース端子と前記第２の電源電圧との間に抵抗素子を結合することをさらに備える、Ｃ１７に記載の方法。
［Ｃ１９］
前記第１のカレントミラーによって供給される電流と、前記第３のＮＭＯＳトランジスタを通って流れる電流との間の差によって定義される、前記第１のキャパシタの両端間の電圧を形成することをさらに備える、Ｃ１８に記載の方法。
［Ｃ２０］
前記第２のＰＭＯＳトランジスタの前記導電率を変化させることが、
第２のカレントミラーを形成することと、
前記第２のカレントミラーを第２のキャパシタに結合することと、
前記共通ノードの前記電圧に応答するソース端子を有する第３のＰＭＯＳトランジスタを備える第２の差動増幅器を形成することと、を備える、Ｃ１９に記載の方法。
［Ｃ２１］
前記第２の差動増幅器が、前記第２のカレントミラーによって生成された電流を受け、前記第３のＰＭＯＳトランジスタのゲート端子に結合されたゲート端子を有する、第４のＰＭＯＳトランジスタをさらに備える、Ｃ２０に記載の方法。
［Ｃ２２］
前記第２のカレントミラーによって供給される電流と、前記第３のＰＭＯＳトランジスタを通って流れる電流との間の差によって定義される、前記第２のキャパシタの両端間の電圧を形成することをさらに備える、Ｃ２１に記載の方法。
［Ｃ２３］
前記第２のＮＭＯＳトランジスタのゲート端子に前記第１のキャパシタの前記電圧を印加することをさらに備える、Ｃ２２に記載の方法。
［Ｃ２４］
前記第２のＰＭＯＳトランジスタのゲート端子に前記第２のキャパシタの前記電圧を印加することをさらに備える、Ｃ２３に記載の方法。
［Ｃ２５］
電流モードクロックドライバであって、前記電流モードクロックドライバは下記を備える、
第１の電源電圧を受けるソース端子を有する第１のＰＭＯＳトランジスタのゲート端子に発振信号を印加するための手段と、
第２の電源電圧を受けるソース端子を有する第１のＮＭＯＳトランジスタのゲート端子に前記発振信号を印加するための手段と、
前記第１のＰＭＯＳトランジスタのドレイン端子を第１の可変導電率回路の第１の入力端子に結合するための手段と、
前記第１のＮＭＯＳトランジスタのドレイン端子を第２の可変導電率回路の第１の入力端子に結合するための手段と、
前記第１および第２の可変導電率回路の出力端子を共通ノードに結合するための手段と、
前記共通ノードの電圧の振幅の減少に応答して前記第１および第２の可変導電率回路の導電率を増加させるための手段と、
前記共通ノードの電圧の振幅の増加に応答して前記第１および第２の可変導電率回路の前記導電率を減少させるための手段。
［Ｃ２６］
前記第１の可変導電率回路は、前記第１のＰＭＯＳトランジスタのドレイン端子に結合されたソース端子と、前記共通ノードに結合されたドレイン端子と、を有する第２のＰＭＯＳトランジスタである、Ｃ２５に記載の電流モードクロックドライバ。
［Ｃ２７］
前記第２の可変導電率回路は、前記第１のＮＭＯＳトランジスタのドレイン端子に結合されたソース端子と、前記共通ノードに結合されたドレイン端子と、を有する第２のＮＭＯＳトランジスタである、Ｃ２６に記載の電流モードクロックドライバ。
［Ｃ２８］
前記第２のＮＭＯＳトランジスタの前記導電率を増加または減少させるための前記手段が、
第１のカレントミラーを形成するための手段と、
前記第１のカレントミラーを第１のキャパシタに結合するための手段と、
前記共通ノードの前記電圧に応答するソース端子を有する第３のＮＭＯＳトランジスタを備える第１の差動増幅器を形成するための手段と、をさらに備える、Ｃ２７に記載の電流モードクロックドライバ。
［Ｃ２９］
前記第１の差動増幅器が、前記第１のカレントミラーによって生成された電流を受け、前記第３のＮＭＯＳトランジスタのゲート端子に結合されたゲート端子を有する、第４のＮＭＯＳトランジスタをさらに備える、Ｃ２８に記載の電流モードクロックドライバ。
［Ｃ３０］
前記第４のＮＭＯＳトランジスタのソース端子と前記第２の電源電圧との間に抵抗素子を結合するための手段をさらに備える、Ｃ２９に記載の電流モードクロックドライバ。
［Ｃ３１］
前記第１のキャパシタの両端間の第１の電圧を形成するための手段をさらに備え、前記第１の電圧が、前記第１のカレントミラーによって供給される電流と、前記第３のＮＭＯＳトランジスタを通って流れる電流との間の差によって定義される、Ｃ３０に記載の電流モードクロックドライバ。
［Ｃ３２］
前記第２のＰＭＯＳトランジスタの前記導電率を増加または減少させるための前記手段が、
第２のカレントミラーを形成するための手段と、
前記第２のカレントミラーを第２のキャパシタに結合するための手段と、
前記共通ノードの前記電圧に応答するソース端子を有する第３のＰＭＯＳトランジスタを備える第２の差動増幅器を形成するための手段と、をさらに備える、Ｃ３１に記載の電流モードクロックドライバ。
［Ｃ３３］
前記第２の差動増幅器が、前記第２のカレントミラーによって生成された電流を受け、前記第３のＰＭＯＳトランジスタのゲート端子に結合されたゲート端子を有する、第４のＰＭＯＳトランジスタをさらに備える、Ｃ３２に記載の電流モードクロックドライバ。
［Ｃ３４］
前記第２のキャパシタの両端間の第２の電圧を形成するための手段をさらに備え、前記第２の電圧が、前記第２のカレントミラーによって供給される電流と、前記第３のＰＭＯＳトランジスタを通って流れる電流との間の差によって定義される、Ｃ３３に記載の電流モードクロックドライバ。
［Ｃ３５］
前記第２のＮＭＯＳトランジスタのゲート端子に前記第１の電圧を印加するための手段をさらに備える、Ｃ３４に記載の電流モードクロックドライバ。
［Ｃ３６］
前記第２のＰＭＯＳトランジスタのゲート端子に前記第２の電圧を印加するための手段をさらに備える、Ｃ３５に記載の電流モードクロックドライバ。
［Ｃ３７］
非一時的コンピュータ可読記憶媒体であって、プロセッサによって実行されたとき、前記プロセッサに、
第１の電源電圧を受けるソース端子を有する第１のＰＭＯＳトランジスタのゲート端子に発振信号を印加することと、
第２の電源電圧を受けるソース端子を有する第１のＮＭＯＳトランジスタのゲート端子に前記発振信号を印加することと、
前記第１のＰＭＯＳトランジスタのドレイン端子を第１の可変導電率回路の第１の入力端子に結合することと、
前記第１のＮＭＯＳトランジスタのドレイン端子を第２の可変導電率回路の第１の入力端子に結合することと、
前記第１および第２の可変導電率回路の出力端子を共通ノードに結合することと、
前記共通ノードの電圧の振幅の減少に応答して前記第１および第２の可変導電率回路の導電率を増加させることと、
前記共通ノードの電圧の振幅の増加に応答して前記第１および第２の可変導電率回路の前記導電率を減少させることと、を行わせる命令を備える非一時的コンピュータ可読記憶媒体。
［Ｃ３８］
前記第１の可変導電率回路が、前記第１のＰＭＯＳトランジスタのドレイン端子に結合されたソース端子と、前記共通ノードに結合されたドレイン端子と、を有する第２のＰＭＯＳトランジスタである、Ｃ３７に記載の非一時的コンピュータ可読記憶媒体。
［Ｃ３９］
前記第２の可変導電率回路が、前記第１のＮＭＯＳトランジスタのドレイン端子に結合されたソース端子と、前記共通ノードに結合されたドレイン端子と、を有する第２のＮＭＯＳトランジスタである、Ｃ３８に記載の非一時的コンピュータ可読記憶媒体。
［Ｃ４０］
前記命令がさらに、前記プロセッサに、
第１のカレントミラーを形成することと、
前記第１のカレントミラーを第１のキャパシタに結合することと、
前記共通ノードの前記電圧に応答するソース端子を有する第３のＮＭＯＳトランジスタを備える第１の差動増幅器を形成することと、を行わせ、それによって前記第２のＮＭＯＳトランジスタの前記導電率を変化させる、Ｃ３９に記載の非一時的コンピュータ可読記憶媒体。
［Ｃ４１］
前記第１の差動増幅器が、前記第１のカレントミラーによって生成された電流を受け、前記第３のＮＭＯＳトランジスタのゲート端子に結合されたゲート端子を有する、第４のＮＭＯＳトランジスタをさらに備える、Ｃ４０に記載の非一時的コンピュータ可読記憶媒体。
［Ｃ４２］
前記命令がさらに、前記プロセッサに、
前記第４のＮＭＯＳトランジスタのソース端子と前記第２の電源電圧との間に抵抗素子を結合することを行わせる、Ｃ４１に記載の非一時的コンピュータ可読記憶媒体。
［Ｃ４３］
前記命令がさらに、前記プロセッサに、
前記第１のカレントミラーによって供給される電流と、前記第３のＮＭＯＳトランジスタを通って流れる電流との間の差によって定義される、前記第１のキャパシタの両端間の電圧を形成することを行わせる、Ｃ４２に記載の非一時的コンピュータ可読記憶媒体。
［Ｃ４４］
前記命令がさらに、前記プロセッサに、
第２のカレントミラーを形成することと、
前記第２のカレントミラーを第２のキャパシタに結合することと、
前記共通ノードの前記電圧に応答するソース端子を有する第３のＰＭＯＳトランジスタを備える第２の差動増幅器を形成することと、を行わせ、それによって前記第２のＰＭＯＳトランジスタの前記導電率を変化させる、Ｃ４３に記載の非一時的コンピュータ可読記憶媒体。
［Ｃ４５］
前記第２の差動増幅器が、前記第２のカレントミラーによって生成された電流を受け、前記第３のＰＭＯＳトランジスタのゲート端子に結合されたゲート端子を有する、第４のＰＭＯＳトランジスタをさらに備える、Ｃ４４に記載の非一時的コンピュータ可読記憶媒体。
［Ｃ４６］
前記命令がさらに、前記プロセッサに、前記第２のカレントミラーによって供給される電流と、前記第３のＰＭＯＳトランジスタを通って流れる電流との間の差によって定義される、前記第２のキャパシタの両端間の電圧を形成することを行わせる、Ｃ４５に記載の非一時的コンピュータ可読記憶媒体。
［Ｃ４７］
前記命令がさらに、前記プロセッサに、
前記第２のＮＭＯＳトランジスタのゲート端子に前記第１のキャパシタの前記電圧を印加することを行わせる、Ｃ４６に記載の非一時的コンピュータ可読記憶媒体。
［Ｃ４８］
前記命令がさらに、前記プロセッサに、
前記第２のＰＭＯＳトランジスタのゲート端子に前記第２のキャパシタの前記電圧を印加することを行わせる、Ｃ４７に記載の非一時的コンピュータ可読記憶媒体。
Claims (13)
- 電流モードドライバ回路であって、前記電流モードドライバ回路は下記を備える、
発振信号を受信するゲート端子と、第１の電源電圧を受けるソース端子とを有する第１のＰＭＯＳトランジスタと、
前記発振信号を受信するゲート端子と、第２の電源電圧を受けるソース端子とを有する第１のＮＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタのドレイン端子に結合された第１の入力端子と、共通ノードに結合された出力端子とを有する第１の可変導電率回路と、
前記第１のＮＭＯＳトランジスタのドレイン端子に結合された第１の入力端子を有する第２の可変導電率回路、前記第２の可変導電率回路は、前記共通ノードに結合された出力端子を有する、と、
前記共通ノードの電圧の振幅の減少に応答して前記第１および第２の可変導電率回路の導電率を増加させるように適応された制御回路、前記制御回路は、前記共通ノードの電圧の振幅の増加に応答して前記第１および第２の可変導電率回路の前記導電率を減少させるようにさらに適応され、前記制御回路が第１のバイアス回路を備え、前記第１のバイアス回路が、
第１のカレントミラーと、
第１のキャパシタと、
前記共通ノードの前記電圧に応答するソース端子を有する第３のＮＭＯＳトランジスタと、前記第１のカレントミラーによって生成された電流を受け、及び、前記第３のＮＭＯＳトランジスタのゲート端子に結合されたゲート端子を有する、第４のＮＭＯＳトランジスタと、前記第４のＮＭＯＳトランジスタのソース端子と前記第２の電源電圧との間に結合された抵抗素子とを備える第１の差動増幅器と、を備える。 - 前記第１の可変導電率回路が、前記第１のＰＭＯＳトランジスタのドレイン端子に結合されたソース端子と、前記共通ノードに結合されたドレイン端子と、を有する第２のＰＭＯＳトランジスタである、請求項１に記載の電流モードクロックドライバ回路。
- 前記第２の可変導電率回路が、前記第１のＮＭＯＳトランジスタのドレイン端子に結合されたソース端子と、前記共通ノードに結合されたドレイン端子と、を有する第２のＮＭＯＳトランジスタである、請求項２に記載の電流モードクロックドライバ回路。
- 前記第１のキャパシタの両端間の電圧が、前記第１のカレントミラーによって供給される電流と、前記第３のＮＭＯＳトランジスタを通って流れる電流との間の差によって定義され、前記制御回路が第２のバイアス回路をさらに備え、前記第２のバイアス回路が、
第２のカレントミラーと、
第２のキャパシタと、
前記共通ノードの前記電圧に応答するソース端子を有する第３のＰＭＯＳトランジスタを備える第２の差動増幅器と、を備える、請求項１に記載の電流モードクロックドライバ回路。 - 前記第２の差動増幅器が、前記第２のカレントミラーによって生成された電流を受け、前記第３のＰＭＯＳトランジスタのゲート端子に結合されたゲート端子を有する、第４のＰＭＯＳトランジスタをさらに備え、前記第２のキャパシタの両端間の電圧が、前記第２のカレントミラーによって供給される電流と、前記第３のＰＭＯＳトランジスタを通って流れる電流との間の差によって定義される、請求項４に記載の電流モードクロックドライバ回路。
- 前記第１のキャパシタの両端間の前記電圧が前記第２のＮＭＯＳトランジスタのゲート端子に印加され、前記第２のキャパシタの両端間の前記電圧が前記第２のＰＭＯＳトランジスタのゲート端子に印加される、請求項５に記載の電流モードクロックドライバ。
- クロックインターコネクトを駆動する方法であって、前記方法は下記を備える、
第１の電源電圧を受けるソース端子を有する第１のＰＭＯＳトランジスタのゲート端子に発振信号を印加することと、
第２の電源電圧を受けるソース端子を有する第１のＮＭＯＳトランジスタのゲート端子に前記発振信号を印加することと、
前記第１のＰＭＯＳトランジスタのドレイン端子を第１の可変導電率回路の第１の入力端子に結合することと、
前記第１のＮＭＯＳトランジスタのドレイン端子を第２の可変導電率回路の第１の入力端子に結合することと、
前記第１および第２の可変導電率回路の出力端子を共通ノードに結合することと、
前記共通ノードの電圧の振幅の減少に応答して前記第１および第２の可変導電率回路の導電率を増加させることと、
前記共通ノードの電圧の振幅の増加に応答して前記第１および第２の可変導電率回路の前記導電率を減少させること、ここにおいて、前記第１および第２の可変導電率回路の前記導電率を増加または減少させることは、
第１のカレントミラーを形成することと、
前記第１のカレントミラーを第１のキャパシタに結合することと、
前記共通ノードの前記電圧に応答するソース端子を有する第３のＮＭＯＳトランジスタと、前記第１のカレントミラーによって生成された電流を受け、及び、前記第３のＮＭＯＳトランジスタのゲート端子に結合されたゲート端子を有する、第４のＮＭＯＳトランジスタとを備える第１の差動増幅器を形成することと、ここにおいて、前記第１の差動増幅器が、前記第４のＮＭＯＳトランジスタのソース端子と前記第２の電源電圧との間に抵抗素子を結合することをさらに備える、を備える。 - 前記第１の可変導電率回路が、前記第１のＰＭＯＳトランジスタのドレイン端子に結合されたソース端子と、前記共通ノードに結合されたドレイン端子と、を有する第２のＰＭＯＳトランジスタである、請求項７に記載の方法。
- 前記第２の可変導電率回路が、前記第１のＮＭＯＳトランジスタのドレイン端子に結合されたソース端子と、前記共通ノードに結合されたドレイン端子と、を有する第２のＮＭＯＳトランジスタである、請求項８に記載の方法。
- 前記第１のカレントミラーによって供給される電流と、前記第３のＮＭＯＳトランジスタを通って流れる電流との間の差によって定義される、前記第１のキャパシタの両端間の電圧を形成することをさらに備え、前記第２のＰＭＯＳトランジスタの前記導電率を変化させることが、
第２のカレントミラーを形成することと、
前記第２のカレントミラーを第２のキャパシタに結合することと、
前記共通ノードの前記電圧に応答するソース端子を有する第３のＰＭＯＳトランジスタを備える第２の差動増幅器を形成することと、を備える、請求項７に記載の方法。 - 前記第２の差動増幅器が、前記第２のカレントミラーによって生成された電流を受け、前記第３のＰＭＯＳトランジスタのゲート端子に結合されたゲート端子を有する、第４のＰＭＯＳトランジスタをさらに備え、前記第２のカレントミラーによって供給される電流と、前記第３のＰＭＯＳトランジスタを通って流れる電流との間の差によって定義される、前記第２のキャパシタの両端間の電圧を形成することをさらに備える、請求項１０に記載の方法。
- 前記第２のＮＭＯＳトランジスタのゲート端子に前記第１のキャパシタの前記電圧を印加することをさらに備え、前記第２のＰＭＯＳトランジスタのゲート端子に前記第２のキャパシタの前記電圧を印加することをさらに備える、請求項１１に記載の方法。
- 非一時的コンピュータ可読記憶媒体であって、プロセッサによって実行されたとき、前記プロセッサに、請求項７乃至１２のうちのいずれか１項に記載の方法のステップを実行すること、を行わせる命令を備える非一時的コンピュータ可読記憶媒体。
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