JP2004317910A - 液晶表示装置における信号伝送回路 - Google Patents
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Abstract
【解決手段】トランスミッタ回路に備える電圧振幅制御機能とレシーバ回路に備える反転バッファとによって、伝送配線における信号の電圧振幅を低下させ、レシーバ回路からの出力信号のデューティに応じてバイアス電位を変動させる機能を有するバイアス回路を備え、そのバイアス電位に応じて入力された伝送信号が増幅されてなる信号を生成する回路をレシーバ回路は備え、その生成した信号を用いてレシーバ回路が備える波形生成回路の出力を制御することで、伝送信号の電位変動に応じた出力信号がレシーバ回路から出力される。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、液晶表示装置における信号伝送装置に関するものである。更に詳述すれば、本発明は、ガラス基板上に高い抵抗値を持つ配線であっても高速信号伝送を可能とした液晶表示装置の信号伝送回路に関するものである。
【従来の技術】
【0002】
近年、液晶表示装置について、コストダウンを目的としてCOG(Chips On Glass)化若しくはSOG(System On Glass)化が進んでいる。同時に、信号伝達手段の一方法として、ガラス基板上にアルミ配線を設け、タイミングコントローラからLCD(Liquid Crystal Display:液晶表示装置)ドライバLSI(Large Scale Integrated Circuit:大規模集積回路)間若しくはLCDドライバLSIからLCDドライバLSI間をカスケードに接続する方法が検討されている。
【0003】
図5は、ガラス基板上にアルミ配線を設けて、LCDドライバLSI間をカスケードに接続している様子を示したものである。同時に、液晶表示装置における信号伝送回路の適用範囲を示す概念図でもある。図5に示すように、LCD表示パネルに複数のLCDドライバLSIが形成され、それらが信号伝送路により相互に接続されている構成である。尚、LCDドライバLSIでRx、Txとあるのは、それぞれレシーバ回路、トランスミッタ回路を表す。
【0004】
信号伝送路は、液晶表示装置の高精細化、大画面化に伴って、多量のデータを転送する必要があるため、近年、高速に信号を伝送することが要求されている。
【0005】
図6は、従来からある信号伝送回路の代表例の一つであるCMOS回路構成である。COMSとは、Complementary MOS(Metal Oxide Semiconductor)の略であって相補型金属酸化物半導体である。
【0006】
この信号伝送回路は、トランスミッタ回路と信号伝送路とレシーバ回路とから構成される。トランスミッタ回路とレシーバ回路はCMOS回路で構成される。
【0007】
トランスミッタ回路は、CMOS回路構成、即ち一個のp型MOSトランジスタと一個のn型MOSトランジスタとから構成される。前記p型MOSトランジスタM1のソースは電源電圧端子VDDに接続され、前記p型MOSトランジスタM1のゲートは入力端子INに接続され、前記p型MOSトランジスタM1のドレインは前記n型MOSトランジスタM2のドレイン及び信号伝送路に接続され、前記n型MOSトランジスタM2のゲートは前記入力端子INに接続され、前記n型MOSトランジスタM2のソースはGND端子に接続されている。
【0008】
前記レシーバ回路も同様に、一個のp型MOSトランジスタと一個のn型MOSトランジスタとから構成される。前記p型MOSトランジスタM3のソースは電源電圧端子VDDに接続され、前記p型MOSトランジスタM3のゲートは信号伝送路に接続され、前記p型MOSトランジスタM3のドレインは前記n型MOSトランジスタM2のドレイン及び出力端子に接続され、前記n型MOSトランジスタM2のゲートは前記信号伝送路に接続され、前記n型MOSトランジスタM2のソースはGND端子に接続されている。ここで、Rは信号伝送路の配線抵抗を、CP1はトランスミッタ回路の入力寄生容量を、CP2はレシーバ回路の出力寄生容量を表す。
【0009】
図6の回路の動作を説明する。入力端子INがGND端子と同レベルになった場合、p型MOSトランジスタM1はオンに、n型MOSトランジスタM2はオフになり、トランスミッタ回路の出力は電源電圧VDDと同じになる。入力端子INに入力信号が印加されると、p型MOSトランジスタM1はオフに、n型MOSトランジスタM2はオンになり、トランスミッタ回路の出力はGND端子と同じレベルになる。このように、トランスミッタ回路は入力信号を反転して電源電圧VDDの振幅信号に変換して信号伝送路に入力する。信号伝送路からの出力信号を受けるレシーバ回路の動作も同様であって、その結果、トランスミッタ回路の入力端子INに入力された信号がレシーバ回路の出力端子OUTに伝送されることとなる。
【0010】
トランスミッタ回路及びレシーバ回路の消費電力をP、動作周波数をf、電源電圧をV、CMOS回路のトランスミッタ回路若しくはレシーバ回路の入力寄生容量若しくは出力寄生容量をCPとすると、P∝f・CP・V2で表されるので、CMOS回路構成の信号伝送回路には高速化と低消費電力化にトレードオフの関係があるという欠点がある。
【0011】
図7は、別の信号伝送回路の一つである、RSDS(Reduced Swing Differential Signaling)方式を示す。これは、米国NS社準拠のインターフェィスを意味する。この信号伝送回路は差動で「H」レベルと「L」レベルを出力するトランスミッタ回路と、配線の終端に接続される終端抵抗と、電圧コンパレータによるレシーバ回路とで構成される。INは入力端子、INBは反転入力端子、R1及びR1Bは信号伝送路の配線抵抗、RSは終端抵抗、OUTはレシーバ回路の出力端子である。
【0012】
図8は、配線抵抗R1を接続するトランスミッタ回路出力+端子とレシーバ回路入力+端子の動作波形を示す。横軸は時間、縦軸は電圧である。以下に動作を説明する。トランスミッタ回路の入力INに「L」レベル信号、INBに「H」レベル信号を与えると、R1Bを接続するトランスミッタ回路出力−端子から、伝送路R1B、終端抵抗RS、伝送路R1、R1を接続するトランスミッタ回路出力+端子へ電流が流れ、終端抵抗RSには電位が発生するため、配線抵抗R1を接続するレシーバ入力+端子の電位は「L」レベルとなる。次に、信号が反転すると、R1を接続するトランスミッタ回路出力+端子から、伝送路R1、終端抵抗RS、伝送路R1B、R1Bを接続するトランスミッタ回路出力−端子へ電流が流れて、終端抵抗RSには電位が発生するため、配線抵抗R1を接続するレシーバ入力+端子の電位は「H」レベルとなる。しかしながら、高い周波数領域の場合では、レシーバ回路入力+端子の電位は「H」レベルまで到達できない。更に、RSDSは、トランスミッタ回路で2.0mA、レシーバ回路にも数100μA必要であり、消費電力が大きいうえに、信号1本あたり2本の配線が必要になるという欠点がある。
【0013】
図9は、更に別の信号伝送回路の一つとして、特許文献1の伝送回路を示す。この特許文献1では、「従来のCMOSインバータ対を利用した回路では、伝送線路上の信号振幅が大きくなるので、伝送線路の寄生容量を充放電する時間が長くかかり高速動作が困難である。また、従来のプリチャージ型回路では、伝送線路上の信号振幅を小さくして高速動作が可能であるが、直流電力を消費するので消費電力が大きくなるという問題と、小信号振幅で信号伝送し、高感度領域までプリチャージした受信回路を利用するためにノイズに弱いという問題」に対して、「第1のドレインを第1の接続点に接続し、第1のゲートを第1のスイッチ手段を介して第1の入力端子に接続し、第1のソースを第1の負の電源に接続した第1のN型MOSトランジスタと、第1の接続点と第2の接続点を接続する第1の伝送線路と、第1の接続点あるいは第2の接続点あるいは第1の伝送線路の途中に接続されていて第1の伝送線路を電圧V1に昇圧する第1のプリチャージ手段と、第2のドレインを第3の接続点に接続し、第2のゲートを第1のバイアス手段に接続し、第2のソースを第2の接続点に接続し、閾値電圧がVthである第2のN型MOSトランジスタと、第3の接続点と第1の正の電源を接続する第2のスイッチ手段と、第3の接続点と第1の出力端子の間に接続した第1のインバータ回路と、からなり、第1のスイッチ手段をオフ、第2のスイッチ手段をオン、第1のバイアス手段により第2のゲートに第2のN型MOSトランジスタをオフする電圧を印加して、第1の伝送線路のプリチャージを行い、第1のスイッチ手段をオン、第3のスイッチ手段をオフ、第1のバイアス手段により第2のゲートを(V1+Vth)より低い電圧V2を印加して、第1の入力信号から第1の出力端子へ信号を伝送する。また、第1の入力端子にローレベルが入力されている場合は、第1の伝送線路をプリチャージする。さらに、第1のプリチャージ手段を第1の伝送線路の少なくとも2個所以上に分散して備える」と言った解決手段が開示されている。
【0014】
以下に、この回路の動作を簡単に説明する。IN1からのDATAを入力する前にN3電位が「H」レベルになるようにプリチャージを行う。プリチャージ完了後、IN1からデータを入力する。「H」信号の伝送時は、N3電位が変化しないから「H」レベルとなる。一方、「L」信号の伝送時は、Tr1がオンし、N3電位が「L」レベルになる。レシーバ回路側の入力が「L」レベルになるとTr2がオフし、不要な電流は流れない。しかしながら、プリチャージのためのCLKが必要であること、制御回路が複雑であること、という欠点がある。
【0015】
更に、以上の3種類の信号伝送回路では、ガラス基板上のアルミ配線は数100Ωであり、LCDドライバLSIの入力寄生容量もしくは出力寄生容量は3〜4pFであるため、RCの時定数による波形なまりが影響を及ぼし、200MHz以上のような高周波領域での信号伝送ができないという欠点がある。
【0016】
【特許文献1】
特開2001−156180号公報
【0017】
【発明が解決しようとする課題】
本発明は、以上のような従来技術の信号伝送回路の問題点を解決し、ガラス基板上のアルミ配線のような高い抵抗値を持つ配線であっても、配線領域や消費電力を増やすことなく、高速で信号伝送が可能な液晶表示装置における信号伝送回路を提供することを解決の課題とするものである。
【0018】
【課題を解決するための手段】
前記課題を解決するために提供される本願第一の発明に係る液晶表示装置用信号伝送回路は、出力端子での振幅電圧を制御する機能を備え、その出力端子は第一の伝送配線の入力端子に接続される第一のトランスミッタ回路と、伝送配線の出力端子から出力される信号を入力端子に入力し、電位調整用入力端子に入力される電位変動に応じて入力端子の電位を変動させて出力する電位調整回路と、その電位調整回路からの出力信号を制御入力端子に入力し、この制御入力端子の電位に応じて出力端子の電位を第一の電位或いは第二の電位とする波形生成回路と、その波形生成回路の後段に縦列に接続されて波形生成回路の出力信号を反転させる反転バッファとを備える第一のレシーバ回路と、反転バッファからの出力信号を入力し、その出力信号のデューティに応じて充放電の時間比が変動することで実効的な充放電電圧が変動する容量を備え、この容量の一端は出力端子に接続され、その出力端子は前記電位調整回路の電位調整用入力端子に接続されるバイアス回路とを備える。
第一のトランスミッタ回路の振幅電圧を制御する機能によって、第一のトランスミッタ回路から出力される信号の振幅電圧には上限が設定される。また、第一のレシーバ回路の反転バッファによって、伝送配線を伝達する高周波信号は波形の立ち上がりに遅れが発生する。このため、伝送配線を伝達する信号の電圧振幅が抑制される。伝送配線における消費電力は信号の電圧振幅の2乗に比例するので、係る構成によって伝送配線での信号伝送に由来する消費電力が抑制される。
また、伝送された電圧振幅が少ない信号は、電位調整回路によって増幅され、波形生成回路の入力として適切な信号に調整される。この調整はバイアス回路が出力するバイアス電圧によって行われるが、このバイアス電圧はレシーバ回路の出力信号のデューティに応じて変動するようにバイアス回路は構成されている。このため、レシーバ回路の出力信号が設計上規定される所定のデューティになるようにバイアス電圧が自律的に制御される。
すなわち、トランスミッタ回路に入力された信号は伝送配線での消費電力が少ない信号に変換されてレシーバ回路へと伝送され、その信号は適切に調整されてレシーバ回路から所定のデューティを有する信号が所定の電圧振幅で出力されることとなる。従って、係る構成を備える信号伝送回路を用いることで、高周波信号であっても低消費電力で適切な信号伝送が可能となる。
【0019】
また、本願第二の発明に係る液晶表示装置用信号伝送回路は本願第一の発明に係る信号伝送回路であって、バイアス回路は、反転バッファからの出力信号のデューティの増大に応じて充電時間を増大させ、容量の実効的な放電電圧の低下を抑制する機能を有し、電位調整回路は、容量の実効的な放電電位の低下による電位調整用入力端子の電位低下に応じて、出力端子の電位と入力端子の電位との差を増大させる機能を有する。
係る構成を備えることで、トランスミッタ回路への高周波信号入力を開始すると、信号入力開始前に充電が完了していたバイアス回路の容量は放電を開始し、そのため出力されるバイアス電圧が徐々に低下する。レシーバ回路に伝送された信号に対してバイアス電圧の低下によって上昇する所定の電圧が重畳された信号がレシーバ回路に生成され、その信号の電位が波形生成回路のスイッチング電位に達することで第一のレシーバ回路からも高周波信号が出力されるようになる。第一のレシーバ回路から出力される信号のデューティが増加すると、バイアス回路が備える容量における充電時間が相対的に長くなり、バイアス電圧の低下傾向が抑制される。バイアス電圧の低下傾向が抑制されると、第一のレシーバ回路に伝送された信号に重畳する電圧の上昇傾向も抑制されるので、デューティの変動も抑制され、最終的には、第一のレシーバ回路からの出力信号のデューティが所定の値になることでバイアス電圧は一定となる。このため、第一のレシーバ回路に伝送された信号の電圧振幅が少なくても、その信号の周波数で所定のデューティの信号がレシーバ回路から出力される。従って、トランスミッタ回路に入力された信号と同一の周波数の信号がレシーバ回路から出力される。
【0020】
また、本願第三の発明に係る液晶表示装置用信号伝送回路は本願第一又は第二の発明に係る信号伝送回路であって、第一のトランスミッタ回路は、一個のp型MOSトランジスタと一個のn型MOSトランジスタとからなるインバータ回路を有し、そのインバータ回路の出力端子とMOSトランジスタの少なくとも一方のドレインとの間に抵抗調整機能を有するMOSトランジスタが配置される。
係る構成を備えることで、抵抗調整機能を有するMOSトランジスタの実効的な抵抗値に応じて第一のトランスミッタ回路の出力信号における最大電圧振幅が抑制される。このため、伝送配線における消費電力が抑制される。
【0021】
また、本願第四の発明に係る液晶表示装置用信号伝送回路は本願第一から第三のいずれかの発明に係る信号伝送回路であって、第一のレシーバ回路が備える電位調整回路は第一のn型MOSトランジスタを備え、その第一のn型MOSトランジスタは、バイアス回路の出力端子がゲートに接続され、伝送配線の出力端子及び定電圧電源の一方の出力端子がドレインに接続され、波形生成回路の制御入力端子がソースに接続され、波形生成回路の制御入力端子は、抵抗として機能するMOSトランジスタを介して定電圧電源の他方の出力端子と接続する。
係る構成を備えることで、バイアス回路からのバイアス電位が低下すると第一のn型MOSトランジスタの実効的な抵抗値が上昇し、その結果第一のn型MOSトランジスタに直列に接続されるMOSトランジスタ(抵抗値として機能している)との間に設定されるノードの電位が上昇する。このMOSトランジスタ間のノードは波形生成回路の制御入力に接続されるので、バイアス電位の低下によって波形生成回路の制御入力に入力される電位が上昇する構成が実現される。
【0022】
また、本願第五の発明に係る液晶表示装置用信号伝送回路は本願第一から第四のいずれかの発明に係る信号伝送回路であって、第一のレシーバ回路は第二のn型MOSトランジスタを備え、この第二のn型MOSトランジスタは、定電圧電源の他方の出力端子がソースに接続され、第一の伝送配線の出力端子と前記第1のn型MOSトランジスタのドレインとがドレインに接続され、電位調整可能な電源の出力端子にゲートは接続されて、第一のレシーバ回路の定電流源をなす。係る構成を備えることで、レシーバ回路に過剰な電流が流れることが防止され、レシーバ回路での低消費電力が実現される。
【0023】
また、本願第六の発明に係る液晶表示装置用信号伝送回路は本願第一から第五のいずれかの発明に係る信号伝送回路であって、バイアス回路は二個のMOSトランジスタを備え、その二個のMOSトランジスタのうち、第一のMOSトランジスタのゲートには第一のレシーバ回路の出力端子が接続され、第二のMOSトランジスタのゲートには第一のレシーバ回路の出力端子が信号反転回路を介して接続され、第一或いは第二のMOSトランジスタのいずれか一方をスイッチとして容量の放電が制御され、他方のMOSトランジスタをスイッチとして容量の充電が制御される。
係る構成を備えることで、第一のレシーバ回路の出力信号のデューティに応じてバイアス回路における容量の充放電の時間比が変動する構成が実現される。
【0024】
また、本願第七の発明に係る液晶表示装置用信号伝送回路は本願第一から第六のいずれかの発明に係る信号伝送回路であって、第一のトランスミッタ回路と同一のディメンジョン及び同一のレイアウトを備える第二のトランスミッタ回路と、第一のレシーバ回路と同一のディメンジョン及び同一のレイアウトを備える第二のレシーバ回路とを備え、第二のトランスミッタ回路と第二のレシーバ回路とは第二の伝送配線を介して接続され、第二のレシーバ回路が備える電位調整回路の電位調整用入力端子にはバイアス回路の出力端子が接続され、第一のトランスミッタ回路にはクロック信号が入力され、第二のトランスミッタ回路にはデータ信号が入力される。
係る構成を備えることで、クロック信号の伝送回路に基づいて設定されたバイアス電圧がデータ信号を伝送する伝送回路にも印加される。上記のごとくクロック信号伝送用の回路とデータ信号伝送用の回路との構成が同一である場合には、クロック伝送用の回路で決定されたバイアス電圧を用いても、伝送されたデータ信号はデータ信号伝送用の回路における波形生成回路のスイッチングを適切に行うことができるように調整される。このため、バイアス回路をデータ信号伝送回路用に別に用意する必要がない。また、本発明では、レシーバ回路に入力する伝送信号の特性が定常的であることを前提として、波形生成回路の制御入力の電位設定をするためのフィードバックループをレシーバ回路とバイアス回路とで実行する。このため、データ信号よりも信号特性の経時変化が少ないクロック信号の方がより適切にバイアス電圧の設定できる。さらに、係る構成では、クロック信号用伝送配線とデータ信号用伝送配線とでは配線抵抗の相対誤差が少なければ、基板ごとに伝送配線の絶対値が変動しても各基板ごとに適切なバイアス電圧が自律的に設定される。従って、高周波信号を低消費電力で伝送する伝送回路が比較的簡便に構成される。
【0025】
また、本願第八の発明に係る液晶表示装置用信号伝送回路は本願第一から第六のいずれかの発明に係る信号伝送回路であって、第一のトランスミッタ回路と同一のディメンジョン及び同一のレイアウトを備える複数のトランスミッタ回路と、第一のレシーバ回路と同一のディメンジョン及び同一のレイアウトを備える複数のレシーバ回路とを備え、複数のトランスミッタ回路のそれぞれは、複数のレシーバ回路の一つと伝送配線を介して接続され、複数のレシーバ回路が備える電位調整回路の電位調整用入力端子のそれぞれにはバイアス回路の出力端子が接続され、第一のトランスミッタ回路にはクロック信号が入力され、複数のトランスミッタ回路にはデータ信号が入力される。
係る構成を備えることで、複数のデータ信号の伝送回路にとって適切なバイアス電圧を一つのクロック信号用の伝送回路で設定することとなり、回路の構成が簡略化される。
【0026】
【発明の実施の形態】
以下、発明の実施の形態を実施例に基づき、かつ添付図を参照しつつ詳細に説明する。
【0027】
<実施例1>
実施例1の液晶表示装置の信号伝送回路は、電圧振幅制御機能を備え、GND端子レベルを基準にして動作するように構成して成るトランスミッタ回路0、1と、電流と電圧振幅の制御機能を備え、該制御機能の調整のための定電流源バイアス入力端子と定電流源回路とを備え、GND端子レベルを基準にして動作するように構成して成るレシーバ回路0、1と、差動入力回路を備え、該差動入力回路のうちの一方の入力端子にCLK信号レシーバ回路の出力信号を入力し、他方の入力端子には前記CLK信号レシーバ回路の反転出力信号を入力し、出力端子にはコンデンサを接続し、前記CLK信号レシーバ回路の出力信号に応じて前記出力端子に接続したコンデンサを充放電する機能を備え、更に前記出力端子を前記CLK信号レシーバ回路及びDATA信号レシーバ回路のバイアス入力端子に接続し、GND端子レベルを基準にして動作するように構成して成るバイアス回路と、から構成して成る。
【0028】
ここでは、クロックをCLK、データをDATAと表記している。また、GNDとはGroundの簡略語であって接地、或いはアースの意味である。
【0029】
即ち、信号伝送回路は4ブロックから構成される。トランスミッタ回路0はCLK信号を送信するブロックであり、レシーバ回路0はCLK信号を受信するブロックである。トランスミッタ回路1はDATA信号を送信するブロックであり、レシーバ回路1はDATA信号を受信するブロックである。バイアス回路は信号伝送回路の全てのレシーバ回路に最適なバイアス電圧を供給するブロックである。
【0030】
前記トランスミッタ回路0、1は、電圧振幅制御機能を備え、GND端子レベルを基準にして動作するように構成した。
【0031】
即ち、前記トランスミッタ回路0、1は、一個のp型MOSトランジスタと二個のn型MOSトランジスタとから成り、前記p型MOSトランジスタのソースは電源電圧端子VDDに接続し、前記p型MOSトランジスタのゲートはCLK信号入力端子に接続し、前記p型MOSトランジスタのドレインは前記第一のn型MOSトランジスタのソースに接続し、前記第一のn型MOSトランジスタのゲートは電圧振幅制限バイアス入力端子に接続し、前記第一のn型MOSトランジスタのドレインは前記第二のn型MOSトランジスタのドレイン及び信号伝送路に接続し、前記第二のn型MOSトランジスタのゲートは前記CLK信号入力端子に接続し、前記第二のn型MOSトランジスタのソースはGND端子に接続して構成した。
【0032】
前記レシーバ回路0、1は、電流と電圧振幅の制御機能を備え、その調整のための定電流源バイアス入力端子と定電流源回路とを備え、GND端子レベルを基準にして動作するように構成した。
【0033】
即ち、前記レシーバ回路0、1は、一個のp型MOSトランジスタと二個のn型MOSトランジスタと二個の反転バッファとから成り、前記p型MOSトランジスタのソースは電源電圧端子に接続し、前記p型MOSトランジスタのゲートと前記p型MOSトランジスタのソースとは前記二個の反転バッファを縦列に接続したその入力側のノードに接続し、前記第一のn型MOSトランジスタのソースは前記ノードに接続し、前記第一のn型MOSトランジスタのゲートは前記バイアス回路の出力端子に接続し、前記第一のn型MOSトランジスタのドレインは前記第二のn型MOSトランジスタのドレイン及び前記信号伝送路とに接続し、前記第二のn型MOSトランジスタのゲートは前記定電流源バイアス入力端子に接続し、前記第二のn型MOSトランジスタのソースはGND端子に接続し、前記二個の反転バッファを縦列に接続したその出力はレシーバ回路出力端子に接続して構成した。尚、CLK信号用レシーバ回路の場合には、該反転バッファの出力を前記バイアス回路の入力端子に接続した。
【0034】
ここで、R0及びR1は、LCDパネルのガラス基板上アルミ配線抵抗を示し、抵抗値は現在のプロセスでは一般的には数100Ωである。CP1及びCP101はトランスミッタ回路の出力寄生容量、CP2及びCP102はレシーバ回路の入力寄生容量を示し、容量値は3〜4pFである。
【0035】
前記トランスミッタ回路0とトランスミッタ回路1は同じディメンジョン、同じレイアウトに構成した。レシーバ回路0とレシーバ回路1も同じディメンジョン、同じレイアウトで構成した。そして、トランスミッタ回路のMOSトランジスタM2とM102のゲートには同じ電圧VB1を、レシーバ回路のMOSトランジスタM6とM106のゲートには同じ電圧VB2を供給した。
【0036】
更に、前記トランスミッタ回路のMOSトランジスタM1とM3、若しくはM101とM103とは相補的にオンするように構成した。レシーバ回路のMOSトランジスタM6若しくはM106は、そのゲートに適当な電圧VB2を供給することで定電流源を構成した。トランスミッタ回路のMOSトランジスタM2若しくはM102は、そのゲートに適当な電圧VB1を供給することで、「H」レベルを電源電圧VDD以下、例えば1V程度に電圧を制限するように構成した。但し、正確に言えば、「H」レベルはトランスミッタ回路0とレシーバ回路0(若しくはトランスミッタ回路1とレシーバ回路1)の両方の作用で決定されることとなる。レシーバ回路のMOSトランジスタM5若しくはM105は電子スイッチを構成し、ノードN2若しくはN102の電位は電源電圧VDD付近若しくはGND端子レベル付近とする。そして、レシーバ回路のMOSトランジスタM4とM5若しくはM104とM105は、電流制限の役割も有しており、数kΩで構成した。反転バファINV1及びINV101は主に波形生成且つ反転バッファINV2及びINV102のゲート容量の充放電駆動を行なうように構成され、INV2及びINV102は反転出力用のバッファとして用いた。
【0037】
前記バイアス回路は、差動入力回路を備え、該差動入力回路のうちの一方の入力端子にCLK信号レシーバ回路の出力信号を入力し、他方の入力端子には前記CLK信号レシーバ回路の反転出力信号を入力し、出力端子にはコンデンサを接続し、前記CLK信号レシーバ回路の出力信号に応じて前記出力端子に接続したコンデンサを充放電する機能を備え、更に前記出力端子を前記CLK信号レシーバ回路及びDATA信号レシーバ回路のバイアス入力端子に接続し、GND端子レベルを基準にして動作するように構成した。
【0038】
前記バイアス回路の差動入力回路は、二個のp型MOSトランジスタと一個の反転バッファとから成り、前記第一のp型MOSトランジスタのゲートを前記差動入力回路の一方の入力端とし、前記第二のp型MOSトランジスタのゲートに前記反転バッファを接続して前記差動入力回路の他方の入力端として構成した。
【0039】
前記バイアス回路の入力端には、前記CLK信号のレシーバ回路0の出力OUTCLKに接続した。そして、前述のように、その入力の反転信号を得るようにINV11を構成し、バイアス回路のMOSトランジスタM12がオンするときはコンデンサC11の充電を、M11がオンするときは、バイアス回路のMOSトランジスタM13とM14とを介してC11に蓄積された電荷を放電するように回路を構成した。デューティ=50%を得るために、M11とM12は同じディメンジョン、同じレイアウトにし、また、M13とM14も同じディメンジョン、同じレイアウトで構成した。尚、バイアス回路のMOSトランジスタM15は電子スイッチとして構成し、レシーバ回路0が高周波で自己発振することを防いでいる。
【0040】
更に、前記バイアス回路は1つのみで、CLK信号のレシーバ回路0のバイアス入力のほか、DATA信号のレシーバ回路1のバイアス入力にもバイアス回路の出力OUTBIASを供給するように構成した。
【0041】
以下、回路動作の説明を行なう。CLK信号伝送の動作波形を図2に、DATA信号伝送の動作波形を図3に示す。何れも横軸は時間(sec)で、縦軸は電圧(V)である。図2及び図3の動作波形は、電源電圧VDD=2.5V、周波数f=250MHz、LCDパネルのガラス基板上アルミ配線抵抗R0及びR
=100Ωの結果である。
【0042】
まず、CLK信号の伝送を行なう。最初、INCLKに「L」レベルを与えたときの初期電圧は、トランスミッタ回路0の出力およびレシーバ回路0の入力はOUTBIASからMOSトランジスタのVgs分だけ下がった電圧で「H」レベルを出力する。例えば、VB1=2.0Vで、トランスミッタ回路0の出力電圧=1.2Vとなる。このとき、レシーバ回路0のN1電位は電源電圧VDD付近であり、従って、レシーバ回路0の出力、即ち、OUTCLKは「H」レベルを出力する。そして、バイアス回路のMOSトランジスタM11はオフ、M12がオンすることで、OUTBIASに接続された容量C11には電源電圧VDDまで電荷が蓄積される。つまり、OUTBIASは電源電圧VDD電位となる。
【0043】
次に、INCLKにデューティ50%の信号を与えると、バイアス回路の位相調整機能が作用し、OUTBIASは電源電圧VDDから徐々に電位が下がる。そして、レシーバ回路0の出力、即ち、OUTCLKが、デューティ50%で出力できるようになるまで、OUTBIASの電位は下がる。その後は、OUTC LKがデューティ50%で出力が維持できるようにOUTBIASの電位が追従する。ここで、電圧バイアスの設定が完了し、OUTBIAS=1.6V付近を得る。また、CLK信号のしきい値は0.2V付近を得る。
【0044】
OUTBIASが安定するとDATA信号IND1を動作させることができる。図3は、そのOUTBIASが安定した後に、DATA信号を伝送している波形を示している。OUTBIASはレシーバ回路0と同様にレシーバ回路1にも電圧を供給しているため、レシーバ回路1のバイアス電圧は最適な条件にある。つまり、CLK信号のしきい値と同様にDATA信号のしきい値も0.2V付近を得ている。その結果、データ信号IND1の状態に応じて、レシーバ回路1の出力、即ちOUTD1が期待通りのファンクションを行なうこととなる。
【0045】
従って、実施例1の液晶表示装置における信号伝送回路においては、位相調整回路を応用したバイアス回路がレシーバ回路に最適なバイアス電圧を供給し、目的とするデューティを得るという作用が実現している。つまり、デューティ=50%を期待値となるように設定することで、高周波領域においても信号を正確に伝送するという効果を得ることが出来る。また、トランスミッタ回路には電圧振幅を制限する作用、レシーバ回路には電流および電圧振幅を制限するという作用があり、消費電力をP、動作周波数をf、電源電圧をV、トランスミッタ回路若しくはレシーバ回路の入力寄生容量、若しくは出力寄生容量をCPとすると、P∝f・CP・V2で表すことができるため、低消費電力という効果を得ることができる。
【0046】
更に、定常動作するCLK信号伝送回路から、レシーバ回路のバイアス電圧を作り出す回路構成であるため、定常状態にならない積分波形であっても、最適なしきい値を得ることができる。つまり、高周波領域においても信号を正確に伝送するという効果を得ることができる。然も、配線抵抗の相対誤差が小さければ、抵抗値の絶対変動に対しても動作領域が広いという効果も発揮する。
【0047】
また、レシーバ回路0、1のMOSトランジスタM4とM5若しくはM104とM105は電流制限の役割があり、数kΩで構成しているため、トランスミッタ回路0、1のMOSトランジスタM3若しくはM103がオンしても伝送回路の消費電流は1mA程度となり、低消費電力を達成している。
【0048】
従って、実施例1の液晶表示装置における信号伝送回路によれば、ガラス基板上のアルミ配線のような高い抵抗値を持つ配線であっても、配線領域や消費電力を増やすことなく、高速で信号伝送が可能な液晶表示装置における信号伝送回路を提供することが可能なこととなる。
【0049】
<実施例2>
図4は、実施例2の液晶表示装置における信号伝送回路の説明図である。信号伝送回路は、電圧振幅制御機能を備え、電源電圧を基準にして動作するように構成して成るトランスミッタ回路0、1と、電流と電圧振幅の制御機能を備え、その調整のためのバイアス入力端子と定電流源回路とを備え、電源電圧を基準にして動作するように構成して成るレシーバ回路0、1と、差動入力回路を備え、該差動入力回路のうちの一方の入力端子にCLK信号レシーバ回路の出力信号を入力し、他方の入力端子には前記CLK信号レシーバ回路の反転出力信号を入力し、出力端子にはコンデンサを接続し、前記CLK信号レシーバ回路の出力信号に応じて前記出力端子に接続したコンデンサを充放電する機能を備え、更に前記出力端子を前記CLK信号レシーバ回路及びDATA信号レシーバ回路のバイアス入力端子に接続し、電源電圧を基準にして動作するように構成して成るバイアス回路と、から構成して成る。
【0050】
実施例2の液晶表示装置における信号伝送回路は、実施例1と異なり、前記トランスミッタ回路0、1、前記レシーバ回路0、1及び前記バイアス回路は、電源電圧を基準にして動作するように構成したことである。基準となる電圧を、GND端子レベルから電源電圧に変えるため、使用するMOSトランジスタの極性や接続する端子の位置を必要に応じて変更する必要があるが、それは適宜に行なうことが出来る。
【0051】
従って、実施例2の液晶表示装置における信号伝送回路によれば、高速に信号伝送が可能な液晶表示装置における信号伝送回路の基準電圧を電源電圧に設定することが出来ることとなる。回路の動作や効果は、実施例1の液晶表示装置における信号伝送回路と同様であるので、説明は省略する。
【0052】
【発明の効果】
本発明に係る液晶表示装置における信号伝送回路によれば、ガラス基板上のアルミ配線のような高い抵抗値を持つ配線であっても、配線領域や消費電力を増やすことなく、高速で信号伝送が可能な液晶表示装置における信号伝送回路を提供することが可能なこととなる。
【図面の簡単な説明】
【図1】実施例1の液晶表示装置における信号伝送回路の説明図である。
【図2】図1の液晶表示装置における信号伝送回路のCLK信号動作波形の説明図である。
【図3】図1の液晶表示装置における信号伝送回路のDATA信号動作波形の説明図である。
【図4】実施例2の液晶表示装置における信号伝送回路の説明図である。
【図5】液晶表示装置における信号伝送回路の適用範囲を説明する概念図である。
【図6】従来のCMOS回路の説明図である。
【図7】従来のRSDS回路の説明図である。
【図8】従来のRSDS回路での動作波形の説明図である。
【図9】特許文献1の回路の説明図である。
【符号の説明】
M1〜M106 信号伝送回路を構成するMOSトランジスタ
INV1〜INV102 信号反転バッファ
CP1〜CP102 LSIの寄生容量
R、R0〜R1B 信号伝送路の配線抵抗
RS 終端抵抗
VDD 電源電圧端子
GND GND(Ground)端子
INCLK CLK信号のトランスミッタ回路入力端子
IND1 DATA信号のトランスミッタ回路入力端子
IN トランスミッタ回路入力端子
INB トランスミッタ回路反転入力端子
OUTCLK CLK信号のレシーバ回路出力端子
OUTD1 DATA信号のレシーバ回路出力端子
OUTBIAS バイアス回路の出力端子
OUT レシーバ回路出力端子
N1、N101 レシーバ回路入力端子
N2、N102 ノード(レシーバ回路内部のソースフォロア出力端子)
VB1 トランスミッタ回路の電圧振幅制限バイアス入力端子
VB2 レシーバ回路の定電流源バイアス入力端子
Claims (8)
- 出力端子での振幅電圧を制御する機能を備え、該出力端子は第一の伝送配線の入力端子に接続される第一のトランスミッタ回路と、
前記伝送配線の出力端子から出力される信号を入力端子に入力し、電位調整用入力端子に入力される電位変動に応じて入力端子の電位を変動させて出力する電位調整回路と、当該電位調整回路からの出力信号を制御入力端子に入力し、該制御入力端子の電位に応じて出力端子の電位を第一の電位或いは第二の電位とする波形生成回路と、当該波形生成回路の後段に縦列に接続されて該波形生成回路の出力信号を反転させる反転バッファとを備える第一のレシーバ回路と、
前記反転バッファからの出力信号を入力し、当該出力信号のデューティに応じて充放電の時間比が変動することで実効的な充放電電圧が変動する容量を備え、当該容量の一端は出力端子に接続され、該出力端子は前記電位調整回路の電位調整用入力端子に接続されるバイアス回路と
を備える液晶表示装置用信号伝送回路。 - 前記バイアス回路は、前記反転バッファからの出力信号のデューティの増大に応じて充電時間を増大させ、前記容量の実効的な放電電圧の低下を抑制する機能を有し、
前記電位調整回路は、前記容量の実効的な放電電位の低下による前記電位調整用入力端子の電位低下に応じて、出力端子の電位と入力端子の電位との差を増大させる機能を有する
請求項1記載の液晶表示装置用信号伝送回路。 - 第一の前記トランスミッタ回路は、一個のp型MOSトランジスタと一個のn型MOSトランジスタとからなるインバータ回路を有し、当該インバータ回路の出力端子と前記MOSトランジスタの少なくとも一方のドレインとの間に抵抗調整機能を有するMOSトランジスタが配置される
請求項1又は2記載の液晶表示装置用信号伝送回路。 - 前記第一のレシーバ回路が備える電位調整回路は第一のn型MOSトランジスタを備え、
当該第一のn型MOSトランジスタは、前記バイアス回路の出力端子がゲートに接続され、前記伝送配線の出力端子及び定電圧電源の一方の出力端子がドレインに接続され、前記波形生成回路の制御入力端子がソースに接続され、
前記波形生成回路の制御入力端子は、抵抗として機能するMOSトランジスタを介して前記定電圧電源の他方の出力端子と接続する
請求項1から3のいずれか記載の液晶表示装置用信号伝送回路。 - 前記第一のレシーバ回路は第二のn型MOSトランジスタを備え、
当該第二のn型MOSトランジスタは、
前記定電圧電源の他方の出力端子がソースに接続され、
前記第一の伝送配線の出力端子と前記第1のn型MOSトランジスタのドレインとがドレインに接続され、
電位調整可能な電源の出力端子にゲートは接続されて、
前記第一のレシーバ回路の定電流源をなす
請求項4記載の液晶表示装置用信号伝送回路。 - 前記バイアス回路は二個のMOSトランジスタを備え、
当該二個のMOSトランジスタのうち、第一のMOSトランジスタのゲートには前記第一のレシーバ回路の出力端子が接続され、第二のMOSトランジスタのゲートには前記第一のレシーバ回路の出力端子が信号反転回路を介して接続され、
前記第一或いは第二のMOSトランジスタのいずれか一方をスイッチとして前記容量の放電が制御され、他方のMOSトランジスタをスイッチとして前記容量の充電が制御される
請求項1から5のいずれか記載の液晶表示装置用信号伝送回路。 - 前記第一のトランスミッタ回路と同一のディメンジョン及び同一のレイアウトを備える第二のトランスミッタ回路と、
前記第一のレシーバ回路と同一のディメンジョン及び同一のレイアウトを備える第二のレシーバ回路とを備え、
前記第二のトランスミッタ回路と前記第二のレシーバ回路とは第二の伝送配線を介して接続され、
前記第二のレシーバ回路が備える電位調整回路の電位調整用入力端子には前記バイアス回路の出力端子が接続され、
前記第一のトランスミッタ回路にはクロック信号が入力され、前記第二のトランスミッタ回路にはデータ信号が入力される
請求項1から6のいずれか記載の液晶表示装置用信号伝送回路。 - 前記第一のトランスミッタ回路と同一のディメンジョン及び同一のレイアウトを備える複数のトランスミッタ回路と、
前記第一のレシーバ回路と同一のディメンジョン及び同一のレイアウトを備える複数のレシーバ回路とを備え、
前記複数のトランスミッタ回路のそれぞれは、前記複数のレシーバ回路の一と伝送配線を介して接続され、
前記複数のレシーバ回路が備える電位調整回路の電位調整用入力端子のそれぞれには前記バイアス回路の出力端子が接続され、
前記第一のトランスミッタ回路にはクロック信号が入力され、前記複数のトランスミッタ回路にはデータ信号が入力される
請求項1から6のいずれか記載の液晶表示装置用信号伝送回路。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007102173A (ja) * | 2005-09-30 | 2007-04-19 | Lg Philips Lcd Co Ltd | 液晶表示装置及びその駆動方法 |
US7397293B2 (en) | 2005-09-16 | 2008-07-08 | Fujitsu Limited | Clock distribution circuit |
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Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US8766719B2 (en) * | 2011-10-17 | 2014-07-01 | Mediatek Inc. | Digitally-controlled power amplifier with bandpass filtering/transient waveform control and related digitally-controlled power amplifier cell |
KR20150021812A (ko) * | 2013-08-21 | 2015-03-03 | 삼성전자주식회사 | 신호 특성을 향상한 라인 구동 회로 및 이를 포함하는 반도체 장치 |
US9531352B1 (en) * | 2015-06-24 | 2016-12-27 | Intel Corporation | Latched comparator circuit |
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US10223960B2 (en) * | 2016-08-30 | 2019-03-05 | Semiconductor Energy Laboratory Co., Ltd. | Receiver for receiving differential signal, IC including receiver, and display device |
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Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3828204A (en) * | 1973-04-16 | 1974-08-06 | Hughes Aircraft Co | Sensitive pulse threshold detector |
JP2000306382A (ja) * | 1999-02-17 | 2000-11-02 | Hitachi Ltd | 半導体集積回路装置 |
US6459306B1 (en) * | 1999-07-22 | 2002-10-01 | Lucent Technologies Inc. | Low power differential comparator with stable hysteresis |
JP2001156180A (ja) | 1999-11-25 | 2001-06-08 | Hitachi Ltd | Cmos長距離配線駆動回路 |
US7129800B2 (en) * | 2004-02-04 | 2006-10-31 | Sun Microsystems, Inc. | Compensation technique to mitigate aging effects in integrated circuit components |
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7397293B2 (en) | 2005-09-16 | 2008-07-08 | Fujitsu Limited | Clock distribution circuit |
JP2007102173A (ja) * | 2005-09-30 | 2007-04-19 | Lg Philips Lcd Co Ltd | 液晶表示装置及びその駆動方法 |
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