KR20040090902A

KR20040090902A - 소비 전력을 감소시킬 수 있는 간단한 신호 전송 회로

Info

Publication number: KR20040090902A
Application number: KR1020040026136A
Authority: KR
Inventors: 호소카와아키오; 야마구치마사유키
Original assignee: 엔이씨 일렉트로닉스 가부시키가이샤
Priority date: 2003-04-18
Filing date: 2004-04-16
Publication date: 2004-10-27
Also published as: TWI235551B; TW200425640A; KR100542930B1; JP4327493B2; JP2004317910A; US20040239662A1; US7394292B2

Abstract

신호 전송 회로는 송신기(TX₁, TX₁'), 수신기(RX₁, RX₁'), 이들 사이의 전송 라인(R₁), 및 바이어스 회로(BC, BC')에 의해 형성된다. 송신기는 입력 신호(HCK_in)를 수신하여 입력 신호에 대응하는 신호를 전송 라인의 입력으로 전송한다. 전송된 신호의 전압 진폭은 제 1 및 제 2의 전원 공급 단자에 의해 정의되는 전압 진폭보다 작다. 수신기는 전송된 신호를 수신하고, 수신된 신호의 전압을 바이어스 전압(VB₃, VB₃')에 따라 조정하여 전압 조정 신호를 생성하고, 전압 조정 신호를 파형 성형하여 출력 신호(HCK_out)를 생성한다. 바이어스 회로는 수신기의 출력 신호와 그 반전 신호를 차동적으로 증폭하여 바이어스 전압을 생성한다. 바이어스 회로는 바이어스 전압에 따라 충방전되는 커패시터(C₀, C₀')를 포함한다.

Description

소비 전력을 감소시킬 수 있는 간단한 신호 전송 회로{SIMPLE SIGNAL TRANSMISSION CIRCUIT CAPABLE OF DECREASING POWER CONSUMPTION}

발명의 배경

발명의 분야

본 발명은 액정 디스플레이(LCD) 장치와 같은 디스플레이의 데이터 라인(또는 신호 라인) 구동 회로 사이에서 사용되는 신호 전송 회로에 관한 것이다.

종래기술의 설명

최근, LCD 장치에 있어서, 대규모 집적(LSI; large scale integrated) 회로에 의해 형성되는 데이터 라인 구동 회로와 같은 다수의 구동 회로가 칩-온-글래스(COG; chips-on-glass) 프로세스 또는 시스템-온-글래스(SOG; system-on-glass) 프로세스에 의해 유리기판 상에 탑재된다. 이 경우, 데이터 라인 구동 회로는 이들 사이에 알루미늄 배선을 사용하여 종속 접속법(cascade connection method)에 의해 정렬된다. 따라서, 알루미늄 배선이 큰 저항을 가지기 때문에, 고속 신호 전송 회로가 필요하게 된다.

제 1의 종래 기술의 신호 전송 회로는 CMOS 인버터에 의해 형성된 송신기, CMOS 인버터에 의해 형성된 수신기, 및 이들 사이의 전송 라인으로 구성된다. 이에대해서는 하기에 상세히 설명한다.

제 2의 종래 기술의 신호 전송 회로는 National Semiconductor INC의 인터페이스 표준에 따른 RSDS(reduced swing differential signaling)법을 사용한다. 이에 대해서도 하기에 상세히 설명한다.

그러나, 상기 설명된 제 2의 종래 기술의 신호 전송 회로에 있어서, 소비 전력은 여전히 크다. 또한, 각각의 신호 전송 회로가 두 개의 전송 라인을 필요로 하기 때문에, 신호 전송 회로는 복잡하고 크기가 크다.

제 3의 종래 기술의 신호 전송 회로는, 소비 전력을 감소시키기 위해, 전송 라인의 입출력을 각각 프리차지하는(precharging) 프리차지회로에 의해 구성된다(JP-A-2001-156180 참조). 이에 대해서도 역시 하기에 상세히 설명한다.

상기 상술된 제 3의 종래 기술의 신호 전송 회로에 있어서는, 소비 전력이 감소될 수 있지만, 프리차지 회로가 필요하게 되어, 회로 구성이 복잡하게 되고 그 크기가 증가한다.

본 발명의 목적은 전송되는 신호의 주파수가 예를 들면 200㎒ 이상인 경우에도 소비 전력을 줄일 수 있는 간단한 신호 전송 회로를 제공하는 것이다.

본 발명에 따르면, 신호 전송 회로는 송신기, 수신기, 이들 사이의 전송 라인, 및 바이어스 회로로 구성된다. 송신기는 입력 신호를 수신하여 입력 신호에 대응하는 신호를 전송 라인의 입력으로 전송한다. 전송되는 신호의 전압 진폭은 제 1 및 제 2의 전원 단자에 의해 정의되는 전압 진폭보다 더 작다. 수신기는 전송되는신호를 수신하고, 수신된 신호의 전압을 바이어스 전압에 따라 조정하여 전압 조정 신호(voltage adjusted signal)를 생성하고, 이 전압 조정 신호를 파형 성형하여 출력 신호를 생성한다. 바이어스 회로는 수신기의 출력 신호와 그 반전 신호를 차동적으로 증폭하여 바이어스 전압을 생성한다. 바이어스 회로는 바이어스 전압에 따라 충방전되는 커패시터를 포함한다.

본 발명은 첨부된 도면과 연계한 하기의 상세한 설명으로부터 더욱 명확하게 이해될 것이다.

도 1은 신호 전송 회로가 적용된 종래의 LCD 장치를 도시하는 회로 블록도.

도 2는 제 1의 종래 기술의 신호 전송 회로를 도시하는 회로도.

도 3은 제 2의 종래 기술의 신호 전송 회로를 도시하는 회로도.

도 4는 도 3의 회로의 동작을 설명하기 위한 타이밍도.

도 5는 제 3의 종래 기술의 신호 전송 회로를 도시하는 회로도.

도 6은 본 발명에 따른 신호 전송 회로의 제 1의 실시예를 도시하는 회로도.

도 7은 도 6의 회로의 동작을 설명하기 위한 타이밍도.

도 8은 본 발명에 따른 신호 전송 회로의 제 2의 실시예를 도시하는 히로도.

도 9는 도 8의 회로의 동작을 설명하기 위한 타이밍도.

♠도면의 주요 부분에 대한 부호의 설명♠

BC : 바이어스 회로 RX₁, RX₂, RX₃: 수신기

TX₁, TX₂, TX₃: 송신기 DA : 차동 증폭기

HCK_in: 수평 클록 신호 HCK_out: 수평 클록 신호

HST_in: 수평 시작 펄스 신호 HST_out: 수평 시작 펄스 신호

D1_in: 디지털 데이터 INV₁₂, INV₂₂, INV₃₂: 인버터

양호한 실시예의 설명 이전에, 종래 기술의 신호 전송 회로가 도 1 내지 도 5를 참조로 설명될 것이다.

신호 전송 회로가 적용된 종래의 LCD 장치를 도시하는 도 1에 있어서, 도면 부호 101은 예를 들면 1024×3×768 도트를 갖는 LCD 패널을 나타낸다. 이 경우, LCD 패널(101)은 3072(1024×3)개의 데이터 라인(또는 신호 라인)(DL)과 768개의 게이트 라인(또는 주사 라인)을 포함한다. 데이터 라인(DL)과 게이트 라인(GL)의 각 교차점에 위치된 하나의 픽셀은 하나의 박막 트랜지스터(Q)와 하나의 액정 셀(C)로 구성된다.

3072개의 데이터 라인(DL)을 구동하기 위해서, LSI 회로에 의해 형성되며, 384개의 데이터 라인(DL)을 각각 구동하는 8개의 데이터 라인 구동 회로(102-1, 102-2, …, 102-8)가 LCD 패널(101)의 수평 에지 상에 마련된다. 이 경우, 데이터 라인 구동 회로(102-1, 102-2, …, 102-8)는 종속 접속법에 의해 정렬되고, 수평클록 신호(HCK), 수평 시작 펄스 신호(HST), 8비트의 디지털 데이터 신호(D1, D2, …, D8) 등을 통과시켜 전송한다.

한편, 768개의 게이트 라인(GL)을 구동하기 위해서, LSI에 의해 형성된 4개의 게이트 라인 구동 회로(103-1, 103-2, 103-3 및 103-4)가 LCD 패널(101)의 수직 에지 상에 마련된다. 이 경우, 게이트 라인 구동 회로(103-1, 103-2, 103-3 및 103-4)는 종속 접속법에 의해 정렬되고, 수직 클록 신호(VCK), 수직 시작 펄스 신호(VST) 등을 통과시켜 전송한다.

또한, LSI 회로에 의해 형성된 타이밍 제어기(4)가 데이터 라인 구동 회로(102-1)와 게이트 라인 구동 회로(103-1)에 근접하여 LCD 패널(101) 상에 마련된다. 이 경우, 타이밍 제어기(104)는 수평 클록 신호(HCK), 수평 시작 펄스 신호(HST), 데이터 신호(D1, D2, …, D8) 등을 생성하고 이들을 데이터 라인 구동 회로(102-1)로 전송한다. 또한, 타이밍 제어기(104)는 수직 클록 신호(VCK), 수직 시작 펄스 신호(VST) 등을 생성하고 이들을 게이트 라인 구동 회로(103-1)로 전송한다.

최근, 데이터 라인 구동 회로(102-1, 102-2, …, 102-8), 게이트 라인 구동 회로(103, 1, 103-2, 103-3 및 103-4) 및 타이밍 제어기(104)는 제조 단가를 낮추기 위해 칩-온 글래스(COG) 프로세스 또는 시스템-온-글래스(SOG) 프로세스에 의해 LCD 패널(101) 상에 탑재된다. 이 경우, 알루미늄으로 이루어진 전송 라인은 데이터 라인 구동 회로(102-1, 102-2, …, 102-8), 게이트 라인 구동 회로(103, 1, 103-2, 103-3 및 103-4), 및 타이밍 제어기(104) 사이에서 LCD 패널(101) 상에 형성된다.

도 1의 LCD 장치가 크기가 크고 정밀도가 높기 때문에, 상기 언급된 전송 라인, 특히, 데이터 라인 구동 회로(102-1, 102-2, …, 102-8) 사이의 전송 라인은 고속으로 동작되어야만 한다.

도 1에 있어서, TX는 다수의 송신기를 포함하는 송신기 회로를 나타내고 RX는 다수의 수신기를 포함하는 수신기 회로를 나타낸다. 즉, 하나의 신호 전송 회로는 송신기 회로(TX) 중 하나의 송신기와, 수신기 회로(RX) 중 하나의 수신기, 및 이들 사이의 하나의 전송 라인으로 구성된다.

제 1의 종래 기술의 신호 전송 회로를 도시하는 도 2에 있어서, 수평 클록 신호(HCK_in)를 수신하는 송신기(TX₁)는 P채널 MOS 트랜지스터(Q_p211)와 N채널 MOS 트랜지스터(Q_n211)에 의해 형성된 CMOS 인버터로 구성되고, 수평 클록 신호(HCK_in)를 수신하여 수평 클록 신호(HCK_out)를 생성하는 수신기(RX₁)는 P채널 MOS트랜지스터(Q_p212)와 N채널 MOS 트랜지스터(Q_n212)에 의해 형성된 CMOS 인버터로 구성된다. 송신기(TX₁)와 수신기(RX₁)는 R₁의 저항을 갖는 전송 라인에 의해 접속된다. 또한, 수평 시작 펄스 신호(HST_in)를 수신하는 송신기(TX₂)는 P채널 MOS 트랜지스터(Q_p221)와 N채널 MOS 트랜지스터(Q_n221)에 의해 형성된 CMOS 인버터로 구성되고, 수평 시작 펄스 신호(HST_in)를 수신하여 수평 시작 펄스 신호(HST_out)를 생성하는 수신기(RX₂)는 P채널 MOS트랜지스터(Q_p221)와 N채널 MOS 트랜지스터(Q_n221)에 의해 형성된 CMOS 인버터로 구성된다. 송신기(TX₂)와 수신기(RX₂)는 R₂의 저항을 갖는 전송 라인에 의해 접속된다. 또한, 디지털 데이터(D1_in)를 수신하는 송신기(TX₃)는 P채널 MOS 트랜지스터(Q_p231)와 N채널 MOS 트랜지스터(Q_n231)에 의해 형성된 CMOS 인버터로 구성되고, 디지털 데이터(D1_in)를 수신하여 디지털 데이터(D1_out)를 생성하는 수신기(RX₃)는 P채널 MOS트랜지스터(Q_p232)와 N채널 MOS 트랜지스터(Q_n232)에 의해 형성된 CMOS 인버터로 구성된다. 송신기(TX₃)와 수신기(RX₃)는 R₃의 저항을 갖는 전송 라인에 의해 접속된다.

도 2에서, C_p11, C_p21, C_p31, …은 송신기(TX₁, TX₂, TX₃, …) 각각의 출력 기생 용량이고, 그 값은 약 3 내지 4㎊이며, C_p12, C_p22, C_p32, …는 수신기(RX₁, RX₂, RX₃, …) 각각의 입력 기생 용량이고, 그 값은 약 3 내지 4㎊이다.

디지털 데이터(D2, D3, …, D8 등)에 대해, 유사한 송신기, 수신기 및 전송 라인이 제공된다.

예를 들면, 송신기(TX₁)에 있어서, 수평 클록 신호(HCK)가 로우(=GND)이면, 트랜지스터(Q_p211및 Q_n211)는 각각 온 및 오프되어, 출력 전압은 하이(=V_DD)가 된다. 결과적으로, 수신기(RX₁)에 있어서, 입력 전압은 하이(=V_DD)이고 그 결과 트랜지스터(Q_p221및 Q_n221)는 각각 오프 및 온된다. 따라서, 수신기(RX₁)의 출력 전압은 하이(=V_DD)가 된다.

한편, 송신기(TX₁)에 있어서, 수평 클록 신호(HCK)가 하이(=V_DD)이면, 트랜지스터(Q_p211및 Q_n211)는 각각 오프 및 온되어, 출력 전압은 로우(=GND)가 된다. 결과적으로, 수신기(RX₁)에 있어서, 입력 전압은 하이(=V_DD)이고 그 결과 트랜지스터(Q_p221및 Q_n221)는 각각 오프 및 온된다. 따라서, 수신기(RX₁)의 출력 전압은 로우(=GND)가 된다.

송신기(TX₁)의 입력에 제공되는 수평 클록 신호(HCK)는 전송 라인(R₁)을 통해 수신기(RX₁)의 출력으로 전송된다.

일반적으로, 송신기(TX₁)의 소비 전력(P(TX₁))은 P(TX₁) ∝ f·C_p11·V_DD ²로 표현되고, 여기서 f는 수평 클록 신호(HCK_in)의 주파수이다.

또한, 수신기(RX₁)의 소비 전력(P(RX₁))은 P(RX₁) ∝ f·C_p12·V_DD ²로 표현된다.

따라서, 수평 클록 신호(HCK)의 주파수(f)가 커질수록, 소비 전력은 커지게 된다.

따라서, 도 2에 있어서, 신호(HCK, HST, D1, …)의 주파수가 커질수록, 소비전력은 커지게 된다. 또한, 송신되는 신호는 그 값이 수백Ω인 R₁과 같은 전송 라인과 그 값이 3 내지 4㎊인 C_p11및 C_p12와 같은 출력 및 입력 기생 용량에 의해 결정되는 시정수(time constant)에 의해 무디어진다.

제 2의 종래 기술의 신호 전송 회로를 도시하는 도 3에 있어서, 이 신호 전송 회로는 National Semiconductor Inc.의 인터페이스 표준에 따른 RSDS(reduced swing differential signaling)법을 사용한다. 수평 클록 신호(HCK_in)와 그 반전 신호(/HCK_in)를 수신하는 송신기(TX₁)는 두 상보 출력 신호를 생성하는 차동 증폭기로 구성되고, 수평 클록 신호(HCK_out)를 생성하는 수신기(RX₁)는 송신기(TX₁)의 상보 출력 신호의 하나의 전압을 나머지의 것과 비교하는 전압 비교기로 구성된다. 송신기(TX₁) 및 수신기(RX₁)는 저항(R₁및 /R₁)을 각각 갖는 두 전송 라인에 의해 종단 저항기(R_t1)와 접속된다. 또한, 수평 시작 펄스 신호(HST_in)와 그 반전 신호(/HST_in)를 수신하는 송신기(TX₂)는 두 상보 출력 신호를 생성하는 차동 증폭기로 구성되고, 수평 시작 펄스 신호(HST_out)를 생성하는 수신기(RX₂)는 송신기(TX₂)의 상보 출력 신호의 하나의 전압을 나머지의 전압과 비교하는 전압 비교기로 구성된다. 송신기(TX₂)와 수신기(RX₂)는 각각 R₂와 /R₂의 저항을 갖는 두 전송 라인에 의해 종단 저항기(R_t2)와 접속된다. 또한, 디지털 데이터(D1_in)와 그 반전 신호(/D1_in)를수신하는 송신기(TX₃)는 두 상보 출력 신호를 생성하는 차동 증폭기로 구성되고, 디지털 데이터(D1_out)를 생성하는 수신기(RX₃)는 송신기(TX₃)의 상보 출력 신호의 하나의 전압을 나머지의 전압과 비교하는 전압 비교기로 구성된다. 송신기(TX₃)와 수신기(RX₃)는 각각 R₃와 /R₃의 저항을 갖는 두 전송 라인에 의해 종단 저항기(R_t3)와 접속된다.

디지털 데이터(D2, D3, …, D8 등)에 대해, 유사한 송신기, 수신기 및 종단 저항기를 갖는 전송 라인이 제공된다.

예를 들면, 도 4에 도시된 바와 같이, 송신기(TX₁)의 한 출력 신호(S₁)가 변경되면, 수신기(RX₁)의 한 입력 신호(S₁')는 전송 라인(R₁)과 종단 저항기(R_t1) 및 출력 및 입력 기생 용량(도시되지 않음)에 의해 결정되는 시정수에 의해 무디어진다. 따라서, 클록 신호(HCK_in)의 주파수가 아주 높으면, 입력 신호(S₁')는 하이 레벨에 도달할 수 없게 된다.

또한, 도 3에 있어서, 송신기(TX₁, TX₂, TX₃, …) 각각이 2.0㎃의 전류를 필요로 하고, 수신기(RX₁, RX₂, RX₃, …) 각각이 수 백 ㎂의 전류를 필요로 하기 때문에, 소비 전력은 여전히 크다.

또한, 각각의 신호 전송 회로가 두 개의 전송 라인을 필요로 하기 때문에, 신호 전송 회로는 복잡하고 크기가 크다.

제 3의 종래 기술의 신호 전송 회로(JP-A-2001-156180 참조)를 도시하는 도 5에 있어서, 수평 클록 신호(HCK_in)를 수신하는 송신기(TX₁)는 클록 신호(φ_p및 /φ_p)에 의해 클록되는 전송 게이트(TG₁), 전압(V_p)에 의해 전력을 공급받으며 클록 신호(φ_p)에 의해 클록되는 프리차지 N채널 MOS 트랜지스터(Q_n511), 및 N채널 MOS 트랜지스터(Q_n512및 Q_n513)로 구성되고, 수평 클록 신호(HCK_in)를 수신하여 수평 클록 신호(HCK_out)를 생성하기 위한 수신기(RX₁)는 전원 전압(V_DD)에 의해 전력을 공급받으며 클록 신호(/φ_p)에 의해 클록되는 프리차지 P채널 MOS 트랜지스터(Q_n511), N채널 MOS 트랜지스터(Q_n514), 클록 신호(φ_p)에 의해 클록되는 그라운드 전압(GND)과 바이어스 전압(VB)에 의해 전력을 공급받는 N채널 MOS 트랜지스터(Q_n515)와 P채널 MOS 트랜지스터(Q_n512)에 의해 형성되는 바이어스 회로, 및 인버터(I₁)로 구성된다. 송신기(TX₁)와 수신기(RX₁)는 R₁의 저항을 갖는 전송 라인에 의해 접속된다. 또한, 수평 시작 펄스 신호(HST)를 수신하는 송신기(TX₂)는 클록 신호(φ_p및 /φ_p)에 의해 클록되는 전송 게이트(TG₂), 전압(V_p)에 의해 전력을 공급받으며 클록 신호(φ_p)에 의해 클록되는 프리차지 N채널 MOS 트랜지스터(Q_n521), 및 N채널 MOS 트랜지스터(Q_n522및 Q_n523)로 구성되고, 수평 시작 펄스 신호(HST_in)를 수신하여 수평 시작 펄스 신호(HST_out)를 생성하기 위한 수신기(RX₂)는 전원 전압(V_DD)에 의해 전력을 공급받으며 클록 신호(/φ_p)에 의해 클록되는 프리차지 P채널 MOS 트랜지스터(Q_n521), N채널 MOS 트랜지스터(Q_n524), 클록 신호(φ_p)에 의해 클록되는 그라운드 전압(GND)과 바이어스 전압(VB)에 의해 전력을 공급받는 N채널 MOS 트랜지스터(Q_n525)와 P채널 MOS 트랜지스터(Q_p522)에 의해 형성되는 바이어스 회로, 및 인버터(I₂)로 구성된다. 송신기(TX₂)와 수신기(RX₂)는 R₂의 저항을 갖는 전송 라인에 의해 접속된다. 또한, 디지털 테이터(D1_in)를 수신하는 송신기(TX₃)는 클록 신호(φ_p및 /φ_p)에 의해 클록되는 전송 게이트(TG₃), 전압(V_p)에 의해 전력을 공급받으며 클록 신호(φ_p)에 의해 클록되는 프리차지 N채널 MOS 트랜지스터(Q_n531), 및 N채널 MOS 트랜지스터(Q_n532및 Q_n533)로 구성되고, 디지털 데이터(D1_in)를 수신하여 디지털 데이터(D1_out)를 생성하기 위한 수신기(RX₃)는 전원 전압(V_DD)에 의해 전력을 공급받으며 클록 신호(/φ_p)에 의해 클록되는 프리차지 P채널 MOS 트랜지스터(Q_n531), N채널 MOS 트랜지스터(Q_n534), 클록 신호(φ_p)에 의해 클록되는 그라운드 전압(GND)과 바이어스 전압(VB)에 의해 전력을 공급받는 N채널 MOS 트랜지스터(Q_n535)와 P채널 MOS 트랜지스터(Q_p532)에 의해 형성되는 바이어스 회로, 및 인버터(I₃)로 구성된다. 송신기(TX₃)와 수신기(RX₃)는 R₃의 저항을 갖는 전송 라인에 의해 접속된다.

디지털 데이터(D2, D3, …, D8 등)에 대해, 유사한 송신기, 수신기 및 전송라인이 제공된다.

송신기(TX₁)와 수신기(RX₁)의 동작은 다음에 설명된다.

프리차지 기간동안, 클록 신호(φ_p및 /φ_p)는 각각 하이 및 로우이다. 따라서, 송신기(TX₁)에 있어서, 전송 게이트(TG₁)는 닫히고 트래지스터(Q_n513)는 온되어, 트랜지스터(Q_n512)는 오프된다. 또한, 프리차지 트랜지스터(Q_n511)는 온된다. 결과적으로, 전송 라인(R₁)의 입력은 V_p로 충전된다. 한편, 수신기에 있어서, 트랜지스터(Q_p512및 Q_n515)는 각각 온 및 오프되어 트랜지스터(Q_n514)를 오프시킨다. 또한, 프리차지 트랜지스터(Q_p511)가 온된다. 결과적으로, 인버터(I₁)의 입력은 V_DD로 충전되어, 인버터(I₁)의 출력 신호(HCK_out)가 로우로 된다.

수평 클록 신호(HCK_in)가 하이인 전송 기간으로 제어가 들어가면, 클록 신호(φ_p및 /φ_p)는 각각 로우 및 하이이다. 따라서, 송신기(TX₁)에 있어서, 전송 게이트(TG₁)는 오픈되고 트랜지스터(Q_n513)는 오프되고, 트랜지스터(Q_n512)는 전송 게이트(TG₁)를 통과한 수평 클록 신호(HCK_in)에 의해 온된다. 결과적으로, 전송 라인(R₁)의 입력에서의 전압은 감소되고, 그 결과 전송 라인(R₁)의 출력에서의 전압이 감소된다. 한편, 수신기(RX₁)에 있어서, 트랜지스터(Q_p512및 Q_n515)는 각각 오프 및 온되어, 트랜지스터(Q_n514)의 게이트 전압이 VB에서 바이어스된다. 또한, 프리차지 트랜지스터(Q_p511)는 오프된다. 결과적으로, 인버터(I₁)의 입력은 바이어스 트랜지스터(Q_n514)를 통해 방전되어 인버터(I₁)의 출력 신호(HCK_out)를 로우에서 하이로 반전시킨다. 이와는 반대로, 수평 클록 신호(HCK)가 로우인 전송 기간으로 제어가 들어가면, 클록 신호(φ_p및 /φ_p)는 각각 로우 및 하이이다. 따라서, 송신기(TX₁)에 있어서, 전송 게이트(TG₁)는 오픈되고 트랜지스터(Q_n513)는 오프되어, 트랜지스터(1n512)가 전송 게이트(TG₁)를 통과한 수평 클록 신호(HCK_in)에 의해 오프 상태로 유지된다. 또한, 프리차지 트랜지스터(Q_n511)는 오프된다. 결과적으로, 전송 라인(R₁)의 입력 에서의 전압은 감소되지 않고, 그 결과 전송 라인(R₁)의 출력에서의 전압이 감소되지 않는다. 한편, 수신기(RX₁)에 있어서, 트랜지스터(Q_p512및 Q_n515)는 각각 온 및 오프되어, 트랜지스터(Q_n514)의 게이트 전압이 VB에서 바이어스된다. 또한, 프리차지 트랜지스터(Q_p511)는 오프된다. 결과적으로, 인버터(I₁)의 입력은 바이어스된 트랜지스터(Q_n514)를 통해 방전되지 않고, 인버터(I₁)의 출력 신호(HCK_out)는 로우로 유지된다.

따라서, 도 5의 신호 전송 회로에 있어서, 하이 레벨 신호를 전송할 때 전류가 흐르지만 로우 레벨 신호를 전송할 땐 전류가 거의 흐르지 않기 때문에, 소비 전력은 감소될 수 있다.

그러나, 도 5의 신호 전송 회로에 있어서, 트랜지스터(Q_n511및 Q_p511), 및 바이어스 회로(Q_p512, Q_n515)에 의해 형성되는 프리차지 회로가 필요하기 때문에, 제어 회로(도시하지 않음)는 복잡하게 된다. 또한, TX₁와 같은 송신기의 출력 신호가 로우이면, RX₁과 같은 수신기의 입력 신호는 전송 라인(R₁)과 출력 및 입력 기생 용량(도시하지 않음)에 의해 결정되는 시정수에 의해 무디어진다.

본 발명에 따른 제 1의 실시예를 도시하는 도 6에 있어서, 수평 클록 신호(HCK_in)를 수신하는 송신기(TX₁)는 P채널 MOS 트랜지스터(Q_p11)와 N채널 MOS 트랜지스터(Q_n11) 및 이들 트랜지스터(Q_p11및 Q_n11) 사이에 접속된 전압 진폭 제한 N채널 MOS 트랜지스터(Q_n12)에 의해 형성된 CMOS 인버터로 구성된다. 이 경우, 유한 바이어스 전압(VB₁)이 트랜지스터(Q_n12)의 게이트에 인가되어 출력 신호의 하이 레벨을 제한한다. 예를 들면, 출력 신호의 하이 레벨은 2.5V와 같은 전원 전압(V_DD)보다 낮은 약 1V에 의해 제한된다. 또한, 수평 클록 신호(HCK_in)를 수신하여 수평 클록 신호(HCK_out)를 생성하기 위한 수신기(RX₁)는 부하 드레인-게이트 접속 P채널 MOS 트랜지스터(Q_p12), 게이트가 유한 바이어스 전압(VB₂)을 수신하는 N채널 MOS 트랜지스터(Q_n13)에 의해 형성되는 정전류원, 및 게이트가 가변 바이어스 전압(VB₃)을 수신하는 전압 조정 N채널 MOS 트랜지스터(Q_n14)로 구성된다. 전압 조정 N채널MOS 트랜지스터(Q_n14)는 노드(N₁₁)에서 전압을 조정하여 노드(N₁₂)에서 조정된 전압을 생성한다. 이 경우, 바이어스 전압(VB₃)이 높을수록, 노드(N₁₂)에서의 전압이 높아진다. 또한, 트랜지스터(Q_p12, Q_n14및 Q_n13)는 전체적으로 전류 제한 수단으로서 기능한다. 노드(N₁₂)에서의 전압은 노드(N₁₂)에서의 전압을 파형 성형하기 위해 인버터(INV₁₁)로 제공되고, 인버터(INV₁₂)에 의해 반전된다. 이 경우, 인버터(INV₁₁)가 0.2V와 같은 입계 전압을 가지기 때문에, 노드(N₁₂)에서의 전압은 노드(N₁₂)에서의 전압이 임계 전압보다 높은지의 여부에 따라 하이 레벨 신호(=V_DD) 또는 로우 레벨 신호(=GND)로 변경된다. 송신기(TX₁)와 수신기(RX₁)는 그 값이 수백Ω인 R₁의 저항을 갖는 전송 라인에 의해 접속된다.

또한, 수평 시작 펄스 신호(HST_in)를 수신하는 송신기(TX₂)는 P채널 MOS 트랜지스터(Q_p21)와 N채널 MOS 트랜지스터(Q_n21) 및 이들 트랜지스터(Q_p21및 Q_n21) 사이에 접속된 전압 진폭 제한 N채널 MOS 트랜지스터(Q_n22)에 의해 형성된 CMOS 인버터로 구성된다. 이 경우, 유한 바이어스 전압(VB₁)이 트랜지스터(Q_n22)의 게이트에 인가되어 출력 신호의 하이 레벨을 제한한다. 예를 들면, 출력 신호의 하이 레벨은 2.5V와 같은 전원 전압(V_DD)보다 낮은 약 1V에 의해 제한된다. 또한, 수평 시작 펄스 신호(HCK_in)를 수신하여 수평 클록 신호(HST_out)를 생성하기 위한 수신기(RX₂)는 부하드레인-게이트 접속 P채널 MOS 트랜지스터(Q_p22), 게이트가 유한 바이어스 전압(VB₂)을 수신하는 N채널 MOS 트랜지스터(Q_n23)에 의해 형성되는 정전류원, 및 게이트가 가변 바이어스 전압(VB₃)을 수신하는 전압 조정 N채널 MOS 트랜지스터(Q_n24)로 구성된다. 전압 조정 N채널 MOS 트랜지스터(Q_n24)는 노드(N₂₁)에서 전압을 조정하여 노드(N₂₂)에서 조정된 전압을 생성한다. 이 경우, 바이어스 전압(VB₃)이 높을수록, 노드(N₂₂)에서의 전압이 높아진다. 또한, 트랜지스터(Q_p22, Q_n24및 Q_n23)는 전체적으로 전류 제한 수단으로서 기능한다. 노드(N₂₂)에서의 전압은 노드(N₂₂)에서의 전압을 파형 성형하기 위해 인버터(INV₂₁)로 제공되고, 인버터(INV₂₂)에 의해 반전된다. 이 경우, 인버터(INV₂₁)가 0.2V와 같은 입계 전압을 가지기 때문에, 노드(N₂₂)에서의 전압은 노드(N₂₂)에서의 전압이 임계 전압보다 높은지의 여부에 따라 하이 레벨 신호(=V_DD) 또는 로우 레벨 신호(=GND)로 변경된다. 송신기(TX₂)와 수신기(RX₂)는 그 값이 수백Ω인 R₂의 저항을 갖는 전송 라인에 의해 접속된다.

또한, 디지털 데이터(D1_in)를 수신하는 송신기(TX₃)는 P채널 MOS 트랜지스터(Q_p31)와 N채널 MOS 트랜지스터(Q_n31) 및 이들 트랜지스터(Q_p31및 Q_n31) 사이에 접속된 전압 진폭 제한 N채널 MOS 트랜지스터(Q_n32)에 의해 형성된 CMOS 인버터로 구성된다. 이 경우, 유한 바이어스 전압(VB₁)이 트랜지스터(Q_n32)의 게이트에 인가되어 출력 신호의 하이 레벨을 제한한다. 예를 들면, 출력 신호의 하이 레벨은 2.5V와 같은 전원 전압(V_DD)보다 낮은 약 1V에 의해 제한된다. 또한, 디지털 데이터(D1_in)를 수신하여 디지털 데이터(D1_out)를 생성하기 위한 수신기(RX₃)는 부하 드레인-게이트 접속 P채널 MOS 트랜지스터(Q_p32), 게이트가 유한 바이어스 전압(VB₂)을 수신하는 N채널 MOS 트랜지스터(Q_n33)에 의해 형성되는 정전류원, 및 게이트가 가변 바이어스 전압(VB₃)을 수신하는 전압 조정 N채널 MOS 트랜지스터(Q_n34)로 구성된다. 전압 조정 N채널 MOS 트랜지스터(Q_n34)는 노드(N₃₁)에서 전압을 조정하여 노드(N₃₂)에서 조정된 전압을 생성한다. 이 경우, 바이어스 전압(VB₃)이 높을수록, 노드(N₃₂)에서의 전압이 높아진다. 또한, 트랜지스터(Q_p32, Q_n34및 Q_n33)는 전체적으로 전류 제한 수단으로서 기능한다. 노드(N₃₂)에서의 전압은 노드(N₃₂)에서의 전압을 파형 성형하기 위해 인버터(INV₃₁)로 제공되고, 인버터(INV₃₂)에 의해 반전된다. 이 경우, 인버터(INV₃₁)가 0.2V와 같은 입계 전압을 가지기 때문에, 노드(N₁₂)에서의 전압은 노드(N₃₂)에서의 전압이 임계 전압보다 높은지의 여부에 따라 하이 레벨 신호(=V_DD) 또는 로우 레벨 신호(=GND)로 변경된다. 송신기(TX₃)와 수신기(RX₃)는 그 값이 수백Ω인 R₃의 저항을 갖는 전송 라인에 의해 접속된다.

바이어스 회로(BC)는 수신기(RX₁)로부터 수평 클록 신호(HCK_out)를 수신하고 바이어스 전압(VB₃)을 수신기(RX₁, RX₂, RX₃, …)의 전압 조정 트랜지스터(Q_n14, Q_n24, Q_n34, …)의 게이트로 전송한다.

바이어스 회로(BC)는 수평 클록 신호(HCK_out)와 그 반전 신호를 차동적으로 증폭하기 위한 차동 증폭기(DA), 및 이 차동 증폭기(DA)에 의해 충방전되는 커패시터(C₀)로 구성된다. 차동 증폭기(DA)는 수평 클록 신호(HCK_out)와 그 반전 신호에 의해 각각 제어되는 P채널 MOS 트랜지스터(Q_p01및 Q_p02)를 포함하는 차동 쌍과, N채널 MOS 트랜지스터(Q_n01및 Q_n02)에 의해 형성된 전류 미러 회로, 및 N채널 MOS 트랜지스터(Qn03)에 의해 형성된 스위치에 의해 형성된다. 여기서, 50%의 듀티비를 갖는 수평 클록 신호(HCK_out)에 응답하기 위해서, 트랜지스터(Q_p01및 Q_p02)는 동일한 크기를 가지며, 트랜지스터(Q_n01및 Q_n02)는 동일한 크기를 갖는다. 또한, 트랜지스터(Qn03)는, 수신기(RX₁)가 자체 발진하는 것을 방지하기 위해서, 바이어스 전압(VB₃)에 의해 제어된다.

도 6의 신호 전송 회로의 동작은 도 7을 참조로 설명되는데, 여기서 V_DD는2.5V이고, 수평 클록 신호(HCK)의 주파수는 250㎒이며, 저항(R₁, R₂, R₃, …)은 100Ω이다.

먼저, t0의 시각에서, 송신기(TX₁)에서, 수평 클록 신호(HCK_in)가 로우(=GND)이면, 트랜지스터(Q_p11및 Q_n11)는 각각 온 및 오프되어, 출력 전압은 하이(=VB₁-VGS, 여기서 VGS는 트랜지스터(Q_n12)의 게이트-소스 전압이다)이다. 예를 들면, VB₁이 2.0V이고 VGS가 0.8V이면, VB₁-VGS=1.2V이다. 결과적으로, 수신기(RX₁)에서, 노드(N₁₁)에서의 전압은 하이(=1.2V)이다. 이 경우, 노드(N₁₂)에서의 전압이 인버터(INV₁₁)의 임계 전압(=0.2V)보다 충분히 높기 때문에, 수평 클록 신호(HCK_out)는 하이(=V_DD)이다. 따라서, 바이어스 회로(BC)에서, 트랜지스터(Q_p01및 Q_p02)는 각각 오프 및 온되고, 커패시터(C₀)는 V_DD로 충전되어, 바이어스 전압(VB₃)은 하이(=V_DD)가 된다.

다음에, t1의 시각에서, 수평 클록 신호(HCK_in)가 송신기(TX₁)에 제공된다. 결과적으로, 수신기(RX₁)에서, 노드(N₁₁)에서의 전압은 급격하게 감소되어, 노드(N₁₂)에서의 전압은 인버터(INV₁₁)의 임계 전압(0.2V)보다 낮아지게 될 것이다. 따라서, 수평 클록 신호(HCK_out)는 로우(=0V)가 된다. 따라서, 바이어스 회로(BC)에서, 트랜지스터(Q_p01및 Q_p02)는 각각 온 및 오프되고, 커패시터(C₀)는 점차적으로 방전되어, 바이어스 전압(VB₃)은 점차적으로 감소된다.

바이어스 전압(VB₃)이 점차적으로 감소되면, 노드(N₁₁)에서의 전압은 트랜지스터(Q_n14)에 의해 조정되어 노드(N₁₂)에서의 전압을 증가시킨다. 최종적으로, t2의 시각에서, 노드(N₁₂)에서의 전압은 인버터(INV₁₁)의 임계 전압(=0.2V)에 도달하여, 바이어스 전압(VB₃)은 1.6V와 같은 유한 값에 수렴된다.

다음에, t2의 시각 이후 시간 간격이 충분히 경과한 t3의 시각에서, 수평 시작 펄스 신호(HST_in), 디지털 데이터(D1_in) 등이 송신기(TX₂, TX₃, …)로 제공된다. 결과적으로, 바이어스 전압(VB₃)이 수신기(RX₂, RX₃, …)에 공동으로 제공되기 때문에, 노드(N₂₁, N₃₁, …)에서의 전압은 즉각적으로 변경되고, 그 결과 수평 클록 신호(HST_out), 디지털 데이터(D1_out) 등은 최적으로 재생성 또는 수신될 수 있다.

도 6에 있어서, 바이어스 전압(VB₃)이 수신기(RX₁, RX₂, RX₃, …)에 최적으로 제공되기 때문에, 신호의 전송은 200㎒보다 높은 주파수일 수 있다. 또한, 송신기(TX₁, TX₂, TX₃, …) 각각이 전압 진폭 제한 기능을 갖기 때문에, 소비 전력은 감소될 수 있다. 이 소비 전력은 전압 진폭의 제곱에 비례한다. 또한, 수신기(RX₁, RX₂, RX₃, …) 각각이 전류 제한 기능과 전압 조정 기능을 가지기 때문에, 소비 전력은 감소될 수 있다. 여기서, 이 소비 전력은 전류와 전압 진폭의 제곱에 비례한다. 또한, RX₁와 같은 수신기의 트랜지스터(Q_p12및 Q_n14)가 전류 제한 수단(수 ㏀)으로서 기능하기 때문에, 트랜지스터(Q_n11)가 온되면, 전송 라인(R₁)을 통해 흐르는 전류는 아주 작게 되어(약 1㎃), 또한 소비 전력을 감소시킬 것이다.

또한, 바이어스 전압(VB₃)이 정상 신호(steady signal)로부터 유도되기 때문에, 즉 수평 클록 신호(HCK_out)가 모든 수신기(RX₁, RX₂, RX₃, …)에 제공되기 때문에, 수평 시작 펄스 신호(HST)와 같은 비정상 신호(non-steady signal)는 고주파수에서 최적으로 수신될 수 있다. 또한, 전송 라인(R₁, R₂, R₃, …)의 상대 오차가 작으면, 전송 라인(R₁, R₂, R₃, …)의 절대 오차가 큰 경우에도 넓은 동작 범위가 얻어질 수 있다.

본 발명에 따른 신호 전송 회로의 제 2의 실시예를 도시하는 도 8에 있어서, 수평 클록 신호(HCK_in)를 수신하는 송신기(TX₁')는 P채널 MOS 트랜지스터(Q_p11')와 N채널 MOS 트랜지스터(Q_n11') 및 이들 트랜지스터(Q_p11' 및 Q_n11') 사이에 접속된 전압 진폭 제한 P채널 MOS 트랜지스터(Q_p12')에 의해 형성된 CMOS 인버터로 구성된다. 이 경우, 유한 바이어스 전압(VB₁')이 트랜지스터(Q_p12')의 게이트에 인가되어 출력 신호의 로우 레벨을 제한한다. 예를 들면, 출력 신호의 로우 레벨은 0V와 같은 그라운드 전압(GND)보다 높은 약 1.5V에 의해 제한된다. 또한, 수평 클록 신호(HCK_in)를수신하여 수평 클록 신호(HCK_out)를 생성하기 위한 수신기(RX₁')는 부하 드레인-게이트 접속 N채널 MOS 트랜지스터(Q_n12'), 게이트가 유한 바이어스 전압(VB₂')을 수신하는 P채널 MOS 트랜지스터(Q_p13')에 의해 형성되는 정전류원, 및 게이트가 가변 바이어스 전압(VB₃')을 수신하는 전압 조정 P채널 MOS 트랜지스터(Q_p14')로 구성된다. 전압 조정 P채널 MOS 트랜지스터(Q_p14')는 노드(N₁₁')에서 전압을 조정하여 노드(N₁₂')에서 조정된 전압을 생성한다. 이 경우, 바이어스 전압(VB₃')이 낮을수록, 노드(N₁₂')에서의 전압이 높아진다. 또한, 트랜지스터(Q_n12', Q_p14' 및 Q_p13')는 전체적으로 전류 제한 수단으로서 기능한다. 노드(N₁₂')에서의 전압은 노드(N₁₂')에서의 전압을 파형 성형하기 위해 인버터(INV₁₁')로 제공되고, 인버터(INV₁₂')에 의해 반전된다. 이 경우, 인버터(INV₁₁')가 2.3V와 같은 입계 전압을 가지기 때문에, 노드(N₁₂')에서의 전압은 노드(N₁₂')에서의 전압이 임계 전압보다 낮은지의 여부에 따라 로우 레벨 신호(=GND) 또는 하이 레벨 신호(=V_DD)로 변경된다. 송신기(TX₁')와 수신기(RX₁')는 그 값이 수백Ω인 R₁의 저항을 갖는 전송 라인에 의해 접속된다.

또한, 수평 시작 펄스 신호(HST_in)를 수신하는 송신기(TX₂')는 P채널 MOS 트랜지스터(Q_p21')와 N채널 MOS 트랜지스터(Q_n21') 및 이들 트랜지스터(Q_p21' 및 Q_n21')사이에 접속된 전압 진폭 제한 P채널 MOS 트랜지스터(Q_p22')에 의해 형성된 CMOS 인버터로 구성된다. 이 경우, 유한 바이어스 전압(VB₁')이 트랜지스터(Q_p22')의 게이트에 인가되어 출력 신호의 로우 레벨을 제한한다. 예를 들면, 출력 신호의 로우 레벨은 0V와 같은 그라운드 전압(GND)보다 높은 약 1.5V에 의해 제한된다. 또한, 수평 시작 펄스 신호(HST_in)를 수신하여 수평 클록 신호(HST_out)를 생성하기 위한 수신기(RX₂')는 부하 드레인-게이트 접속 N채널 MOS 트랜지스터(Q_n22'), 게이트가 유한 바이어스 전압(VB₂')을 수신하는 P채널 MOS 트랜지스터(Q_p23')에 의해 형성되는 정전류원, 및 게이트가 가변 바이어스 전압(VB₃')을 수신하는 전압 조정 P채널 MOS 트랜지스터(Q_P24')로 구성된다. 전압 조정 P채널 MOS 트랜지스터(Q_P24')는 노드(N₂₁')에서 전압을 조정하여 노드(N₂₂')에서 조정된 전압을 생성한다. 이 경우, 바이어스 전압(VB₃')이 낮을수록, 노드(N₂₂')에서의 전압이 높아진다. 또한, 트랜지스터(Q_n22', Q_p24' 및 Q_p23')는 전체적으로 전류 제한 수단으로서 기능한다. 노드(N₂₂')에서의 전압은 노드(N₂₂')에서의 전압을 파형 성형하기 위해 인버터(INV₂₁')로 제공되고, 인버터(INV₂₂')에 의해 반전된다. 이 경우, 인버터(INV₂₁')가 2.3V와 같은 입계 전압을 가지기 때문에, 노드(N₂₂')에서의 전압은 노드(N₂₂')에서의 전압이 임계 전압보다 낮은지의 여부에 따라 로우 레벨 신호(=GND) 또는 하이 레벨 신호(=V_DD)로 변경된다.송신기(TX₂')와 수신기(RX₂')는 그 값이 수백Ω인 R₂의 저항을 갖는 전송 라인에 의해 접속된다.

또한, 디지털 데이터(D1_in)를 수신하는 송신기(TX₃')는 P채널 MOS 트랜지스터(Q_p31')와 N채널 MOS 트랜지스터(Q_n31') 및 이들 트랜지스터(Q_p31' 및 Q_n31') 사이에 접속된 전압 진폭 제한 P채널 MOS 트랜지스터(Q_p32')에 의해 형성된 CMOS 인버터로 구성된다. 이 경우, 유한 바이어스 전압(VB₁')이 트랜지스터(Q_p32')의 게이트에 인가되어 출력 신호의 로우 레벨을 제한한다. 예를 들면, 출력 신호의 로우 레벨은 0V와 같은 그라운드 전압(GND)보다 높은 약 1.5V에 의해 제한된다. 또한, 디지털 데이터(D1_in)를 수신하여 디지털 데이터(D1_out)를 생성하기 위한 수신기(RX₃')는 부하 드레인-게이트 접속 N채널 MOS 트랜지스터(Q_n32'), 게이트가 유한 바이어스 전압(VB₂')을 수신하는 P채널 MOS 트랜지스터(Q_p33')에 의해 형성되는 정전류원, 및 게이트가 가변 바이어스 전압(VB₃')을 수신하는 전압 조정 P채널 MOS 트랜지스터(Q_P34')로 구성된다. 전압 조정 P채널 MOS 트랜지스터(Q_P34')는 노드(N₃₁')에서 전압을 조정하여 노드(N₃₂')에서 조정된 전압을 생성한다. 이 경우, 바이어스 전압(VB₃')이 낮을수록, 노드(N₃₂')에서의 전압이 높아진다. 또한, 트랜지스터(Q_n32', Q_p34' 및 Q_p33')는 전체적으로 전류 제한 수단으로서 기능한다. 노드(N₃₂')에서의 전압은 노드(N₃₂')에서의 전압을 파형 성형하기 위해 인버터(INV₃₁')로 제공되고, 인버터(INV₃₂')에 의해 반전된다. 이 경우, 인버터(INV₃₁')가 2.3V와 같은 입계 전압을 가지기 때문에, 노드(N₃₂')에서의 전압은 노드(N₃₂')에서의 전압이 임계 전압보다 낮은지의 여부에 따라 로우 레벨 신호(=GND) 또는 하이 레벨 신호(=V_DD)로 변경된다. 송신기(TX₃')와 수신기(RX₃')는 그 값이 수백Ω인 R₃의 저항을 갖는 전송 라인에 의해 접속된다.

바이어스 회로(BC')는 수신기(RX₁')로부터 수평 클록 신호(HCK_out)를 수신하고 바이어스 전압(VB₃')을 수신기(RX₁', RX₂', RX₃', …)의 전압 조정 트랜지스터(Q_p14', Q_p24', Q_p34', …)의 게이트로 전송한다.

바이어스 회로(BC')는 수평 클록 신호(HCK_out)와 그 반전 신호를 차동적으로 증폭하기 위한 차동 증폭기(DA'), 및 이 차동 증폭기(DA')에 의해 충방전되는 커패시터(C₀')로 구성된다. 차동 증폭기(DA')는 수평 클록 신호(HCK_out)와 그 반전 신호에 의해 각각 제어되는 N채널 MOS 트랜지스터(Q_n01' 및 Q_n02')를 포함하는 차동 쌍과, P채널 MOS 트랜지스터(Q_p01' 및 Q_p02')에 의해 형성된 전류 미러 회로, 및 P채널 MOS트랜지스터(Q_p03')에 의해 형성된 스위치에 의해 형성된다. 여기서, 50%의 듀티비를 갖는 수평 클록 신호(HCK_out)에 응답하기 위해서, 트랜지스터(Q_n01' 및 Q_n02')는 동일한 크기를 가지며, 트랜지스터(Q_p01' 및 Q_p02')는 동일한 크기를 갖는다. 또한, 트랜지스터(Q_p03')는, 수신기(RX₁')가 자체 발진하는 것을 방지하기 위해서, 바이어스 전압(VB₃')에 의해 제어된다.

도 8의 신호 전송 회로의 동작은 도 9를 참조로 설명되는데, 여기서 V_DD는 2.5V이고, 수평 클록 신호(HCK)의 주파수는 250㎒이며, 저항(R₁, R₂, R₃, …)은 100Ω이다.

먼저, t0의 시각에서, 송신기(TX₁')에서, 수평 클록 신호(HCK_in)가 하이(=V_DD)이면, 트랜지스터(Q_p11' 및 Q_n11')는 각각 오프 및 온되어, 출력 전압은 로우(=VB₁'+VGS, 여기서 VGS는 트랜지스터(Q_p12')의 게이트-소스 전압이다)이다. 예를 들면, VB₁'이 2.0V이고 VGS가 0.8V이면, VB₁'+VGS=1.3V이다. 결과적으로, 수신기(RX₁')에서, 노드(N₁₁')에서의 전압은 로우(=1.3V)이다. 이 경우, 노드(N₁₂')에서의 전압이 인버터(INV₁₁')의 임계 전압(=2.3V)보다 충분히 낮기 때문에, 수평 클록 신호(HCK_out)는 로우(=GND)이다. 따라서, 바이어스 회로(BC')에서, 트랜지스터(Q_n01' 및 Q_n02')는 각각 오프 및 온되고, 커패시터(C₀')는 GND로 방전되어, 바이어스 전압(VB₃')은 로우(=GND)가 된다.

다음에, t1의 시각에서, 수평 클록 신호(HCK_in)가 송신기(TX₁')에 제공된다. 결과적으로, 수신기(RX₁')에서, 노드(N₁₁')에서의 전압은 급격하게 증가되어, 노드(N₁₂')에서의 전압은 인버터(INV₁₁')의 임계 전압(2.3V)보다 높아지게 될 것이다. 따라서, 수평 클록 신호(HCK_out)는 하이(=V_DD)가 된다. 따라서, 바이어스 회로(BC')에서, 트랜지스터(Q_n01' 및 Q_n02')는 각각 온 및 오프되고, 커패시터(C₀')는 점차적으로 충전되어, 바이어스 전압(VB₃')은 점차적으로 증가된다.

바이어스 전압(VB₃')이 점차적으로 감소되면, 노드(N₁₁')에서의 전압은 트랜지스터(Q_p14')에 의해 조정되어 노드(N₁₂')에서의 전압을 증가시킨다. 최종적으로, t2의 시각에서, 노드(N₁₂')에서의 전압은 인버터(INV₁₁')의 임계 전압(=2.3V)에 도달하여, 바이어스 전압(VB₃')은 0.9V와 같은 유한 값에 수렴된다.

다음에, t₂의 시각 이후 시간 간격이 충분히 경과한 t₃의 시각에서, 수평 시작 펄스 신호(HST_in), 디지털 데이터(D1_in) 등이 송신기(TX₂', TX₃', …)로 제공된다. 결과적으로, 바이어스 전압(VB₃')이 수신기(RX₂', RX₃', …)에 공동으로 제공되기 때문에, 노드(N₂₁', N₃₁', …)에서의 전압은 즉각적으로 변경되고, 그 결과 수평 클록 신호(HST_out), 디지털 데이터(D1_out) 등은 최적으로 재생성 또는 수신될 수 있다.

도 8에 있어서, 바이어스 전압(VB₃')이 수신기(RX₁', RX₂', RX₃', …)에 최적으로 제공되기 때문에, 신호의 전송은 200㎒보다 높은 주파수일 수 있다. 또한, 송신기(TX₁', TX₂', TX₃', …) 각각이 전압 진폭 제한 기능을 갖기 때문에, 소비 전력은 감소될 수 있다. 이 소비 전력은 전압 진폭의 제곱에 비례한다. 또한, 수신기(RX₁', RX₂', RX₃', …) 각각이 전류 제한 기능과 전압 조정 기능을 가지기 때문에, 소비 전력은 감소될 수 있다. 여기서, 이 소비 전력은 전류와 전압 진폭의 제곱에 비례한다. 또한, RX₁'와 같은 수신기의 트랜지스터(Q_n12' 및 Q_p14')가 전류 제한 수단(수 ㏀)으로서 기능하기 때문에, 트랜지스터(Q_p11')가 온되면, 전송 라인(R₁)을 통해 흐르는 전류는 아주 작게 되어(약 1㎃), 또한 소비 전력을 감소시킬 것이다.

또한, 바이어스 전압(VB₃')이 정상 신호(steady signal)로부터 유도되기 때문에, 즉 수평 클록 신호(HCK_out)가 모든 수신기(RX₁', RX₂', RX₃', …)에 제공되기 때문에, 수평 시작 펄스 신호(HST)와 같은 비정상 신호(non-steady signal)는 고주파수에서 최적으로 수신될 수 있다. 또한, 전송 라인(R₁, R₂, R₃, …)의 상대 오차가 작으면, 전송 라인(R₁, R₂, R₃, …)의 절대 오차가 큰 경우에도 넓은 동작 범위가 얻어질 수 있다.

도 6 및 도 8에 있어서, 바이어스 회로(BC 또는 BC')가 제공되어 신호 전송 회로를 복잡하게 하지만, 모든 수신기(RX₁, RX₂, RX₃, … 또는 RX₁', RX₂', RX₃', …)에 대해 단지 하나의 바이어스 회로(BC 또는 BC')만이 제공되기 때문에, 신호 전송 회로는 거의 복잡하지 않게 된다.

상기 상술된 바와 같이, 본 발명에 따르면, 소비 전력을 감소할 수 있는 간단한 신호 전송 회로가 얻어질 수 있다.

Claims

신호 전송 회로에 있어서,

제 1 및 제 2의 전원선(V_DD, GND)과;

제 1의 전송 라인(R₁)과;

상기 제 1의 전송 라인의 입력에 연결되고 상기 제 1 및 제 2의 전원 공급 단자에 의해 전력을 공급받으며, 제 1의 입력 신호(HCK_in)를 수신하여 상기 제 1의 입력 신호에 대응하는 신호를 상기 제 1의 전송 라인의 입력으로 전송하기 위한 제 1의 송신기(TX₁, TX₁')와;

상기 제 1의 전송 라인의 출력에 연결되고 상기 제 1 및 제 2의 전원 공급 단자에 의해 전력을 공급받으며, 상기 전송된 신호를 수신하고, 상기 수신된 신호의 전압을 바이어스 전압(VB₃, VB₃')에 따라 조정하여 전압 조정 신호를 생성하며, 상기 전압 조정 신호를 파형 성형하여 제 1의 출력 신호(HCK_out)를 생성하는 제 1의 수신기(RX₁, RX₁'); 및

상기 제 1의 수신기에 연결되고 상기 제 1 및 제 2의 전원 공급 단자에 의해 전력을 공급받으며, 상기 제 1의 출력 신호와 그 반전 신호를 차동적으로 증폭하여 상기 바이어스 전압을 생성하는 바이어스 회로(BC, BC')를 포함하고,

상기 전송된 신호의 전압 진폭은 상기 제 1 및 제 2의 전원 공급 단자에 의해 정의되는 전압 진폭보다 더 작고,

상기 바이어스 회로는 상기 바이어스 전압에 따라 충방전되는 커패시터(C₀, C₀')를 포함하는 것을 특징으로 하는 신호 전송 회로.
제 1항에 있어서,

상기 제 1의 수신기는 상기 수신된 신호의 전압과 상기 전압 조정 신호의 전압 사이의 차이를 상기 바이어스 전압의 변경에 따라 증가시키거나 또는 감소시키는 것을 특징으로 하는 신호 전송 회로.
제 1항에 있어서,

상기 제 1의 송신기는:

상기 제 1의 전원 공급 단자에 연결된 소스와, 상기 제 1의 입력 신호를 수신하기 위한 게이트, 및 드레인을 구비하는 제 1의 P채널 MOS 트랜지스터(Q_p11)와;

상기 제 2의 전원 공급 단자에 연결된 소스와, 상기 제 1의 입력 신호를 수신하기 위한 게이트, 및 상기 제 1의 전송 라인의 입력에 연결된 드레인을 구비하는 제 1의 N채널 MOS 트랜지스터(Q_n11); 및

상기 제 1의 P채널 MOS 트랜지스터의 드레인과 상기 제 1의 N채널 MOS 트랜지스터의 드레인 사이에 접속되는 제 2의 N채널 MOS 트랜지스터(Q_n12)를 포함하고,

상기 제 2의 N채널 MOS 트랜지스터의 게이트에 유한 전압(VB₁)이 인가되는 것을 특징으로 하는 신호 전송 회로.
제 3항에 있어서,

상기 제 1의 수신기는:

상기 제 1의 전원 공급 단자에 연결된 부하(Q_p12)와;

상기 제 2의 전원 공급 단자에 연결된 전류원(Q_p13)과;

상기 부하 및 상기 전류원 사이에 연결되며, 상기 바이어스 전압을 수신하기 위한 게이트를 구비하는 제 3의 N채널 MOS 트랜지스터(Q_n14); 및

상기 부하와 상기 제 3의 N채널 MOS 트랜지스터 사이의 부하에 연결되고 상기 제 1 및 제 2의 전원 공급 단자에 의해 전력을 공급받으며, 상기 노드에서의 전압을 임계 전압과 비교하기 위한 파형 성형기(wave-shaper; INV₁₁)를 포함하는 것을 특징으로 하는 신호 전송 회로.
제 4항에 있어서,

상기 제 1의 수신기는 상기 파형 성형기에 연결된 인버터(INV₁₂)를 더 포함하는 것을 특징으로 하는 신호 전송 회로.
제 5항에 있어서,

상기 바이어스 회로는:

상기 제 1의 전원 공급 단자에 연결되고 상기 제 1의 출력 신호와 그 반전 신호에 의해 각각 제어되는 제 2 및 제 3의 P채널 MOS 트랜지스터(Q_p01, Q_p02)와;

상기 제 2의 P채널 MOS 트랜지스터에 연결된 입력과 상기 제 3의 P채널 MOS 트랜지스터와 상기 커패시터에 연결된 출력을 갖는 제 4 및 제 5의 N채널 MOS 트랜지스터(Q_n01, Q_n02)에 의해 형성된 전류 미러 회로; 및

상기 전류 미러 회로와 상기 제 2의 전원 공급 단자 사이에 연결된 제 6의 N채널 MOS 트랜지스터(Q_n03)를 더 포함하며,

상기 커패시터는 상기 제 2의 전원 공급 단자에 연결되는 것을 특징으로 하는 신호 전송 회로.
제 1항에 있어서,

상기 제 1의 송신기는:

상기 제 1의 전원 공급 단자에 연결된 소스와, 상기 제 1의 입력 신호를 수신하기 위한 게이트, 및 상기 제 1의 전송 라인의 입력에 연결된 드레인을 구비하는 제 1의 P채널 MOS 트랜지스터(Q_p11')와;

상기 제 2의 전원 공급 단자에 연결된 소스와, 상기 제 1의 입력 신호를 수신하기 위한 게이트, 및 드레인을 구비하는 제 1의 N채널 MOS 트랜지스터(Q_n11')와;

상기 제 1의 P채널 MOS 트랜지스터와 상기 제 1의 N채널 MOS 트랜지스터의 드레인 사이에 연결된 제 2의 P채널 MOS 트랜지스터(Q_p12')를 포함하고,

상기 제 2의 P채널 MOS 트랜지스터의 게이트에 유한 전압(VB₁')이 제공되는 것을 특징으로 하는 신호 전송 회로.
제 7항에 있어서,

상기 제 1의 수신기는:

상기 제 2의 전원 공급 라인에 연결된 부하(Q_n12')와;

상기 제 1의 전원 공급 단자에 연결된 전류원(Q_p13')과;

상기 부하와 상기 전류원 사이에 연결되며, 상기 바이어스 전압을 수신하기 위한 게이트를 구비하는 제 3의 P채널 MOS 트랜지스터(Q_p14'); 및

상기 부하와 상기 제 3의 P채널 MOS 트랜지스터 사이의 노드에 연결되고 상기 제 1 및 제 2의 전원 공급 단자에 의해 전력을 공급받으며, 상기 노드에서의 전압을 임계 전압과 비교하기 위한 파형 성형기(INV₁₁')를 포함하는 것을 특징으로 하는 신호 전송 회로.
제 8항에 있어서,

상기 제 1의 수신기는 상기 파형 성형기에 연결된 인버터(INV₁₂')를 더 포함하는 것을 특징으로 하는 신호 전송 회로.
제 9항에 있어서,

상기 바이어스 회로는:

상기 제 2의 전원 공급 단자에 연결되고 상기 제 1의 출력 신호와 그 반전 신호에 의해 각각 제어되는 제 2 및 제 3의 N채널 MOS 트랜지스터(Q_n01', Q_n02')와;

상기 제 2의 N채널 MOS 트랜지스터에 연결된 입력과 상기 제 3의 N채널 MOS 트랜지스터와 상기 커패시터에 연결된 출력을 갖는 제 4 및 제 5의 P채널 MOS 트랜지스터(Q_p01', Q_p02')에 의해 형성된 전류 미러 회로; 및

상기 전류 미러 회로와 상기 제 1의 전원 공급 단자 사이에 연결된 제 6의 P채널 MOS 트랜지스터(Q_p03')를 더 포함하며,

상기 커패시터는 상기 제 1의 전원 공급 단자에 연결되는 것을 특징으로 하는 신호 전송 회로.
제 1항에 있어서,

적어도 하나의 제 2의 전송 라인(R₁, R₂, …)과;

상기 제 2의 전송 라이의 입력에 연결되며 상기 제 1 및 제 2의 전원 공급단자에 의해 전력을 공급받으며, 제 2의 입력 신호(HST_in, D1_in, …)를 수신하여 상기 제 2의 입력 신호에 대응하는 신호를 상기 제 2의 전송 라인의 입력으로 전송하는 적어도 하나의 제 2의 송신기(TX₂, TX₃, …)와;

상기 제 2의 전송 라인의 출력에 연결되며 상기 제 1 및 제 2의 전원 공급 단자에 의해 전력을 공급받으며, 상기 전송된 신호를 수신하고, 상기 수신된 신호의 전압을 상기 바이어스 전압에 따라 조정하여 전압 조정 신호를 생성하며, 상기 전압 조정 신호를 파형 성형하여 제 2의 출력 신호(HST_out, D1_out, …)를 생성하는 적어도 하나의 제 2의 수신기(RX₂, RX₃, …, RX₂', RX₃', …)를 더 포함하고,

상기 전송된 신호의 전압 진폭은 상기 제 1 및 제 2의 전원 공급 단자에 의해 정의되는 전압 진폭보다 더 작은 것을 특징으로 하는 신호 전송 회로.
제 11항에 있어서,

상기 제 2의 송신기는 상기 제 1의 송신기와 동일한 구성을 가지며, 상기 제 2의 수신기는 상기 제 1의 수신기와 동일한 구성을 갖는 것을 특징으로 하는 신호 전송 회로.