TWI431583B - 顯示裝置的像素電路 - Google Patents

Description

顯示裝置的像素電路

本發明是有關於一種像素電路，且特別是有關於一種顯示裝置的像素電路。

平面顯示器，如：液晶顯示器(Liquid Crystal Display，LCD)等，其具有高畫質、體積小、重量輕、低驅動電壓、與低消耗功率等優點，因此廣泛使用於攝錄放影機、個人數位助理(Personal Digital Assistant，PDA)、行動電話、筆記型電腦、桌上型電腦顯示螢幕及薄型數位電視等消費性通訊或電子產品中，並逐漸取代陰極射線管(Cathode Ray Tube，CRT)而成為顯示器的主流技術。

在一般的平面顯示裝置架構中，平面顯示面板由像素陣列所組成，而像素陣列包括多個像素電路。以往的像素電路主要由電容、開關等被動元件所組成，因此在傳送影像資料訊號時無可避免地具有電荷重分配(charge sharing)效應，使得像素電路中顯示元件所接收的資料訊號有些許落差，導致其所顯示的像素產生預期以外的狀況，諸如：像素顯示的灰階與資料訊號上所預期的像素灰階有些許偏差、失真及不准確等等。電荷重分配效應常發生於數位邏輯電路上，由於元件內部具有耦合電容，因而會降低電路中所欲輸出電壓或訊號的電壓值。

本發明提供一種顯示裝置的像素電路，使得像素電路的像素電壓值接近於所接收的影像資料電壓，讓像素電路於傳輸影像資料電壓時能忠實地傳遞電壓至顯示元件，以降低元件內耦合電容與電流重分配效應的影響。

本發明提出一種顯示裝置的像素電路，包括第一寫入開關、第一寫入記憶單元、第一電壓追隨模組與一顯示元件。第一寫入開關的第一端耦接於一資料線，第一寫入開關受控於一第一開關電壓。第一寫入記憶單元耦接於第一寫入開關的第二端，其中第一寫入記憶單元經由第一寫入開關而儲存第一資料電壓。第一電壓追隨模組的輸入端耦接於第一寫入記憶單元，用以偵測儲存於第一寫入記憶單元的第一資料電壓，並依據偵測結果於第一電壓追隨模組的輸出端產生對應的第一輸出端電壓，其中第一電壓追隨模組的輸出端受控於一第二開關電壓。顯示元件耦接第一電壓追隨模組的輸出端，用以在一畫面期間經由第一電壓追隨模組接收第一輸出端電壓。

在本發明之一實施例中，上述之第一電壓追隨模組包括第一電壓追隨器與第一顯示開關。第一電壓追隨器的輸入端成為第一電壓追隨模組的輸入端。第一顯示開關的第一端耦接於第一電壓追隨器的輸出端，而其第二端成為第一電壓追隨模組的輸出端，第一顯示開關則受控於第二開關電壓。

在本發明之一實施例中，上述之第一電壓追隨器包括一運算放大器，其第一輸入端成為第一電壓追隨器的輸入 端，運算放大器的輸出端耦接於運算放大器的第二輸入端而成為第一電壓追隨器的輸出端。

在本發明之一實施例中，上述之第一電壓追隨器包括一源極追隨器，此源極追隨器包括第一電晶體與第二電晶體。第一電晶體的控制端成為源極追隨器的輸入端，第一電晶體的第一端接收一系統電壓，而其第二端成為源極追隨器的輸出端。第二電晶體的控制端接收一控制電壓，第二電晶體的第一端接收一共同電壓，第二電晶體的第二端耦接於第一電晶體的第二端。

在本發明之一實施例中，上述之第一電壓追隨模組包括第一電壓追隨器與第一電源控制開關。第一電壓追隨器的輸入端成為第一電壓追隨模組的輸入端，第一電壓追隨器的輸出端成為第一電壓追隨模組的輸出端。第一電源控制開關的第一端耦接於第一電壓追隨器的電源輸入端，第一電源控制開關的第二端接收系統電壓，第一電源控制開關則受控於第二開關電壓。

在本發明之一實施例中，更包括一顯示記憶單元，其耦接於電壓追隨模組的輸出端。其中，顯示記憶單元包括一第二電容，其第一端耦接於電壓追隨模組的輸出端，第二電容的第二端接收一第二參考電壓。

在本發明之一實施例中，更包括一第一導通開關，其第一端耦接於第一寫入記憶單元，第一導通開關的第二端耦接於顯示元件，第一導通開關受控於第一導通訊號。

在本發明之一實施例中，更包括第二寫入開關、第二寫入記憶單元與第二電壓追隨模組。第二寫入開關的第一端耦接於資料線，第二寫入開關受控於第三開關電壓。第二寫入記憶單元耦接於第二寫入開關的第二端，其中第二寫入記憶單元經由第二寫入開關而儲存一第二資料電壓。第二電壓追隨模組的輸入端耦接於第二寫入記憶單元之第一端，第二電壓追隨模組的輸出端則耦接於顯示元件，用以偵測儲存於第二寫入記憶單元的第二資料電壓，並依據偵測結果於第二電壓追隨模組的輸出端產生對應的一第二輸出端電壓。其中，第二電壓追隨模組的輸出端受控於第四開關電壓。

在本發明之一實施例中，上述之第二電壓追隨模組包括第二電壓追隨器與第二顯示開關。第二電壓追隨器的輸入端成為第二電壓追隨模組的輸入端。第二顯示開關的第一端耦接於第二電壓追隨器的輸出端，第二顯示開關的第二端成為第二電壓追隨模組的輸出端，第二顯示開關受控於第四開關電壓。

基於上述，本發明的實施例利用由主動元件(如：運算放大器、源極追隨器等)所組成的電壓追隨器，使得像素電路在傳輸資料電壓時讓顯示元件的電壓約略等於影像資料電壓，而不會受到元件內耦合電容與電流重分配效應的影響。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

在此提出符合顯示裝置的像素電路100之第一實施例，請參照圖1。圖1是依照像素電路100之第一實施例說明一種顯示裝置的像素電路100的示意圖。顯示裝置的像素電路100包括第一寫入開關110、第一寫入記憶單元120、第一顯示開關130與顯示元件150。第一寫入開關110的第一端耦接於一資料線DataLine，第一寫入開關110則受控於一第一開關電壓Vsw1。第一寫入記憶單元120的第一端耦接於第一寫入開關110的第二端，而其第二端則接收一第一參考電壓Vref1。其中，第一寫入記憶單元120經由第一寫入開關110而儲存一第一資料電壓。第一顯示開關130的第一端耦接於第一寫入記憶單元120，其中第一顯示開關130受控於一第二開關電壓Vsw2。顯示元件150耦接於第一顯示開關130的第二端，顯示元件150的另一端則接收共同電壓Vcom。顯示元件150在一畫面期間經由第二開關電壓Vsw2接收由第一寫入記憶單元120儲存之第一資料電壓。

於本實施例中，像素電路100更包括顯示記憶單元140，其第一端耦接於第一顯示開關130的第二端，而顯示記憶單元140的第二端則接收第二參考電壓Vref2。於本實施例中，顯示元件150例如是液晶電容150。此液晶電容150藉由像素電壓Vlc與共同電壓Vcom的電位差來驅動與變更液晶電容150中的液晶角度。

為詳細說明本實施例的動作方式，請同時參照圖1與圖2。圖2是依照像素電路100之第一實施例說明一種顯示裝置的像素電路100的驅動時序圖。以下將第一寫入記憶單元120耦接至第一寫入開關110第二端上的電壓稱為端點電壓Vn。依本實施例所述，驅動時序的每一畫面期間主要分為四個時期：寫入期間T1、等待顯示期間T2、顯示期間T3與等待寫入期間T4。寫入期間T1為第一開關電壓Vsw1位於高準位的時期，此時第二開關電壓Vsw2為低準位。因此，寫入期間T1亦為第一寫入開關110位於導通狀態，而第一顯示開關130則位於截止狀態的時期。第一寫入記憶單元120內的第一電容Cs1經由第一寫入開關110的資料線DataLine處接收到第一資料電壓V1，因此第一電容Cs1便於此時儲存電荷，而使得端點電壓Vn等於第一資料電壓V1。在此特別注意的是，『端點電壓Vn等於第一資料電壓V1』是位於理想狀況下的電路分析結果。而在實際狀況中，如果考慮非理想特性的電路/裝置時，端點電壓Vn會小於第一資料電壓V1。

接著進入等待顯示期間T2。等待顯示期間T2為第一開關電壓Vsw1與第二開關電壓Vsw2均位於低準位時，亦為第一寫入開關110與第一顯示開關130皆位於截止狀態的時期。於此時，第一寫入記憶單元120內的第一電容Cs1將端點電壓Vn的電壓值維持在第一資料電壓V1。

之後，顯示期間T3則為第二開關電壓Vsw2位於高準位的時期，第一開關電壓Vsw1則為低準位。據此，顯示 期間T3亦為第一顯示開關130處於導通狀態，而第一寫入開關110則處於截止狀態的時期。理想上，第一電容Cs1所儲存的第一資料電壓V1應該忠實地被傳送至顯示元件150。也就是說，第一顯示開關130導通後，顯示元件150的像素電壓Vlc應該要等於第一資料電壓V1。然而，由於電容重分配(Charge sharing)效應，使得於第一電容Cs1所儲存的電荷平均分布於第一電容Cs1、顯示記憶單元140中的第二電容Cs2與液晶電容150中，導致顯示元件150的像素電壓Vlc不等於第一資料電壓V1。也就是說，像素電壓Vlc與第一資料電壓V1之間產生一個電壓差△V。為了使顯示電路100的像素降低發生預期以外的狀況，例如：像素顯示的灰階與第一資料電壓V1上所預期的像素灰階有些許偏差、失真及不准確等等，電壓差△V必須儘量地小。

接著進入等待寫入期間T4。等待寫入期間T4與等待顯示期間T2的狀態相類似，此時的第一開關電壓Vsw1與第二開關電壓Vsw2均位於低準位，而第一寫入開關110與第一顯示開關130皆位於截止狀態。因此，驅動液晶電容150所需的電位差將由顯示記憶單元140以及液晶電容150本身來繼續提供，並等待下個畫面的寫入期間T1到來。在其他實施例中，顯示記憶單元140可以因為設計需求而被省略，而由液晶電容150本身保存資料電壓。

據本實施例所述，像素電路100將使驅動液晶電容150的像素電壓Vlc與第一資料電壓V1具有電壓差△V，導致 液晶電容150無法正確地依據第一資料電壓V1而變更其液晶的角度。為了減小電壓差△V，可以於設計電路時加大第一電容Cs1的電容值，而將第一電容Cs1設計成遠大於第二電容Cs2加上液晶電容150的電容值，以於電容重分配效應發生時減少電壓差△V的下降幅度。但由於現今製程與體積縮小化的限制，第一電容Cs1與第二電容Cs2加上液晶電容150的電容值越發接近，因此電壓差△V的幅度便逐漸增加至無法忽視的地步。

據前所述，在此提出符合本發明的第二實施例以減小電壓差△V並降低電荷重分配效應，請參照圖3。圖3是依照本發明第二實施例說明一種顯示裝置的像素電路300的示意圖。像素電路300包括第一寫入開關110、第一寫入記憶單元120、第一電壓追隨模組360與顯示元件150。其中，本實施例與上述第一實施例的像素電路100相似，因此相同的耦接方式與動作說明在此不再贅述。為了明確說明本實施例，在此將第一電壓追隨模組360的輸入端電壓稱為端點電壓Vn1，而第一電壓追隨模組360的輸出端耦接於液晶電容150，因此第一電壓追隨模組360的第一輸出端電壓等於像素電壓Vlc。

像素電路100與像素電路300的不同之處在於，像素電路300包括第一電壓追隨模組360，第一電壓追隨模組360的輸入端耦接於第一寫入記憶單元120，用以偵測儲存於第一寫入記憶單元120的第一資料電壓，並依據偵測結果於第一電壓追隨模組360的輸出端產生對應的第一輸出 端電壓，其中第一電壓追隨模組360的輸出端受控於第二開關電壓Vsw2。依本實施例所述，第一電壓追隨模組360主要利用主動元件(如：運算放大器、源極追隨器等)，將偵測到的第一輸入端電壓Vn1忠實地產生第一輸出端電壓(亦即像素電壓Vlc)以傳輸到顯示元件150，並藉此盡量減小電荷重分配效應所產生的電壓差△V。

顯示元件150耦接於第一電壓追隨模組360的輸出端，用以在一畫面期間經由第一電壓追隨模組360接收第一輸出端電壓。於本實施例中，第一電壓追隨模組360包括第一電壓追隨器370與第一顯示開關330。第一電壓追隨器370的輸入端成為第一電壓追隨模組360的輸入端。第一顯示開關330的第一端耦接於第一電壓追隨器370的輸出端，第一顯示開關330的第二端則成為第一電壓追隨模組360的輸出端，第一顯示開關330受控於第二開關電壓Vsw2。於本實施例中，第一寫入記憶單元120內包括第一電容Cs1，而顯示記憶單元140內則包括第二電容Cs2。

為了致使本領域具有通常知識者能更加了解本發明，以下針對圖1之像素電路100與圖3之像素電路300中動作方式的不同之處加以說明，因此相同的動作方式在此不再贅述。請參照圖4，圖4是依照本發明第二實施例說明一種顯示裝置的像素電路300的驅動時序圖。於每一畫面期間的顯示期間T3中，此時第二開關電壓Vsw2位於高準位，而第一開關電壓Vsw1則為低準位。據此，於顯示期 間T3時第一顯示開關330亦處於導通狀態，而第一電壓追隨模組360中的第一寫入開關110處於截止狀態。由先前的敘述中可知，第一電壓追隨模組360的輸入端電壓(亦即端點電壓Vn1)利用第一寫入記憶元件120內的第一電容Cs1以維持電壓值，而此時端點電壓Vn1的電壓值等於第一資料電壓V1。在此特別注意的是，『端點電壓Vn1等於第一資料電壓V1』是位於理想狀況下的電路分析結果。在實際狀況中，如果考慮非理想特性的電路/裝置時(例如考慮第一寫入開關110的壓降)，端點電壓Vn1會小於第一資料電壓V1。

於理想狀況下，第一電壓追隨模組360內的第一電壓追隨器370會依據端點電壓Vn1(其電壓值為第一資料電壓V1)而產生對應的第一輸出端電壓(其亦為第一資料電壓V1)。然而，如果考慮非理想特性的第一電壓追隨器370時，第一輸出端電壓的電壓值與第一資料電壓V1的電壓值可能有所不同。因此，當第一顯示開關330處於導通狀態時，第一電壓追隨器370的輸出端可以耦接至顯示元件150，使得像素電壓Vlc約略等於第一電壓追隨器370的第一輸出端電壓(亦即第一資料電壓V1)。顯示記憶元件140亦於顯示期間T3中儲存電荷以維持第一資料電壓V1。

接著，於等待寫入期間T4時，第一寫入開關110與第一顯示開關330皆位於截止狀態。顯示記憶單元140便利用第二電容Cs2所儲存的電荷，將像素電壓Vlc約略維持在第一資料電壓V1的電壓值上，以繼續提供驅動液晶 電容150所需的電位差，並等待下個畫面期間的寫入期間T1到來。

本實施例中利用第一電壓追隨模組360來忠實地把第一資料電壓V1從第一電壓追隨模組360的輸入端傳輸至顯示元件150，藉此降低電壓差△V。理想上，第一電壓追隨器370的輸出端電壓可以設定為等於端點電壓Vn1(即第一資料電壓V1)。然而，實際的第一電壓追隨器370可能會有些許輸出誤差(或偏移)。於其他實施例中可藉由增加一個傳輸開關來導通前述兩端點，以改善前述輸出誤差(或偏移)，使像素電壓Vlc更加接近目標電壓(即第一資料電壓V1)，也就是更進一步降低電壓差△V。請參照圖5與圖6。圖5是依照本發明第三實施例說明一種顯示裝置的像素電路500的示意圖，圖6是依照本發明第三實施例說明一種顯示裝置的像素電路500的驅動時序圖。其中，本實施例與前述第二實施例的像素電路300相似，因此相同的耦接方式與動作說明在此不再贅述。

本實施例與圖3之第二實施例的不同之處在於，像素電路500更包括一第一導通開關580，其第一端耦接於第一寫入記憶單元120，第一導通開關580的第二端耦接於顯示元件150，第一導通開關580受控於第一導通電壓Vto1。於本實施例中，第一電壓追隨模組360的輸出端與其輸入端具有一偏移電壓Vt。舉例而言，於顯示期間T3時，第一電壓追隨模組360的第一輸出端電壓(即像素電壓Vlc)於理想上應等於第一輸入端電壓Vn1(即第一資料電壓 V1)，但實際的像素電壓Vlc等於第一資料電壓V1減去第一電壓追隨模組360內含的偏移電壓Vt。若第一資料電壓V1與像素電壓Vlc的電壓差△V(於顯示期間T3時△V=Vt)過大至無法忽略其影響，本實施例便利用第一導通開關580將電壓差△V更為縮小，以下詳細說明之。

據上所述，本實施例於驅動時序的等待寫入期間T4中增加導通期間T5，此時第一導通電壓Vto1位於高電位。藉此，第一導通開關580便處於導通狀態，而第一寫入開關110與第一顯示開關330均位於截止狀態。於此時，第一導通開關580的兩端相連而導致電荷重分配效應，使得像素電壓Vlc更加接近第一資料電壓V1，並讓電壓差△V更為縮小。

以下為更詳細說明本發明的實施例，在此詳述第一電壓追隨模組360內的電路架構，請參照圖7。圖7是依照本發明第四實施例說明一種顯示裝置的像素電路700的電路示意圖。本實施例與前述第三實施例的像素電路500相似，因此相同的耦接方式與動作說明在此不再贅述。

不同之處在於，第一電壓追隨器370包括運算放大器OP，其第一輸入端A(例如非反相輸入端)成為電壓追隨器370的輸入端，運算放大器OP的輸出端C耦接於運算放大器OP的第二輸入端B(例如反相輸入端)而成為第一電壓追隨器370的輸出端。藉此，運算放大器OP偵測第一輸入端A上的電壓值(亦即端點電壓Vn1)，並於輸出端C產生相應的電壓值，以達成本實施例之目的。應用本實施 例者可依其需求來實現此運算放大器OP的電路設計以達成前述之相同功能。

於本實施例中，運算放大器OP的詳細電路圖繪示於圖8。圖8是依照本發明第四實施例說明第一電壓追隨器370的電路示意圖。運算放大器OP包括第一運算電晶體M1、第二運算電晶體M2、第三運算電晶體M3與第四運算電晶體M4。其中，第一運算電晶體M1與第二運算電晶體M2於本實施例中為P通道金屬氧化物半導體(P-channel metal oxide semiconductor,PMOS)電晶體，第三運算電晶體M3與第四運算電晶體M4則為N通道金屬氧化物半導體(N-channel metal oxide semiconductor,NMOS)電晶體。

第一運算電晶體M1的第一端(例如源極端)接收系統電壓Vss，而其第二端(例如汲極端)耦接至第一運算電晶體M1的控制端(例如閘極端)。第二運算電晶體M2的第一端(例如源極端)接收系統電壓Vss，而其控制端(例如閘極端)耦接至第一運算電晶體M1的控制端。第三運算電晶體M3的第一端(例如汲極端)耦接至第一運算電晶體的控制端(例如閘極端)，其第二端(例如源極端)則接收一共同電壓Vcom。第三運算電晶體M3的控制端(例如閘極端)成為運算放大器OP的輸入端。第四運算電晶體M4的第一端(例如汲極端)耦接至第四運算電晶體M4的控制端(例如閘極端)與第二運算電晶體M2的第二端(例如汲極端)，以成為運算放大器OP的輸出端，第四運算電晶體M4的第二端(例如源極端)接收共同電壓Vcom。本運算放大器OP其他未 說明的作動方式為本領域具有通常知識者能輕易了解並實施，在此並不多加贅述。應用本實施例者可視其需求以相同功能的運算放大電路來置換前述運算放大器OP，以藉此達成本實施例之目的。

此外，應用本實施例者亦可依其需求來設計第一寫入開關110、第一顯示開關330與第一導通開關580，以達成上述功能。在此以第一顯示開關330為例，請參照圖9，圖9是依照本發明第四實施例說明第一顯示開關330的電路示意圖。第一顯示開關330在本實施例中例如是由一個NMOS電晶體MN與一個PMOS電晶體MP所組成，其受控於第二開關電壓Vsw2。第一顯示開關330其他未說明的作動方式為本領域具有通常知識者能輕易了解並實施，而於其他實施例中亦可以藉由單一個電晶體來實現第一顯示開關330，在此不多加贅述。

於其他實施例中，第一電壓追隨器370亦可以利用源極追隨器(source follower)來實現，請參照圖10。圖10是依照本發明第五實施例說明另一種顯示裝置的像素電路的電路示意圖。本實施例與前述第三實施例相似，因此相同的耦接方式與動作說明在此不再贅述。像素電路1000中第一電壓追隨器370的源極追隨器包括第一電晶體MN1與第二電晶體MN2。

於本實施例中，第一電晶體MN1與第二電晶體MN2例如是NMOS電晶體。第一電晶體MN1的控制端成為源極追隨器370的輸入端，第一電晶體MN1的第一端接收 一系統電壓Vss，第一電晶體MN1的第二端成為源極追隨器370的輸出端。第二電晶體MN2的控制端接收一控制電壓VB，而其第一端接收共同電壓Vcom，第二電晶體MN2的第二端耦接於第一電晶體MN1的第二端。藉此，第一電壓追隨模組360內的源極追隨器的輸出端與其輸入端具有偏移電壓Vth，因此其驅動時序便如同圖6般可利用第一導通訊號Vto1來控制第一導通開關580，以縮小第一資料電壓V1與像素電壓Vlc的電壓差△V，並達成本實施例之目的。

此外，第一電壓追隨模組360的輸出端受控於第二開關電壓Vsw2的實現方法除了前述實現方式外，亦可利用第二開關電壓Vsw2來控制運算放大器OP的電源供應以達成上述目的，請參照圖11。圖11是依照本發明第六實施例說明一種顯示裝置的像素電路的電路示意圖。

像素電路1100的第一電壓追隨模組360包括第一電壓追隨器370、第一電源控制開關1110以及第二電源控制開關1120。第一電壓追隨器370的輸入端成為第一電壓追隨模組360的輸入端，第一電壓追隨器370的輸出端成為第一電壓追隨模組360的輸出端。第一電源控制開關1110的第一端耦接於第一電壓追隨器370的電源輸入端，第一電源控制開關1110的第二端接收系統電壓Vss。而第二電源控制開關1120的第一端耦接於第一電壓追隨器370的接地輸入端，第二電源控制開關1120的第二端則接收共同電壓Vcom。

其中，第一電源控制開關1110與第二電源控制開關1120皆受控於第二開關電壓Vsw2。由於第一電壓追隨器370於本實施例中由主動元件(如：運算放大器OP、源及追隨器等)所組成，因此可憑藉控制主動元件的電源而藉此控制第一電壓追隨器370的第一輸出端電壓。因此，當第二開關電壓Vsw2於低準位時，第一電源控制開關1110與第二電源控制開關1120成為截止狀態，第一電壓追隨器370便無法產生第一輸出端電壓。相對地，當第二開關電壓Vsw2於高準位時，第一電源控制開關1110與第二電源控制開關1120藉此成為導通狀態，第一電壓追隨器370才能藉由電源而開始運作，以進一步地控制顯示元件150上的像素電壓Vlc而達成本實施例的功能。

第一電壓追隨器370於本實施例中包括運算放大器OP，其第一輸入端A(例如是非反向輸入端)成為第一電壓追隨器370的輸入端，運算放大器OP的輸出端C耦接於運算放大器OP的第二輸入端B(例如是反向輸入端)而成為第一電壓追隨器370的輸出端。本實施例的其他細部流程已包含在上述各實施例中，故在此不予贅述。

以另一觀點而言，在此提出另一種符合顯示裝置的像素電路1200之第七實施例，請參照圖12與圖13。圖12是依照像素電路1200之第七實施例說明另一種顯示裝置的像素電路1200的示意圖。圖13是依照像素電路1200之第七實施例說明另一種顯示裝置的像素電路1200的驅動時序圖。像素電路1200除了具有第一寫入開關110、第 一寫入記憶單元120、第一顯示開關130與顯示元件150外，更包括第二寫入開關1210、第二寫入記憶單元1220以及第二顯示開關1230。

第二寫入開關1210的第一端耦接於資料線DataLine，第二寫入開關1210受控於第三開關電壓，於本實施例中第三開關電壓等於第二開關電壓Vsw2。第二寫入記憶單元1220耦接於第二寫入開關1210的第二端，其中第二寫入記憶單元122經由第二寫入開關1210而儲存第二資料電壓。第二顯示開關1230的第一端耦接於第二寫入記憶單元1220，其中第一顯示開關1230受控於第四開關電壓，於本實施例中第四開關電壓等於第一開關電壓Vsw1。此外，像素電路1200更包括顯示記憶單元140，其內包括一第二電容Cs2，而本實施例的其他細部說明已包含在上述各實施例中，故在此不予贅述。

在此說明像素電路1200的動作方式與流程。為明確說明本實施例，在此將第一寫入記憶單元120第一端的電壓稱為第一端點電壓Vn1，而將第二寫入記憶單元1220第一端的電壓稱為第二端點電壓Vn2。本實施例所述之驅動時序中，每兩個畫面為一循環週期，因此每一個循環週期具有四個時期：第一寫入/第二顯示期間T6、第一栓鎖期間T7、第一顯示/第二寫入時期T8以及第二栓鎖期間T9。

於第一寫入/第二顯示期間T6時，第一開關電壓Vsw1位於高準位，而第二開關電壓Vsw2位於低準位。因此，第一寫入開關110與第二顯示開關1230位於導通狀態，而 第一顯示開關130與第一寫入開關1210則位於截止狀態。第一寫入記憶單元120內的第一電容Cs1經由第一寫入開關110的資料線DataLine處接收到第一資料電壓V1，使得第一端點電壓Vn1等於第一資料電壓V1。

第二寫入記憶單元1220內的第三電容Cs3將於前一個第一顯示/第二寫入時期T8所儲存的第二資料電壓V2(即第二端點電壓Vn2)傳送至液晶電容150。理想上，第一電容Cs1所儲存的第一資料電壓V1應忠實地被傳送至顯示元件150。然而，由於電荷重分配效應，使得實際上顯示元件150的像素電壓Vlc(或第二端點電壓Vn2)與第二資料電壓V2之間產生一個電壓差△V2。此時液晶電容150藉由像素電壓Vlc而顯示第一個畫面的像素。

接著進入第一栓鎖期間T7，此時第一開關電壓Vsw1與第二開關電壓Vsw2均位於低準位。因此，第一寫入開關110、第二寫入開關1210、第一顯示開關130與第二顯示開關1230皆位於截止狀態。於此時，第一寫入記憶單元120內的第一電容Cs1將第一端點電壓Vn1的電壓值維持在第一資料電壓V1。顯示記憶單元140與液晶電容150內的耦合電容繼續維持驅動液晶電容150所需的電位差，讓液晶電容150持續顯示第一個畫面的像素。在其他實施例中，顯示記憶單元140可以因為設計需求而被省略，而由液晶電容150本身保存資料電壓。

之後，進入第一顯示/第二寫入時期T8。此時第二開關電壓Vsw2位於高準位，而第一開關電壓Vsw1則為低 準位。據此，於第一顯示/第二寫入時期T8時，第一顯示開關130與第二寫入開關1210處於導通狀態，而第一寫入開關110與第二顯示開關1230則處於截止狀態。此時由於電容重分配效應，使得顯示元件150的像素電壓Vlc(即第一端點電壓Vn1)與第一資料電壓V1產生一個電壓差△V1。此時液晶電容150藉由像素電壓Vlc而顯示第二個畫面的像素。

接著進入第二栓鎖期間T9。第二栓鎖期間T9與第一栓鎖期間T7的狀態相類似，第一寫入開關110、第二寫入開關1210、第一顯示開關130與第二顯示開關1230皆位於截止狀態。因此，第二寫入記憶單元1220內的第三電容Cs3將端點電壓Vn2的電壓值維持在第二資料電壓V2。顯示記憶單元140以及液晶電容150內的耦合電容則繼續維持驅動液晶電容150所需的電位差，使得液晶電容150持續顯示第二個畫面的像素，並等待下個第一寫入/第二顯示期間T6到來。

據前所述，為了儘量地縮小電壓差△V1與電壓差△V2，並降低電荷重分配效應所帶來的影響，在此提出符合本發明的第八實施例，以使像素電路於傳輸資料電壓時能忠實地傳遞電壓至液晶電容150，請參照圖14與圖15。圖14是依照本發明第八實施例說明另一種顯示裝置的像素電路的示意圖。圖15是依照本發明第九實施例說明另一種顯示裝置的像素電路的示意圖。

第八實施例、第九實施例與第七實施例不同之處在於，第八實施例與第九實施例利用第一電壓追隨模組360與第二電壓追隨模組1460來忠實地傳遞資料電壓至液晶電容150，使得像素電路的像素電壓值接近於所接收的資料電壓。第一電壓追隨模組360的輸入端耦接於第一寫入記憶單元120，而其輸出端耦接於顯示元件150。第二電壓追隨模組1460的輸入端則耦接於第二寫入記憶單元1220，其輸出端亦耦接於顯示元件150。

此外，為解決實際上第一電壓追隨模組360與第二電壓追隨模組1460內所具有的輸出誤差或偏移電壓，第九實施例中更加入第一導通開關580與第二導通開關1580，以改善前述輸出誤差(或偏移電壓)，使像素電壓Vlc更加接近目標電壓(即第一資料電壓V1或第二資料電壓V2)，也就是更進一步降低電壓差△V1與電壓差△V2。其中第二導通開關1580的第一端耦接於第二寫入記憶單元1220，第二導通開關1580的第二端耦接於顯示元件150，第二導通開關1580受控於第二導通訊號。其中，第八實施例與第九實施例的其他相同或類似的細部流程已包含在上述各實施例中，故在此不予贅述。

綜上所述，本發明的實施例利用由主動元件(如：運算放大器、源極追隨器等)所組成的電壓追隨模組，使得像素電路在傳輸資料電壓時不會受到元件內耦合電容與電流重分配效應的影響，而讓顯示元件的電壓約略等於影像資料電壓。若電壓追隨模組於傳輸過程中會因本身的壓降電壓 而略為降低像素電壓值，亦可增加一個導通開關，使得像素電壓更為接近資料電壓值。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100,300,500,700,1000,1100,1200,1400,1500‧‧‧像素電路

110‧‧‧第一寫入開關

120‧‧‧第一寫入記憶單元

130‧‧‧第一顯示開關

140‧‧‧顯示記憶單元

150‧‧‧顯示元件

330‧‧‧第一顯示開關

360‧‧‧第一電壓追隨模組

T1‧‧‧寫入期間

T2‧‧‧等待顯示期間

T3‧‧‧顯示期間

T4‧‧‧等待寫入期間

T5‧‧‧導通期間

T6‧‧‧第一寫入/第二顯示期間

T7‧‧‧第一栓鎖期間

370‧‧‧第一電壓追隨器

580‧‧‧第一導通開關

1110‧‧‧第一電源控制開關

1120‧‧‧第二電源控制開關

1210‧‧‧第二寫入開關

1220‧‧‧第二寫入記憶單元

1230‧‧‧第二顯示開關

1430‧‧‧第二顯示開關

1460‧‧‧第二電壓追隨模組

1470‧‧‧第二電壓追隨器

1580‧‧‧第二導通開關

A,B,C‧‧‧運算放大器的第一輸入端、第二輸入端與輸出端

Cs1‧‧‧第一電容

Cs2‧‧‧第二電容

Cs3‧‧‧第三電容

DataLine‧‧‧資料線

OP‧‧‧運算放大器

△V,△V1,△V2‧‧‧電壓差

T8‧‧‧第一顯示/第二寫入時期

T9‧‧‧第二栓鎖期間

Vcom‧‧‧共同電壓

Vlc‧‧‧像素電壓

Vn、Vn1、Vn2‧‧‧端點電壓

Vt‧‧‧壓降電壓

Vto1‧‧‧第一導通電壓

Vto2‧‧‧第二導通電壓

Vsw1‧‧‧第一開關電壓

Vsw2‧‧‧第二開關電壓

Vref1‧‧‧第一參考電壓

Vref2‧‧‧第二參考電壓

Vss‧‧‧系統電壓

MN,MN1,MN2‧‧‧NOMS電晶體

MP‧‧‧PMOS電晶體

M1~M4‧‧‧運算電晶體

圖1是依照像素電路之第一實施例說明一種顯示裝置的像素電路的示意圖。

圖2是依照像素電路之第一實施例說明一種顯示裝置的像素電路的驅動時序圖。

圖3是依照本發明第二實施例說明一種顯示裝置的像素電路的示意圖。

圖4是依照本發明第二實施例說明一種顯示裝置的像素電路的驅動時序圖。

圖5是依照本發明第三實施例說明一種顯示裝置的像素電路的示意圖。

圖6是依照本發明第三實施例說明一種顯示裝置的像素電路的驅動時序圖。

圖7是依照本發明第四實施例說明一種顯示裝置的像素電路的電路示意圖。

圖8是依照本發明第四實施例說明第一電壓追隨器的電路示意圖。

圖9是依照本發明第四實施例說明第二顯示開關的電路示意圖。

圖10是依照本發明第五實施例說明一種顯示裝置的像素電路的電路示意圖。

圖11是依照本發明第六實施例說明一種顯示裝置的像素電路的電路示意圖。

圖12是依照像素電路之第七實施例說明另一種顯示裝置的像素電路的示意圖。

圖13是依照像素電路之第七實施例說明另一種顯示裝置的像素電路的驅動時序圖。

圖14是依照本發明第八實施例說明另一種顯示裝置的像素電路的示意圖。

圖15是依照本發明第九實施例說明另一種顯示裝置的像素電路的示意圖。

110‧‧‧第一寫入開關

120‧‧‧第一寫入記憶單元

140‧‧‧顯示記憶單元

150‧‧‧顯示元件

330‧‧‧第一顯示開關

360‧‧‧第一電壓追隨模組

370‧‧‧第一電壓追隨器

500‧‧‧像素電路

580‧‧‧第一導通開關

Cs1‧‧‧第一電容

Cs2‧‧‧第二電容

DataLine‧‧‧資料線

Vlc‧‧‧像素電壓

Vref1‧‧‧第一參考電壓

Vref2‧‧‧第二參考電壓

Vsw1‧‧‧第一開關電壓

Vsw2‧‧‧第二開關電壓

Vcom‧‧‧共同電壓

Claims (14)

1. 一種顯示裝置的像素電路，包括：一第一寫入開關，其第一端耦接於一資料線，該第一寫入開關受控於一第一開關電壓；一第一寫入記憶單元，其耦接於該第一寫入開關的第二端，其中該第一寫入記憶單元經由該第一寫入開關而儲存一第一資料電壓；一第一電壓追隨模組，其輸入端耦接於該第一寫入記憶單元，用以偵測儲存於該第一寫入記憶單元的該第一資料電壓，並依據偵測結果於該第一電壓追隨模組的輸出端產生對應的一第一輸出端電壓，其中該第一電壓追隨模組的輸出端受控於一第二開關電壓，且該第一輸出端電壓與該第一資料電壓實質上相同；以及一顯示元件，耦接該第一電壓追隨模組的輸出端，用以在一畫面期間經由該第一電壓追隨模組接收該第一輸出端電壓。
2. 如申請專利範圍第1項所述顯示裝置的像素電路，其中該第一電壓追隨模組包括：一第一電壓追隨器，其輸入端成為該第一電壓追隨模組的輸入端；以及一第一顯示開關，其第一端耦接於該第一電壓追隨器的輸出端，該第一顯示開關的第二端成為該第一電壓追隨模組的輸出端，該第一顯示開關受控於該第二開關電壓。
3. 如申請專利範圍第2項所述顯示裝置的像素電路，其中該第一電壓追隨器包括一運算放大器，其第一輸入端成為該第一電壓追隨器的輸入端，該運算放大器的輸出端耦接於該運算放大器的第二輸入端而成為該第一電壓追隨器的輸出端。
4. 如申請專利範圍第2項所述顯示裝置的像素電路，其中該第一電壓追隨器包括一源極追隨器。
5. 如申請專利範圍第1項所述顯示裝置的像素電路，其中該第一電壓追隨模組包括：一第一電壓追隨器，其輸入端成為該第一電壓追隨模組的輸入端，該第一電壓追隨器的輸出端成為該第一電壓追隨模組的輸出端；以及一第一電源控制開關，其第一端耦接於該第一電壓追隨器的電源輸入端，該第一電源控制開關的第二端接收一系統電壓，該第一電源控制開關受控於該第二開關電壓。
6. 如申請專利範圍第5項所述顯示裝置的像素電路，其中該第一電壓追隨器包括一運算放大器，其第一輸入端成為該第一電壓追隨器的輸入端，該運算放大器的輸出端耦接於該運算放大器的第二輸入端而成為該第一電壓追隨器的輸出端。
7. 如申請專利範圍第1項所述顯示裝置的像素電路，其中該第一寫入記憶單元包括一第一電容，其第一端耦接於該第一寫入開關的第二端，該第一電容的第二端接收一第一參考電壓。
8. 如申請專利範圍第1項所述顯示裝置的像素電路，更包括一顯示記憶單元，其耦接於該第一電壓追隨模組的輸出端。
9. 如申請專利範圍第8項所述顯示裝置的像素電路，其中該顯示記憶單元包括一第二電容，其第一端耦接於該電壓追隨模組的輸出端，該第二電容的第二端接收一第二參考電壓。
10. 如申請專利範圍第1項所述顯示裝置的像素電路，更包括一第一導通開關，其第一端耦接於該第一寫入記憶單元，該第一導通開關的第二端耦接於該顯示元件，該第一導通開關受控於一第一導通電壓。
11. 如申請專利範圍第1項所述顯示裝置的像素電路，更包括：一第二寫入開關，其第一端耦接於該資料線，該第二寫入開關受控於一第三開關電壓；一第二寫入記憶單元，其耦接於該第二寫入開關的第二端，其中該第二寫入記憶單元經由該第二寫入開關而儲存一第二資料電壓；一第二電壓追隨模組，其輸入端耦接於該第二寫入記憶單元，該第二電壓追隨模組的輸出端耦接於該顯示元件，用以偵測儲存於該第二寫入記憶單元之該第二資料電壓，並依據偵測結果於該第二電壓追隨模組的輸出端產生對應的一第二輸出端電壓，其中該第二電壓追隨模組的輸出端受控於一第四開關電壓。
12. 如申請專利範圍第11項所述顯示裝置的像素電路，其中該第二電壓追隨模組包括：一第二電壓追隨器，其輸入端成為該第二電壓追隨模組的輸入端；以及一第二顯示開關，其第一端耦接於該第二電壓追隨器的輸出端，該第二顯示開關的第二端成為該第二電壓追隨模組的輸出端，該第二顯示開關受控於該第四開關電壓。
13. 如申請專利範圍第11項所述顯示裝置的像素電路，其中該第二電壓追隨模組包括：一第二電壓追隨器，其輸入端成為該第二電壓追隨模組的輸入端，該第二電壓追隨器的輸出端成為該第二電壓追隨模組的輸出端；以及一第二電源控制開關，其第一端耦接於該第二電壓追隨器的電源輸入端，該第二電源控制開關的第二端接收一系統電壓，該第二電源控制開關受控於該第四開關電壓。
14. 如申請專利範圍第11項所述顯示裝置的像素電路，更包括一第二導通開關，其第一端耦接於該第二寫入記憶單元，該第二導通開關的第二端耦接於該顯示元件，該第二導通開關受控於一第二導通電壓。