KR950001771A - 온도에 따른 주기를 가지는 클록신호를 발생하는 발진회로 및 이를 포함하는 반도체 기억장치 - Google Patents

온도에 따른 주기를 가지는 클록신호를 발생하는 발진회로 및 이를 포함하는 반도체 기억장치 Download PDF

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시게루 모리
다께시 가지모또
마사노리 하야시꼬시
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기다오까 다까시
미쓰비시 뎅끼 가부시끼가이샤
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Abstract

반도체 기억장치에 있어서, 일정 전압이 정의 온도계수를 가지는 저항(RA)에 주어져서, 상기 저항(RA)을 통하여 흐르는 제1참조전류(i0)가 저항(RB)에 의하여 전압(V1)으로 변환된다. 상기 전압(V1)은 P채널 MOS 트랜지스터(QP12)에 의하여 제2참조전류(i1)로 변환되어, 제2참조전류(i1)의 값과 동일한 값의 제2전류(i1)가 커런트 미러회로에 의하여 각 복수의 인버터(I1~I7)를 통하여 흐른다. 상기 인버터(I1~I7) 는 링형태로 접속되어 링발진기(20)를 형성한다. 제1참조전류(i0)가 동작온도가 상승함에 따라 작아져서, 제2참조전류(i1)가 증가한다. 그 결과, 링발진기(20)의 발진주기는 동작온도가 상승함에 따라 짧아진다.

Description

온도에 따른 주기를 가지는 클록신호를 발생하는 발진회로 및 이를 포함하는 반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 따른 DRAM의 발진회로의 전체구성을 나타내는 회로도. 제3A, 3B도는 본 발명의 제2실시예에 따른 DRAM의 발진회로의 주요부의회로도로서, 제3A도의 제1도의 저항 RA의 다른 예를 나타내고, 제3B도는 제1도의 저항 RB의 다른예를 나타낸다.

Claims (25)

  1. 동작온도에 따라 변화하는 참조전류(i1; i3; i4)를 발생하는 참조전류 생성수단(22,RB,QP12,24; 22,RB,QP12,25; 31,RA,QP12,24; 26,28,24; 261~26n,30; 35,28,24)과, 상기 참조전류에 따라 주기가 변화하는 클록신호(ΦCP)를 발생하는 발진수단 (20; 20A; 20B; 20C; 36; 38)을 포함하는 발진회로.
  2. 동작온도에 따라 변화하는 출력전위(V1)를 발생하는 전위발생수단(22,RB; 31,RA)과, 상기 출력전위에 따라 변화하는 참조전류(i1)를 발생하는 전압-전류 변환수단과를 가지는 참조전류생성수단(22,RB,QP12,24; 22,RB,QP12,25; 31,RA,QP12,24)과, 링형태로 접속된 기수의 복수 인버터수단(I1~I7)과, 상기 참조전류에 따라 상기 복수의 인버터수단의 최소한 하나의 출력노드로부터 상기 출력노드가 접속되는 인버터의 입력노드로 충전전류(iC1~iC7) 그리고/혹은 방전전류(iD1~iD7)를 제공하는 수단을 포함하고, 최종단의 인버터수단(I7)의 출력노드에서 클록신호(ΦCP)를 제공하는 발진수단(20; 20A; 20B; 20C; 36; 38)과를 포함하는 발진회로.
  3. 동작온도에 따라 변화하는 참조전류(i1; i3; i4)가 흐르는 참조용 트랜지스터(QP13,QN12; QP37,QN29)를 가지는 참조전류생성수단(22,RB,Q|P12,24; 22,RB,QP12,25; 31,RA,QP12,24; 26,28,24; 35,28,24; 261~26n,30; 35,28,24)과, 링형태로 접속된 기수의 복수 인버터수단(I1~I7)을 가지고, 상기 복수의 인버터수단이 입력노드, 출력노드, 제1전원전위노드와 상기 출력노드 사이에서 접속되고 상기 입력노드에 접속된 제어전극을 가지는 제1트랜지스터(QP21~QP27) 및 상기 출력노드와 제2전원전위노드 사이에 접속되고 상기 입력노드에 접속된 제어전극을 가지는 제2트랜지스터 (QP21~QP27)을 포함하며, 상기 복수의 인버터수단중의 최소한 하나가 상기 참조용 트랜지스터와 커런트 미러회로를 형성하며 상기 출력노드와 상기 제2전원전위노드 사이에서 상기 제2트랜지스터와 직렬로 접속된 제어용 트랜지스터(QN14~QN20)을 가지며, 최종단의 인버터수단(I7)의 출력노드에서 클록신호(ΦCP)를 제공하는 발진수단과를 포함하는 발진회로.
  4. 동작온도에 따라 변화하는 참조전류(i1; i3; i4)가 흐르는 참조용 트랜지스터(QP13,QN12; QP30,QN29)를 가지는 참조전류생성수단(22,RB,Q|P12,24; 22,RB,QP12,25; 31,RA,QP12,24; 26,28,24; 35,28,24; 261~26n,30; 35,28,24)과, 링형태로 접속된 기수의 복수 인버터수단(I1~I7)을 가지고, 상기 복수의 인버터수단이 입력노드, 출력노드, 제1전원전위노드와 상기 출력노드 사이에서 접속되고 상기 입력노드에 접속된 제어전극을 가지는 제1트랜지스터(QP21~QP27) 및 상기 출력노드와 제2전원전위노드 사이에 접속되며 상기 입력노드에 접속된 제어전극을 가지는 제2트랜지스터 (QN21~QN27)을 포함하며, 상기 복수의 인버터수단중의 최소한 하나가 상기 참조용 트랜지스터와 커런트 미러회로를 형성하며 상기 제1전원전위노드와 상기 출력노드 사이에서 상기 제1트랜지스터와 직렬로 접속된 제어용 트랜지스터(QN14~QN20)을 가지며, 최종단의 인버터수단(i7)의 출력노드에서 클록신호(ΦCP)를 제공하는 발진수단과를 포함하는 발진회로.
  5. 동작온도에 따라 변화하는 참조전류(i1; i3; i4)가 흐르는 P채널 MOS 트랜지스터의 제1참조용 트랜지스터(QP13; QN30)와, 동작온도에 따라 변화하는 참조전류 (i1; i3; i4)가 흐르는 N채널 MOS 트랜지스터의 제2참조용 트랜지스터(QN12; QN29)와를 가지는 참조전류생성수단(22,RB,QP12,24; 31,RA,QP12,24; 26,28,24; 35,28,24; 261~26n,30; 35,28,24)과, 링형태로 접속된 기수의 복수 인버터수단(I1~I7)을 가지고, 상기 복수의 인버터수단이 입력노드, 출력노드, 제1전원전위노드와 상기 출력노드 사이에서 접속되며 상기 입력노드에 접속된 제어전극을 가지는 P채널 MOS트랜지스터의 제1트랜지스터(QP21~QP27) 및 상기 출력노드와 제2전원전위노드 사이에서 접속되며 상기 입력노드에 접속된 제어전극을 가지는 N채널 MOS 트랜지스터의 제2트랜지스터 (QN21~QN27)을 포함하며, 상기 복수의 인버터수단중의 최소한 하나가 상기 제1참조용 트랜지스터와 커런트 미러회로를 형성하며 상기 제1전원전위노드와 상기 출력노드 사이에서 상기 제1트랜지스터와 직렬로 접속된 P채널 MOS 트랜지스터의 제어용 트랜지스터(QP14~QP20)와, 상기 제2참조용 트랜지스터와 커런트 미러 회로를 형성하며 상기 출력노드와 상기 제2전원전위노드 사이에서 상기 제2트랜지스터와 직렬로 접속된 N채널 MOS 트랜지스터의 제2제어용 트랜지스터(QN14~QN20)를 가지고, 최종단의 인버터수단(I7)의 출력노드에서 클록신호(ΦCP)를 제공하는 발진수단과를 포함하는 발진회로.
  6. 제5항에 있어서, 상기 참조전류생성수단이; 동작온도에 따라 변화하는 출력전위(V1)를 발생하는 전위발생수단(22,RB; 31,RA)과, 상기 출력전위에 따라 변화하는 전류를 발생하는 전압-전류 변환수단(QP12)과를 포함하며, 상기 참조전류(i1)가 상기 전압-전류 변환수단에 의하여 발생된 상기 전류에 따라 상기 제1,2참조용 트랜지스터에서 흐르는 발진회로.
  7. 제6항에 있어서, 상기 전위생성수단이 정의 온도계수를 가지며, 상기 출력전위를 제공하는 노드와 상기 제1전원전위노드 사이에서 접속되는 저항수단을 포함하는 발진회로.
  8. 제7항에 있어서, 상기 저항수단이; 각각 정의 온도계수를 가지는 복수의 저항소자(RAO~RAN; RBO~RBN)와, 상기 복수의 저항소자에 대응하여 설치되어 대응하는 저항소자를 활성화 및 비활성화하는 복수의 프로그램소자(F)와를 포함하는 발진회로.
  9. 제5항에 있어서, 상기 참조전류생성수단이; 일측 전극이 소정의 전위노드에 접속된 커패시터 소자(CP)와, 상기 커패시터 소자의 타측 전극과 상기 제1전원전위소자 사이에 접속되어 전류(i2; i4)를 상기 커패시터 소자의 타측 전극에 제공하는 공급 트랜지스터(QP28: QP30)를 포함하되, 상기 참조전류(i3; i4)가 상기 공급 트랜지스터에 흐르는 전류(i2; i4)에 따라 상기 제1,2 참조용 트랜지스터에서 흐르는 발진회로.
  10. 제5항에 있어서, 상기 참조전류 생성수단과 상기 발진수단이 자신의 위에 형성되어 있는 제1도전형 반도체기판을 또한 포함하되, 상기 참조전류 생성수단이; 상기 반도체기판에 형성된 일측전극과, 상기 반도체기판에 형성된 역도전형의 불순물영역의 타측전극과, 상기 일측전극과 상기 타측전극 사이에 형성된 PN 접합을 가지는 다이오드 소자(D)와, 상기 다이오드 소자의 타측전극과 상기 제1전원전위노드 사이에 접속되어 상기 다이오드 소자의 타측전극에 전류(i3; i4)를 공급하기 위한 공급 트랜지스터(QP28: QP30)과를 포함하며, 상기 참조전류(i3; i4)가 상기 공급 트랜지스터에 흐르는 전류(i2; i4)에 따라 상기 제1,2 참조용 트랜지스터에서 흐르는 발진회로.
  11. 제2항에 있어서, 상기 발진수단으로부터의 상기 클록신호를 받아 그 파형을 정형하는 파형정형수단(34)을 또한 포함하는 발진회로.
  12. 제11항에 있어서, 상기 파형정형수단이; 상기 발진수단으로부터의 상기 클록신호를 받는 제1입력노드와, 제1출력노드와, 제1전원전위노드와 제1출력노드 사이에서 직렬로 접속된 2개의 제1 P채널 MOS트랜지스터(QP34,QP32)와, 상기 제1출력노드와 제2전원전위노드 사이에서 접속된 2개의 제1 N채널 MOS트랜지스터(QN32,QN34)을 구비하되, 상기 2개의 제1 P채널 MOS 트랜지스터(QP3+)의 하나의 게이트전극이 상기 제1입력노드에 접속되고, 상기 2개의 제1 P채널 MOS 트랜지스터(QP34)의 다른 하나의 게이트전극이 상기 발진수단의 최종단 이외의 단의 하나의 인버터수단(15)의 출력노드에 접속되며, 상기 2개의 제1 N채널 MOS 트랜지스터(QN32)의 하나의 게이트전극이 상기 제1입력노드에 접속되고, 상기 2개의 제1 N채널 MOS 트랜지스터(QN34)의 다른하나의 게이트전극이 상기 하나의 인버터수단(I5)의 출력노드에 접속된 제1파형정형 인버터수단(I8)과; 상기 제1파형정형 인버터수단의 상기 제1출력노드에 접속된 제2입력노드와, 파형이 정형된 클록신호를 제공하는 제2출력노드와, 상기 제1전원전위노드와 상기 제2출력노드 사이에서 직렬로 접속된 2개의 제2 P채널 MOS 트랜지스터(QP35,QP33)와, 상기 제2출력노드와 상기 제2전원전위노드 사이에서 접속된 2개의 제2 N채널 MOS 트랜지스터(QN33,QN35)와를 구비하되, 상기 2개의 제2 P채널 MOS 트랜지스터(QP33)의 하나의 게이트전극이 상기 제2입력노드에 접속되고, 상기 2개의 제2 P채널 MOS 트랜지스터(QP35)의 다른하나의 게이트전극이 상기 하나의 인버터수단(I5)의 입력노드에 접속되며, 상기 2개의 제2 N채널 MOS 트랜지스터 (QN33)의 하나의 게이트 전극이 상기 제2입력노드에 접속되고 상기 2개의 제2 N채널 MOS 트랜지스터(QN35)의 다른하나의 게이트전극이 상기 하나의 인버터수단(I5)의 입력노드에 접속되어 있는 제2파형정형 인버터수단(I9)과를 포함하는 발진회로.
  13. 리프레시 동작에 필요한 복수의 메모리셀을 가지는 메모리셀 어레이(1)와; 동작온도에 따라 변화하는 참조전류(i1; i3; i4)를 발생하는 참조전류 생성수단(22,RB,QP12,24; 22,RB,QP12,25; 31,RA,QP13,24; 26,28,24; 261~26n,30; 35,28,24)과, 상기 참조전류에 따라 변화하는 주기를 가지는 클록신호(ΦCP)를 발생하는 발진수단 (200; 20A; 20B; 20C)과를 가지는 발진회로와; 상기 클록신호에 따라 상기 복수의 메모리셀의 리프레시동작을 실행하는 리프레시수단 (2,5,6,7,8,13,14,15,16)을 포함하는 반도체 기억장치.
  14. (a) 리프레시동작에 필요한 복수의 메모리셀을 가지는 메모리셀 어레이(1)와; (b11) 동작온도에 따라 변화하는 출력전위(V1)를 발생하는 전위발생수단(22,RB; 31,RA)과, (b12) 상기 출력전위에 따라 변화하는 참조전류(i1)를 발생하는 전압-전류 변환수단(QP12)과를 가지는, (bl)참조전류생성수단 (22,RB,QP12,24; 22,RB,QP12,25; 31,RA,QP12,24)와, (b2) 링형태로 접속된 기수의 복수 인버터수단(I1~I7)과, 상기 참조전류에 따라 충전전류(iC1~iC7) 그리고/혹은 방전전류(iD1~iD7)를 상기 복수의 인버터수단의 최소한 하나의 출력노드로부터 상기 출력노드에 접속된 입력노드를 가지는 인버터수단의 입력노드로 공급하는 수단(QP15~QP20)을 포함하며, 최종단의 인버터수단(I7)의 출력노드에서 클록신호(ΦCP)를 제공하는 발진수단(20; 20A; 20B; 20C; 36; 38)과를 포함하는 (b) 발진회로와; (c) 상기 클록신호에 따라 상기 복수의 메모리셀에 대하여 리프래시 동작을 실행하기 위한 리프레시 수단(2,5,6,7,8,13,14,15,16)과를 포함하는 반도체기억장치.
  15. 리프레시동작에 필요한 복수의 메모리셀을 가지는 메모리셀 어레이(1)와; 동작온도에 따라 변화하는 참조전류(i1; i3; i4)가 흐르는 참조용 트랜지스터 (QP13,QN12; QP30,QN29)를 가지는 참조전류 생성수단(22,RB,Q|P12,24; 22,RB,QP12,25; 31,RA,QP12,24; 26,28,24; 35,28,24, 261~26n,30; 35,28,24)과, 링형태로 접속된 기수의 복수 인버터수단(I1~I7)을 포함하되, 상기 복수의 인버터수단이 각각 입력노드, 출력노드, 제1전원전위노드와 상기 출력노드 사이에 접속되며 상기 입력노드에 접속된 제어전극을 가지는 제1트랜지스터(QP21~QP27) 및 상기 출력노드와 제2전원전위노드 사이에 접속되며 상기 입력노드에 접속된 제어전극을 가지는 제2트랜지스터 (QN21~QN27)와를 가지며, 상기 복수의 인버터수단중의 최소한 하나가 상기 참조용 트랜지스터와 커런트 미러회로를 형성하며 상기 출력노드와 상기 제2전원전위노드 사이에서 상기 제2트랜지스터와 직렬로 접속된 제어용 트랜지스터(QN14~QN20)을 또한 포함하고, 최종단의 인버터수단(I7)의 출력노드로부터 클록신호(ΦCP)를 제공하는 발진수단과를 가지는 발진회로와; 상기 클록신호에 따라 상기 복수의 메모리셀에 대하여 리프래시 동작을 실행하는 리프레시 수단(2,5,6,7,8,13,14,15,16)과를 포함하는 반도체기억장치.
  16. 리프레시동작에 필요한 복수의 메모리셀을 가지는 메모리셀 어레이(1)와; 동작온도에 따라 변화하는 참조전류(i1; i3; i4)가 흐르는 참조용 트랜지스터 (QP13,QN12; QP34,QN29)를 가지는 참조전류 생성수단(22,RB,Q|P12,24; 22,RB,QP12,25; 31,RA,QP12,24; 26,28,24; 35,28,24, 261~26n,30; 35,28,24)과, 링형태로 접속된 기수의 복수 인버터수단(I1~I7)을 포함하되, 상기 복수의 인버터수단이 각각 입력노드, 출력노드, 제1전원전위노드와 상기 출력노드 사이에 접속되며 상기 입력노드에 접속된 제어전극을 가지는 제1트랜지스터(QP21~QP27) 및 상기 출력노드와 제2전원전위노드 사이에 접속되며 상기 입력노드에 접속된 제어전극을 가지는 제2트랜지스터 (QN21~QN27)와를 가지며, 상기 복수의 인버터수단중의 최소한 하나가 상기 참조용 트랜지스터와 커런트 미러회로를 형성하며 상기 제1전원전위노드와 상기출력노드 사이에서 상기 제1트랜지스터와 직렬로 접속된 제어용 트랜지스터(QN14~QN20)을 또한 포함하고, 최종단의 인버터수단(I7)의 출력노드로부터 클록신호(ΦCP)를 제공하는 발진수단과를 가지는 발진회로와; 상기 클록신호에 따라 상기 복수의 메모리셀에 대하여 리프래시 동작을 실행하는 리프레시 수단(2,5,6,7,8,13,14,15,16)과를 포함하는 반도체기억장치.
  17. 리프레시동작에 필요한 복수의 메모리셀을 가지는 메모리셀 어레이(1)와; 동작온도에 따라 변화하는 참조전류(i1; i3; i4)가 흐르는 참조용 P채널 트랜지스터 (QP13; QP30)와, 동작온도에 따라 변화하는 참조전류(i1; i3; i4)가 흐르는 참조용 N채널 트랜지스터 (QN12; QN29)와를 가지는 참조전류 생성수단(22,RB,QP12,24; 22,RB,QP12,25; 31,RA,QP12,24; 26,28,24; 35,28,24, 261~26n,30; 35,28,24)과, 링형태로 접속된 기수의 복수 인버터수단(I1~I7)을 포함하되, 상기 복수의 인버터수단이 각각 입력노드, 출력노드, 제1전원전위노드와 상기 출력노드 사이에 접속되며 상기 입력노드에 접속된 제어전극을 가지는 P채널 제1트랜지스터(QP21~QP27) 및 상기 출력노드와 제2전원전위노드 사이에 접속되며 상기 입력노드에 접속된 제어전극을 가지는 N채널 제2트랜지스터 (QN21~QN27)와를 가지며, 상기 복수의 인버터수단중의 최소한 하나가 상기 참조용 P채널 트랜지스터와 트랜지스터와 커런트 미러회로를 형성하며 상기 제1전원전위노드와 상기 출력노드 사이에서 상기 P채널 트랜지스터와 직렬로 접속된 제어용 P채널 트랜지스터(QN14~QN20)와, 상기 참조용 N채널 트랜지스터와 커런트 미러회로를 형성하며 상기 출력노드와 상기 제2전원전위노드 사이에서 상기 N채널 트랜지스터와 직렬로 접속된 제어용 N채널 트랜지스터 (QN14~QN20)와를 또한 포함하고, 최종단의 인버터수단(I7)의 출력노드로부터 클록신호(ΦCP)를 제공하는 발진수단과를 가지는 발진회로와; 상기 클록신호에 따라 상기 복수의 메모리셀에 대하여 리프래시 동작을 실행하는 레프레시 수단 (2,5,6,7,8,13,14,15,16)과를 포함하는 반도체기억장치.
  18. 제17항에 있어서, 상기 참조전류 생성수단이; 동작온도에 따라 변화하는 출력전위(V1)를 발생하는 전위발생수단(22,RB; 31,RA)와, 상기 출력전위에 따라 변화하는 전류를 발생하는 전압-전류 변환수단(QP12)과를 포함하되, 상기 참조전류(I1)가 상기 전압-전류 변환수단에 의하여 발생된 상기 전류에 따라 상기 참조용 P,N 채널 트랜지스터에서 흐르는 반도체기억장치.
  19. 제18항에 있어서, 상기 전위발생수단이, 정의 온도계수를 가지며 상기 출력전위를 제공하는 노드와 상기 제1전원전위노드 사이에 접속된 저항수단(RA; RB)을 포함하는 반도체기억장치.
  20. 제19항에 있어서, 상기 저항수단이; 정의 온도계수를 가지는 복수의 저항소자(RAO~RAN; RBO~RBN)와, 상기 복수의 저항소자에 대응하여 대응하는 저항소자를 활성화 및 비활성화하는 복수의 프로그램소자(F)와를 포함하는 반도체기억장치.
  21. 제17항에 있어서, 상기 각 복수의 메모리셀이; 하나의 트랜지스터 소자와, 하나의 캐패시터소자와를 포함하되, 상기 참조전류 생성수단이; 상기 커패시터소자의 것과 유사한 형상 및 크기를 가지며, 일측 전극이 상기 커패시터소자의 일측전극에 접속된 참조용 커패시터 소자(CP)와, 상기 참조용 커패시터 소자의 타측전극과 제1전원전위소자 사이에 접속되어 상기 참조용 커패시터 소자의 타측전극에 전류(I2; I4)를 공급하는 공급 트랜지스터(QP28: QP30)와를 포함하고, 상기 참조전류(i3; i4)가 상기 공급 트랜지스터에서 흐르는 전류(i2; i4)에 따라 상기 참조용 P,N 채널 트랜지스터에서 흐르는 반도체기억장치.
  22. 제17항에 있어서, 상기 각 복수의 메모리셀이; 하나의 트랜지스터 소자와, 하나의 커패시터 소자를 포함하되, 상기 참조전류 생성수단이; 상기 트랜지스터 소자의 것과 유사한 형상 및 크기의 PN 접합을 가지는 다이오드 소자(D)와, 상기 다이오드 소자의 타측전극과 제1전원전위노드 사이에서 접속되어 상기 다이오드 소자의 타측전극에 전류(i2; i4)를 공급하기 위한 공급 트랜지스터(QP28: QP30)와를 포함하며, 상기 참조전류(i3; i4)가 상기 공급 트랜지스터에서 흐르는 전류(i2; i4)에 따라 상기 참조용 P,N 채널 트랜지스터에서 흐르는 반도체기억장치.
  23. 제14항에 있어서, 상기 발진수단으로부터 상기 클록신호를 받아 그 파형을 정형하는 파형정형수단(34)을 또한 포함하는 반도체기억장치.
  24. 제23항에 있어서, 상기 파형정형수단이; 상기 발진수단으로부터의 상기 클록신호를 받는 제1입력노드와, 제1출력노드와, 제1전원전위노드와 제1출력노드 사이에서 직렬로 접속된 2개의 제1 P채널 MOS트랜지스터(QP34,QP32)와, 상기 제1출력노드와 제2전원전위노드 사이에서 접속된 2개의 제1 N채널 MOS트랜지스터(QP32,QP34)와를 구비하되, 상기 2개의 제1 P채널 MOS 트랜지스터(QP32)의 하나의 게이트전극이 상기 제1입력노드에 접속되고, 상기 2개의 제1 P채널 MOS 트랜지스터(QP34)의 다른 하나의 게이트전극이 상기 발진수단의 최종단 이외의 단의 하나의 인버터수단(15)의 출력노드에 접속되며, 상기 2개의 제1 N채널 트랜지스터(QN32)의 하나의 게이트전극이 상기 제1입력노드에 접속되고, 상기 2개의 제1 N채널 트랜지스터(QN34)의 다른하나의 게이트전극이 상기 하나의 인버터수단(I5)의 출력노드에 접속된 제1파형정형 인버터수단(I8)과; 상기 제1파형정형 인버터수단의 상기 제1출력노드에 접속된 제2입력노드와, 파형이 정형된 클록신호를 제공하는 제2출력노드와, 상기 제1전원전위노드와 상기 제2출력노드 사이에서 직렬로 접속된 2개의 제2 P채널 트랜지스터(QP35,QP33)와, 상기 제2출력노드와 상기 제2전원전위노드 사이에서 접속된 2개의 제2 N채널 MOS 트랜지스터(QN33,QN35)와를 구비하되, 상기 2개의 제2 P채널 트랜지스터(QP33)의 하나의 게이트전극이 상기 제2입력노드에 접속되고, 상기 2개의 제2 P채널 트랜지스터(QP35)의 다른하나의 게이트전극이 상기 하나의 인버터수단(I5)의 입력노드에 접속되며, 상기 2개의 제2 N채널 트랜지스터 (QN33)의 하나의 게이트 전극이 상기 제2입력노드에 접속되고 상기 2개의 제2 N채널 트랜지스터(QN35)의 다른하나의 게이트전극이 상기 하나의 인버터수단(I5)의 입력노드에 접속되어 있는 제2파형정형 인버터수단(I9)과를 포함하는 발진회로.
  25. 제14항에 있어서, 상기 발진수단이 셀프 리프레시 신호(SREF)를 받아, 상기 셀프 리프레시 신호가 셀프 리프레시 동작의 실행을 표시할때 상기 클록신호를 제공하고, 상기 셀프 리프레시 신호가 셀프 리프레시 동작의 실행을 표시하지 않을때 상기 클록신호의 출력을 억제하는 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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