JPH04104511A - クロック制御回路 - Google Patents
クロック制御回路Info
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- JPH04104511A JPH04104511A JP2221535A JP22153590A JPH04104511A JP H04104511 A JPH04104511 A JP H04104511A JP 2221535 A JP2221535 A JP 2221535A JP 22153590 A JP22153590 A JP 22153590A JP H04104511 A JPH04104511 A JP H04104511A
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- Japan
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- clock
- gate
- chip temperature
- control circuit
- clocks
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- 238000001514 detection method Methods 0.000 claims description 13
- 239000004065 semiconductor Substances 0.000 claims description 7
- 230000007257 malfunction Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 210000003296 saliva Anatomy 0.000 description 1
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路におけるクロック制御回路に関
し、特に半導体集積回路を搭載したチップの温度により
クロック信号の波形を制御するクロック制御回路に関す
る。
し、特に半導体集積回路を搭載したチップの温度により
クロック信号の波形を制御するクロック制御回路に関す
る。
従来、かかる半導体集積回路（以下ＬＳＩと称す）の内
部ゲートを駆動するクロック信号は、ＬＳＩに入力する
信号あるいはＬＳＩ内部の発振回路の出力により内部の
ゲートを駆動している。しかもこのクロック信号の波形
はクロックドライバーのトランジスタの寸法によって決
定されている。
部ゲートを駆動するクロック信号は、ＬＳＩに入力する
信号あるいはＬＳＩ内部の発振回路の出力により内部の
ゲートを駆動している。しかもこのクロック信号の波形
はクロックドライバーのトランジスタの寸法によって決
定されている。
第４図はかかる従来の一例を示すクロック制御回路図で
あり、第５図は第４図に示すクロック制御回路のタイミ
ング図である。
あり、第５図は第４図に示すクロック制御回路のタイミ
ング図である。
第４図に示すように、従来のクロック制御回路は、クロ
ック入力信号ＣＬＫを入力するＮＯＲゲートＮ３と、こ
のＣＬＫをインバータエ９を介して入力するＮＯＲゲー
トＮ４と、配線抵抗Ｒ２゜Ｒ３およびコンデンサＣ１，
Ｃ２とを有している。かかる構成により、ＬＳＩへ入力
されるクロック信号ＣＬＫを用いてＬＳＩ内部のゲート
を駆動する非重複クロックφ、Ｔを発生させている。
ック入力信号ＣＬＫを入力するＮＯＲゲートＮ３と、こ
のＣＬＫをインバータエ９を介して入力するＮＯＲゲー
トＮ４と、配線抵抗Ｒ２゜Ｒ３およびコンデンサＣ１，
Ｃ２とを有している。かかる構成により、ＬＳＩへ入力
されるクロック信号ＣＬＫを用いてＬＳＩ内部のゲート
を駆動する非重複クロックφ、Ｔを発生させている。
また、第５図に示すように、チップ温度か低い場合はＮ
ＯＲケートＮ３．Ｎ４で構成するクロックドライバーの
トランジスタの駆動能力か高・くなり、クロック配線の
抵抗Ｒ２，Ｒ３および配線容量ｃ１．ｃ２を介して得ら
れるφ、不一の立ち上り時間及び立ち下り時間は短くな
る。
ＯＲケートＮ３．Ｎ４で構成するクロックドライバーの
トランジスタの駆動能力か高・くなり、クロック配線の
抵抗Ｒ２，Ｒ３および配線容量ｃ１．ｃ２を介して得ら
れるφ、不一の立ち上り時間及び立ち下り時間は短くな
る。
しかしなから、チップ温度が高い場合は、ＮＯＲケート
Ｎ３．Ｎ４を構成するトランジスタの駆動能力が低くな
り、クロック配線の抵抗Ｒ２，Ｒ３と配線容量Ｃ１，Ｃ
２を介して得られるφ、Ｔの立ち上り時間及び立ち下り
時間が長くなる。
Ｎ３．Ｎ４を構成するトランジスタの駆動能力が低くな
り、クロック配線の抵抗Ｒ２，Ｒ３と配線容量Ｃ１，Ｃ
２を介して得られるφ、Ｔの立ち上り時間及び立ち下り
時間が長くなる。
このように、従来はチップ温度によりＬＳＩ内部のゲー
トを駆動するクロック信号φ、φの波形が変化している
。
トを駆動するクロック信号φ、φの波形が変化している
。
上述した従来のクロック制御回路は、タロツクドライバ
のトランジスタの駆動能力によりクロック信号の立ち上
り時間および立ち下り時間が決定される。従って、ＬＳ
Ｉのチップ温度によりクロ・ツク信号の波形が変化し、
特に単相クロックで動作するＬＳＩにおいては、シフト
レジスタの誤動作やダイナミック回路の誤動作を引き起
すという欠点かある。
のトランジスタの駆動能力によりクロック信号の立ち上
り時間および立ち下り時間が決定される。従って、ＬＳ
Ｉのチップ温度によりクロ・ツク信号の波形が変化し、
特に単相クロックで動作するＬＳＩにおいては、シフト
レジスタの誤動作やダイナミック回路の誤動作を引き起
すという欠点かある。
本発明の目的は、かかるシフトレジスタやダイナミック
回路の誤動作を防止できるクロック制御回路を提供する
ことにある。
回路の誤動作を防止できるクロック制御回路を提供する
ことにある。
本発明のクロック制御回路は、半導体集積回路の内部ゲ
ート駆動用のクロック信号を発生するゲートクロック発
生部と、前記半導体集積回路を搭載したチップの温度に
よって所定の信号を出力する温度検出回路と、前記温度
検出回路の出力により前記内部ゲート駆動用のタロツク
信号の立ち上り時間及び立ち下り時間を制御する立ち上
り・立ち下り制鄭部とを有して構成される。
ート駆動用のクロック信号を発生するゲートクロック発
生部と、前記半導体集積回路を搭載したチップの温度に
よって所定の信号を出力する温度検出回路と、前記温度
検出回路の出力により前記内部ゲート駆動用のタロツク
信号の立ち上り時間及び立ち下り時間を制御する立ち上
り・立ち下り制鄭部とを有して構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一の実施例を示すクロック制御回路
図である。
図である。
第１図に示すように、本実施例はクロック入力信号ＣＬ
Ｋに基づいてケートクロックφ、Ｔを生成するゲートク
ロック発生部１と、チップの温度を検出するチップ温度
検出回路２と、ゲートクロックφ、Ｔの立ち上り時間お
よび立ち下り時間を制御する立ち上り時間・立ち下り時
間制御部３とを有している。このチップ温度の検出回路
２はゲート及びソースを電源ＶＤＤに接続するＮチャネ
ルＭＯＳ）−ランジスタＴ１と、このＭＯＳトランジス
タＴ１のドレインおよびＧＮＤ間に接続された抵抗Ｒ１
とから構成され、またゲートクロック発生部１はクロッ
クドライバーであり、ＮＯＲゲー）Ｎｌ、Ｎ２により構
成される。さらに、チップ温度検出回路２の出力を受け
てゲートクロックφ、Ｔの立ち上り時間および立ち下り
時間を制御する立ち上り・立ち下り制御部３はトランス
ファーゲートＴ２〜Ｔ５と、インバータ■２〜工５とを
有する。
Ｋに基づいてケートクロックφ、Ｔを生成するゲートク
ロック発生部１と、チップの温度を検出するチップ温度
検出回路２と、ゲートクロックφ、Ｔの立ち上り時間お
よび立ち下り時間を制御する立ち上り時間・立ち下り時
間制御部３とを有している。このチップ温度の検出回路
２はゲート及びソースを電源ＶＤＤに接続するＮチャネ
ルＭＯＳ）−ランジスタＴ１と、このＭＯＳトランジス
タＴ１のドレインおよびＧＮＤ間に接続された抵抗Ｒ１
とから構成され、またゲートクロック発生部１はクロッ
クドライバーであり、ＮＯＲゲー）Ｎｌ、Ｎ２により構
成される。さらに、チップ温度検出回路２の出力を受け
てゲートクロックφ、Ｔの立ち上り時間および立ち下り
時間を制御する立ち上り・立ち下り制御部３はトランス
ファーゲートＴ２〜Ｔ５と、インバータ■２〜工５とを
有する。
第２図は第１図におけるクロック制御回路のタイミング
図である。
図である。
第２図に示すように、チップ温度が低い場合は、Ｎチャ
ネルＭＯＳトランジスタＴ１のドレイン電流か大きく、
Ａ１の電圧は次段インパータエ６の論理閾値電圧以下に
設定されているため、インバータ■７の出力は” Ｈ”
になる。すなわち、インバータＩ８の出力は°′Ｌ′°
となる。また、内部駆動用クロックφ及び不−は、それ
ぞれＴ２及びＴ５を介してクロックトライバであるゲー
トクロック発生部１のＮＯＲゲートＮｌ、Ｎ２に入力さ
れている。このため、内部駆動用クロックφ及びＴの非
重複時間ｔが短くなる。
ネルＭＯＳトランジスタＴ１のドレイン電流か大きく、
Ａ１の電圧は次段インパータエ６の論理閾値電圧以下に
設定されているため、インバータ■７の出力は” Ｈ”
になる。すなわち、インバータＩ８の出力は°′Ｌ′°
となる。また、内部駆動用クロックφ及び不−は、それ
ぞれＴ２及びＴ５を介してクロックトライバであるゲー
トクロック発生部１のＮＯＲゲートＮｌ、Ｎ２に入力さ
れている。このため、内部駆動用クロックφ及びＴの非
重複時間ｔが短くなる。
次に、チップ温度が高い場合は、ＭＯＳ）ランジスタＴ
１のドレイン電流が小さくＡ１点の電圧は次段インバー
タエ６の論理閾値電圧以下に設定されているため、イン
バータ■７の出力は“Ｌ”になる。すなわち、インバー
タＩ８の出力は“Ｈ”となる。また、内部駆動用クロッ
クφ及びＴは、それぞれインバータＩ２．Ｉ３のゲート
Ｔ３およびインバータＩ４．Ｉ５とゲートＴ４を介して
クロックトライバ用ＮＯＲゲートＮｌ。
１のドレイン電流が小さくＡ１点の電圧は次段インバー
タエ６の論理閾値電圧以下に設定されているため、イン
バータ■７の出力は“Ｌ”になる。すなわち、インバー
タＩ８の出力は“Ｈ”となる。また、内部駆動用クロッ
クφ及びＴは、それぞれインバータＩ２．Ｉ３のゲート
Ｔ３およびインバータＩ４．Ｉ５とゲートＴ４を介して
クロックトライバ用ＮＯＲゲートＮｌ。
Ｎ２に入力されている。このため、内部駆動用クロック
φ及びφの非重複時Ｂ ｔ Ｈが長くなる。
φ及びφの非重複時Ｂ ｔ Ｈが長くなる。
尚、上述した本実施例では高温になれはＬＳＩの内部駆
動用クロックφ及び７−の非重複時間ｔＨ３長くするよ
うな回路構成にしているが、チップ温度検出回路２の構
成あるいはＡ２点の論理と逆にすることにより、低温時
に内部駆動用クロックφ及びφの非重複時間分長くする
ことも可能である。
動用クロックφ及び７−の非重複時間ｔＨ３長くするよ
うな回路構成にしているが、チップ温度検出回路２の構
成あるいはＡ２点の論理と逆にすることにより、低温時
に内部駆動用クロックφ及びφの非重複時間分長くする
ことも可能である。
第３図は本発明の第二の実施例を示すクロック制御回路
図である。
図である。
第３図に示すように、本実施例は温度検出回路２の構成
および動作が前述した第一の実施例と同様であり、異な
る点はゲートクロック発生部ＩＡ、ＩＢと立ち上り・立
ち下り制御部３Ａ、３Ｂとを設けたことにある。すなわ
ち、ゲートクロックφ、φのドライブ用回路を構成する
クロック発生部および制御部はそれぞれ分割されている
。これらクロック発生部ＩＡ、ＩＢはそれぞれＰチャネ
ルＭＯＳトランジスタＴ６およびＮチャネルＭＯＳトラ
ンジスタＴＩＯと、Ｔ１２およびＴ１６とて構成してお
り、また立ち上り・立ち下り制御部３Ａ、３Ｂはそれぞ
れＰチャネルＭＯ３）−ラシスタＴ７．Ｔ８およびＮチ
ャネルＭＯｓトランジスタＴ９、Ｔｌｌと、同様の７１
３．Ｔ１４およびＴ１５．Ｔ１７とで構成している。
および動作が前述した第一の実施例と同様であり、異な
る点はゲートクロック発生部ＩＡ、ＩＢと立ち上り・立
ち下り制御部３Ａ、３Ｂとを設けたことにある。すなわ
ち、ゲートクロックφ、φのドライブ用回路を構成する
クロック発生部および制御部はそれぞれ分割されている
。これらクロック発生部ＩＡ、ＩＢはそれぞれＰチャネ
ルＭＯＳトランジスタＴ６およびＮチャネルＭＯＳトラ
ンジスタＴＩＯと、Ｔ１２およびＴ１６とて構成してお
り、また立ち上り・立ち下り制御部３Ａ、３Ｂはそれぞ
れＰチャネルＭＯ３）−ラシスタＴ７．Ｔ８およびＮチ
ャネルＭＯｓトランジスタＴ９、Ｔｌｌと、同様の７１
３．Ｔ１４およびＴ１５．Ｔ１７とで構成している。
まず、チップ温度検出回路２のＡ１点の電圧がインバー
タＩＩＯの論理閾値電圧より低い場合は、インバータＩ
ＩＯの出力はＨ′′となり、インバータＩｌｌの出力は
“Ｌ”となる。そのため、ＰチャネルＭＯＳトランジス
タＴ８ Ｔ１４はＯＮ状態、ＮチャネルＭＯＳトラン
ジスタＴ９、Ｔ１５もＯＮ状態となり、クロック信号φ
及びφを駆動するトランジスタ群の駆動能力が高くなる
。従って、ゲートクロックの立ち上り時間と立ち下り時
間が共に早くなるので、φ、Ｔの非重複時間を長くする
ことができる。
タＩＩＯの論理閾値電圧より低い場合は、インバータＩ
ＩＯの出力はＨ′′となり、インバータＩｌｌの出力は
“Ｌ”となる。そのため、ＰチャネルＭＯＳトランジス
タＴ８ Ｔ１４はＯＮ状態、ＮチャネルＭＯＳトラン
ジスタＴ９、Ｔ１５もＯＮ状態となり、クロック信号φ
及びφを駆動するトランジスタ群の駆動能力が高くなる
。従って、ゲートクロックの立ち上り時間と立ち下り時
間が共に早くなるので、φ、Ｔの非重複時間を長くする
ことができる。
次に、Ａ１点の電圧がインバータＩＩＯの論理閾値電圧
より高い場合は、インバータＩＩｏｃｒ）出力は“Ｌ”
となり、インバータＩｌｌの出力は“Ｈ”となる。その
ため、トランジスタＴ８Ｔ９．Ｔ１４．Ｔ１５はＯＦＦ
状耶になり、タロツク信号φ及びＴを駆動するトランジ
スタ群の駆動能力が下がる。従って、φ、フーの立ち上
り時間および立ち下り時間が共に遅くなるため、φ、Ｔ
の非重複時間を短かくすることかできる。
より高い場合は、インバータＩＩｏｃｒ）出力は“Ｌ”
となり、インバータＩｌｌの出力は“Ｈ”となる。その
ため、トランジスタＴ８Ｔ９．Ｔ１４．Ｔ１５はＯＦＦ
状耶になり、タロツク信号φ及びＴを駆動するトランジ
スタ群の駆動能力が下がる。従って、φ、フーの立ち上
り時間および立ち下り時間が共に遅くなるため、φ、Ｔ
の非重複時間を短かくすることかできる。
本実施例では、クロックφ、Ｔの幅を広くてきる利点が
あり、また第一の実施例と同様に温度検出回路２の構成
あるいはその他の回路構成、を変えることにより、温度
に対する非重複時間を逆にすることも可能である。
あり、また第一の実施例と同様に温度検出回路２の構成
あるいはその他の回路構成、を変えることにより、温度
に対する非重複時間を逆にすることも可能である。
以上説明したように、本発明のクロック制御回路は、チ
ップ温度検出回路を設け、ＬＳＩのチップ温度の変化に
よってクロック信号の波形を変化させることにより、ゲ
ートクロックが重なり合わないようにすることができ、
シフトレジスタやダイナミック回路の誤動作を防止でき
るという効果がある。
ップ温度検出回路を設け、ＬＳＩのチップ温度の変化に
よってクロック信号の波形を変化させることにより、ゲ
ートクロックが重なり合わないようにすることができ、
シフトレジスタやダイナミック回路の誤動作を防止でき
るという効果がある。
第１図は本発明の第一の実施例を示すクロック制御回路
図、第２図は第１図におけるクロック制両回路のタイミ
ング図、第３図は本発明の第二の実施例を示すクロック
制御回路図、第４図は従来の一例を示すクロック制唾回
路図、第５図は第４図におけるクロック制御回路のタイ
ミング図である。 １、ＬＡ、ＩＢ・・・ゲートクロック発生部、２・・・
チップ温度検出回路、３，３Ａ、３Ｂ・・・立ち上り・
立ち下り制御部、Ｎ１〜Ｎ４・・・ＮＯＲゲート、■１
〜Ｉｌｌ・・・インバータ、Ｔｌ、Ｔ９〜Ｔ１１、ＴＩ
５〜Ｔｌ ７−ＮチャネルＭｏｓトランジスタ、Ｔ２
〜Ｔ５・・・トランスファゲート、Ｒ１・・・抵抗、Ｃ
ＬＫ・・・クロック入力信号、φ、Ｔ・・・ゲート駆動
用クロック信号、ｖＤＤ・・・電源、Ｔ６〜Ｔ８、Ｔ１
２〜Ｔ１４・・・Ｐチャネル間Ｏｓトランジスタ。
図、第２図は第１図におけるクロック制両回路のタイミ
ング図、第３図は本発明の第二の実施例を示すクロック
制御回路図、第４図は従来の一例を示すクロック制唾回
路図、第５図は第４図におけるクロック制御回路のタイ
ミング図である。 １、ＬＡ、ＩＢ・・・ゲートクロック発生部、２・・・
チップ温度検出回路、３，３Ａ、３Ｂ・・・立ち上り・
立ち下り制御部、Ｎ１〜Ｎ４・・・ＮＯＲゲート、■１
〜Ｉｌｌ・・・インバータ、Ｔｌ、Ｔ９〜Ｔ１１、ＴＩ
５〜Ｔｌ ７−ＮチャネルＭｏｓトランジスタ、Ｔ２
〜Ｔ５・・・トランスファゲート、Ｒ１・・・抵抗、Ｃ
ＬＫ・・・クロック入力信号、φ、Ｔ・・・ゲート駆動
用クロック信号、ｖＤＤ・・・電源、Ｔ６〜Ｔ８、Ｔ１
２〜Ｔ１４・・・Ｐチャネル間Ｏｓトランジスタ。
Claims (1)
- 半導体集積回路の内部ゲート駆動用のクロック信号を
発生するゲートクロック発生部と、前記半導体集積回路
を搭載したチップの温度によつて所定の信号を出力する
温度検出回路と、前記温度検出回路の出力により前記内
部ゲート駆動用のクロック信号の立ち上り時間及び立ち
下り時間を制御する立ち上り・立ち下り制御部とを有す
るクロック制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2221535A JPH04104511A (ja) | 1990-08-23 | 1990-08-23 | クロック制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2221535A JPH04104511A (ja) | 1990-08-23 | 1990-08-23 | クロック制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04104511A true JPH04104511A (ja) | 1992-04-07 |
Family
ID=16768243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2221535A Pending JPH04104511A (ja) | 1990-08-23 | 1990-08-23 | クロック制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04104511A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5966037A (en) * | 1992-03-02 | 1999-10-12 | Seiko Epson Corporation Of Tokyo Japan | Method for manufacturing an integrated circuit with programmable non-overlapping-clock-edge capability |
| KR100461286B1 (ko) * | 2001-01-23 | 2004-12-13 | 미쓰비시덴키 가부시키가이샤 | 클럭 내장 반도체 집적 회로 장치 |
-
1990
- 1990-08-23 JP JP2221535A patent/JPH04104511A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5966037A (en) * | 1992-03-02 | 1999-10-12 | Seiko Epson Corporation Of Tokyo Japan | Method for manufacturing an integrated circuit with programmable non-overlapping-clock-edge capability |
| US6163194A (en) * | 1992-03-02 | 2000-12-19 | Seiko Epson Corporation | Integrated circuit with hardware-based programmable non-overlapping-clock-edge capability |
| US6323711B2 (en) | 1992-03-02 | 2001-11-27 | Seiko Epson Corporation | Clock generator with programmable non-overlapping-clock-edge-capability |
| US6489826B2 (en) | 1992-03-02 | 2002-12-03 | Seiko Epson Corporation | Clock generator with programmable non-overlapping clock-edge capability |
| US6653881B2 (en) | 1992-03-02 | 2003-11-25 | Seiko Epson Corporation | Clock generator with programmable non-overlapping-clock-edge capability |
| US6900682B2 (en) | 1992-03-02 | 2005-05-31 | Seiko Epson Corporation | Clock generator with programmable non-overlapping-clock-edge capability |
| US7352222B2 (en) | 1992-03-02 | 2008-04-01 | Seiko Epson Corporation | Clock generator with programmable non-overlapping-clock-edge capability |
| US7642832B2 (en) | 1992-03-02 | 2010-01-05 | Seiko Epson Corporation | Clock generator with programmable non-overlapping-clock-edge capability |
| KR100461286B1 (ko) * | 2001-01-23 | 2004-12-13 | 미쓰비시덴키 가부시키가이샤 | 클럭 내장 반도체 집적 회로 장치 |
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