KR940006338A - 펄스신호 발생회로 및 반도체 기억장치 - Google Patents

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KR940006338A
KR940006338A KR1019930014033A KR930014033A KR940006338A KR 940006338 A KR940006338 A KR 940006338A KR 1019930014033 A KR1019930014033 A KR 1019930014033A KR 930014033 A KR930014033 A KR 930014033A KR 940006338 A KR940006338 A KR 940006338A
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기다오까 다까시
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Abstract

본 발명은 펄스 신호 발생회로와 반도체 기억장치, 특히 리프레시 동작을 제어하기 위한 펄스 신호 발생회로에 관한 것으로, 동작온도에 의존하여 내부 전압(Voc)을 발생하는 내부 전압 발생수단(101)과; 상기 내부 전압발생수단(101)에 의해 발생된 상기의 내부전압에 의해 구동되어 펄스 신호를 발생하는 신호 발생수단을 구비한다.

Description

펄스신호 발생회로 및 반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 제1의 실시예에 의한 DRAM에 사용되는 펄스신호 발생회로의 구성을 표시하는 회로도,
제2도는 제2의 실시예에 의한 DRAM에 사용되는 펄스신호 발생회로의 구성을 표시하는 회로도,
제3도는 제3의 실시예에 의한 DRAM에 사용되는 펄스신호 발생회로의 구성을 표시하는 회로도,
제4도는 제4의 실시예에 의한 DRAM에 사용되는 펄스신호 발생회로의 구성을 표시하는 회로도.

Claims (39)

  1. 동작온도에 의존하여 내부 전압(Voc)을 발생하는 내부 전압 발생수단(101)과; 상기의 내부 전압 발생수단(101)에 의해 발생된 상기의 내부전압에 의해 구동되어 펄스 신호를 발생하는 신호 발생수단을 구비한 펄스 신호 발생회로.
  2. 제1항에 있어서, 상기 내부 전압 발생수단(101)이 플러스 온도 특성을 가지는 상기 내부전압(Voc)을 발생시키는 펄스 신호 발생회로.
  3. 제1항에 있어서, 상기 내부 전압 발생수단이 플러스 온도 특성을 가지는 저항수단(R1)을 구비한 펄스신호 발생 회로.
  4. 제1항에 있어서, 상기 내부 전압 발생수단(101)이 플러스 온도 특성을 가지는 저항수단(R1)과; 기준 전압(Vref)을 얻기 위해 상기의 저항수단(R1)에 정전류를 공급하는 정전류원(102)과; 그로부터 상기의 내부전압(Voc)을 공급하기 위한 출력 노드(n12)와; 상기 공급전압(Voc)과 상기의 출력 노드(n12) 사이에 접속된 트라이버 트랜지스터(104)와; 그 사이의 차이에 기본을 둔 상기의 드라이버 트랜지스터(104)를 제어하기 위한 상기의 기준 전압(Vref)과 상기의 내부 전압(Voc)을 비교하기 위한 비교수단(103)을 구비한 펄스 신호 발생회로.
  5. 펄스 신호 발생을 위해 링상에 접속된 복수의 인버터(G1)를 포함하는 신호 발생수단(200)과; 마이너스 온도 특성을 가지며 상기의 복수의 인버터(G1)중 두개 사이에 접속된 저항수단(R2)을 구비한 펄스 신호 발생회로.
  6. 제5항에 있어서, 상기 저항수단(R2)이 n형 확산 레이어를 구비한 펄스 신호 발생회로.
  7. 전원 전압(Voc)을 받는 노드와; 펄시 신호 발생을 위해 상기의 노드로 부터 상기의 전원전압(Voc)에 의해 구동되어지는 신호발생수단(300)과; 상기의 노드와 상기의 신호발생수단(300) 사이에 접속된 저항수단(P2,N2)과; 동작 온도에 의존하는 상기의 저항(P2,N2)의 저항치를 제어하기 위한 제어수단(301,302)을 구비한 펄스 신호 발생회로.
  8. 제7항에 있어서, 상기의 저항수단이 상기의 노드와 상기의 신호 발생수단(300) 사이에 접속되는 트랜지스터(P1,N2)를 함유하고 제어단자를 가지며; 상기의 제어수단(301,302)이 제어 전압(S1,S2)을 발생하고 제어전압을 상기의 트랜지스터의 상기의 제어단자에 주는 제어 전압 발생수단(301,302)을 가지는 펄스 신호 발생회로.
  9. 제7항에 있어서, 상기의 노드가 전원 전압을 받는 첫번째 단자와 접지 전압을 받는 두번째 단자를 함유하고; 상기의 저항수단이 상기의 첫번때 단자와 상기의 신호 발생수단(300) 사이에 접속된P채널 트랜지스터(P2) 및 상기의 두번째 노드와 상기의 신호 발생수단(300) 사이에 접속된 M채널 트랜지스터(N2)를 구비하며; 상기의 제어수단이 마이너스 온도 특성을 가지는 첫번째 제어 전압(S1)을 발생하며 이 전압을 상게 P채널 트랜지스터(P2)의 게이트에 제공하는 첫번째 제어전압 발생수단(301)과 플러스 온도 특성을 가지는 두번재 제어 전압(S2)을 발생하며 그 전압을 상기의 N채널 트랜지스터(N2)의 게이트에 저공하는 두번째 제어 전압 발생수단(302)을 구비한 펄스 신호 발생 회로.
  10. 제7항에 있어서, 상기의 신호 발생수단(300)은 링상에 접속된 복수의 인버터(G2)를 함유하고; 상기의 노드는 전원 전압을 받는 첫번째 노드와 접지 전압을 받는 두번째 단자를 함유하며; 상기의 제어수단이 상기의 첫번째 노드와 상기의 복수의 이너버터(G2)사이에 각각 접속된 복수의 P채널 트랜지스터(P2)와 상기이 두번째 노드와 상기의 복수의 인버터(G2) 사이에 각각 접속된 복수의 N채널 트랜지스터(N2)를 함유하며; 상기의 제어수단은 마이너스 온도 특성을 가지는 첫번째 제어 전압(S1)을 발생하며 그 전압을 상기의 복수 P채널 트랜지스터의 게이트에 제공하는 첫번째 제어 전압 발생수단(301)과 플러스 온도 특성을 가지는 두번째 제어 전압(S2)을 발생하며 그 전압을 상기의 복수 N채널 트랜지스터의 게이트에 제공하는 두번재 제어 전압 발생수단(302)을 구비한 펄스신호 발생회로.
  11. 펄스신호를 발생하기 위한 신호 발생수단(400;500;700;800)과; 동작 온도를 검출하고 그로부터 검출 신호(HT/HT)를 공급하기 위한 온도 검출수단(401)과; 상기의 온도 검출수단(401)에서 제공되는 상기의 검출신호(HT/HT)에 응답하여 상기의 신호 발생수단(400;500;700)에 의해 발생된는 펄스 신호의 주기를 제어 하기 위한 제어수단(TG1,TG2,TG3;501,502,503;601;701;801)을 구비한 펄스 신호 발생회로.
  12. 제11항에 있어서, 상기의 신호 발생수단(400)은 링 모양으로 서로 연결된 복수의 인버터(G3,G4)를 포함하고; 상기의 제어수단이 상기의 온도 검출수단(401)으로 부터 공급되는 상기의 검출 신호(HT/HT)에 응답하여 상기의 복수의 인버터(G3,G4)로 구성된 첫번째 링 오실레이터 혹은 상기의 복수의 인버터(G4)중 몇개로 구성되는 두번째 링 오실레이터를 선택적으로 구성하기 위한 스위치수단 (TG1,TG2,TG3)을 포함하는 펄스 신호 발생회로.
  13. 제12항에 있어서, 상기의 온도 검출수단(401)은 동작 온도가 소정의 온도보다 높을 때 첫번째 상태에서 검출 신호를 발생하고 동작 온도가 소정의 온도보다 낮을때 두번째 상태에서 검출신호를 발생하며; 상기의 스위치 수단은 상기의 인버터(G3,G4)의 인접하는 두개 사이에 위치하는 첫번째 노드(n14)와 상기의 다른 인버터(G3,G4)의 인접하는 두개 사이의 위치한 두번째 노드(n42)사이에 위치한 첫번째 트랜스퍼게이트(TG1)를 포함하며; 상기의 첫번째 트랜스퍼 게이트(TG1)는 턴온되는 상기의 첫번째 상태에서 상기의 검출 신호에 응답하고 턴오프되는 상기의 두번째 상태에서 상기의 검출 신호에 응답하는 펄스 신호 발생 회로.
  14. 제13항에 있어서, 상기의 스위치수단은 상기의 복수의 인버터 중에서 나머지 인버터(G3)중의 하나의 상기의 첫번째 노드 노드(n41)사이에 연결된 두번째 트랜스퍼 게이트(TG2)와 상기의 복수 인버터 중에서 나머지 인버터(G3)중의 하나와 상기 두번째 노드(n42) 사이에 연결된 세번째 트랜스퍼 케이트(TG3)를 포함하고; 상기의 두번째와 세번째 트랜스퍼 게이트(TG2,TG3)는 턴오프되는 상기의 첫번째 상태에서 상기의 검출신호에 응답하고 상기의 두번째와 턴온되는 상기의 두번째 상태에서 상기의 검출 신호에 응답하는 펄스신호 발생회로.
  15. 제11항에 있어서, 상기의 신호 발생수단(500)은 링 모양으로 서로 연결된 복수의 인버터(G1)를 포함하고; 제어수단(501,502)은 상기의 온도 검출수단(401)으로 부터 공급되는 상기의 검출신호(HT/HT)에 응답하는 상기의 인버터(G1)중 인접하는 두개사이에 위치한 노드(n52)에 상기의 캐패시터수단을 연결하기 위한 연결수단(TG4)과 커피시터수단(C1)을 포함하는 펄스 신호 발행회로.
  16. 제15항에 있어서, 상기의 온도 검출수단(401)은 동작 온도가 소정의 온도 보다 높을때 첫번째 상태에서 검출신호를 발생하고, 동작온도가 소정이 온도보다 낮을때 두번째의 상태에서 검출신호를 발생하고; 상기의 연결수단이 턴온되는 두번째 상태에서 상기의 검출 신호에 응답하고 턴오프되는 첫번째 상태에서 상기의 검출 신호에 응답하며 상기의 캐피시터 수단(C1)과 상기의 노드(n51,n52)사이에 연결된 상기의 스위치수단을 포함하는 펄스 신호 발생회로.
  17. 제11항에 있어서 상기의 신호 발생수단은 링 모양으로 서로 연결된 복수의 인버터(G1)를 포함하고; 상기 제어수단(602)이 첫번째 커패시터 값을 가지는 첫번째 커패시터 수단(C2)과, 상기의 첫번째 커패시터 값보다 작은 두번째 커패시터 값을 가지는 두번째 커패시터수단 및 상기의 온도 검출수단(401)으로 부터 공급되는 상기의 검출 신호(HT/HT)에 응답하여 상기의 인버터(G1)중인접하는 두개 사이에 위치한 노드(n61)에 상기의 첫번째 및 두번째 커패시터수단(C1,C2)를 선택적으로 연결하기 위한 수단(TG5,TG6)을 포함하는 펄스 신호 발생회로.
  18. 제17항에 있어서, 상기의 온도 검출수단(401)은 동작 온도가 소정의 온도 보다 높을때 첫번째 상태에서 검출신호를 발생하고, 동작온도가 소정의 온도보다 낮을때 두번째 상태에서 검출신호를 발생하고; 상기의 연결수단이 상기의 첫번째 커패시터수단(C2)과 상시의 노드(n61)사이에 연결되고 턴온되는 두번째 상태에서 상기의 검출 신호에 응답하는 첫번째 스위치 수단(TG5)과 상기의 두번째 커패시터수단(C3)과 상기의 노드(n61) 사이에 연결되고 턴온되는 첫번째 상태에서 상기의 검출 신호에 응답하는 두번째 스위치수단(TG6)을 포함하는 펄스 신호 발생회로.
  19. 제11항에 있어서, 상기의 발생수단(700)은 링 모양으로 서로 연결된 복수의 인버터(G1)를 포함하고; 상기의 제어수단(701)이 저항수단(R3)과 상기의 인버터(G1)중 인접하는 두개 사이의 상기의 저항수단(R3)을 연결하는 상기의 온도 검출수단(401)으로 부터 공급되는 상기의 검출 신호(HT/HT)에 응답하는 연결수단(TG7,TG8)을 포함하는 펄스 신호 검출회로.
  20. 제19항에 있어서, 상기의 온도 검출수단(401)은 동작온도가 소정의 온도보다 높을때 첫번째 상태에서 상기의 검출 신호를 발생하고, 동작온도가 상기의 소정의 온도보다 낮을때 두번째 상태에서 상기의 검출 신호를 발생하며; 상기의 연결수단은 상기의 첫번째 및 두번째 트랜스퍼 케이트(TG7,TG8)를 포함하며; 상기의 저항수단(R3)과 상기의 첫번째 트랜스퍼 게이트(TG8)는 상기의 인버터(G1)의 인접하는 두개 사이에 직렬로 연결되고, 상기의 두번째 트랜스퍼 게이트(TG7)는 상기의 저항수단(R3)과 상기의 첫번째 트랜스퍼 게이트(TG8)의 직렬연결에 대하여 병렬로 연결되며; 상기의 첫번째 트랜스퍼 게이트(TG8)는 턴온되는 상기의 두번째 상태에서 상기의 검출된 신호에 응답하고, 상기의 두번째 트랜스퍼 게이트(TG7)는 턴온되는 첫번째 상태에서 상기의 검출 신호에 응답하는 펄스 신호 발생회로.
  21. 제11항에 있어서, 상기의 신호 발생수단(800)은 링 모양으로 서로 연결된 복수의 인버터(G1)를 포함하고; 상기의 제어수단(801)이 첫번째 저항값을 가지는 첫번째 저항수단(R4)과, 상기의 첫번째 저항값보다 작은 두번째 저항 값을 가지는 두번째 저항수단(R5)및, 상기의 온도 검출수단(401)으로 부터 공급되는 상기의 검출 신호(HT/HT)에 응답하여 상기의 인버터(G1)중 인접하는 두개 사이에 상기의 첫번째 및 두번째 저항수단(R4,R5)을 선택적으로 연결하기 위한 연결수단(TG9,TG10)을 포함하는 펄스 신호 발생회로.
  22. 제21항에 있어서, 상기의 연결수단은 첫번째 및 두번째 트랜스퍼 게이트(TG9,TG10)를 포함하고; 상기의 저항수단(R4)과 상기의 첫번째 첫번째 트랜스퍼 게이트(TG9)는 상기의 인버터(G1)의 인접하는 두개 사이에 직렬로 연결되며; 상기의 두번째 저항수단(R5)과 상기의 두번째 트랜스퍼 게이트(TG10)는 상기의 첫번째 트랜스퍼 게이트(TG9)와 상기의 저항 수단(R4)의 직렬연결에 대하여 상기의 인접하는 두개의 인버터(G1) 사이에 병렬로 연결되며; 상기의 첫번째 트랜스퍼 게이트(TG9)는 턴온되는 두번째 상태에서 상기의 검출 신호에 응답하고, 상기의 두번째 트랜스퍼 게이트(TG10)는 턴온되는 첫번째 상태에서 상기의 검출 신호에 응답하는 펄스 신호 발생회뢰.
  23. 데이터를 저장하기 위한 동적 기억수단(1)과; 펄스신호를 발생하는 펄스 신호 발생수단915)과; 상기의 펄스 신호 발생수단(15)에 의해 발생되는 상기의 펄스 신호에 응답하여 상기의 동적 기억수단(1)의 리프레시 동작을 제어하기 위한 리프레시 제어수단(16)과; 동작온도에 의존하는 내부전압(Voc)을 발생하기 위한 내부 전압 발생수단(101)과, 상기의 펄스 신호를 발생하기 위해 상기의 내부 전압을 발생수단(101)에서 발생된 상기의 내부 전압(Voc)에 의해 구동되는 신호 발생수단(100)을 포함하는 상기의 펄스 신호 발생수단(15)을 구비한 반도체 기억 장치.
  24. 제23항에 있어서, 상기의 내부 전압 발생수단(101)이 플러스 온도 특성을 가지는 상기의 내부전압(Voc)을 발생하는 반도체 기억 장치.
  25. 데이터를 저장하기 위한 동적 기억수단(1)과; 펄스 신호를 발생하는 펄스신호 발생수단(15)과; 상기의 펄스 신호 발생수단(15)에 의해 발생되는 상기의 펄스 신호에 응답하여 상기의 동적 기억수단(1)의 리프레시 동작을 제어하기 위한 리프레시 제어수단(16)과; 펄스 신호 발생을 위해 링상에 서로 접속된 복수의 인버터(G1)를 포함하는 신호 발생수단(20), 마이너스 온도 특성을 가지며 상기의 인버터(G1)의 인접하는 두개 사이에 연결된 저항수단(R2)을 포함하는 상기의 펄스 신호 발생수단(15)을 구비한 반도체 기억 장치.
  26. 제25항에 있어서, 상기의 저항수단(R2)이 n형 확산 레이어를 포함하는 반도체 기억 장치.
  27. 데이터를 저장하기 위한 동적 기억수단(1)과; 펄스 신호를 발생하기 위한 펄스 신호 발생수단(15)과; 상기의 펄스 신호 발생수단(15)에 의해 발생된 상기의 펄스 신호에 응답하여 상기의 동적 기억수단(1)의 리프레시 작동을 제어하기 위한 리프레시 제어수단(16)과; 전원 전압(Vcc)을 받는 노드와, 펄스 신호를 발생하기 위해 상기의 노드로부터 공급된 상기의 전원 전압(Vcc)에 의해 구동되는 신호 발생수단(300)과, 상기의 노드와 상기의 신호 발생수단(300) 사이에 연결된 저항수단(P2,N2) 및, 동작 온도에 의존하는 상기 저항수단(P2,N2)의 저항값을 제어하기 위한 저항 제어수단(301,302)을 포함하는 상기의 펄스 신호 발생수단(15)을 구비한 반도체 기억장치.
  28. 제27항에 있어서, 상기의 저항수단은 상기의 노드와 상기의 신호 발생 수단(300)사이에 연결된 트랜지스터(P2,M2)를 포함하고 제어 터미널을 가지며; 상기의 제어수단(301,302)이 동작 온도에 의존하는 제어 전압(S1,S2)을 발생하고 상기의 트랜지스터(P2,N2)의 상기의 제어 터미널에 똑같은 전압을 제공하는 제어 전압 발생수단(301,302)을 포함하는 반도체 기억 장치.
  29. 제27항에 있어서, 상기의 노드는 전원 전압을 받는 첫번째 노드와 접지 전압을 받는 두번째 노드를 포함하고; 상기의 저항수단은 상기의 첫번째 노드와 상기의 신호 발생수단(300) 사이에 연결된 P채널 트랜지스터와 상기의 두번째 노드와 상기의 신호 발생수단(300) 사이에 연결된 N채널 트랜지스터를 포함하며; 상기의 제어수단이 마이너스 온도 특성을 가지는 첫번째 제어 전압(S1)을 발생하고 상기의 P채널 트랜지스터(P2)의 게이트에 똑같은 전압을 제공하는 첫번째 제어 전압 발생수단(301)과, 플러스 온도 특성을 가지는 두번째 제어 전압(S2)을 발생하고 상기의 N채널 트랜지스터(N2)의 게이트에 똑같은 전압을 공급하는 두번째 제어 전압 발생수단(302)을 포함하는 반도체 기억 장치.
  30. 데이터를 저장하기 위한 동적 기억수단(1)과; 펄스 신호를 발생하기 위한 펄스 신호 발생수단(15)과; 상기의 펄스 신호 발생수단(15)에 의해 발생된 상기의 펄스 신호에 응답하여 상기의 동적 기억수단(1)의 리프레시 동작을 제어하기 위한 리프레시 제어수단(16)과; 펄스 신호를 발생하기 위한 신호 발생수단(400;500;800)과, 그로부터 검출신호(HT/HT)를 공급하기 위하여 동작 온도의 검출을 위한 온도 검출수단(401)및, 상기의 온도 검출수단(401)으로 부터 공급되어지는 상기의 검출신호(HT/HT)에 응답하여 상기의 신호 발생수단(400;500;700;800)에 의해 발생되어지는 펄스 신호의 주기를 제어하기 위한 제어수단(TG1,TG2,TG3;501,502;601;701;801)를 구비한 반도체 기억 장치.
  31. 제30항에 있어서, 상기의 신호 발생수단(400)이 링상에 서로 연결된 복수의 인버터(G3,G4)를 포함하고; 상기의 제어수단이 상기의 복수의 인버터(G3,G4)로 구성된 첫번째 링 오실레이터 혹은 상기의 복수의 인버터(G4)중 몇개로 구성되는 두번째 링 오실레이터를 선택적으로 형성하기 위해 상기의 온도 검출수단(401)으로 부터 공급되는 상기의 검출신호(HT/HT)에 응답하는 스위치 수단(TG1,TG2,TG3)를 포함하는 반도체 기억장치.
  32. 제30항에 있어서, 상기의 신호 발생수단(500)은 링 상에 서로 연결된 복수의 인버터를 포함하고; 상기의 제어수단(501,502)이 커패시터수단(C1)과, 상기의 온도 검출수단(401)으로 부터 공급되는 상기의 검출 신호(HT/HT)에 응답하여 상기의 인버터(G1)중 인접하는 두개 사이에 위치한 노드(n51,n52)에 상기의 커패시터수단(C1)을 연결하기 위한 연결수단(TG4)을 포함하는 반도체 기억장치.
  33. 제30항에 있어서, 상기의 신호 발생수단은 링상에 서로 연결된 복수의 인버터(G1)를 포함하고; 상기의 제어수단(601)이 첫번째 커패시터 값을 가지는 첫번째 커패시터수단(C2)과, 상기의 첫번째 커패시터 값보다 작은 두번째 커패시터 값을 가지는 두번째 커패시터 수단 및 상기의 인버터(G1)의 인접하는 두개사이에 위치한 노드(n61)에 첫번째 및 두번째 커패시터 수단(C2,C3)을 선택적으로 연결하기 위해 상기의 온도 거출수단(401)으로 부처 공급되는 상기의 검출신호(HT/HT)에 응답하는 연결수단(TG5,TG6)을 포함하는 반도체 기억 장치.
  34. 제30항에 있어서, 상기의 신호 발생수단(700)은 링상에 서로 연결된 복수의 인버터(G1)를 포함하고; 상기의 제어 수단이 첫번째 저항값을 가지는 첫번째 저항수단(R4)과, 상기의 첫번째 저항값보다 작은 두번째 저항값을 가지는 두번째 저항 수단(R5)및, 상기의 온도 검출수단(401)으로부터 공급되는 상기의 검출신호(HT/HT)에 응답하여 상기의 인버터(G1)의 인접하는 두개 사이의 상기 첫번째 저항 수단(R4,R5)을 선택적으로 연결하는 연결수단(TG9,TG10)을 포함하는 반도체 기억장치.
  35. 제30항에 있어서, 상기의 신호 발생수단(800)은 링상에 서로 연결된 복수의 인버터(G1)를 포함하고; 상기의 제어 수단이 첫번째 저항값을 가지는 첫번째 저항수단(R4)과, 상기의 첫번째 저항값보다 작은 두번재 저항값을 가지는 두번째 저항 수단(R5) 및, 상기의 온도 검출수단(401)으로 부터 공급되는 상기의 검출신호(HT,/H5)에 응답하여 상기의 인버터(G1)의 인접하는 두개 사이의 상기의 첫번재 저항 수단(R4,R5)을 선택적으로 연결하는 연결수다(TG9,TG10)을 포함하는 반도체 기억장치.
  36. 동작 온도에 의존하는 인버터 전압(Voc)을 발생하고; 펄스 신호를 발생하기 위하여 상기의 내부 전압(Voc)에 의해 펄스 신호 발생수단(15)을 구동하며; 상기의 펄스 신호 발생수단(15)에 의해 발생되는 상기의 펄스신호에 응답하여 상기의 동적 기억 장치(1)의 리프레시 동작을 제어하는 순서로 구성되어지는 동적 기억 장치의 동작 방법.
  37. 링상에 서로 연결된 복수의 인버터(G1)와 상기의 인버터(G1)의 인접하는 두개 사이에 연결되며 마이너스 온도 특성을 가지느 저항수단(R2)을 포함하는 펄스 신호 발생수단(15)에 의해 펄스를 발생하고; 상기의 펄스 신호 발생수단(15)에 의해 발생되는 상기의 펄스신호에 응답하여 상기의 동적 기억장치(1)의 리프레시 동작을 제어하는 순서로 구성되어지는 동적 기억장치의 동작 방법.
  38. 저항수단(P2,N2)을 통하여 공급되어지는 전원 전압(Vcc)에 의해 구동되어 지는 펄스 신호 발생수단(15)에 의해 펄스 신호를 발생하고; 동작 온도에 의존하는 상기의 저항수단( P2,N2)의 저항값을 제어하며; 상기의 펄스 신호 발생수단(15)에 의해 발생되는 상기의 펄스 신호에 응답하여 상기의 동적 기억수단의 리프레시 동작을 제어하는 순서로 구성되어지는 동적 기억장치의 동자 방법.
  39. 펄스 신호를 발생하고 ; 검출신호(HT/HT)를 발생하기 위한 동작 온도를 검출하며; 상기의 검출 신호(HT/HT)에 응답하여 상기의 펄스 신호의 주기를 제어하며; 제어되는 펄스 신호에 응답하여 상기의 동적 기억 장치의 리프세시 동작을 제어하는 순서로 구성되어지는 동적 기억장치의 동작 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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