CN101238641A - 半导体集成电路 - Google Patents

半导体集成电路 Download PDF

Info

Publication number
CN101238641A
CN101238641A CNA2006800284844A CN200680028484A CN101238641A CN 101238641 A CN101238641 A CN 101238641A CN A2006800284844 A CNA2006800284844 A CN A2006800284844A CN 200680028484 A CN200680028484 A CN 200680028484A CN 101238641 A CN101238641 A CN 101238641A
Authority
CN
China
Prior art keywords
semiconductor integrated
integrated circuit
voltage
supply
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2006800284844A
Other languages
English (en)
Other versions
CN101238641B (zh
Inventor
炭田昌哉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Socionext Inc
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN101238641A publication Critical patent/CN101238641A/zh
Application granted granted Critical
Publication of CN101238641B publication Critical patent/CN101238641B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
    • H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/205—Substrate bias-voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G11C5/146—Substrate bias generators
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
    • H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
    • H01L27/0222—Charge pumping, substrate bias generation structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00078—Fixed delay
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0018—Special modifications or use of the back gate voltage of a FET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electromagnetism (AREA)
  • Nonlinear Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Logic Circuits (AREA)

Abstract

一种半导体集成电路(1)，包括衬底电压控制电路(10A)、漏极电流调节器(E1)、MOS器件特性检测电路(20)和漏极电流补偿器(E2)。衬底电压控制电路(10A)至少具有一个用于控制半导体集成电路(1)的衬底电压供给的衬底电压供给MOS器件(m1)。漏极电流调节器(E1)通过控制衬底电压供给MOS器件(m1)的衬底电压，来调节衬底电压供给MOS器件(m1)的漏极电流。MOS器件特性检测电路(20)具有用于检测衬底电压供给MOS器件(m1)的特性的特性检测器件(m2)。漏极电流补偿器(E2)通过根据MOS器件特性检测电路(20)所检测的衬底电压供给MOS器件(m1)的特性，控制衬底电压供给MOS器件(m1)的衬底电压，来校正衬底电压供给MOS器件(m1)的漏极电流。

Description

半导体集成电路
技术领域
本发明涉及控制半导体集成电路中衬底电压的技术。
背景技术
近年来，需要基于MOS元件衬底电压的控制，来减小源于PVT(工艺、电压变化、温度)的半导体集成电路衬底电压的变化，从而实现最优延迟设置，并减小功耗，其中MOS元件用于供给衬底电压。为了实现该需求，需要供给衬底电压控制电路，其用于监测供给衬底电压的MOS元件的特性，并通过供给衬底电压的MOS元件，给半导体集成电路供给与实际延迟值一致的最优衬底电压。有两种传统的电路来实现这种衬底电压控制。
第一种传统的例子是这样的构造：通过用于供给衬底电压的MOS元件，将衬底电压供给半导体集成电路，从而用于供给衬底电压的MOS元件的饱和电流为常数，这在非专利文件1中有所叙述。该例子的原理图示于图12中。
第二种传统的例子这样的构造：对与待控制的电路具有相同电路配置的复制电路的延迟进行监测，从而将使所获取的延迟值为最优的衬底电压供给实际电路(半导体集成电路)，这在非专利文件2中有所叙述。
非专利文件1：(M.Sumita、S.Sakiyama、M.Kinoshita、Y.Araki、Y.Ikeda及K.Fukuoka的“MixedBody Bias Techniques with Fixed Vt and Ids GenerationCircuits(具有固定Vt和Ids生成电路的混合体偏置技术)”，ISSCC Digestof Technical Papers，158页-159页，2004年1月)
非专利文件2：(J.Tschanz、J.Kao、S.Narendra、R.Nair、dantoniadis、A.Chandrakasan及V.De的“Adaptive Body Bias for Reducing Impacts ofDie-to-Die and Within-DieParameter Variation on Microprocessor Frequencyand Leakage(减小裸片间和裸片内参数变化对微处理器频率和漏电流的影响的调适性偏置)”，ISSCC Digest of Technical Papers，412页-413页，2002年1月)
发明内容
所解决的技术问题
然而，这两种构造具有如下问题。不可能仅通过第一种传统例子中所述的将饱和电流保持为常数，来最优化地校正延迟值。在这种电路中，漏电容主要地影响延迟值，具体来说，虽然为了校正用于供给衬底电压的MOS元件的饱和电流而供给了正向衬底电压(衬底电压的方向是使供给衬底电压的MOS元件以高速来操作的方向)，但是漏电容还会增加，使用于供给衬底电压的MOS元件的延迟值不能如预料地那样得到改善，因此很难最优化地校正延迟值。漏电容与衬底电压的依赖关系以下面的公式(1)来表示。
Cd＝Cd(0)(1+Vr/Vbt)-1/m    (1)
Cd：漏电容
Vr：施加的电压
Vbt：用于供给衬底电压的MOS元件的衬底电压
m：自然数2或3
在第二传统的例子中，为了最优化整个半导体集成电路，需要对所有电路进行监测。而且，不可能控制具有阈值Vt的所有电路。
本发明的主要目的是解决这两种传统例子的问题。
解决问题的技术手段
为了解决上述问题，本发明的特征在于不仅监测供给衬底电压的MOS元件的饱和电流，还监测其漏电容，并以这样的方式来确定衬底电压：在确定时考虑由于PVT而导致的漏电容值的变化。更具体地，本发明供给了以下结构。
依据本发明的半导体集成电路包括：
衬底电压控制电路，至少包括用于供给衬底电压的MOS元件，所述衬底电压控制电路用于控制所述半导体集成电路的衬底电压的供应；
漏极电流设定器，用于通过控制所述供给衬底电压的MOS元件的衬底电压，来调节所述供给衬底电压的MOS元件的漏极电流；
MOS元件特性检测电路，包括特性检测元件，用于检测所述供给衬底电压的MOS元件的特性；和
漏极电流校正器，用于依据所述MOS元件特征检测电路所检测的所述供给衬底电压的MOS元件的特性，通过控制所述供给衬底电压的MOS元件的衬底电压，来校正所述供给衬底电压的MOS元件的漏极电流。因此，可以在半导体集成电路中实现精确的延迟校正。
在前述结构中，所述特性检测元件较佳地可以是电容元件。进一步地，所述电容元件较佳地可以是结电容。因此，在供给衬底电压的MOS元件的漏电容在电路的负载电容中占主导的半导体集成电路中，可以精确地校正延迟。
较佳地，所述电容元件可以为配线电容。因此，在配线电容在电路的负载电容中占主导的半导体集成电路中，可以精确地校正延迟。
较佳地，配线电容为存储器的空比特线。因此，在半导体集成电路中，在结电容占主导的存储器的比特线中，可以没有任何附加到比特线的负载的情况下，准确地校正延迟。进一步地，可以改善由于延迟而恶化的产量百分比，减少了任何不必要的设计裕量，从而减少了功耗，减少了电路面积，并增加了处理速度。
较佳地，所述特性检测元件可以为栅极电容。因此，在电路负载电容中的栅极电容占主导的半导体集成电路中，或在栅极漏电流占主导的状态下，可以准确地校正延迟。
较佳地，所述特性检测元件可以为配线电阻，这种情况下，在电路延迟元件中的配线电阻占主导的半导体集成电路中，可以准确地校正延迟。
较佳地，所述特性检测元件可以由配线电容和电阻构成，这种情况下，在电路延迟元件中的配线延迟占主导的半导体集成电路中，可以准确地校正延迟。
较佳地，所述特性检测元件包含在所述复制模块中。因此，在没有用于现功能的功能电路输出负载元件的任何附加时，可以准确地校正延迟。进一步地，可以改善由于延迟而恶化的产量百分比，减少了任何不必要的设计裕量，从而减少了功耗，减少了电路面积，并增加了处理速度。
较佳地，所述特性检测元件可以为所述半导体集成电路的功能元件，在这种情况下，实际功能元件的信息被用于正确地校正延迟。进一步地，可以改善由于延迟而恶化的产量百分比，减少了任何不必要的设计裕量，从而减少了功耗，减少了电路面积，并增加了处理速度。
较佳地，所述功能元件可以为存储器的比特线。在半导体集成电路的结电容为主导的情况下，在所述存储器的比特线中可以校正延迟。进一步地，可以改善由于延迟而恶化的产量百分比，减少了任何不必要的设计裕量，从而减少了功耗，减少了电路面积，并增加了处理速度。
较佳地，所述功能元件可以为时钟配线。因此，这种延迟是由时钟驱动的电路之间的时钟不齐而导致的，具体地，在半导体集成电路中，由于这些电路彼此距离很远，因此在这些电路之间有很长的配线距离。进一步地，可以改善由于延迟而恶化的产量百分比，减少了任何不必要的设计裕量，从而减少了功耗，减少了电路面积，并增加了处理速度。
较佳地，所述功能元件可以为时钟缓冲器。因此，这种延迟是由时钟驱动的电路之间的时钟不齐而导致的，具体地，在半导体集成电路中，由于这些电路彼此距离很远，因此在这些电路之间有很长的配线距离。进一步地，可以改善由于延迟而恶化的产量百分比，减少了任何不必要的设计裕量，从而减少了功耗，减少了电路面积，并增加了处理速度。
较佳地，所述功能元件可以为滤波器的电容单元。因此，在半导体集成电路中具有模拟功能的任意电路中，具体地在供给电荷的电路配置中，可以准确地校正延迟，且改善AC特性。进一步地，可以改善由于延迟而恶化的产量百分比，减少了任何不必要的设计裕量，从而减少了功耗，减少了电路面积，并增加了处理速度。
在前述结构中，所述功能元件较佳地可以为VCO电路(电压控制振荡电路)。因此，可以精确地稳定半导体集成电路中所使用的时钟频率。
较佳地，所述功能元件可以为滤波器的电阻。因此，在半导体集成电路中具有模拟功能的任意电路中，具体地在供给电荷的电路配置中，可以准确地校正延迟，且改善AC特性。进一步地，可以改善由于延迟而恶化的产量百分比，减少了任何不必要的设计裕量，从而减少了功耗，减少了电路面积，并增加了处理速度。
较佳地，所述功能元件可以为总线的配线。因此，可以准确地校正半导体集成电路的功能模块之间的延迟。进一步地，可以改善由于延迟而恶化的产量百分比，减少了任何不必要的设计裕量，从而减少了功耗，减少了电路面积，并增加了处理速度。
较佳地，所述功能元件可以为总线的驱动器。因此，可以准确地校正半导体集成电路的功能模块之间的延迟。进一步地，可以改善由于延迟而恶化的产量百分比，减少了任何不必要的设计裕量，从而减少了功耗，减少了电路面积，并增加了处理速度。
在前述结构中，所述漏极电流校正器较佳地可以是如下结构。
较佳地，所述漏极电流校正器包括电流源、电压比较器和缓冲器，其中
所述电流源连接至所述用于供给衬底电压的MOS元件的漏极，
所述用于供给衬底电压的MOS元件的栅极被设置为任意电压，
所述用于供给衬底电压的MOS元件与所述电流源之间的信号线的电压，以及基准电压被输入到所述电压比较器，
所述电压比较器的比较结果被输入到所述缓冲器，和
所述缓冲器的输出连接至所述用于供给衬底电压的MOS元件的衬底电势。因此，在半导体集成电路可以准确地校正延迟。
较佳地，所述漏极电流校正器包括电流源、电流比较器和缓冲器，
所述用于供给衬底电压的MOS元件的栅极被设置为任意电压，
所述用于供给衬底电压的MOS元件的漏极电流，以及基准电流被输入到所述电压比较器，
所述电压比较器的比较结果被输入到所述缓冲器，和
所述缓冲器的输出连接至所述用于供给衬底电压的MOS元件的衬底电势。因此，在半导体集成电路中可以准确地校正延迟。
较佳地，所述电流比较器包括任意频率的时钟、由所述时钟操作的电流锁存电路、计数器和D/A转换电路，其中所述电流锁存电路的输出被输入到所述计数器，所述计数器的输出端连接至所述D/A转换电路，所述电流比较器的比较结果从所述D/A转换电路输出。因此，在半导体集成电路的延迟校正中，不会产生由于模块反馈而导致的振荡。结果，可以准确地校正延迟。
较佳地，所述电流源根据所述用于供给衬底电压的MOS元件的被检测特性，来调节输出电流。因此，可以准确地校正延迟。
较佳地，根据所述用于供给衬底电压的MOS元件的被检测特性，来调节所述基准电压，并将所述基准电压输入到所述电压比较器。因此，可以准确地校正延迟。
较佳地，根据所述用于供给衬底电压的MOS元件的被检测特性，来调节所述缓冲器的输出，并将所述缓冲器的输出连接至所述用于供给衬底电压的MOS元件的衬底电势。因此，可以准确地校正延迟。
较佳地，所述用于供给衬底电压的MOS元件的栅电压为除电源电压以外的电压。因此，可以避免为实现高准确率的延迟校正而破坏动态电路和由半导体集成电路中的阈值所导致的多米诺电路的噪声裕量。
较佳地，根据电源电压，来调节电流供应的输出电流。因此，可以在半导体集成电路中不破坏动态电路和由阈值产生的多米诺电路的噪声裕量的情况下，实现反映电源电压值的噪声裕量值。结果，可以准确地校正延迟。
较佳地，根据电源电压，来调节所述基准电压。因此，可以在半导体集成电路中不破坏动态电路和由阈值产生的多米诺电路的噪声裕量的情况下，实现反映电源电压值的噪声裕量值。结果，可以准确地校正延迟。
较佳地，根据电源电压，来调节所述缓冲器的输出。因此，可以在半导体集成电路中不破坏动态电路和由阈值产生的多米诺电路的噪声裕量的情况下，实现反映电源电压值的噪声裕量值。结果，可以准确地校正延迟。
较佳地，当第一触发器的输出值与第二触发器的输出值相等时，所述电流比较器将所述电流锁存电路的输出值传输到所述计数器，所述第一触发器用于通过第一延迟元件的输出，来保持所述电流锁存电路的输出值，所述时钟信号被输入到所述第一延迟元件，所述第二触发器用于通过第二延迟元件的输出，来保持所述电流锁存电路的输出值，所述时钟信号被输入到所述第二延迟元件。因此，可以基于所比较的电流相等的确认，来输出电流比较器的输出值，因此，电流比较器的输出值不会不稳定。
较佳地，当第一触发器的输出值与第二触发器的输出值不相等时，所述电流比较器将另一信号的输出值传输到所述计数器，所述第一触发器用于通过第一延迟元件的输出，来保持所述电流锁存电路的输出值，所述时钟信号被输入到所述第一延迟元件，所述第二触发器用于通过第二延迟元件的输出，来保持所述电流锁存电路的输出值，所述时钟信号被输入到所述第二延迟元件。因此，虽然电流比较器的输出值不稳定，但只要所比较的电流基本相等，衬底电压控制电路系统就可以稳定地收敛。
较佳地，在所述用于供给衬底电压的MOS元件被停止期间，所述电流源基于所述半导体集成电路的温度，来调节输出电流。因此，用于供给衬底电压的MOS元件的电压电平可以保持在合适的输入电压范围内，且电流源的信号线的电压电平可以基于比较器的比较结果保持在合适的电压范围内。结果，衬底电压控制电路系统可以稳定地收敛。
较佳地，在所述用于供给衬底电压的MOS元件被停止期间，连接到所述电流源的所述用于供给衬底电压的MOS元件的数目依赖于所述半导体集成电路的温度而可变。因此，用于供给衬底电压的MOS元件的电压电平和电流源的信号线的电压电平可以保持在合适的输入电压范围内，因此衬底电压控制电路系统可以稳定地收敛。
较佳地，在所述用于供给衬底电压的MOS元件被停止期间，所述漏极电流校正器中断所述用于供给衬底电压的MOS元件与输入到所述电压比较器的电流源之间的信号线，且将具有固定电压值的另一信号线连接至所述电压比较器。因此，可以由半导体集成电路的MOS的衬底电压将最大电平的反相偏置施加到MOS源，这减少了半导体集成电路的漏电流。
较佳地，在所述用于供给衬底电压的MOS元件被停止期间，所述漏极电流校正器将所述用于供给衬底电压的MOS元件与所述电流源之间的信号线连接至第二比较器。因此，可以由半导体集成电路的MOS的衬底电压，来施加使半导体集成电路的MOS漏极的漏电流最小的衬底偏置。结果，可以减小半导体集成电路的漏电流。
较佳地，进一步包括数据保持电路，用于读取所述用于供给衬底电压的MOS元件与所述电流源之间的信号线的电压值，并将所读取的电压值保持为在前的值，其中第二比较器读取所述用于供给衬底电压的MOS元件与所述电流源之间的信号线的电压值，作为中间值，然后读取在所述数据保持电路中保持的在前值，并将读取的中间值与所述在前值进行比较，从而供给并输出所施加的电压数据。因此，可以将使半导体集成电路的MOS漏极的漏电流最小衬底偏置施加到MOS。结果，可以减小半导体集成电路的漏电流。
较佳地，进一步包括限制器，用于限制所述缓冲器的输出电压值，其中所述漏极电流校正器进一步包括计数器和D/A转换器，所述第二比较器的输出输入到所述计数器，所述计数器的输出输入到D/A转换电路，所述D/A转换电路的输出输入到所述限制器的基准电压。因此，可以将使半导体集成电路的MOS漏极的漏电流最小衬底偏置施加到MOS。结果，可以减小半导体集成电路的漏电流。进一步地，当半导体集成电路在运行时，衬底电压生成缓冲器可以用作限制器。
较佳地，在所述用于供给衬底电压的MOS元件被停止期间，所述漏极电流校正器根据所述半导体集成电路的温度，来停止所述第二比较器及所述计数器。因此，可以减小半导体集成电路自身的电流。
较佳地，在所述用于供给衬底电压的MOS元件被停止期间，所述漏极电流校正器根据所述半导体集成电路的电源电压，来停止所述第二比较器及所述计数器。因此，可以减小半导体集成电路自身的电流。
较佳地，在所述用于供给衬底电压的MOS元件被停止期间，在所述半导体集成电路的温度最低为任意温度的情况下，所述漏极电流校正器输出LSB值作为所述D/A转换器的输出电压。因此，可以将使半导体集成电路的MOS漏极的漏电流最小衬底偏置施加到MOS。结果，可以减小半导体集成电路的漏电流。
较佳地，在所述用于供给衬底电压的MOS元件被停止期间，在所述半导体集成电路的电源电压最高为任意值的情况下，所述漏极电流校正器输出LSB值作为所述D/A转换器的输出电压。因此，可以将使半导体集成电路的MOS漏极的漏电流最小衬底偏置施加到MOS。结果，可以减小半导体集成电路的漏电流。
较佳地，在所述用于供给衬底电压的MOS元件被停止期间，所述电流源根据所述半导体集成电路的温度，来调节输出电流。因此，用于供给衬底电压的MOS元件的电压电平和电流源的信号线的电压电平可以保持在合适的输入电压范围内，因此衬底电压控制电路系统可以稳定地收敛。
较佳地，在所述用于供给衬底电压的MOS元件被停止期间，所述用于供给衬底电压的MOS元件的数目依赖于所述半导体集成电路的温度而可变。因此，用于供给衬底电压的MOS元件的电压电平和电流源的信号线的电压电平可以保持在合适的输入电压范围内，因此衬底电压控制电路系统可以稳定地收敛。
较佳地，在任意期间，当将电荷供给所述特性检测元件时，所述MOS元件特性检测电路基于获取的信息，来检测所述用于供给衬底电压的MOS元件的特性。因此，可以以离散方式，来准确地校正延迟，并且可以在校正期间，减小在MOS元件特性检测电路中生成噪声的因素。结果，稳定了运行。
较佳地，所述MOS元件特性检测电路包括用于将所述特性检测元件的输出与基准值进行比较的比较器，其中所述MOS元件特性检测电路基于所述比较器的比较结果，来检测所述用于供给衬底电压的MOS元件的特性。较佳地，所述比较器将任意期间给所述特性检测元件供给电荷的状态下的电压与所述基准电压进行比较。因此，可以离散地高准确率地校正延迟，从而可以减少校正期间在MOS元件特性检测电路中生成噪声的因素。结果，稳定了运行。
较佳地，所述MOS元件特性检测电路进一步包括串行连接至所述特性检测元件的电阻元件，其中所述比较器将所述电阻元件的两端固定为互不相同的任意电压，并将所述特性检测元件与所述电阻元件相连的点的电压与所述基准电压进行比较。因此，这种简化的电路配置允许准确地校正延迟，同时使得电路面积得到的减少。
较佳地，所述比较器给所述特性检测元件的一端供给电荷，并将另一端达到任意电压所需的时间长度与基准时间长度进行比较。因此，本发明可以由简化的数字电路来实现，这使得不需要使用复杂的模拟电路。结果，可以使设计过程更容易。
较佳地，所述比较器将所述电阻元件的两端固定为互不相同的任意电压，并将所述特性检测元件一端的电流与所述基准电流进行比较。结果，可以高速地准确校正延迟。
较佳地，所述比较器为锁存电路。因此，可以准确地校正延迟。
较佳地，在所述半导体集成电路中供给的运算器兼用作所述比较器。因此，本发明可以由简化的数字电路来实现，这使得不需要使用复杂的模拟电路。结果，可以使设计过程更容易。
较佳地，所述比较器由软件构成，在这种情况下，校正电路的费用不会发生在半导体集成电路中。结果，可以准确地校正延迟。
较佳地，所述半导体集成电路被划分为包括任意功能的模块。结果，可以由半导体集成电路的各个功能模块，来准确地校正延迟。
较佳地，所述半导体集成电路包括SOC(片上系统)功能。因此，可以对整个半导体集成电路的延迟校正进行控制，从而可以以很平衡的方式来准确地校正延迟。
较佳地，所述半导体集成电路包括处理器功能。结果，可以准确地校正延迟，同时可以保持半导体集成电路中各处理器的性能。
较佳地，在所述漏极电流设定器完成所述用于供给衬底电压的MOS元件的漏极电流调节之后，在所述用于供给衬底电压的MOS元件的任意状态下，所述漏极电流校正器启动校正。结果，可以顺序校正衬底电压，并以更稳定的方式来准确地校正延迟。
较佳地，所述漏极电流校正器进一步包括存储样校正信息的存储装置，其中所述漏极电流校正器在所述半导体集成电路的出厂检验(shippinginspection)中执行校正，并将所述校正的信息存储在所述存储装置中。结果，可以对由于延迟而导致产量比例下降的部分进行修复，这改善了产量比例。
较佳地，当所述半导体集成电路的操作频率最低为任意值时，所述漏极电流校正器执行校正。因此，只要需要半导体集成电路的延迟校正，就可以选择性地以高准确来校正延迟，同时，当不需要延迟校正(延迟是可接受的)时，可以停止漏极电流校正器。结果，减小了功耗。
较佳地，当所述半导体集成电路的操作频率最高为任意值时，所述漏极电流校正器执行校正。结果，在需要通过电源的控制来减小功耗的电路部分，可以准确地校正延迟。
较佳地，在所述半导体集成电路出厂之后，每个任意期间，所述漏极电流校正器执行一次校正。因此，可以准确地校正在半导体集成电路中由于随时间老化而导致的延迟。进一步地，只要不需要，漏极电流校正器就不运行，从而减小功耗。
较佳地，当所述半导体集成电路的温度最低为任意值时，所述漏极电流校正器执行校正。因此，在半导体集成电路中，可以准确地校正具有正温度特性的电路中的延迟。进一步地，由于当半导体集成电路的温度低于任意值时，可以停止漏极电流校正器，因此可以减小功耗。
较佳地，当所述半导体集成电路的温度最高为任意值时，所述漏极电流校正器执行校正。因此，在半导体集成电路中，可以准确地校正具有负温度特性的电路中的延迟。进一步地，由于当半导体集成电路的温度高于任意值时，可以停止漏极电流校正器，因此可以减小功耗。
较佳地，当所述半导体集成电路的电压最低为任意值时，所述漏极电流校正器执行校正。因此，当高速运行半导体集成电路时，可以准确地执行延迟校正。进一步地，由于当半导体集成电路的电压低于任意值时，可以停止漏极电流校正器，因此可以减小功耗。
较佳地，当所述半导体集成电路的电压最高为任意值时，所述漏极电流校正器执行校正。因此，当以较低速度运行半导体集成电路时，可以准确地执行延迟校正。进一步地，由于当半导体集成电路的电压高于任意值时，可以停止漏极电流校正器，因此可以减小功耗。
较佳地，当所述半导体集成电路的启动率最低为任意值时，所述漏极电流校正器执行校正。因此，半导体集成电路的电压下降不会增加延迟，且可以准确地校正延迟。
较佳地，当所述半导体集成电路的功能模块(逻辑电路)开始运行时，所述漏极电流校正器执行校正。因此，当半导体集成电路的功能模块被停止时，可以减小功能，且只有在需要时才校正功能模块中的延迟。
较佳地，当校正处理停止时，所述漏极电流校正器关闭自身的电源。因此，可以减小半导体集成电路的漏电流，这改善了延迟校正的准确率。
较佳地，当校正处理停止时，所述漏极电流校正器保持所述MOS元件特性检测电路所检测的值。因此，当启动时，可以快速开始延迟校正，这改善了延迟校正的准确率。
较佳地，所述半导体集成电路进一步包括：
用于外部连接的PAD；和
用于将所述MOS元件特性检测电路所检测的值传输到所述漏极电流校正器的信号线，其中
所述信号线连接至所述PAD。结果，可以使漏极电流校正器的出厂检验更容易。
较佳地，所述漏极电流校正器包括自测试功能。因此，当半导体集成电路执行出厂检验或启动时，可以快速对漏极电流校正器进行测试。
较佳地，所述半导体集成电路进一步包括存储模块，其中
所述漏极电流校正器包含在所述存储模块中。因此，可以在半导体集成电路中准确地执行适合于存储模块的延迟校正。
较佳地，在所述漏极电流设定器的电源电压与所述MOS元件特性检测电路的电源电压之间具有通用性。因此，可以减少半导体集成电路中的电压PAD的配线源和其它电源。结果，可以减小电路面积。
本发明的效果
如上所述，根据本发明，不仅是用于供给衬底电压的MOS元件的饱和电流，还有其漏电容值都会被监测，并以这样的方式来决定衬底电压：由于PVT而导致的漏极电容值的变化也考虑在决定中。结果，可以在半导体集成电路中以高准确率来实现延迟校正。
附图说明
图1A为示出依据本发明较佳实施例的半导体集成电路的结构的框图。
图1B示出在依据较佳实施例的半导体集成电路中的可变电流源。
图1C示出在依据较佳实施例的半导体集成电路中比较器的第一结构。
图1D示出在依据较佳实施例的半导体集成电路中比较器的第二结构。
图2A为依据较佳实施例的用于检测栅极电容特性的电路的电路图。
图2B为图2A所示电路的波形图。
图3为依据较佳实施例的用于检测配线电容特性的电路的电路图。
图4为依据较佳实施例的用于检测配线电阻特性的电路的电路图。
图5为依据较佳实施例的用于检测配线特性和电容特性的电路的电路图。
图6为依据较佳实施例的用于检测半导体集成电路中复制元件特性的电路的电路图。
图7A为依据较佳实施例的用于检测半导体集成电路的功能元件的特性的电路图。
图7B示出依据较佳实施例的半导体集成电路中的有效晶体管-阱版图。
图8为依据较佳实施例的用于检测半导体集成电路中时钟基元件特性的电路的电路图。
图9为依据较佳实施例的用于检测半导体集成电路中滤波器和VCO基元件特性的电路的电路图。
图10为依据较佳实施例的用于检测半导体集成电路中总线基元件特性的电路的电路图。
图11为示出依据较佳实施例的半导体集成电路中另一衬底电压控制电路的结构的框图。
图12为示出依据传统技术的衬底电压控制电路的结构的框图。
附图标记的描述：
1         半导体集成电路
10、10a   衬底电压控制电路
11        可变电流源
11a       基准电流源
12        电容
13        混合器(缓冲器)
14        电流值比较器
15        计数器
16 D/A    转换电路
17        缓冲器
20        MOS元件特性检测电路
21        比较器
22        电阻材料
30        逻辑电路
40        附加检测电路
50        模式控制器
60        测试电路
B1        衬底电压控制模块
E1        漏极电流值设定器
E2        漏极电流值校正器
m1        供给衬底电压的MOS元件
m2-m10    特性检测元件
具体实施方式
以下参考附图描述本发明的较佳实施例。图1A为示出依据该较佳实施例的半导体集成电路整体结构的框图。
衬底电压控制模块B1包括待控制的逻辑电路30、衬底电压控制电路10及MOS元件特性检测电路20。衬底电压控制电路10将为逻辑电路30的NMOS衬底供给的衬底电压BN设置为任意值。衬底电压控制电路10A用于控制为逻辑电路30的PMOS供给的衬底电  BP，其以与衬底电压控制电路10相同的方式工作，因此在本较佳实施例的例子中将其省略。衬底电压控制电路10至少包括MOS元件m1，其用于供给待监测的衬底电压；以及可变电流源11，其用于校正供给衬底电压的MOS元件m1的漏极电流。MOS元件特性检测电路20检测供给衬底电压的MOS元件m1的特性。
衬底电压控制电路10控制供给衬底电压的MOS元件m1的衬底电压，从而将供给逻辑电路30的衬底电压BN设置为任意值。MOS元件特性检测电路20包括特性检测元件m2，用于检测供给衬底电压的MOS元件m1的特性。MOS元件特性检测电路20通过对检测元件m2的特性检测，来间接检测供给衬底电压的MOS元件m1的特性。可变电流源11基于MOS元件特性检测电路20所检测的特性检测元件m2的特性，来校正给供给衬底电压的MOS元件m1的漏极供给的电流。供给衬底电压的MOS元件m1的特性必然包括半导体集成电路出厂时所决定的电流特性，还包括诸如与供给衬底电压的MOS元件m1连接的金属层的电阻和电容特性。30v表示逻辑电路的电源，30g表示逻辑电路的地线。
以下描述其它部件。半导体集成电路包括附加检测电路40、模式控制器50和测试电路60。附加检测电路40检测逻辑电路的电源电压、温度、启动率(activation rate)和操作频率等。模式控制器基于附加检测电路40的信息、来自半导体集成电路1外部的信息(例如，半导体集成电路1的处理能力负载信息、电池充电速率等)以及用于测试衬底电压控制模块B1的功能的测试电路60的信息，给衬底电压控制模块B1传输多条信息。测试电路60连接至用于半导体集成电路1的外部连接的PAD，并在出厂检验(shipping inspection)中，将对衬底电压控制模块B1所执行的测试结果输出到半导体集成电路1的外部。
作为对特性检测元件m2的特性进行检测的特性检测电路20的一个例子，示出用于检测特性检测元件m2的结电容值的电路。MOS元件特性检测电路20包括端口p1、p2、p3和p4，这些端口连接至模式控制器50。在这种情况下：例如，衬底电压控制电路10将逻辑电路30的每个电源电压所决定的MOS源/漏极电流Ids固定到常数量级，比较器20的基准电压连接至逻辑电路30的电源线30v，供给衬底电压的MOS元件m1的源电压被设置为等于逻辑电路的电源线30g的源电压的电势，且可变电流源11被设置为电源电压所决定的电源。例如，当供给衬底电压的MOS元件m1的源/漏电压被设置为1V时，源/漏极电流Ids被设置为600μA。当源/漏电压被设置为0.8V时，源/漏极电流Ids被设置为400μA。端口p7连接至逻辑电路的电源线30v。在MOS阈值被设置为常数的情况下，该阈值由逻辑电路的电源电压和启动率设置为任意值，比较器12的基准电压连接至逻辑电路的电源线30v，且可变电源11的输出电流被设置为电源电压所决定的电流值。端口p7连接至由逻辑电路的电源电压和启动率所设置的MOS阈值。例如，当电源电压为1V，且启动率为0.1时，阈值为400mV。以上所提及的两个例子是根据逻辑电路30的电源控制来设置衬底电压控制电路10的各端口的具体例子。为了将饱和电流和阈值设置为常数，从而避免源于制造工艺、电源、温度等的变化的影响，且减小逻辑电路30的功耗，这些是极有效的设置例子。
MOS元件特性检测电路30包括开关电容电路，具有时序信号φ1和φ2的波形示于图2B的波形图中。当时序信号φ1为有效时，给特性检测元件m2的结电容供给电荷。当时序信号φ1无效，而时序信号φ2被置为有效时，对给结电容供给的电荷与比较器21的端口p2的基准电压进行比较。
衬底电压控制电路10包括端口p5、p6、p7和p8，且这些端口连接至模式控制器50。衬底电压控制电路10包括：可变电流源11，其由端口p5和MOS特性检测电路20的输出值以可变的方式进行控制；比较器12，用于将端口p6输入的电压看作基准电压；以及混合器(缓冲器)13。比较器12的输出端连接至供给衬底电压的MOS元件m1的衬底电势和混合器13。混合器13的输出被划分为与特性检测元件m2有关的输出和衬底电压BN。衬底电压BN连接至供给逻辑电路30的衬底电压的MOS元件的衬底电势。逻辑电路30的电源30v和地线30g通过MOS，其栅极与端口p9连接，或通过MOS，其栅极与端口p10连接，连接至给半导体集成电路1供给的电源和地，或可替换地，逻辑电路30的电源30v和地线30g直接连接至给半导体集成电路1供给的电源和地。在前面的结构中，供给衬底电压的MOS元件m1的源极连接至MOS的漏极，该MOS的栅极与端口p8连接，且栅极与端口p8连接的MOS的源极连接至给半导体集成电路1供给的地。在逻辑电路的电源被关闭的情况下，前面的结构能够在半导体集成电路1内实现控制，且在电源被重复打开和关闭时需要快速响应的情况下有效。
以下参考图1A描述依据本发明较佳实施例的半导体集成电路的操作。在当半导体集成电路出厂时所执行的测试中，模式控制器50检测来自附加检测电路40的信息(逻辑电路的电源电压、温度、启动率和操作频率等)和来自外部的信息，从而检测端口p1-p8的控制信息是否正常起作用。模式控制器50通过测试电路60向PAD传输测试的结果。基于对这些控制信号正常起作用的确认，模式控制器50检查在测试电路60中，或PAD的外部，可变电流源11的电流是否为设置的电流值。当测试的结果判定可变电流源11的电流不同于设置的电流值时，模式控制器50将控制信号施加到端口p5，使可变电流源11具有设置的电流值，从而对可变电流源11的输出电流进行整形。图1B示出的结构包括电流源11A、可重配置的电流镜象电路等。依赖于模式控制器50的非易失性存储器和保险丝，构成电流源11A的电阻元件和构成电流镜象电路的PMOS元件的并行程度和串行级的数目是可变的。在图1B中，电流镜象电路的并行程度被切换为可由p5改变，而串行级的数目被切换为可由p0改变。此后，模式控制器50将端口p4和p8的控制信号设置为“高”电平，从而再一次检查漏电流是否合适。
之后，模式控制器50将端口p8设置为“高”电平，，并控制端口p5的输入信号，从而使可变电流源11的值不被MOS元件特性检测电路20的比较器21的输出所改变。当衬底电压控制电路10的反馈操作被建立，从而使衬底电压BN的电压建立为之前的状态时，模式控制器50向MOS元件特性检测电路20的端口p1施加与可变电流源11成比例的电流，并向端口p2-p4施加期望的电流，从而启动时序信号φ1和φ2保持预定时序的操作。当这样继续前述的调节时，可变电流源被改变，直到特性检测元件m2的结电容被改变到预定的时间长度之内，且衬底电压BN再一次被稳定。
漏极电流设定器E1包括可变电流源11、比较器12和供给衬底电压的MOS元件m1。供给衬底电压的MOS元件m1对衬底电压进行控制。MOS元件特性检测元件20组成漏极电流校正器E2，其控制可变电流源11。
比较器12的细节示于图1C中。可变电流源11和特性检测元件m2所连接的信号线MO被输入到比较器12A和12B，且比较器12A和12B的输出被输入到缓冲器1C2。来自比较器12B的电压BN1被施加到比较器1C1的基准电压，比较器1C1是用于限制比较器12A的缓冲器1C2的输出电压值的限制器。根据逻辑电路30的运行和停止，比较器12A和12B由备用的触发信号进行控制。当逻辑电路30运行时，信号线MO的信号被传输至比较器12A的MO1，且来自比较器12A的衬底电压被选择，并通过衬底信号线BN施加到逻辑电路30的NMOS衬底。当逻辑电路30不运行(电源开启，然而，运行被停止)时，地电势输入到比较电路12A的MO1，比较电路12A的输出信号1C3和1C4接近VDD。缓冲器1C2的衬底信号线BN的电压与比较器1C1的基准电压值BN1相等。因此，不管逻辑电路30是否运行，衬底信号线BN的输出都从相同的缓冲器输出。结果，减少了缓冲器的面积和功耗。
在逻辑电路30不运行期间，特性检测元件m2的栅极电压被设置为具有与特性检测元件m1的源极电压相等的电势。进一步地，特性检测元件m1的MOS的并行程度根据温度范围来改变。当温度低时，并行程度增加，从而将MO电压电平控制在一定范围之内。当MO电压电平被控制在一定范围之内时，可由比较器1C5稳定地执行采样保持电路S/H1和S/H2输出值的比较操作。在特性检测元件m1的并行程度不能改变的情况下，电流源11的电流量可依赖于温度范围来改变，这时当温度更低时，电流源11的电流值有更多减少。
在比较器12B中，FF1、FF2、FF3和FF4是触发器，每个触发器包括D端口、CK端口、R端口和H端口。D端口为数据输入端子，CK端口为时钟输入端子，R端口为复位输入端子，且H端口是用于不管CK端口的电压电平而保留数据的保持指令端子。InstA和InstB包括可增和可减的计数器，以及对计数器的值进行解码的解码电路。InstA和InstB的输入端口包括H端口、Inst端口、R端口、CK端口、instA输出端口A[0:15]以及instB输出端口B[0:7]。H、R和CK端口以与触发器的端口相同的方式定义。inst输入根据其值来决定计数器是在增加还是减少。instA输出端口A[0:15]及instB输出端口B[0:7]控制选择开关，用于决定选择在电压0-1.6V之间供给的电阻树1C6的哪一个节点。
当温度最低为特定温度，或当电源电压最高为电源的电压时，由于在温度最低为特定温度，且电源电压最高为电源的电压的情况下，当衬底偏压值BN被设置为低限值时，特性检测元件m2的漏极漏电流可以被最小化，从而可以减少比较器12B本身的任意额外电流泄漏分量，因此比较器12B被关闭或停止，且在停止期间，被设置为衬底偏置低限值。在逻辑电路30停止期间，在温度和电源电压分别处于其它范围时，衬底信号线BN的电压值可由BTBT电流(带到带的隧道泄漏电流)来影响。衬底信号线BN的电压值被设置为这样的值：使处于电阻树1C6的上限和下限电压值范围之内的特性检测元件m1的漏极漏电流最小化。
比较器1C5的细节示出图1D中。比较器1C5包括电流检测放大器1D2、触发器FF1和FF2以及逻辑门。在电流检测放大器1D2中，将采样保持电路SH1和SH2的输出结果互相比较，且比较结果最终通过输出oi被输出到输出端子o。
在采样保持电路SH1和SH2之间的电压差值为小的情况下，输出oi的输出波形的倾斜是适中的。输出oi的结果被一信号取到触发器FF1和FF2中，该信号是对时钟进行预定时间量的移位而得到的。在触发器FF1的输出和触发器FF2的输出示出相同结果的情况下，判定输出oi的输出波形的倾斜在预定的时间量之内，且输出oi的输出值作为数据被直接输出到比较器1C5的输出端口o。在触发器FF1的输出和触发器FF2的输出互不相等的情况下，判定输出oi的输出波形的倾斜不在预定的时间量之内，换句话说，判定采样保持电路SH1和SH2之间的电压差值太小。那么，图1C中所示的节点1C7或节点1C8的信息的取反值被输出，从而使比较器12B的输出电压BN1的值收敛。这样，当比较的电压基本相等时，比较器1C5能够有效地避免任何错误操作(亚稳态)。
如上所述，依据本较佳实施例，设置了供给衬底电压的MOS元件m1的衬底电压，从而获得这样的电流值：该电流值考虑了供给衬底电压的MOS元件m1结电容的衬底依赖性。因此，由于电源电压、温度和工艺的可变性而可变的各逻辑电路的延迟校正量，可准确地设置到可变性被控制的期望设置值。
以下描述改进的实施例。图2A和图2B示出MOS元件特性检测电路20中的特性检测元件m2为栅极电容的例子。因此，栅极电容在电路的负载电容中占主导或栅极漏电流在电路的负载电容中占主导的状态下，可以实现高准确率的延迟校正。
MOS元件特性检测电路20中的特性检测元件m2可以是配线电容。因此，配线电容在电路的负载电容中占主导的状态下，可以实现高准确率的延迟校正。
图3示出MOS元件特性检测电路20中的特性检测元件m3为半导体制造工艺中生成的金属配线的例子。在该例子中，特性检测元件m3与具有先前生成的精确电阻的电阻材料22被串行连接在一起，端口p11和p12被固定设置到期望的电压，由比较器21对端口p2的基准电压和电阻材料22与特性检测元件m3的连接点的电压进行比较，比较的结果被传输到可变电流源11。因此，在由配线电容导致的延迟元件在电路的延迟元件中占主导的半导体集成电路中，可以实现高准确率的延迟校正。
图4示出MOS元件特性检测电路20中的特性检测元件m4为半导体制造工艺中生成的金属配线和金属电容的例子。用于供给期望电压的端口p1通过时序信号φ1所控制的开关连接至特性检测元件m4的一端，且比较器21通过时序信号φ2所控制的开关连接至特性检测元件m4的另一端。
图5示出构成第一电路的特性检测元件m5为半导体制造工艺中生成的金属配线的例子。特性检测元件m5连接至触发器23的输出端与触发器24的输入端之间。由期望值比较器26比较电阻和电容的延迟是否保持在相移时钟生成电路25所生成的时序信号φ1和φ2的相位之内，且比较的结果被传输到相位控制信号生成电路27。相位控制信号生成电路27基于比较结果生成相位控制信号，并将生成的信号传输到可变电流源11。
触发器24的输出结果由一信号读取到触发器24A和24B中，该信号是对时序信号φ2进行预定时间量的移位而生成的。在图5中，φ2+Δφ作为触发器24A的时钟被输入，且进行进一步相移的φ2+Δφ+Δφ1作为触发器24B的时钟被输入。在触发器24A和24B的输出示出相同的结果时，判定触发器24A的输出波形的倾斜在预定的时间量之内，期望值比较器26的输出端口o的值作为数据被直接传输。在触发器24A和24B的输出结果互不相同时，判定触发器24A的输出波形的倾斜不在预定的时间量之内，换句话说，触发器24处于亚稳态。然后，输出期望值比较器26的结果的取反值，并将其输入到相位控制信号27。
依据图4和图5中示出的结构，在配线延迟在电路的延迟分量中占主导的半导体集成电路中，可以实现高准确率的延迟校正。
图6示出存储器电路30a的复制模块35a中的空比特线(dummy bit line)构成MOS元件特性检测元件20中的特性检测元件m6的例子。因此，在没有为实现功能而增加电路的输出负载分量时，在半导体集成电路中延迟可以准确地校正。结果，可以改善由于延迟而恶化的产量百分比，减少了任何不必要的设计裕量，从而减少了功耗，减少了电路面积，并实现了较高的处理速度。
图7A示出存储器电路30a中的存储器比特线构成MOS元件特性检测元件20中的特性检测元件m7的例子。用于驱动字线的反相器35b的电源为VDP1，且地为VSM1。当待出厂的半导体集成电路被检查时，衬底电压控制电路10根据各温度所设置的衬底电压(BP、BN)被施加到各PMOS和NMOS，然后，基于比较器的比较结果，来判断SRAM的写/读操作是否正常执行。该判断是由模式控制器50执行的。当比较结果表明读操作没有达到预定的速度(写/读操作不正常)时，模式控制器50改变NMOS衬底电压控制电路的基准电流值。改变的设置值(基准电流值)被存储在模式控制器50的寄存器中。进一步地，模式控制器50改变与SRAM有关的数据输入模式，并基于比较器的比较结果，来判断是否可以预定速度执行写操作。当比较结果表明写操作没有达到预定的速度时，模式控制器50增加用于驱动字线的反相器35b的电压。反相器35b以这样的方式进行配置：输出信号的最大电压值可以被改变。在使栅极连接至字线的晶体管35C的性能为常数的情况下，通常不可能对SRAM的读裕量(静态噪声裕量)和写裕量都进行改善。所以，必须减小晶体管35C的性能，以改善读裕量，而增加晶体管35C的性能，以改善写裕量。在以上所述的反相器35b的电压控制中，当衬底电压改变时调节晶体管35C的性能。因此，可以以这样的方式来实现校正：优先考虑读裕量，或优先考虑写裕量。这样就可以基于栅电压的调节来校正写裕量。
依据图7A所示的结构和控制，依靠用于实现实际功能的电路元件的信息，可以实现半导体集成电路中的延迟校正。结果，可以改善由于延迟而恶化的产量百分比，减少了任何不必要的设计裕量，从而减少了功耗，减少了电路面积，并增加了处理速度。
为了减少SRAM的漏电流，VSM1可以设置为较低的电压，而VSM2可以设置为较高的电压。在SRAM的存储单元中，在每一行中，写裕量可以由于LER(线边缘粗糙，栅宽的任意差别)、MOS晶体管的通道形成部分的杂质浓度的波动等而有所不同。在这种情况下，SRAM的字线的电压可以逐行设置。在每一行的读裕量不同时，SRAM的衬底电压可以逐行设置。在列方向类似地设置衬底电压时，可以改善优化的水平。行表示与字线平行的一组存储单元。
图7B示出有效晶体管——在前述改进中的阱布置。如图7B所示，阱被水平分隔，且列方向的NMOS晶体管处于相同的阱区域(P阱)中。因此，衬底电压值可以分别施加于各阱(P阱iti，P阱1，P阱2，P阱3，P阱4)。当SRAM被停止时，比特线被设置为0V，这减小了从比特线到字线的栅极漏电流。图1C所示的衬底电压控制电路的比较器12B生成的衬底电压值BN1被施加于SRAM的NMOS衬底BN。如关于图1C所示的，比较器12B运行在特定电压值或以上，及特定温度或以下，且在电源和温度的其它范围时被关断。衬底电压值BN1被设置为电阻树1C6的低限电压值。
图8示出MOS元件特性检测电路20中的特性检测元件m8为时钟缓冲器的时钟配线的例子。因此，在半导体集成电路中，可以准确校正时钟驱动的电路之间的时钟延迟，具体地，由于这些电路彼此距离很远，因此在这些电路之间供给了很长的配线距离。结果，可以改善由于延迟而恶化的产量百分比，减少了任何不必要的设计裕量，从而减少了功耗，减少了电路面积，并增加了处理速度。
在沿总线数据将选通信号传输到通路单元(pass unit)的情况下，对形成选通信号部分的配线和驱动器也进行校正，这实现了高速的总线传输。在时钟缓冲器构成功能模块的逻辑电路30的情况下，在半导体集成电路中时钟驱动的电路之间，可以准确地校正时钟歪斜延迟。结果，可以改善由于延迟而恶化的产量百分比，减少了任何不必要的设计裕量，从而减少了功耗，减少了电路面积，并增加了处理速度。
图9示出MOS元件特性检测电路20中的特性检测元件m9为滤波器的电容单元的例子。因此，在半导体集成电路中具有模拟功能的电路中，具体地，在电荷被供给电路的结构中，可实现高准确率的延迟校正和AC特性改善。结果，可以改善由于延迟而恶化的产量百分比，减少了任何不必要的设计裕量，从而减少了功耗，减少了电路面积，并增加了处理速度。
在VCO电路(电压控制振荡电路)构成功能模块的逻辑电路30的情况下，可以精确地稳定半导体集成电路中所使用的时钟频率。
图10示出MOS元件特性检测电路20中的特性检测元件m10为总线配线的例子。因此，在半导体集成电路中的功能模块之间，可以校正延迟。结果，可以改善由于延迟而恶化的产量百分比，减少了任何不必要的设计裕量，从而减少了功耗，减少了电路面积，并增加了处理速度。
在沿总线数据将选通信号传输到通路单元的情况下，对形成选通信号部分的配线和驱动器也进行校正，这实现了高速的总线传输。
在总线驱动器构成功能模块的逻辑电路30的情况下，在半导体集成电路中的功能模块之间，可以校正延迟。结果，可以改善由于延迟而恶化的产量百分比，减少了任何不必要的设计裕量，从而减少了功耗，减少了电路面积，并增加了处理速度。
图11示出另一衬底电压控制电路10a的例子。衬底电压控制电路10a包括供给衬底电压的MOS元件m1、基准电流源11a、电流比较器14、计数器15、D/A转换电路16和缓冲器17。供给衬底电压的MOS元件m1的栅电压被设置为任意值。供给衬底电压的MOS元件m1的漏极输出电流和基准电流源11a的基准电流输入到电流比较器14，并在该电流比较器14中进行比较。比较的结果通过计数器15和D/A转换电路16输入到缓冲器17，然后缓冲器17的输出端连接至供给衬底电压的MOS元件m1的衬底。
电流比较器14可以是包含有锁存功能的电流比较器，该锁存功能由任意频率的时钟进行操作。进一步地，在图1D所示的比较器1C1构成电流比较器14的情况下，可以避免亚稳态，且可以稳定地运行。在这种情况下，重要的是用计数器LSB部分的输出代替节点1C7输入到比较器1C1中。电流比较器14、计数器15和D/A转换电路16可以由图1C中所示的电路配置12A来替换。在这种情况下，D/A转换电路16供给在电流比较器14和缓冲器17之间，且供给有锁存功能的电流比较器的输出端连接至D/A转换电路16。因此，电流比较器14的比较结果从D/A转换电路16输出。这样的构造，不会在供给衬底电压的MOS元件m1的衬底电压BN中生成来自模块反馈的振荡结果，且可以更准确地校正延迟。
迄今为止，基于附图标记11的元件为可变电流源的构造进行描述，然而，可变电压源可以构成端口p6和混合器13的基准电压。在这种情况下，也可以实现高准确率的延迟校正。
在供给衬底电压的MOS元件m1的栅电压被设置为除电源电压之外的任意电压时，可以在半导体集成电路中没有破坏动态电路和由阈值产生的多米诺电路的噪声裕量的情况下，精确地校正延迟。
在根据电源电压值调节可变电流源11的情况下，可以在半导体集成电路中不破坏动态电路和由阈值产生的多米诺电路的噪声裕量的情况下，实现反映电源电压值的噪声裕量值。结果，可以更精确地校正延迟。
当根据电源电压值来调节端口p6的基准电压值时，可以在半导体集成电路中不破坏动态电路和由阈值产生的多米诺电路的噪声裕量的情况下，实现反映电源电压值的噪声裕量值。结果，可以更精确地校正延迟。
当根据电源电压将缓冲器17的输出设置为一个值时，可以在半导体集成电路中不破坏动态电路和由阈值产生的多米诺电路的噪声裕量的情况下，实现反映电源电压值的噪声裕量值。结果，可以更精确地校正延迟。
在通过开关电容电路以离散方式来可变地控制可变电流源11时，可以在半导体集成电路中精确地校正延迟。结果，在延迟校正期间，在MOS元件特性检测电路中生成噪声的任何因素得到了减少，且稳定了校正操作。进一步地，可以顺序校正衬底电压，这以更稳定的方式实现了高准确率的延迟校正。
锁存电路可以构成电流比较器14。因此，可以更高速地校正延迟。
在半导体集成电路中安装的运算器也可以作为电流比较器14。因此，本发明可以由简化的数字电路实现，这使得不需要使用复杂的模拟电路。结果，使准确的延迟校正的设计过程更容易。
较件可以构成比较器。因此，校正电路的费用不会产生在半导体集成电路中。结果，可以准确地校正延迟。
半导体集成电路1可以包括SOC(片上系统)功能。因此，可以控制整个半导体集成电路的延迟校正，从而以更平衡的方式精确地校正延迟。
半导体集成电路1可以包括处理器功能。结果，在保持半导体集成电路中各处理器性能的同时，精确地校正延迟。
当半导体集成电路的操作频率最低为任意值时，可以选择性地运行衬底电压控制电路10。将该任意值设置到半导体集成电路的操作频率，作为确定在半导体集成电路中是否执行延迟校正的阈值。
这样控制，使得只要需要半导体集成电路的延迟校正，就可以选择性地执行高准确率的延迟校正，而只要延迟是允许的，换句话说，不需要延迟校正，就可以停止校正电路部分。结果，功耗得到了减小。
当半导体集成电路的操作频率最高为任意值时，可以选择性地运行衬底电压控制电路10。将该任意值设置到半导体集成电路的操作频率，作为确定功耗在电路中是否得到减少的阈值。
这样控制，使得在由于电源控制而需要进一步减少功耗的半导体集成电路的电路中，可以以高准确率选择性地校正延迟。
半导体集成电路出厂之后的每个任意时期，MOS元件特性检测电路20被运行一次。因此，可以准确地校正由于半导体集成电路随时间老化而导致的延迟。进一步地，当运行MOS元件特性检测电路20时，可以停止漏极电流校正器E2，从而减少功耗。
当半导体集成电路的温度最低为任意值时，可以选择性地运行MOS元件特性检测电路20。设置该任意值作为将具有正温度特性的电路与其它电路区分开的阈值。
因此，在具有正温度特性的电路中，可以执行高准确率的延迟校正。进一步地，在特定温度，或在特定温度以下时，可以停止漏极电流校正器E2，从而减少功耗。
当半导体集成电路的温度最高为任意值时，可以选择性地运行MOS元件特性检测电路20。设置该任意值作为将具有负温度特性的电路与其它电路区分开的阈值。
因此，在具有负温度特性的电路中，可以执行高准确率的延迟校正。进一步地，在特定温度，或在特定温度以上时，可以停止漏极电流校正器E2，从而减小功耗。
当半导体集成电路的电压最低为任意值时，可以选择性地运行MOS元件特性检测电路20。将该任意值设置为判断半导体集成电路是否以高速运行的阈值。
因此，在半导体集成电路以高速运行的状态下，可以选择性地以高准确率校正延迟。进一步地，在特定电压，或在特定电压之下时，可以停止校正器，从而可以减少功耗。
当半导体集成电路的电压最高为任意值时，可以选择性地运行MOS元件特性检测电路20。将该任意值设置为判断半导体集成电路是否以高速运行的阈值。
因此，在半导体集成电路以较低速度运行的状态下，可以选择性地以高准确率校正延迟。进一步地，在特定电压，或特定电压以上时，可以停止校正器，从而可以减少功耗。
当半导体集成电路的启动率最低为任意值时，可以选择性地运行MOS元件特性检测电路20。将该任意值设置为判断是否在半导体集成电路中产生电压下降的阈值。
因此，在半导体集成电路中由于电压下降导致的延迟增加的状态下，可以选择性地校正延迟。
当半导体集成电路的功能模块开始运行时，可以选择性地运行MOS元件特性检测电路20。因此，只有当需要延迟校正的半导体集成电路的功能模块不运行时，才能执行半导体集成电路的功能模块的延迟校正。
在停止期间，可以关断MOS元件特性检测电路20。因此，减少了半导体集成电路的漏电流，这实现了较高准确率的延迟校正。
可以对MOS元件特性检测电路20进行控制，从而在停止时，保持检测的值。因此，在激活时，可以高速启动延迟校正，这实现了较高准确率的延迟校正。
可以在衬底电压控制电路10的驱动电压和逻辑电路的电源电压之间具有通用性(commonality)。因此，可以减少半导体集成电路中的电压PAD和另一电源的配线源。结果，可以进一步减少电路面积。
迄今为止，主要参考与单个栅极的MOS晶体管有关的MOS衬底电压的控制，描述了本发明。然而，当本发明应用于多个栅极(双栅)的MOS晶体管时，可以以相同方式来控制双栅中的一个栅极。结果，可以获得类似的效果。
已经描述了目前认为的该发明较佳实施例，应该理解可以在其中进行各种修改，并意图将所有这种落在该发明的真正精神和范围之内的修改覆盖在从属权利要求中。
依据本发明的半导体集成电路在半导体芯片包括CPU时尤其有用，且还可适用于使用该芯片的芯片组。进一步地，这些可以应用于移动电话、IC卡芯片等。进一步地，包含有依据本发明的半导体集成电路的电子设备可以是环保的。

Claims (74)

1、一种半导体集成电路，包括：
至少包括用于供给衬底电压的MOS元件的衬底电压控制电路，用于控制所述半导体集成电路的衬底电压的供给；
漏极电流设定器，用于通过控制所述用于供给衬底电压的MOS元件的衬底电压，来调节所述用于供给衬底电压的MOS元件的漏极电流；
包括特性检测元件的MOS元件特性检测电路，用于检测所述用于供给衬底电压的MOS元件的特性；和
漏极电流校正器，用于通过根据所述MOS元件特性检测电路所检测的所述用于供给衬底电压的MOS元件的特性，控制所述用于供给衬底电压的MOS元件的衬底电压，来校正所述用于供给衬底电压的MOS元件的漏极电流。
2、如权利要求1所述的半导体集成电路，其中所述特性检测元件为电容元件。
3、如权利要求2所述的半导体集成电路，其中所述电容元件为结电容。
4、如权利要求2所述的半导体集成电路，其中所述电容元件为配线电容。
5、如权利要求2所述的半导体集成电路，进一步包括存储器，其中
所述配线电容为所述存储器的空比特线。
6、如权利要求1所述的半导体集成电路，其中所述特性检测元件为栅极电容。
7、如权利要求1所述的半导体集成电路，其中所述特性检测元件为配线电阻。
8、如权利要求1所述的半导体集成电路，其中所述特性检测元件由配线电容和电阻构成。
9、如权利要求1所述的半导体集成电路，进一步包括复制所述半导体集成电路的至少一部分的复制模块，其中
所述特性检测元件被提供在所述复制模块中。
10、如权利要求1所述的半导体集成电路，其中所述特性检测元件为所述半导体集成电路的功能元件。
11、如权利要求10所述的半导体集成电路，进一步包括存储器，其中
所述功能元件为所述存储器的比特线。
12、如权利要求10所述的半导体集成电路，其中所述功能元件为时钟配线。
13、如权利要求10所述的半导体集成电路，其中所述功能元件为时钟缓冲器。
14、如权利要求10所述的半导体集成电路，其中所述功能元件为滤波器的电容单元。
15、如权利要求10所述的半导体集成电路，其中所述功能元件为VCO电路。
16、如权利要求10所述的半导体集成电路，其中所述功能元件为滤波器的电阻。
17、如权利要求10所述的半导体集成电路，其中所述功能元件为总线的配线。
18、如权利要求10所述的半导体集成电路，其中所述功能元件为总线的驱动器。
19、如权利要求1所述的半导体集成电路，其中
所述漏极电流校正器包括电流源、电压比较器和缓冲器，
所述电流源连接至所述用于供给衬底电压的MOS元件的漏极，
所述用于供给衬底电压的MOS元件的栅极被设置到任意电压，
所述用于供给衬底电压的MOS元件与所述电流源之间的信号线的电压以及一基准电压被输入到所述电压比较器，
所述电压比较器的比较结果被输入到所述缓冲器，以及
所述缓冲器的输出连接至所述用于供给衬底电压的MOS元件的衬底电势。
20、如权利要求1所述的半导体集成电路，其中
所述漏极电流校正器包括电流源、电流比较器和缓冲器，
所述用于供给衬底电压的MOS元件的栅极被设置到任意电压，
所述用于供给衬底电压的MOS元件的漏极电流以及一基准电流被输入到所述电压比较器，
所述电压比较器的比较结果被输入到所述缓冲器，以及
所述缓冲器的输出连接至所述用于供给衬底电压的MOS元件的衬底电势。
21、如权利要求20所述的半导体集成电路，其中
所述电流比较器包括任意频率的时钟、由所述时钟操作的电流锁存电路、计数器和D/A转换电路，其中
所述电流锁存电路的输出被输入到所述计数器，所述计数器的输出端连接至所述D/A转换电路，并且所述电流比较器的比较结果从所述D/A转换电路输出。
22、如权利要求19所述的半导体集成电路，其中
所述电流源根据所述用于供给衬底电压的MOS元件的检出特性来调节输出电流。
23、如权利要求20所述的半导体集成电路，其中
所述电流源根据所述用于供给衬底电压的MOS元件的检出特性来调节输出电流。
24、如权利要求19所述的半导体集成电路，其中
所述基准电压根据所述用于供给衬底电压的MOS元件的检出特性进行调节，并被输入到所述电压比较器。
25、如权利要求19所述的半导体集成电路，其中
所述缓冲器的输出根据所述用于供给衬底电压的MOS元件的检出特性进行调节，并被连接至所述用于供给衬底电压的MOS元件的衬底电势。
26、如权利要求20所述的半导体集成电路，其中
所述缓冲器的输出根据所述用于供给衬底电压的MOS元件的检出特性进行调节，并被连接至所述用于供给衬底电压的MOS元件的衬底电势。
27、如权利要求19所述的半导体集成电路，其中
所述用于供给衬底电压的MOS元件的栅电压为除电源电压以外的电压。
28、如权利要求20所述的半导体集成电路，其中
所述用于供给衬底电压的MOS元件的栅电压为除电源电压以外的电压。
29、如权利要求19所述的半导体集成电路，其中
所述电流源的输出电流根据电源电压进行调节。
30、如权利要求19所述的半导体集成电路，其中
所述基准电压根据电源电压进行调节。
31、如权利要求19所述的半导体集成电路，其中
所述缓冲器的输出根据电源电压进行调节。
32、如权利要求21所述的半导体集成电路，其中
当第一触发器的输出值与第二触发器的输出值彼此相等时，所述电流比较器将所述电流锁存电路的输出值传输到所述计数器，其中所述第一触发器用于通过第一延迟元件的输出来保持所述电流锁存电路的输出值，且所述时钟信号被输入到所述第一延迟元件，所述第二触发器用于通过第二延迟元件的输出来保持所述电流锁存电路的输出值，且所述时钟信号被输入到所述第二延迟元件。
33、如权利要求21所述的半导体集成电路，其中
当第一触发器的输出值与第二触发器的输出值彼此不相等时，所述电流比较器将另一信号的输出值传输到所述计数器，其中所述第一触发器用于通过第一延迟元件的输出来保持所述电流锁存电路的输出值，且所述时钟信号被输入到所述第一延迟元件，所述第二触发器用于通过第二延迟元件的输出来保持所述电流锁存电路的输出值，且所述时钟信号被输入到所述第二延迟元件。
34、如权利要求19所述的半导体集成电路，其中
所述电流源在所述用于供给衬底电压的MOS元件被停止期间，根据所述半导体集成电路的温度来调节输出电流。
35、如权利要求19所述的半导体集成电路，其中
在所述用于提供衬底电压的MOS元件被停止期间，连接到所述电流源的所述用于供给衬底电压的MOS元件的数目依据于所述半导体集成电路的温度而变化。
36、如权利要求19所述的半导体集成电路，其中
所述漏极电流校正器在所述用于供给衬底电压的MOS元件被停止期间，中断所述用于供给衬底电压的MOS元件与输入到所述电压比较器的所述电流源之间的信号线，并将具有固定电压值的另一信号线连接至所述电压比较器。
37、如权利要求19所述的半导体集成电路，其中
所述漏极电流校正器在所述用于供给衬底电压的MOS元件被停止期间，将所述用于供给衬底电压的MOS元件与所述电流源之间的信号线连接至第二比较器。
38、如权利要求36所述的半导体集成电路，进一步包括数据保持电路，用于读取所述用于供给衬底电压的MOS元件与所述电流源之间的信号线的电压值，并将所读取的电压值保持为先前值，其中
第二比较器读取所述用于供给衬底电压的MOS元件与所述电流源之间的信号线的电压值作为当前值，然后读取在所述数据保持电路中保持的先前值，并将所读取的当前值与所述先前值进行比较，从而提取并输出所施加电压数据。
39、如权利要求38所述的半导体集成电路，进一步包括用于限制所述缓冲器的输出电压值的限制器，其中
所述漏极电流校正器进一步包括计数器和D/A转换器，所述第二比较器的输出输入到所述计数器，所述计数器的输出输入到所述D/A转换电路，并且所述D/A转换电路的输出输入到所述限制器的基准电压。
40、如权利要求39所述的半导体集成电路，其中
所述漏极电流校正器在所述用于供给衬底电压的MOS元件被停止期间，根据所述半导体集成电路的温度来停止所述第二比较器和所述计数器。
41、如权利要求39所述的半导体集成电路，其中
所述漏极电流校正器在所述用于供给衬底电压的MOS元件被停止期间，根据所述半导体集成电路的电源电压值来停止所述第二比较器和所述计数器。
42、如权利要求39所述的半导体集成电路，其中
所述漏极电流校正器在所述用于供给衬底电压的MOS元件被停止期间，所述半导体集成电路的温度最低为任意温度的情况下，输出LSB值作为所述D/A转换器的输出电压。
43、如权利要求39所述的半导体集成电路，其中
所述漏极电流校正器在所述用于供给衬底电压的MOS元件被停止期间，所述半导体集成电路的电源电压值最高为任意值的情况下，输出LSB值作为所述D/A转换器的输出电压。
44、如权利要求20所述的半导体集成电路，其中
所述电流源在所述用于供给衬底电压的MOS元件被停止期间，根据所述半导体集成电路的温度来调节输出电流。
45、如权利要求20所述的半导体集成电路，其中
在所述用于供给衬底电压的MOS元件被停止期间，连接至所述电流源的所述用于供给衬底电压的MOS元件的数目依据于所述半导体集成电路的温度而变化。
46、如权利要求1所述的半导体集成电路，其中
所述MOS元件特性检测电路基于在任意时期期间将电荷供给至所述特性检测元件时所获取的信息，来检测所述用于供给衬底电压的MOS元件的特性。
47、如权利要求1所述的半导体集成电路，其中
所述MOS元件特性检测电路包括用于将所述特性检测元件的输出与基准值进行比较的比较器，其中
所述MOS元件特性检测电路基于所述比较器的比较结果，来检测所述用于供给衬底电压的MOS元件的特性。
48、如权利要求33所述的半导体集成电路，其中
所述比较器对在任意时期期间将电荷供给至所述特性检测元件的状态下的电压与所述基准电压进行比较。
49、如权利要求47所述的半导体集成电路，其中
所述MOS元件特性检测电路进一步包括串联连接至所述特性检测元件的电阻元件，其中
所述比较器将所述电阻元件的两端固定到互不相同的任意电压，并将所述特性检测元件与所述电阻元件彼此相连部分处的电压与所述基准电压进行比较。
50、如权利要求47所述的半导体集成电路，其中
所述比较器将电荷供给至所述特性检测元件的一端，并将另一端达到任意电压所需的时间段与基准时间段进行比较。
51、如权利要求47所述的半导体集成电路，其中
所述比较器将所述特性检测元件的两端固定到互不相同的任意电压，并将所述特性检测元件两端中的一端的电流与所述基准电流进行比较。
52、如权利要求48所述的半导体集成电路，其中所述比较器为锁存电路。
53、如权利要求48所述的半导体集成电路，其中
在所述半导体集成电路中提供的运算器兼用作所述比较器。
54、如权利要求48所述的半导体集成电路，其中
所述比较器由软件构成。
55、如权利要求1所述的半导体集成电路，其中
所述半导体集成电路被划分为包括任意功能的模块。
56、如权利要求1所述的半导体集成电路，其中
所述半导体集成电路包括SOC功能。
57、如权利要求1所述的半导体集成电路，其中
所述半导体集成电路包括处理器功能。
58、如权利要求1所述的半导体集成电路，其中
在所述漏极电流设定器完成所述用于供给衬底电压的MOS元件的漏极电流设定之后，所述漏极电流校正器在所述用于供给衬底电压的MOS元件的任意状态下开始校正。
59、如权利要求1所述的半导体集成电路，其中
所述漏极电流校正器进一步包括存储有校正信息的存储装置，其中
所述漏极电流校正器在所述半导体集成电路的出厂检验中执行校正，并将所述校正的信息存储在所述存储装置中。
60、如权利要求1所述的半导体集成电路，其中
所述漏极电流校正器在所述半导体集成电路的运行频率最低为任意值时执行校正。
61、如权利要求1所述的半导体集成电路，其中
所述漏极电流校正器在所述半导体集成电路的操作频率最高为任意值时执行校正。
62、如权利要求1所述的半导体集成电路，其中
所述漏极电流校正器在所述半导体集成电路出厂之后的每个任意时期执行一次校正。
63、如权利要求1所述的半导体集成电路，其中
所述漏极电流校正器在所述半导体集成电路的温度最低为任意值时执行校正。
64、如权利要求1所述的半导体集成电路，其中
所述漏极电流校正器在所述半导体集成电路的温度最高为任意值时执行校正。
65、如权利要求1所述的半导体集成电路，其中
所述漏极电流校正器在所述半导体集成电路的电压最低为任意值时执行校正。
66、如权利要求1所述的半导体集成电路，其中
所述漏极电流校正器在所述半导体集成电路的电压最高为任意值时执行校正。
67、如权利要求1所述的半导体集成电路，其中
所述漏极电流校正器在所述半导体集成电路的启动率最低为任意值时执行校正。
68、如权利要求1所述的半导体集成电路，其中
所述漏极电流校正器在所述半导体集成电路的功能模块开始运行时执行校正。
69、如权利要求1所述的半导体集成电路，其中
所述漏极电流校正器在校正处理停止时关断自身的电源。
70、如权利要求1所述的半导体集成电路，其中
所述漏极电流校正器在校正处理停止时保持所述MOS元件特性检测电路所检测的值。
71、如权利要求1所述的半导体集成电路，进一步包括：
用于外部连接的PAD；和
用于将所述MOS元件特性检测电路所检测的值传输到所述漏极电流校正器的信号线，其中
所述信号线连接至所述PAD。
72、如权利要求1所述的半导体集成电路，其中所述漏极电流校正器包括自测试功能。
73、如权利要求1所述的半导体集成电路，进一步包括存储模块，其中
所述漏极电流校正器被提供在所述存储模块中。
74、如权利要求1所述的半导体集成电路，其中
在所述漏极电流设定器的电源电压与所述MOS元件特性检测电路的电源电压之间具有通用性。
CN2006800284844A 2005-08-02 2006-07-31 半导体集成电路 Expired - Fee Related CN101238641B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP224020/2005 2005-08-02
JP2005224020 2005-08-02
PCT/JP2006/315104 WO2007015442A1 (ja) 2005-08-02 2006-07-31 半導体集積回路

Publications (2)

Publication Number Publication Date
CN101238641A true CN101238641A (zh) 2008-08-06
CN101238641B CN101238641B (zh) 2010-09-08

Family

ID=37708722

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2006800284844A Expired - Fee Related CN101238641B (zh) 2005-08-02 2006-07-31 半导体集成电路

Country Status (4)

Country Link
US (1) US8067976B2 (zh)
JP (1) JP4919959B2 (zh)
CN (1) CN101238641B (zh)
WO (1) WO2007015442A1 (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101739117A (zh) * 2008-11-14 2010-06-16 株式会社瑞萨科技 半导体集成电路器件
CN102611428A (zh) * 2011-01-24 2012-07-25 上海华虹集成电路有限责任公司 电源电压选择电路
CN106357262A (zh) * 2015-07-13 2017-01-25 爱思开海力士有限公司 半导体装置
CN105322935B (zh) * 2014-07-30 2018-07-06 英飞凌科技股份有限公司 智能半导体开关
CN108832922A (zh) * 2018-06-25 2018-11-16 温州大学 一种基于虚拟孔的多米诺混淆电路

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8067976B2 (en) * 2005-08-02 2011-11-29 Panasonic Corporation Semiconductor integrated circuit
US8171323B2 (en) * 2008-07-01 2012-05-01 Broadcom Corporation Integrated circuit with modular dynamic power optimization architecture
JP2010152995A (ja) * 2008-12-25 2010-07-08 Elpida Memory Inc 半導体装置
JP2012038930A (ja) * 2010-08-06 2012-02-23 Ricoh Co Ltd 半導体集積回路装置
US8816754B1 (en) 2012-11-02 2014-08-26 Suvolta, Inc. Body bias circuits and methods
JP6370151B2 (ja) * 2014-07-31 2018-08-08 エイブリック株式会社 半導体集積回路装置及びその出力電圧調整方法
CN104766623B (zh) * 2015-04-20 2017-08-25 北京航空航天大学 一种利用衬底偏压反馈增强stt‑mram读可靠性的电路
CN107196658B (zh) * 2016-03-14 2020-11-13 创意电子股份有限公司 模拟数字转换器与数据转换方法
US10784917B2 (en) * 2018-11-27 2020-09-22 Texas Instruments Incorporated PSI5 base current sampling in synchronous mode
CN113746464B (zh) * 2021-09-03 2023-12-12 南京邮电大学 一种ldmos性能优化的自适应衬底电压调节电路
CN113972908B (zh) * 2021-12-24 2022-03-29 江苏长晶科技股份有限公司 一种防止误操作的低功耗控制端口

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2717918B1 (fr) * 1994-03-25 1996-05-24 Suisse Electronique Microtech Circuit pour contrôler les tensions entre caisson et sources des transistors mos et système d'asservissement du rapport entre les courants dynamique et statique d'un circuit logique mos.
US6147508A (en) * 1998-08-20 2000-11-14 International Business Machines Corp. Power consumption control mechanism and method therefor
TW453032B (en) * 1998-09-09 2001-09-01 Hitachi Ltd Semiconductor integrated circuit apparatus
US6784744B2 (en) * 2001-09-27 2004-08-31 Powerq Technologies, Inc. Amplifier circuits and methods
JP2004165649A (ja) * 2002-10-21 2004-06-10 Matsushita Electric Ind Co Ltd 半導体集積回路装置
JP2005166698A (ja) * 2003-11-28 2005-06-23 Matsushita Electric Ind Co Ltd 半導体集積回路
JP4744807B2 (ja) * 2004-01-06 2011-08-10 パナソニック株式会社 半導体集積回路装置
US7106128B2 (en) * 2004-11-03 2006-09-12 Intel Corporation Processor apparatus with body bias circuitry to delay thermal throttling
US7501880B2 (en) * 2005-02-28 2009-03-10 International Business Machines Corporation Body-biased enhanced precision current mirror
JP4764086B2 (ja) * 2005-07-27 2011-08-31 パナソニック株式会社 半導体集積回路装置
US8067976B2 (en) * 2005-08-02 2011-11-29 Panasonic Corporation Semiconductor integrated circuit
JP4814705B2 (ja) * 2005-10-13 2011-11-16 パナソニック株式会社 半導体集積回路装置及び電子装置
US7330049B2 (en) * 2006-03-06 2008-02-12 Altera Corporation Adjustable transistor body bias generation circuitry with latch-up prevention
US7504876B1 (en) * 2006-06-28 2009-03-17 Cypress Semiconductor Corporation Substrate bias feedback scheme to reduce chip leakage power
WO2008084583A1 (ja) * 2007-01-10 2008-07-17 Panasonic Corporation 電流スイッチ回路及びそれを用いたｄ／ａコンバータ、半導体集積回路及び通信機器

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101739117A (zh) * 2008-11-14 2010-06-16 株式会社瑞萨科技 半导体集成电路器件
CN101739117B (zh) * 2008-11-14 2014-06-18 瑞萨电子株式会社 半导体集成电路器件
CN102611428A (zh) * 2011-01-24 2012-07-25 上海华虹集成电路有限责任公司 电源电压选择电路
CN105322935B (zh) * 2014-07-30 2018-07-06 英飞凌科技股份有限公司 智能半导体开关
CN106357262A (zh) * 2015-07-13 2017-01-25 爱思开海力士有限公司 半导体装置
CN106357262B (zh) * 2015-07-13 2020-10-13 爱思开海力士有限公司 半导体装置
CN108832922A (zh) * 2018-06-25 2018-11-16 温州大学 一种基于虚拟孔的多米诺混淆电路

Also Published As

Publication number Publication date
CN101238641B (zh) 2010-09-08
US20100097128A1 (en) 2010-04-22
JPWO2007015442A1 (ja) 2009-02-19
US8067976B2 (en) 2011-11-29
WO2007015442A1 (ja) 2007-02-08
JP4919959B2 (ja) 2012-04-18

Similar Documents

Publication Publication Date Title
CN101238641B (zh) 半导体集成电路
KR100461286B1 (ko) 클럭 내장 반도체 집적 회로 장치
US5936455A (en) MOS integrated circuit with low power consumption
JP5242186B2 (ja) 半導体装置
US7859322B2 (en) Internal power-supply circuit
US20080211572A1 (en) Reference voltage generating circuit and semiconductor integrated circuit device
US20090058543A1 (en) Temperature detecting semiconductor device
US20090256611A1 (en) Semiconductor device and timing adjusting method for semiconductor device
US7539072B2 (en) Semiconductor memory device
JP4905354B2 (ja) 電源電圧調整装置
US7170811B1 (en) Separate variable power supply to on-chip memory using existing power supplies
KR19980015251A (ko) 반도체 메모리 장치의 메모리 셀 테스트용 고전압 감지
US20110141825A1 (en) Semiconductor integrated circuit system and electronic equipment
US7307864B2 (en) Semiconductor integrated circuit with fuse data read circuit
JP3710703B2 (ja) 半導体集積回路
KR20070024209A (ko) 센싱마진 가변회로 및 이를 구비하는 반도체 메모리 장치
US6970393B1 (en) Pulse generating circuit for self-refresh
EP2015308A1 (en) Oscillation device, method of oscillation, and memory device
CN112114609B (zh) 具有偏移电压消除的调节器
US20070070726A1 (en) Over-driving circuit in semiconductor memory device
KR100825021B1 (ko) 내부전압 생성기
JP2001036008A (ja) 半導体集積回路
KR100464435B1 (ko) 저 전력의 하프 전압 발생 장치
CN112863585B (zh) 用于电子装置的差分熔丝读出电路
KR20090066039A (ko) 내부전압 발생 회로

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20151113

Address after: Kanagawa

Patentee after: Co., Ltd. Suo Si future

Address before: Osaka Japan

Patentee before: Matsushita Electric Industrial Co., Ltd.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100908

Termination date: 20200731

CF01 Termination of patent right due to non-payment of annual fee