JP2009124725A - 駆動回路 - Google Patents

Abstract

【課題】消費電流が小さな駆動回路を提供する。
【解決手段】この駆動回路２０は、入力電位ＶＩよりも所定電圧｜ＶＴＰ｜＋ＶＴＮだけ高い電位Ｖ２２を出力するレベルシフト回路２１と、レベルシフト回路２１の出力電位Ｖ２２よりも所定電圧｜ＶＴＰ｜＋ＶＴＮだけ低い電位ＶＩを出力ノードＮ３０に出力するプルアップ回路３０と、入力電位ＶＩよりも所定電圧｜ＶＴＰ｜＋ＶＴＮだけ低い電位Ｖ２７を出力するレベルシフト回路２５と、レベルシフト回路２５の出力電位Ｖ２７よりも所定電圧｜ＶＴＰ｜＋ＶＴＮだけ高い電位ＶＩを出力ノードＮ３０に出力するプルダウン回路３３と、レベルシフト回路２１，２５の出力ノードＮ２２，Ｎ２７間に接続されたキャパシタ２９とを備える。したがって、貫通電流が小さくてすむ。
【選択図】図４

Description

この発明は駆動回路に関し、特に、入力電位に応じた電位を出力ノードに出力する駆動回路に関する。

従来より、半導体集積回路装置には、駆動能力が小さな電位発生回路で生成された電位を負荷に伝達するための駆動回路が設けられている。図８０は、そのような駆動回路３００の構成を示す回路図である。図８０において、この駆動回路３００は、Ｐ型電界効果トランジスタ（以下、Ｐ型トランジスタと称す）３０１，３０２、Ｎ型電界効果トランジスタ（以下、Ｎ型トランジスタと称す）３０３，３０４および定電流源３０５を含む。

Ｐ型トランジスタ３０１，３０２は、それぞれ電源電位ＶＣＣのノードとノードＮ３０１，Ｎ３０２との間に接続され、それらのゲートはともにノードＮ３０１に接続される。Ｐ型トランジスタ３０１，３０２は、カレントミラー回路を構成する。Ｎ型トランジスタ３０３は、ノードＮ３０１とＮ３０５の間に接続され、そのゲートは入力ノードＮ３０３に接続される。Ｎ型トランジスタ３０４は、ノードＮ３０２とＮ３０５の間に接続され、そのゲートは出力ノードＮ３０４およびノードＮ３０２に接続される。定電流源３０５は、ノードＮ３０５と接地電位ＧＮＤのノードとの間に接続され、一定の電流を流す。

Ｎ型トランジスタ３０３には、入力ノードＮ３０３の電位ＶＩに応じた値の電流が流れる。Ｎ型トランジスタ３０３とＰ型トランジスタ３０１は直列接続され、Ｐ型トランジスタ３０１と３０２はカレントミラー回路を構成しているので、トランジスタ３０１〜３０３には同じ値の電流が流れる。出力ノードＮ３０４の電位ＶＯが入力電位ＶＩよりも低い場合は、トランジスタ３０１〜３０３に流れる電流よりもＮ型トランジスタ３０４に流れる電流が小さくなり、出力電位ＶＯが上昇する。出力ノードＮ３０４の電位ＶＯが入力電位ＶＩよりも高い場合は、トランジスタ３０１〜３０３に流れる電流よりもＮ型トランジスタ３０４に流れる電流が大きくなり、出力電位ＶＯが低下する。したがって、出力電位ＶＯは入力電位ＶＩに等しくなる。

しかし、従来の駆動回路３００では、電源電位ＶＣＣのノードからトランジスタ３０１〜３０４および定電流源３０５を介して接地電位ＧＮＤのノードに一定の貫通電流が常時流れていたので、消費電流が大きいという問題があった。

それゆえに、この発明の主たる目的は、消費電流が小さな駆動回路を提供することである。

この発明に係る駆動回路は、入力電位に応じた電位を出力ノードに出力する駆動回路であって、入力電位を予め定められた第１の電圧だけある電位方向にレベルシフトさせた電位を出力する第１のレベルシフト回路と、第１のレベルシフト回路の出力電位をある電位方向と逆の電位方向に予め定められた第２の電圧だけレベルシフトさせた電位を出力ノードに出力する第２のレベルシフト回路とを備えたものである。第１のレベルシフト回路は、その一方電極が第１の電源電位を受ける第１の電流制限素子と、その第１の電極が第２の電源電位を受け、その入力電極が入力電位を受ける第１の導電形式の第１のトランジスタと、その第１の電極および入力電極が第１の電流制限素子の他方電極に接続され、その第２の電極が第１のトランジスタの第２の電極に接続された第２の導電形式の第２のトランジスタとを含む。第２のレベルシフト回路は、その第１の電極が第３の電源電位を受け、その入力電極が第１の電流制限素子の他方電極に接続された第２の導電形式の第３のトランジスタと、その第１の電極が第３のトランジスタの第２の電極に接続され、その第２の電極および入力電極が出力ノードに接続された第１の導電形式の第４のトランジスタとを含む。

この発明に係る駆動回路では、入力電位を予め定められた第１の電圧だけある電位方向にレベルシフトさせた電位を出力する第１のレベルシフト回路と、第１のレベルシフト回路の出力電位をある電位方向と逆の電位方向に予め定められた第２の電圧だけレベルシフトさせた電位を出力ノードに出力する第２のレベルシフト回路とが設けられる。したがって、第１および第２のレベルシフト回路の貫通電流を小さく抑えることにより、消費電流が小さくてすむ。

［実施の形態１］
図１は、この発明の実施の形態１によるカラー液晶表示装置の構成を示すブロック図である。図１において、このカラー液晶表示装置は、液晶パネル１、垂直走査回路７および水平走査回路８を備え、たとえば携帯電話機に設けられる。

液晶パネル１は、複数行複数列に配列された複数の液晶セル２と、各行に対応して設けられた走査線４および共通電位線５と、各列に対応して設けられたデータ線６とを含む。

液晶セル２は、各行において３つずつ予めグループ化されている。各グループの３つの液晶セル２には、それぞれＲ，Ｇ，Ｂのカラーフィルタが設けられている。各グループの３つの液晶セル２は、１つの画素３を構成している。

各液晶セル２には、図２に示すように、液晶駆動回路１０が設けられている。液晶駆動回路１０は、Ｎ型トランジスタ１１およびキャパシタ１２を含む。Ｎ型トランジスタ１１は、データ線６と液晶セル２の一方電極２ａとの間に接続され、そのゲートは走査線４に接続される。キャパシタ１２は、液晶セル２の一方電極２ａと共通電位線５との間に接続される。液晶セル２の他方電極には駆動電位ＶＤＤが与えられ、共通電位線５には共通電位ＶＳＳが与えられる。

図１に戻って、垂直走査回路７は、画像信号に従って、複数の走査線４を所定時間ずつ順次選択し、選択した走査線４を選択レベルの「Ｈ」レベルにする。走査線４が選択レベルの「Ｈ」レベルにされると、図２のＮ型トランジスタ１１が導通し、その走査線４に対応する各液晶セル２の一方電極２ａとその液晶セル２に対応するデータ線６とが結合される。

水平走査回路８は、画像信号に従って、垂直走査回路７によって１本の走査線４が選択されている間に複数のデータ線６をたとえば１２本ずつ順次選択し、選択した各データ線６に階調電位ＶＧを与える。液晶セル２の光透過率は、階調電位ＶＧのレベルに応じて変化する。

垂直走査回路７および水平走査回路８によって液晶パネル１の全液晶セル２が走査されると、液晶パネル１には１つの画像が表示される。

図３は、図１に示した水平走査回路８の要部を示す回路ブロック図である。図３において、水平走査回路８は、階調電位発生回路１５および駆動回路２０を含む。階調電位発生回路１５および駆動回路２０は、水平走査回路８によって同時に選択されるデータ線６の数（この場合は１２）だけ設けられている。

階調電位発生回路１５は、第１電源電位Ｖ１（５Ｖ）のノードと第２電源電位Ｖ２（０Ｖ）のノードとの間に直列接続されたｎ＋１個（ただし、ｎは自然数である）の抵抗素子１６．１〜１６．ｎ＋１と、ｎ＋１個の抵抗素子１６．１〜１６．ｎ＋１の間のｎ個のノードと出力ノード１５ａとの間にそれぞれ接続されたｎ個のスイッチ１７．１〜１７．ｎとを含む。

ｎ＋１個の抵抗素子１６．１〜１６．ｎ＋１の間のｎ個のノードには、それぞれｎ段階の電位が現われる。スイッチ１７．１〜１７．ｎは、画像濃度信号φＰによって制御され、それらのうちのいずれか１つのみが導通状態にされる。出力ノード１５ａには、ｎ段階の電位のうちのいずれか１つの段階の電位が階調電位ＶＧとして出力される。駆動回路２０は、選択されたデータ線６が階調電位ＶＧになるようにデータ線６に電流を供給する。

図４は、駆動回路２０の構成を示す回路図である。図４において、駆動回路２０は、レベルシフト回路２１，２５、キャパシタ２９、プルアップ回路３０およびプルダウン回路３３を含む。

レベルシフト回路２１は、第３電源電位Ｖ３（１５Ｖ）のノードと接地電位ＧＮＤのノードとの間に直列接続された抵抗素子２２、Ｎ型トランジスタ２３およびＰ型トランジスタ２４を含む。Ｎ型トランジスタ２３のゲートは、そのドレイン（ノードＮ２２）に接続されている。Ｎ型トランジスタ２３は、ダイオード素子を構成する。Ｐ型トランジスタ２４のゲートは、入力ノードＮ２０に接続される。抵抗素子２２の抵抗値は、トランジスタ２３，２４の導通抵抗値よりも十分大きな値に設定されている。

入力ノードＮ２０の電位（階調電位）をＶＩとし、Ｐ型トランジスタのしきい値電圧をＶＴＰとし、Ｎ型トランジスタのしきい値電圧をＶＴＮとすると、Ｐ型トランジスタ２４のソース（ノードＮ２３）の電位Ｖ２３およびＮ型トランジスタ２３のドレイン（ノードＮ２２）の電位Ｖ２２はそれぞれ次式（１）（２）で表わされる。
Ｖ２３＝ＶＩ＋｜ＶＴＰ｜ …（１）
Ｖ２２＝ＶＩ＋｜ＶＴＰ｜＋ＶＴＮ …（２）
したがって、レベルシフト回路２１は、入力電位ＶＩを｜ＶＴＰ｜＋ＶＴＮだけレベルシフトさせた電位Ｖ２２を出力する。

レベルシフト回路２５は、第４電源電位Ｖ４（５Ｖ）のノードと第５電源電位Ｖ５（−１０Ｖ）との間に直列接続されたＮ型トランジスタ２６、Ｐ型トランジスタ２７および抵抗素子２８を含む。Ｎ型トランジスタ２６のゲートは、入力ノードＮ２０に接続される。Ｐ型トランジスタ２７のゲートは、そのドレイン（ノードＮ２７）に接続される。Ｐ型トランジスタ２７は、ダイオード素子を構成する。抵抗素子２８の抵抗値は、トランジスタ２６，２７の導通抵抗値よりも十分大きな値に設定されている。

Ｎ型トランジスタ２６のソース（ノードＮ２６）の電位Ｖ２６およびＰ型トランジスタ２７のドレイン（ノードＮ２７）の電位Ｖ２７は、それぞれ次式（３）（４）で表わされる。
Ｖ２６＝ＶＩ−ＶＴＮ …（３）
Ｖ２７＝ＶＩ−ＶＴＮ−｜ＶＴＰ｜ …（４）
したがって、レベルシフト回路２５は、入力電位ＶＩを−ＶＴＮ−｜ＶＴＰ｜だけレベルシフトさせた電位Ｖ２７を出力する。

キャパシタ２９は、レベルシフト回路２１の出力ノードＮ２２とレベルシフト回路２５の出力ノードＮ２７との間に接続される。キャパシタ２６は、ノードＮ２２の電位変化をノードＮ２７に伝達するとともに、ノードＮ２７の電位変化をノードＮ２７に伝達する。

プルアップ回路３０は、第６電源電位Ｖ６（１５Ｖ）のノードと出力ノードＮ３０との間に直列接続されたＮ型トランジスタ３１およびＰ型トランジスタ３２を含む。出力ノードＮ３０には、負荷容量（データ線６の寄生容量）３６が接続されている。Ｎ型トランジスタ３１のゲートは、レベルシフト回路２１の出力電位Ｖ２２を受ける。Ｐ型トランジスタ３２のゲートは、そのドレインに接続されている。Ｐ型トランジスタ３０は、ダイオード素子を構成する。Ｎ型トランジスタ３１は飽和領域で動作するように第６電源電位Ｖ６が設定されているので、Ｎ型トランジスタ３１はいわゆるソースフォロア動作を行なう。

今、説明の都合上、図５に示すように、Ｐ型トランジスタ３２のドレイン（ノードＮ３０′）と出力ノードＮ３０との間が非導通状態にあると仮定する。Ｎ型トランジスタ３１のソース（ノードＮ３１）の電位Ｖ３１およびＰ型トランジスタ３２のドレイン（ノードＮ３０′）の電位Ｖ３０′は、それぞれ次式（５）（６）で表わされる。
Ｖ３１＝Ｖ２２−ＶＴＮ＝ＶＩ＋｜ＶＴＰ｜ …（５）
Ｖ３０′＝Ｖ３１−｜ＶＴＰ｜＝ＶＩ …（６）
図４に戻って、プルダウン回路３３は、第７電源電位Ｖ７（−１０Ｖ）のノードと出力ノードＮ３０との間に直列接続されたＰ型トランジスタ３５およびＮ型トランジスタ３４を含む。Ｐ型トランジスタ３５のゲートは、レベルシフト回路２５の出力電位Ｖ２７を受ける。Ｎ型トランジスタ３４のゲートは、そのドレインに接続されている。Ｎ型トランジスタ３４は、ダイオード素子を構成する。Ｐ型トランジスタ３５は飽和領域で動作するように第７電源電位Ｖ７が設定されているので、Ｐ型トランジスタ３５はいわゆるソースフォロア動作を行なう。

今、説明の都合上、図５に示すように、Ｎ型トランジスタ３４のドレイン（ノードＮ３０″）と出力ノードＮ３０との間が非導通状態にあると仮定する。Ｐ型トランジスタ３５のソース（ノードＮ３４）の電位Ｖ３４およびＮ型トランジスタ３４のドレイン（ノードＮ３０″）の電位Ｖ３０″は、それぞれ次式（７）（８）で表わされる。
Ｖ３４＝Ｖ２７＋｜ＶＴＰ｜＝ＶＩ−ＶＴＮ …（７）
Ｖ３０″＝Ｖ３４＋ＶＴＮ＝ＶＩ …（８）
数式（７）（８）は、Ｐ型トランジスタ３２のドレイン（ノードＮ３０′）とＮ型トランジスタ３４のドレイン（ノードＮ３０″）とを接続しても第６電源電位Ｖ６のノードと第７電源電位Ｖ７のノードとの間には電流は流れず、出力ノードＮ３０の電位ＶＯが入力ノードＮ２０の電位ＶＩと同じになることを示している。したがって、抵抗素子２２，２８の抵抗値を十分に大きくしておけば、ＶＯ＝ＶＩとなった定常状態では、貫通電流は極めて小さくなる。

図６は、この駆動回路２０の交流動作（遷移状態での動作）を説明するためのタイムチャートである。図６において、初期状態では、ＶＩ＝ＶＬとされているものとする。これにより、Ｖ２２，Ｖ２７，ＶＯは、それぞれ以下のようになっている。
Ｖ２２＝ＶＬ＋｜ＶＴＰ｜＋ＶＴＮ
Ｖ２７＝ＶＬ−｜ＶＴＰ｜−ＶＴＮ
ＶＯ＝ＶＬ
時刻ｔ１においてＶＩがＶＬからＶＨに立上げられると、Ｖ２２，Ｖ２７，ＶＯは所定時間の経過後にそれぞれ以下のようになる。
Ｖ２２＝ＶＨ＋｜ＶＴＰ｜＋ＶＴＮ
Ｖ２７＝ＶＨ−｜ＶＴＰ｜−ＶＴＮ
ＶＯ＝ＶＨ
このレベル変化の過程で、以下の動作が行なわれる。レベルシフト回路２５では、時刻ｔ１において入力電位ＶＩがＶＬからＶＨに立上げられると、Ｎ型トランジスタ２６の駆動能力が高くなり、ノードＮ２６の電位Ｖ２６が急速に上昇する。これにより、Ｐ型トランジスタ２７のソース−ゲート間電圧が大きくなってＰ型トランジスタ２７の駆動能力も高くなり、ノードＮ２７の電位Ｖ２７が急速に上昇する。

ノードＮ２７の電位Ｖ２７が急速に上昇すると、容量結合によってキャパシタ２９を介してノードＮ２２の電位Ｖ２２がＶＨ−ＶＬ分だけ急速に上昇する。これに応じて出力ノードＮ３０の電位ＶＯもＶＬからＶＨに急速に立上げられる。

また時刻ｔ２において入力電位ＶＩがＶＨからＶＬに立下げられると、Ｐ型トランジスタ２４の駆動能力が高くなり、ノードＮ２３の電位Ｖ２３が急速に低下する。これにより、Ｎ型トランジスタ２３のゲート−ソース間電圧が大きくなってＮ型トランジスタ２３の駆動能力も高くなり、ノードＮ２２の電位Ｖ２２が急速に低下する。

ノードＮ２２の電位Ｖ２２が急速に低下すると、容量結合によってキャパシタ２６を介してノードＮ２７の電位Ｖ２７がＶＨ−ＶＬ分だけ急速に低下する。これに応じて出力ノードＮ３０の電位ＶＯもＶＨからＶＬに急速に立下げられる。

この実施の形態１では、定常状態ではプルアップ回路３０およびプルダウン回路３３に貫通電流は流れず、抵抗素子２２，２６の抵抗値をトランジスタ２３，２４，２６，２７の導通抵抗値よりも十分高くすることによりレベルシフト回路２１，２５の貫通電流も小さくすることができるので、直流電流の低減化を図ることができる。また、キャパシタ２６を設けたので、入力電位ＶＩの変化に対しても迅速に応答することができる。

以下、種々の変更例について説明する。図７の駆動回路３６は、図４の駆動回路２０からキャパシタ２９を除去したものである。負荷容量３６の容量値が比較的小さい場合は、トランジスタ２３，２４，２６，２７，３１，３２，３４，３５の寸法を小さくすることができる。トランジスタ２３，２７，３１，３５の寸法を小さくするとトランジスタ２３，２７，３１，３５のゲート容量が小さくなり、ノードＮ２２，Ｎ２７の寄生容量が小さくなる。したがって、キャパシタ２９がなくても抵抗素子２２，２８を介して行われる充放電によってノードＮ２２，Ｎ２７の電位Ｖ２２，Ｖ２７の立上げおよび立下げが可能となる。この変更例では、キャパシタ２９を除去したので、回路の占有面積が小さくてすむ。

図８の駆動回路３７は、図４の駆動回路２０からダイオード接続されたトランジスタ２３，２７，３２，３４を除去したものである。出力電位ＶＯは、ＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮとなる。ただし、｜ＶＴＰ｜≒ＶＴＮと設定すれば、ＶＯ≒ＶＩとなる。あるいは、｜ＶＴＰ｜−ＶＴＮの値をオフセット値として使用上考慮しておけば図４の駆動回路２０と同様に使用することができる。この変更例では、トランジスタ２３，２７，３２，３４を除去したので、回路の占有面積を小さくすることができる。

図９の駆動回路３８は、図８の駆動回路３７からさらにキャパシタ２９を除去したものである。負荷容量３６の容量値が比較的小さい場合は、トランジスタ２４，２６，３１，３５の寸法を小さくすることができ、ノードＮ２２，Ｎ２７の寄生容量を小さくすることができる。したがって、キャパシタ２９がなくても抵抗素子２２，２８を介して行われる充放電によってノードＮ２２，Ｎ２７の電位Ｖ２２，Ｖ２７の立上げおよび立下げが可能となる。この変更例では、キャパシタ２９を除去したので、回路の占有面積をさらに小さくすることができる。

［実施の形態２］
実施の形態１では、同一極性のトランジスタのしきい値電圧はすべて同一であると仮定したが、実際には製造条件の変動などに起因してトランジスタのしきい値電圧にばらつきが生じる場合がある。トランジスタのしきい値電圧にばらつきが生じると、ＶＩ＝ＶＯにならなくなる。この実施の形態２では、この問題の解決を図る。

図１０は、この発明の実施の形態２による駆動回路のレベルシフト回路４０の構成を示す回路図であって、図４のレベルシフト回路２１と対比される図である。図１０を参照して、このレベルシフト回路４０が図４のレベルシフト回路２１と異なる点は、Ｎ型トランジスタ２３およびＰ型トランジスタ２４がヒューズ４１．１〜４１．ｍ（ただし、ｍは自然数である）、Ｎ型トランジスタ４２．０〜４２．ｍおよびＰ型トランジスタ４３．０〜４３．ｍで置換されている点である。

ヒューズ４１．１〜４１ｍの各々は、トランジスタ相互間を接続するのに用いられるアルミ配線などで形成されている。ヒューズ４１．１〜４１．ｍの一方電極は、ともにノードＮ２２に接続される。

Ｎ型トランジスタ４２．０〜４２．ｍのゲート幅の和は、図４のＮ型トランジスタ２３のゲート幅と同一に設定される。Ｎ型トランジスタ４２．０のゲートおよびドレインは、ノードＮ２２に接続される。Ｎ型トランジスタ４２．１〜４２．ｍのゲートおよびドレインは、それぞれヒューズ４１．１〜４１．ｍの他方電極に接続される。Ｎ型トランジスタ４２．０〜４２．ｍの各々は、ダイオード素子を構成する。

Ｐ型トランジスタ４３．０〜４３．ｍのゲート幅の和は、図４のＰ型トランジスタ２４のゲート幅と同一に設定される。Ｐ型トランジスタ４３．０〜４３．ｍは、それぞれＮ型トランジスタ４２．０〜４２．ｍのソースと接地電位ＧＮＤのノードとの間に接続され、それらのゲートはともに入力電位ＶＩを受ける。

実施の形態１で説明したとおり、ノードＮ２２の電位Ｖ２２はほとんどトランジスタ４２．０〜４２．ｍ，４３．０〜４３．ｍのしきい値電圧で決まる。しかし、抵抗素子２２の抵抗値に対してノードＮ２２と接地電位ＧＮＤのノードとの間の抵抗値を大きくしていくと、それに応じてノードＮ２２の電位Ｖ２２がわずかに上昇する。したがって、レーザ光線によってヒューズ４１．１〜４１．ｍのうちの適切な数のヒューズを切断することにより、ノードＮ２２の電位Ｖ２２をわずかに上昇させることができ、トランジスタ４２．０〜４２．ｍ，４３．０〜４３．ｍのしきい値電圧の絶対値が設計値よりも小さい場合でもノードＮ２２の電位Ｖ２２を補正することができる。

なお、この実施の形態２では、Ｎ型トランジスタ２３およびＰ型トランジスタ２４の両方をｍ＋１個に分割したが、Ｎ型トランジスタ２３およびＰ型トランジスタ２４の一方のみをｍ＋１個に分割してもよいし、Ｎ型トランジスタ２３およびＰ型トランジスタ２４のうちの一方をｍ＋１個に分割し他方をたとえば２個に分割してもよい。具体的には、図１０のＰ型トランジスタ４３．１〜４３．ｍのソースを短絡してＰ型トランジスタ４３．１〜４３．ｍを１つのＰ型トランジスタにしてもよい。また、ヒューズ４１．１〜４１．ｍをそれぞれＮ型トランジスタ４２．１〜４２．ｍのソースとＰ型トランジスタ４３．１〜４３．ｍのソースとの間に接続するとともに、Ｎ型トランジスタ４２．１〜４２．ｍのソースを短絡してＮ型トランジスタ４２．１〜４２．ｍを１つのＮ型トランジスタにしてもよい。

［実施の形態３］
図１１は、この発明の実施の形態３による駆動回路のレベルシフト回路４５の構成を示す回路図であって、図４のレベルシフト回路２５と対比される図である。図１１を参照して、このレベルシフト回路４５が図４のレベルシフト回路２５と異なる点は、Ｎ型トランジスタ２６およびＰ型トランジスタ２７がヒューズ４６．１〜４６．ｍ、Ｎ型トランジスタ４７．０〜４７．ｍおよびＰ型トランジスタ４８．０〜４８．ｍで置換されている点である。

ヒューズ４６．１〜４６．ｍの各々は、トランジスタ相互間を接続するのに用いられるアルミ配線などで形成されている。ヒューズ４６．１〜４６．ｍの一方電極は、ともに第４電源電位Ｖ４のノードに接続される。

Ｎ型トランジスタ４７．０〜４７．ｍのゲート幅の和は、図４のＮ型トランジスタ２６のゲート幅と同一に設定される。Ｎ型トランジスタ４７．０のドレインは第４電源電圧Ｖ４のノードに接続され、そのゲートは入力電位ＶＩを受ける。Ｎ型トランジスタ４７．１〜４７．ｍのドレインはそれぞれヒューズ４６．１〜４６．ｍの他方電極に接続され、そのゲートはともに入力電位ＶＩを受ける。

Ｐ型トランジスタ４８．０〜４８．ｍのゲート幅の和は、図４のＰ型トランジスタ２７のゲート幅と同一に設定される。Ｐ型トランジスタ４８．０〜４８．ｍはそれぞれＮ型トランジスタ４７．０〜４７．ｍのソースとノードＮ２７との間に接続され、それらのゲートはともにノードＮ２７に接続される。Ｐ型トランジスタ４８．０〜４８．ｍの各々は、ダイオード素子を構成する。

実施の形態１で説明したとおり、ノードＮ２７の電位Ｖ２７はほとんどトランジスタ４７．０〜４７．ｍ，４８．０〜４８．ｍのしきい値電圧で決まる。しかし、抵抗素子２８の抵抗値に対して第４電源電位Ｖ４のノードとノードＮ２７との間の抵抗値を大きくしていくと、それに応じてノードＮ２７の電位Ｖ２７がわずかに低下する。したがって、レーザ光線によってヒューズ４６．１〜４６．ｍのうちの適切な数のヒューズを切断することにより、ノードＮ２７の電位Ｖ２７をわずかに低下させることができ、トランジスタ４７．０〜４７．ｍ，４８．０〜４８．ｍのしきい値電圧の絶対値が設計値よりも小さい場合でもノードＮ２７の電位Ｖ２７を補正することができる。

なお、この実施の形態３では、Ｎ型トランジスタ２６およびＰ型トランジスタ２７の両方をｍ＋１個に分割したが、Ｎ型トランジスタ２６およびＰ型トランジスタ２７の一方のみをｍ＋１個に分割してもよいし、Ｎ型トランジスタ２６およびＰ型トランジスタ２７のうちの一方をｍ＋１個に分割し他方をたとえば２個に分割してもよい。具体的には、図１１のＰ型トランジスタ４８．１〜４８．ｍのソースを短絡してＰ型トランジスタ４８．１〜４８．ｍを１つのＰ型トランジスタにしてもよい。また、ヒューズ４１．１〜４１．ｍをそれぞれＮ型トランジスタ４７．１〜４７．ｍのソースとＰ型トランジスタ４８．１〜４８．ｍのソースとの間に接続するとともに、Ｎ型トランジスタ４７．１〜４７．ｍのソースを短絡してＮ型トランジスタ４７．１〜４７．ｍを１つのＮ型トランジスタにしてもよい。

また、実施の形態２と３を組合せ、図４のレベルシフト回路２１，２５をそれぞれレベルシフト回路４０，４５で置換してもよいことはいうまでもない。

［実施の形態４］
図１２は、この発明の実施の形態４による駆動回路のレベルシフト回路５０の構成を示す回路図であって、図４のレベルシフト回路２１と対比される図である。図１２を参照して、このレベルシフト回路５０が図４のレベルシフト回路２１と異なる点は、抵抗素子２２が抵抗素子５１．０〜５１．ｉ（ただし、ｉは自然数である）およびヒューズ５２．１〜５２．ｉで置換されている点である。

抵抗素子５１．０〜５１．ｉの抵抗値の和は、図４の抵抗素子２２の抵抗値とほぼ同一に設定されている。抵抗素子５１．０〜５１．ｉは、第３電源電位Ｖ３のノードとノードＮ２２との間に直列接続される。

ヒューズ５２．１〜５２．ｉは、トランジスタ相互間を接続するのに用いられるアルミ配線などで形成されている。ヒューズ５２．１〜５２．ｉは、それぞれ抵抗素子５１．１〜５１．ｉに並列接続される。

実施の形態１で説明したとおり、ノードＮ２２の電位Ｖ２２はほとんどトランジスタ２３，２４のしきい値電圧で決まる。しかし、トランジスタ２３，２４の導通抵抗値に対して第３電源電位Ｖ３のノードとノードＮ２２との間の抵抗値を大きくしていくと、それに応じてノードＮ２２の電位Ｖ２２がわずかに低下する。したがって、レーザ光線によってヒューズ５２．１〜５２．ｉのうちの適切な数のヒューズを切断することにより、ノードＮ２２の電位Ｖ２２をわずかに低下させることができ、トランジスタ２３，２４のしきい値電圧の絶対値が設計値より高い場合でもノードＮ２２の電位Ｖ２２を補正することができる。

［実施の形態５］
図１３は、この発明の実施の形態５による駆動回路のレベルシフト回路５５の構成を示す回路図であって、図４のレベルシフト回路２５と対比される図である。図１３を参照して、このレベルシフト回路５５が図４のレベルシフト回路２５と異なる点は、抵抗素子２８が抵抗素子５６．０〜５６．ｉおよびヒューズ５７．１〜５７．ｉで置換されている点である。

抵抗素子５６．０〜５６．ｉの抵抗値の和は、図４の抵抗素子２８の抵抗値とほぼ同一の設定されている。抵抗素子５６．０〜５６．ｉは、ノードＮ２７と第５電源電位Ｖ５のノードとの間に直列接続される。

ヒューズ５７．１〜５７．ｉは、トランジスタ相互間を接続するのに用いられるアルミ配線などで形成されている。ヒューズ５７．１〜５７．ｉは、それぞれ抵抗素子５６．１〜５６．ｉに並列接続される。

実施の形態１で説明したとおり、ノードＮ２７の電位Ｖ２７はほとんどトランジスタ２６，２７のしきい値電圧で決まる。しかし、トランジスタ２６，２７の導通抵抗値に対してノードＮ２７と第５電源電位Ｖ５のノードとの間の抵抗値を大きくしていくと、それに応じてノードＮ２２の電位Ｖ２２がわずかに上昇する。したがって、レーザ光線によってヒューズ５７．１〜５７．ｉのうちの適切な数のヒューズを切断することにより、ノードＮ２７の電位Ｖ２７をわずかに上昇させることができ、トランジスタ２６，２７のしきい値電圧の絶対値が設計値よりも高い場合でもノードＮ２２の電位Ｖ２２を補正することができる。

また、実施の形態４と５を組合せ、図４のレベルシフト回路２１，２５をそれぞれレベルシフト回路５０，５５で置換してもよいことはいうまでもない。

また、以上の実施の形態１〜５において、電界効果トランジスタはＭＯＳトランジスタでもよいし、ＴＦＴ（薄膜トランジスタ）でもよい。また、抵抗素子は、高融点金属で形成してもよいし、不純物拡散層で形成してもよいし、占有面積低減化のために電界効果トランジスタで形成してもよい。また、以上の駆動回路は、液晶表示装置およびそれ以外の装置において、階調電位を伝達するだけでなく、入力されたアナログ電位と同電位になるように出力ノードの電位を制御するアナログバッファとして使用可能であることはいうまでもない。

［実施の形態６］
駆動回路の特性としては、図１４の特性線Ａのように、入力電位ＶＩと出力電位ＶＯが等しくなることが理想的である。しかし、実施の形態１〜５で示した駆動回路の特性は、図１４の特性線Ｂのようになり、ＶＯの理想値と実際値の差ΔＶはＶＩの増大に従って増大する。

この理由は、以下のとおりである。図１５に示すレベルシフト回路２１′では、抵抗素子２２の抵抗値をＲ、抵抗素子２２およびＰ型トランジスタ２４に流れる電流の値をｉ、Ｐ型トランジスタ２４の電流増幅率をβとすると、次式（９）（１０）が成り立つ。
Ｖ２２＝ＶＤＤ−Ｒｉ …（９）
ｉ＝（ＶＩ−ＶＴＰ−Ｖ２２）^２β／２ …（１０）
ここで、Ｒβ／２＝Ｋとすると、Ｖ２２は次式（１１）で表わされる。

この式（１１）より、ＶＩの増大に従って、Ｖ２２の理想値ＶＩ−ＶＴＰと実際の値との差が増大することがわかる。このため、Ｖ４の理想値は実際の値との差ΔＶもＶＩの増大に従って大きくなる。

この問題点を解消するため、この実施の形態６では、図１６に示すように、抵抗素子２２が定電流源６２で置換される。図１６のレベルシフト回路では、次式（１２）が成り立つ。
ｉ＝（ＶＩ−ＶＴＢ−Ｖ２２）^２β／２ …（１２）
この式（１２）より次式（１３）が導かれる。

したがって、図１６のレベルシフト回路では、Ｖ２２の理想値ＶＩ−ＶＴＰと実際値の差はＶＩに関係なく一定になる。また、βの値を定電流値ｉよりも十分に大きくすることにより、ＶＯを理想値ＶＩ−ＶＴＰに略等しくすることができる。以下、この実施の形態６の駆動回路６０について具体的に説明する。

図１７は、この発明の実施の形態６による駆動回路６０の構成を示す回路図である。図１７を参照して、この駆動回路６０が図４の駆動回路２０と異なる点は、レベルシフト回路２１，２５がそれぞれレベルシフト回路６１，６３で置換されている点である。レベルシフト回路６１はレベルシフト回路２１の抵抗素子２２を定電流源６２で置換し、レベルシフト回路６３はレベルシフト回路２５の抵抗素子２８を定電流源６４で置換したものである。

定電流源６２は、図１８に示すように、Ｐ型トランジスタ６５，６６および抵抗素子６７を含む。Ｐ型トランジスタ６５は第３電源電圧Ｖ３のラインとノードＮ２２との間に接続され、Ｐ型トランジスタ６６および抵抗素子６７は第３電源電位３のラインと接地電位ＧＮＤのラインとの間に直列接続される。Ｐ型トランジスタ６５，６６のゲートは、ともにＰ型トランジスタ６６のドレインに接続される。Ｐ型トランジスタ６５，６６は、カレントミラー回路を構成する。Ｐ型トランジスタ６６および抵抗素子６７には抵抗素子６７の抵抗値に応じた値の定電流が流れ、Ｐ型トランジスタ６５にはＰ型トランジスタ６６に流れる定電流の値に応じた値の定電流が流れる。なお、抵抗素子６７の一方電極は接地電位ＧＮＤのラインに接続されているが、第３電源電位Ｖ３からＰ型トランジスタ６６のしきい値電圧の絶対値｜ＶＴＰ｜を減算した電位よりも低い他の電源電位のラインに抵抗素子６７の一方電極を接続してもよい。また、定電流源としてトランジスタ６５，６６および抵抗素子６７の代りに、ゲートとソースを互いに接続したデプレッション型のトランジスタを第３電源電位Ｖ３のラインとノードＮ２２との間に設けてもよい。

また定電流源６４は、抵抗素子６８およびＮ型トランジスタ６９，７０を含む。抵抗素子６８およびＮ型トランジスタ６９は第４電源電位Ｖ４のラインと第５電源電位Ｖ５のラインとの間に直列接続され、Ｎ型トランジスタ７０はノードＮ２７と第５電源電位Ｖ５のラインとの間に接続される。Ｎ型トランジスタ６９，７４のゲートは、ともにＮ型トランジスタ６９のドレインに接続される。Ｎ型トランジスタ６９，７０は、カレントミラー回路を構成する。抵抗素子６８およびＮ型トランジスタ６９には抵抗素子６８の抵抗値に応じた値の定電流が流れ、Ｎ型トランジスタ７０にはＮ型トランジスタ６９に流れる定電流の値に応じた値の定電流が流れる。なお、抵抗素子６８の一方電極は第４電源電位Ｖ４に接続されているが、第５電源電位Ｖ５にＮ型トランジスタ６９のしきい値電圧ＶＴＮを加算した電位よりも高い他の電源電位のラインに抵抗素子６８の一方電極を接続してもよい。また、定電流源としてトランジスタ６９，７０および抵抗素子６８の代りに、ゲートとソースを互いに接続したデプレッション型のトランジスタを第５電源電位Ｖ５のラインとノードＮ２７との間に設けてもよい。他の構成および動作は、図４の駆動回路２０と同じであるので、その説明は繰返さない。

この実施の形態６では、図４の駆動回路２０の抵抗素子２２，２８をそれぞれ定電流源６２，６４で置換したので入力電位ＶＩの値に関係なく、入力電位ＶＩに等しい出力電位ＶＯを得ることができる。

以下、この実施の形態６の種々の変更例について説明する。図１９の駆動回路７１は、図１８の駆動回路６０からキャパシタ２９を除去したものである。この変更例は、負荷容量３６の容量値が比較的小さい場合に有効となる。この変更例では、キャパシタ２９を除去したので、回路の占有面積が小さくてすむ。

図２０の駆動回路７２は、図１８の駆動回路６０からＮ型トランジスタ２３，３４およびＰ型トランジスタ２７，３２を除去したものである。この変更例では、トランジスタ２３，２７，３２，３４を除去したので、回路の占有面積を小さくすることができる。ただし、出力電位ＶＯは、ＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮとなる。

図２１の駆動回路７３は、図２０の駆動回路７２からキャパシタ２９を除去したものである。この変更例は、負荷容量３６の容量値が比較的小さい場合に有効となる。この変更例では、キャパシタ２９を除去したので、回路の占有面積が小さくてすむ。

［実施の形態７］
たとえば図４の駆動回路２０において、負荷容量３６を充放電する際、トランジスタ３１，３２，３４，３５の各々はいわゆるソースフォロア動作を行なう。その際、出力電位ＶＯが入力電位ＶＩに近づくにつれてトランジスタ３１，３２，３４，３５の各々のゲート−ソース間電圧が小さくなり、トランジスタ３１，３２，３４，３５の電流駆動能力が低下する。トランジスタ３２，３４についてはそれらのゲート電極幅を広くすることによって駆動能力の低下を防ぐことが可能になるが、トランジスタ３１，３５のゲート電極幅を広くするとゲート容量が増大し、駆動回路２０の動作速度が低下してしまう。この実施の形態７では、この問題の解決が図られる。

図２２は、この発明の実施の形態７による駆動回路７５の構成を示す回路図である。図２２を参照して、この駆動回路７５は、図１９の駆動回路７１にキャパシタ７６，７７を追加したものである。キャパシタ７６の一方電極は昇圧信号φＢを受け、その他方電極はノードＮ２２に接続される。キャパシタ７７の一方電極は昇圧信号φＢの相補信号／φＢを受け、その他方電極はノードＮ２７に接続される。

図２３は、図２２に示した駆動回路７５の動作を示すタイムチャートである。図２３では、理解を容易にするため、ノードＮ２２，Ｎ２７の電位Ｖ２２，Ｖ２７および出力電位ＶＯの遷移時間が実際よりも長く示されている。時刻ｔ１において、入力電位ＶＩが「Ｌ」レベルＶＬから「Ｈ」レベルＶＨに立上げられると、電位Ｖ２２，Ｖ２７，ＶＯの各々が徐々に上昇する。上述のとおり、電位Ｖ２２，Ｖ２７，ＶＯの各々は、電位変化の周期は比較的速く立上がるが、最終レベルに近づくにつれて上昇速度が遅くなる。

時刻ｔ１から所定時間経過後の時刻ｔ２において、昇圧信号φＢが「Ｈ」レベルに立上げられるとともに信号／φＢが「Ｌ」レベルに立下げられる。信号φＢが「Ｈ」レベルに立上げられると、キャパシタ７６を介して容量結合により、ノードＮ２２の電位Ｖ２２が所定電圧ΔＶ１だけ上昇する。信号／φＢが「Ｌ」レベルに立下げられると、キャパシタ７７を介して容量結合により、ノードＮ２７の電位Ｖ２７が所定電位ΔＶ２だけ低下する。このとき、出力ノードＮ３０に「Ｈ」レベルＶＨを出力する動作を行なっており、Ｎ型トランジスタ３１の導通抵抗値の方がＰ型トランジスタ３５の導通抵抗値よりも低くなっているので、Ｖ２２によるレベル上昇作用の方がＶ２７によるレベル降下作用よりも強く働き、出力電位ＶＯは時刻ｔ２から急速に上昇する（Ｖ２２を昇圧しない場合は破線で示すようになる）。

昇圧された電位Ｖ２２は、ノードＮ２２からトランジスタ２３，２４を介して接地電位ＧＮＤのラインに電流が流出することにより、ＶＩ＋｜ＶＴＰ｜＋ＶＴＮまで低下する。また降圧された電位Ｖ２７は、第４電源電圧Ｖ４のラインからトランジスタ２６，２７を介してノードＮ２７に電流が流入することにより、ＶＩ−｜ＶＴＰ｜−ＶＴＮまで上昇する。

時刻ｔ３において、昇圧信号φＢが「Ｌ」レベルに立下げられるとともに信号／φＢが「Ｈ」レベルに立上げられる。信号φＢが「Ｌ」レベルに立下げられると、キャパシタ７６を介して容量結合により、ノードＮ２２の電位Ｖ２２が所定電圧ΔＶ１だけ低下する。また信号／φＢが「Ｈ」レベルに立上げられると、キャパシタ７７を介して容量結合により、ノードＮ２７の電位Ｖ２７が所定電圧ΔＶ２だけ上昇する。Ｖ２２がΔＶ１だけ低下してもプルアップ回路３０には出力電位ＶＯを低下させる能力がなく、Ｖ２７がΔＶ２だけ上昇してもプルダウン回路３３には出力電位ＶＯを上昇させる能力がないので、出力電位ＶＯは変化しない。

降圧された電位Ｖ２２は、第３電源電位Ｖ３のラインからＰ型トランジスタ６５を介してノードＮ２２に電流が流入することにより、ＶＩ＋｜ＶＴＰ｜＋ＶＴＮまで上昇する。ただし、低消費電力化のためＰ型トランジスタ６５の電流駆動能力が小さく設定されているので、ノードＮ２２の電位Ｖ２２が本来のレベルＶＩ＋｜ＶＴＰ｜＋ＶＴＮに上昇するのに必要な時間は、Ｖ２２がそのレベルＶＩ＋｜ＶＴＰ｜＋ＶＴＮに低下するのに必要な時間よりも長くなる。

また昇圧された電位Ｖ２７は、ノードＮ２７からＮ型トランジスタ７０を介して第５電源電位Ｖ５のラインに電流が流出することにより、ＶＩ−ＶＴＮ−｜ＶＴＰ｜まで低下する。ただし、低消費電力化のためＮ型トランジスタの電流駆動能力は小さく設定されているので、ノードＮ２７の電位Ｖ２７が本来のレベルＶＩ−ＶＴＮ−｜ＶＴＰ｜に低下するのに必要な時間は、Ｖ２２がそのレベルＶＩ−ＶＴＮ−｜ＶＴＰ｜に上昇するのに必要な時間よりも長くなる。

次に時刻ｔ４において、入力電位ＶＩが「Ｈ」レベルＶＨから「Ｌ」レベルＶＬに立下げられると、電位Ｖ２２，Ｖ２７，Ｖ４の各々が徐々に低下する。電位Ｖ２２，Ｖ２７，Ｖ４の各々は、電位変化の初期は比較的速く立下がるが、最終レベルに近づくにつれて下降速度が遅くなる。

時刻ｔ４から所定時間経過後の時刻ｔ５において、昇圧信号φＢが「Ｈ」レベルに立上げられるとともに信号／φＢが「Ｌ」レベルに立下げられる。信号φＢが「Ｈ」レベルに立上げられると、キャパシタ７６を介して容量結合により、ノードＮ２２の電位Ｖ２２が所定電圧ΔＶ１だけ上昇する。信号／φＢが「Ｌ」レベルに立下げられると、キャパシタ７７を介して容量結合により、ノードＮ２７の電位Ｖ２７が所定電位ΔＶ２だけ低下する。このとき、出力ノードＮ３０に「Ｌ」レベルＶＬを出力する動作を行なっており、Ｐ型トランジスタ３５の導通抵抗値の方がＮ型トランジスタ３１の導通抵抗値よりも低くなっているので、Ｖ２７によるレベル下降作用の方がＶ２２によるレベル上昇作用よりも強く働き、出力電位ＶＯは時刻ｔ５から急速に低下する（Ｖ２７を降圧しない場合は破線で示すようになる）。

昇圧された電位Ｖ２２は、ノードＮ２２からトランジスタ２３，２４を介して接地電位ＧＮＤのラインに電流が流出することにより、ＶＩ＋｜ＶＴＰ｜＋ＶＴＮまで低下する。また降圧された電位Ｖ２７は、第４電源電圧Ｖ４のラインからトランジスタ２６，２７を介してノードＮ２７に電流が流入することにより、ＶＩ−｜ＶＴＰ｜−ＶＴＮまで上昇する。

時刻ｔ６において、昇圧信号φＢが「Ｌ」レベルに立下げられるとともに信号／φＢが「Ｈ」レベルに立上げられる。信号φＢが「Ｌ」レベルに立下げられると、キャパシタ７６を介して容量結合により、ノードＮ２２の電位Ｖ２２が所定電圧ΔＶ１だけ低下する。また信号／φＢが「Ｈ」レベルに立上げられると、キャパシタ７７を介して容量結合により、ノードＮ２７の電位Ｖ２７が所定電圧ΔＶ２だけ上昇する。ΔＶ１が低下してもプルアップ回路３０には出力電位ＶＯを低下させる能力がなく、ΔＶ２が上昇してもプルダウン回路３３には出力電位ＶＯを上昇させる能力がないので、出力電位ＶＯは変化しない。

降圧された電位Ｖ２２は、第３電源電位Ｖ３のラインからＰ型トランジスタ６５を介してノードＮ２２に電流が流入することにより、ＶＩ＋｜ＶＴＰ｜＋ＶＴＮまで上昇する。ただし、低消費電力化のためＰ型トランジスタ６５の電流駆動能力は小さく設定されているので、ノードＮ２２の電位Ｖ２２が本来のレベルＶＩ＋｜ＶＴＰ｜＋ＶＴＮに上昇するのに必要な時間は、Ｖ２２がそのレベルＶＩ＋｜ＶＴＰ｜＋ＶＴＮに低下するのに必要な時間よりも長くなる。

また昇圧された電位Ｖ２７は、ノードＮ２７からＮ型トランジスタ７０を介して第５電源電位ＶＯのラインに電流が流出することにより、ＶＩ−ＶＴＮ−｜ＶＴＰ｜まで低下する。ただし、低消費電力化のためＮ型トランジスタ７０の電流駆動能力は小さく設定されているので、ノードＮ２７の電位Ｖ２７が本来のレベルＶＩ−ＶＴＮ−｜ＶＴＰ｜に低下するのに必要な時間は、Ｖ２２がそのレベルＶＩ−ＶＴＮ−｜ＶＴＰ｜に上昇するのに必要な時間よりも長くなる。

この実施の形態７では、入力電位ＶＩが「Ｌ」レベルＶＬから「Ｈ」レベルＶＨに立上げられたことに応じてノードＮ２２の電位Ｖ２２を本来到達すべき電位ＶＩ＋｜ＶＴＰ｜＋ＶＴＮよりも高い電位に昇圧するので、出力電位ＶＯの上昇速度を速くすることができる。また、入力電位ＶＩが「Ｈ」レベルＶＨから「Ｌ」レベルＶＬに立下げられたことに応じてノードＮ２７の電位Ｖ２７も本来到達すべき電位ＶＩ−｜ＶＴＰ｜−ＶＴＮよりも低い電位に降圧するので、出力電位ＶＯの下降速度を速くすることができる。したがって、駆動回路７５の応答速度の高速化を図ることができる。

図２４は、この実施の形態７の変更例による駆動回路７８の構成を示す回路図である。この駆動回路７８は、図２２の駆動回路７５のトランジスタ２３，２７，３２，３４を除去したものである。この変更例では、トランジスタ２３，２７，３２，３４を除去したので、出力電位ＶＯはＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮになるが、回路の占有面積が小さくてすむ。

［実施の形態８］
図２５は、この発明の実施の形態８による駆動回路８０の構成を示す回路図である。図２５を参照して、この駆動回路８０は、図１９の駆動回路７１にＰ型トランジスタ８１およびＮ型トランジスタ８２を追加したものである。Ｐ型トランジスタ８１は、第３電源電位Ｖ３のラインとノードＮ２２との間に接続され、そのゲートはプルアップ信号／φＰを受ける。Ｎ型トランジスタ８２は、ノードＮ２７と第５電源電位Ｖ５のラインとの間に接続され、そのゲートはプルアップ信号／φＰの相補信号φＰを受ける。

信号φＰ，／φＰは、実施の形態７で示した信号φＢ，／φＢと同様のタイミングでレベル変化される。すなわち、入力信号ＶＩが「Ｌ」レベルＶＬから「Ｈ」レベルＶＨに立上げられてから所定時間経過後に、信号／φＰ，φＰがそれぞれパルス的に「Ｌ」レベルおよび「Ｈ」レベルにされて、Ｐ型トランジスタ８１およびＮ型トランジスタ８２がパルス的に導通する。これにより、ノードＮ２２の電位Ｖ２２は、第３電源電位Ｖ３をトランジスタ８１とトランジスタ２３，２４とで分圧した電位に昇圧された後、所定値ＶＩ＋｜ＶＴＰ｜＋ＶＴＮになる。また、ノードＮ２７の電位Ｖ２７は、第４電源電位Ｖ４と第５電源電位Ｖ５の間の電圧Ｖ４−Ｖ５をトランジスタ２６，２７とトランジスタ８２とで分圧した電位に降圧された後、所定値ＶＩ−ＶＴＮ−｜ＶＴＰ｜になる。このとき、実施の形態７でも述べたように、Ｎ型トランジスタ３１による充電作用の方がＰ型トランジスタ３５による放電作用よりも強く働き、出力電位ＶＯは急速に入力電位ＶＩに等しくなる。入力電位ＶＩが「Ｈ」レベルＶＨから「Ｌ」レベルＶＬに立下げられた場合は、Ｐ型トランジスタ３５による放電作用の方がＮ型トランジスタ３１による充電作用よりも強く働き、出力電位ＶＯは急速に入力電位ＶＩに等しくなる。

この実施の形態８でも、実施の形態７と同じ効果が得られる。
以下、この実施の形態８の種々の変更例について説明する。図２６の駆動回路８３は、図２５の駆動回路８０からＮ型トランジスタ２３，３４およびＰ型トランジスタ２７，３２を除去したものである。この変更例では、トランジスタ２３，２７，３２，３４を除去したので、出力電位ＶＯはＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮになるが、回路の占有面積が小さくてすむ。

図２７の駆動回路８５は、図２５の駆動回路８０にＮ型トランジスタ８６およびＰ型トランジスタ８７を追加したものである。Ｎ型トランジスタ８６は、Ｐ型トランジスタ２４のソースと接地電位ＧＮＤのラインとの間に接続され、そのゲートはプルアップ信号／φＰを受ける。Ｐ型トランジスタ８７は、第４電源電位Ｖ４のラインとＮ型トランジスタ２６のドレインとの間に接続され、そのゲートはプルアップ信号／φＰの相補信号φＰを受ける。この変更例では、Ｐ型トランジスタ８１の導通時にＮ型トランジスタ８６が非導通になるので、第３電源電位Ｖ３のラインからトランジスタ８１，２３，２４，８６を介して接地電位ＧＮＤのラインに貫通電流が流れるのを防止することができる。また、Ｎ型トランジスタ８２の導通時にＰ型トランジスタ８７が非導通になるので、第４電源電位Ｖ４のラインからトランジスタ８７，２６，２７，８２を介して第５電源電位Ｖ５のラインに貫通電流が流れるのを防止することができる。したがって、回路６１，６３の消費電流が小さくてすむ。

図２８の駆動回路８８は、図２７の駆動回路８５からＮ型トランジスタ２３，３４およびＰ型トランジスタ２７，３２を除去したものである。その変更例では、トランジスタ２３，２７，３２，３４を除去したので、出力電位ＶＯがＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮになるが、回路の占有面積が小さくてすむ。

図２９の駆動回路９０は、図２５の駆動回路８０のＰ型トランジスタ２４のソースに接地電位ＧＮＤの代わりに信号φＰを与えるとともにＮ型トランジスタのドレインに第４電源電位ＶＯの代わりに信号／φＰを与えたものである。この変更例では、Ｐ型トランジスタ８１の導通時にＰ型トランジスタ２４のドレインを「Ｈ」レベルにするので、トランジスタ８１，２３，２４に貫通電流が流れるのを防止することができる。また、Ｎ型トランジスタ８２の導通時にＮ型トランジスタ２６のドレインを「Ｌ」レベルにするので、トランジスタ２６，２７，８２に貫通電流が流れるのを防止することができる。したがって、回路６１，６３の消費電流の低減化を図ることができる。

図３０の駆動回路９１は、図２９の駆動回路９０からＮ型トランジスタ２３，３４およびＰ型トランジスタ２７，３２を除去したものである。この変更例では、トランジスタ２３，２７，３２，３４を除去したので、出力電位ＶＯはＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮになるが、回路の占有面積が小さくてすむ。

［実施の形態９］
図３１は、この発明の実施の形態９による駆動回路９５の構成を示す回路図である。図３１を参照して、この駆動回路９５が図２２の駆動回路７５と異なる点は、レベルシフト回路６１，６３がそれぞれレベルシフト回路９６，１０２で置換されている点である。

レベルシフト回路９６は、レベルシフト回路６１にＰ型トランジスタ９７，９８およびＮ型トランジスタ９９〜１０１を追加したものである。Ｐ型トランジスタ９７は、Ｎ型トランジスタ９９，１００およびＰ型トランジスタ９８は第３電源電位Ｖ３のラインと接地電位ＧＮＤのラインとの間に直列接続され、Ｎ型トランジスタ１０１は第３電源電位Ｖ３のラインとノードＮ２２との間に接続される。Ｐ型トランジスタ９７のゲートは、Ｐ型トランジスタ６６のゲートに接続される。したがって、トランジスタ９７，９９，１００，９８には、Ｐ型トランジスタ６６に流れる定電流の値に応じた値の定電流が流れる。Ｎ型トランジスタ９９，１００のゲートは、それぞれそれらのドレインに接続される。Ｎ型トランジスタ９９，１００の各々はダイオードを構成する。Ｐ型トランジスタ９８のゲートは、入力電位ＶＩを受ける。トランジスタ９７，９９の間のノードの電位Ｖ９９は、Ｖ９９＝ＶＩ＋｜ＶＴＰ｜＋２ＶＴＮとなる。Ｖ９９は、Ｎ型トランジスタ１０１のゲートに与えられる。Ｎ型トランジスタ１０１は、ノードＮ２２をＶ９９−ＶＴＮ＝ＶＩ＋｜ＶＴＰ｜＋ＶＴＮに充電する。

レベルシフト回路１０２は、レベルシフト回路６３にＮ型トランジスタ１０３，１０４およびＰ型トランジスタ１０５〜１０７を追加したものである。Ｎ型トランジスタ１０３、Ｐ型トランジスタ１０５，１０６およびＮ型トランジスタ１０４は、第４電源電位Ｖ４のラインと第５電源電位Ｖ５のラインとの間に直列接続され、Ｐ型トランジスタ１０７はノードＮ２７と第５電源電位Ｖ５のラインとの間に接続される。Ｎ型トランジスタ１０３のゲートは、入力電位ＶＩを受ける。Ｐ型トランジスタ１０５，１０６のゲートは、それぞれそれらのドレインに接続される。Ｐ型トランジスタ１０５，１０６の各々は、ダイオードを構成する。Ｎ型トランジスタ１０４のゲートは、Ｎ型トランジスタ６９のゲートに接続される。Ｎ型トランジスタ１０４には、Ｎ型トランジスタ６９に流れる定電流の値に応じた値の定電流が流れる。ＭＯＳトランジスタ１０６と１０４の間のノードの電位Ｖ１０６は、Ｖ１０６＝ＶＩ−ＶＴＮ−２｜ＶＴＰ｜となる。Ｖ１０６は、Ｐ型トランジスタ１０７のゲートに与えられる。Ｐ型トランジスタ１０７は、ノードＮ２７をＶ１０６−｜ＶＴＰ｜＝ＶＩ−ＶＴＮ−｜ＶＴＰ｜に放電する。他の構成および動作は、図２２の駆動回路７５と同じであるので、その説明は繰返さない。

図３２は、図３１に示した駆動回路９５の動作を示すタイムチャートであって、図２３と対比される図である。図３２を参照して、この駆動回路９５では、トランジスタ９７〜１０１によってノードＮ２２をＶＩ＋｜ＶＴＰ｜＋ＶＴＮに充電するので、ノードＮ２２の電位Ｖ２２が所定値ＶＩ＋｜ＶＴＰ｜＋ＶＴＮよりも低下したとき（時刻ｔ３，ｔ６）、ノードＮ２２の電位Ｖ２２を急速に所定値ＶＩ＋｜ＶＴＰ｜＋ＶＴＮに戻すことができる。また、トランジスタ１０３〜１０７によってノードＮ２７をＶＩ−ＶＴＮ−｜ＶＴＰ｜に放電するので、ノードＮ２７の電位Ｖ２７が所定値ＶＩ−ＶＴＮ−｜ＶＴＰ｜よりも上昇したとき（時刻ｔ３，ｔ６）、ノードＮ２７の電位Ｖ２７を急速に所定値ＶＩ−ＶＴＮ−｜ＶＴＰ｜に戻すことができる。したがって、回路の応答速度の高速化を図ることができる。

図３３は、この実施の形態９の変更例を示す回路図である。この駆動回路１０８は、図３１の駆動回路９５からＮ型トランジスタ２３，３４，１００およびＰ型トランジスタ２７，３２，１０５を除去したものである。この変更例では、トランジスタ２３，２７，３２，３４，１００，１０５を除去したので、出力電位ＶＯはＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮになるが、回路の占有面積が小さくてすむ。

［実施の形態１０］
図３４は、この発明の実施の形態１０による駆動回路１１０の構成を示す回路図である。図３４において、この駆動回路１１０が図３１の駆動回路９５と異なる点は、レベルシフト回路９６，１０２がレベルシフト回路１１１，１１２で置換されている点である。

レベルシフト回路１１１は、レベルシフト回路９６からＰ型トランジスタ９７，９８およびＮ型トランジスタ１００を除去し、Ｎ型トランジスタ９９をＰ型トランジスタ６５のソースとノードＮ２２との間に接続したものである。Ｎ型トランジスタ９９のゲートは、Ｎ型トランジスタ９９のドレインおよびＮ型トランジスタ１０１のゲートに接続される。Ｎ型トランジスタ９９，１０１のゲートの電位Ｖ９９は、Ｖ９９＝ＶＩ＋｜ＶＴＰ｜＋２ＶＴＮとなる。Ｎ型トランジスタ１０１は、ノードＮ２２をＶ９９−ＶＴＮ＝ＶＯ＋｜ＶＴＰ｜＋ＶＴＮに充電する。

レベルシフト回路１１２は、レベルシフト回路１０２からＮ型トランジスタ１０３，１０４およびＰ型トランジスタ１０５を除去し、Ｐ型トランジスタ１０６をノードＮ２７とＮ型トランジスタ７０のドレインとの間に接続したものである。Ｐ型トランジスタ１０６のゲートは、そのドレインおよびＰ型トランジスタ１０７のゲートに接続される。Ｐ型トランジスタ１０６，１０７のゲートの電位Ｖ１０６は、Ｖ１０６＝ＶＩ−ＶＴＮ−２｜ＶＴＰ｜となる。Ｐ型トランジスタ１０７は、ノードＮ２７をＶ１０６＋｜ＶＴＰ｜＝ＶＩ−ＶＴＮ−｜ＶＴＰ｜に放電する。他の構成および動作は、図３１の駆動回路９５と同じであるので、その説明は繰返さない。

この実施の形態１０では、実施の形態９と同じ効果が得られる他、第３電源電位Ｖ３のラインからトランジスタ９７，９９，１００，９８を介して接地電位ＧＮＤのラインに流れる電流、および第４の電源電位ＶＯのラインからトランジスタ１０３，１０５，１０６，１０４を介して第５電源電位Ｖ５のラインに流れる電流を削減できるので、消費電流が小さくてすむ。また、トランジスタ９７，９８，１００，１０３〜１０５を除去したので、回路の占有面積が小さくてすむ。

図３５は、この実施の形態１０の変更例を示す回路図である。この駆動回路１１３は、図３４の駆動回路１１０からＮ型トランジスタ２３，３４およびＰ型トランジスタ２７，３２を除去したものである。この変更例では、トランジスタ２３，２７，３２，３４を除去したので、出力電位ＶＯはＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮになるが、回路の占有面積が小さくてすむ。

［実施の形態１１］
図３６は、この発明の実施の形態１１による半導体集積回路装置の要部を示す回路ブロック図である。図３６において、この半導体集積回路装置は、ｊ個（ただし、ｊは２以上の整数である）の駆動回路１１５．１〜１１５．ｊを備える。

駆動回路１１５．１は、図３７に示すように、図１８の駆動回路６０のレベルシフト回路６１，６３をそれぞれレベルシフト回路１１６，１１７で置換したものである。レベルシフト回路１１６はレベルシフト回路６１からＰ型トランジスタ６６および抵抗素子６７を除去したものであり、レベルシフト回路１１７はレベルシフト回路６３から抵抗素子６８およびＮ型トランジスタ６９を除去したものである。トランジスタ６５，７０のゲートは、それぞれバイアス電位ＶＢＰ，ＶＢＮを受ける。他の駆動回路１１５．２〜１１５．ｊの各々も駆動回路１１５．１と同じ構成である。

図３６に戻って、この半導体集積回路装置では、バイアス電位ＶＢＰを生成するためのＰ型トランジスタ６６および抵抗素子６７とバイアス電位ＶＢＮを生成するための抵抗素子６８およびＮ型トランジスタ６９とが駆動回路１１５．１〜１１５．ｊに共通に設けられる。

Ｐ型トランジスタ６６および抵抗素子６７は第３電源電位Ｖ３のラインと接地電位ＧＮＤのラインとの間に直列接続され、Ｐ型トランジスタ６６のゲートはそのドレイン（ノードＮ６６）に接続される。ノードＮ６６には、バイアス電位ＶＢＰが現れる。ノードＮ６６と接地電位ＧＮＤのラインとの間には、バイアス電位ＶＢＰを安定化させるためのキャパシタ１１８が接続される。駆動回路１１５．１〜１１５．ｊの各々のＰ型トランジスタ６５には、Ｐ型トランジスタ６６に流れる定電流に応じた値の定電流が流れる。

抵抗素子６８およびＮ型トランジスタ６９は第４電源電位Ｖ４のラインと第５電源電位Ｖ５のラインとの間に接続され、Ｎ型トランジスタ６９のゲートはそのドレイン（ノードＮ６８）に接続される。ノードＮ６８には、バイアス電位ＶＢＮが現れる。ノードＮ６８と接地電位ＧＮＤのラインとの間には、バイアス電位ＶＢＮを安定化させるためのキャパシタ１１９が接続される。駆動電位１１５．１〜１１５．ｊの各々のＮ型トランジスタ７０は、Ｎ型トランジスタ６９に流れる定電流に応じた値の定電流が流れる。

この実施の形態１１では、実施の形態６と同じ効果が得られる他、バイアス電位ＶＢＰ，ＶＢＮを生成するための回路を駆動回路１１５．１〜１１５．ｊに共通に設けたので、駆動回路１１５．１〜１１５．ｊ１つ当りの占有面積が小さくてすむ。

［実施の形態１２］
図３８は、この発明の実施の形態１２によるオフセット補償機能付駆動回路１２０の構成を示す回路ブロック図である。図３８において、このオフセット補償機能付駆動回路１２０は、駆動回路１２１、キャパシタ１２２およびスイッチＳ１〜Ｓ４を含む。駆動回路１２１は、実施の形態１〜１１で示した駆動回路のうちのいずれかの駆動回路である。キャパシタ１２２およびスイッチＳ１〜Ｓ４は、駆動回路１２１のトランジスタのしきい値電圧のばらつきなどにより駆動回路１２１の入力電位と出力電位の間に電位差すなわちオフセット電圧ＶＯＦが生じた場合に、このオフセット電圧ＶＯＦを補償するためのオフセット補償回路を構成する。

すなわち、スイッチＳ１は入力ノードＮ１２０と駆動回路１２１の入力ノードＮ２０との間に接続され、スイッチＳ４は出力ノードＮ１２１と駆動回路１２１の出力ノードＮ３０との間に接続される。キャパシタ１２２およびスイッチＳ２は、駆動回路１２１の入力ノードＮ２０と出力ノードＮ３０との間に直列接続される。スイッチＳ３は、入力ノードＮ１２０とキャパシタ１２２およびスイッチＳ２間のノードＮ１２２との間に接続される。スイッチＳ１〜Ｓ４の各々は、Ｐ型トランジスタでもよいし、Ｎ型トランジスタでもよいし、Ｐ型トランジスタおよびＮ型トランジスタを並列接続したものでもよい。スイッチＳ１〜Ｓ４の各々は、制御信号（図示せず）によってオン／オフ制御される。

今、駆動回路１２１の出力電位が入力電位よりもオフセット電圧ＶＯＦだけ低い場合について説明する。図３９に示すように、初期状態では、すべてのスイッチＳ１〜Ｓ４はオフ状態にされている。ある時刻ｔ１においてスイッチＳ１，Ｓ２がオン状態にされると、駆動回路１２１の入力ノードＮ２０の電位Ｖ２０はＶ２０＝ＶＩになり、駆動回路１２１の出力電位Ｖ３０およびノードＮ１２２の電位Ｖ１２２はＶ３０＝Ｖ１２２＝ＶＩ−ＶＯＦとなり、キャパシタ１２２はオフセット電圧ＶＯＦに充電される。

次に時刻ｔ２においてスイッチＳ１，Ｓ２がオフ状態にされると、オフセット電圧ＶＯＦはキャパシタ１２２に保持される。次いで時刻ｔ３においてスイッチＳ３がオン状態にされると、ノードＮ１２２の電位Ｖ１２２はＶ１２２＝ＶＩになり、駆動回路１２１の入力電位Ｖ２０はＶ２０＝ＶＩ＋ＶＯＦとなる。この結果、駆動回路１２１の出力電位Ｖ３０はＶ３０＝Ｖ２０−ＶＯＦ＝ＶＩとなり、駆動回路１２１のオフセット電圧ＶＯＦは打消されたことになる。次に時刻ｔ４においてスイッチＳ４がオン状態にされると、出力電位ＶＯがＶＯ＝ＶＩとなり負荷に供給される。

この実施の形態１２では、駆動回路１２１のオフセット電圧ＶＯＦを打消すことができ、出力電位ＶＯと入力電位ＶＩを一致させることができる。

なお、スイッチＳ４は必ずしも必要でない。ただし、スイッチＳ４を設けないと、負荷容量３６の容量値が大きい場合は時刻ｔ１においてスイッチＳ１，Ｓ２をオン状態にしてからキャパシタ１２２の端子間電圧ＶＯＦが安定するまでの時間が長くなる。

［実施の形態１３］
図４０は、この発明の実施の形態１３によるオフセット補償機能付駆動回路１２５の構成を示す回路ブロック図である。図４０において、このオフセット補償機能付駆動回路１２５は、図１７の駆動回路６０にキャパシタ１２２ａ，１２２ｂ，１２６ａ，１２６ｂおよびスイッチＳ１ａ〜Ｓ４ａ，Ｓ１ｂ〜Ｓ４ｂを追加したものである。

スイッチＳ１ａ，Ｓ１ｂは、それぞれ入力ノードＮ１２０とトランジスタ２４，２６のゲート（ノードＮ２０ａ，Ｎ２０ｂ）との間に接続される。スイッチＳ４ａ，Ｓ４ｂは、それぞれ出力ノードＮ１２１とトランジスタ３２，３４のドレイン（ノードＮ３０ａ，Ｎ３０ｂ）との間に接続される。キャパシタ１２２ａおよびスイッチＳ２ａは、ノードＮ２０ａとＮ３０ａの間に直列接続される。キャパシタ１２２ｂおよびスイッチＳ２ｂは、ノードＮ２０ｂとＮ３０ｂの間に直列接続される。スイッチＳ３ａは、入力ノードＮ１２０とキャパシタ１２２ａおよびスイッチＳ２ａ間のノードＮ１２２ａとの間に接続される。スイッチ３ｂは、入力ノードＮ１２０とキャパシタ１２２ｂおよびスイッチＳ２ｂ間のノードＮ１２２ｂとの間に接続される。キャパシタ１２６ａ，１２６ｂの一方電極はそれぞれノードＮ３０ａ，Ｎ３０ｂに接続され、それらの他方電極はそれぞれリセット信号／φＲおよびその相補信号φＲを受ける。

図４１は、図４０に示したオフセット補償機能付駆動回路１２５の動作を示すタイムチャートである。定電流源６２およびトランジスタ２３，２４，３１，３２からなる充電回路と、定電流源６４およびトランジスタ２６，２７，３４，３５からなる放電回路とは、充電と放電の違いはあるが同様の動作をするので、図４１では充電回路の動作のみについて説明する。今、Ｎ型トランジスタ３１のしきい値電圧ＶＴＮがＮ型トランジスタのしきい値電圧ＶＴＮよりもＶＯＦａだけ大きいために充電回路側にオフセット電圧ＶＯＦａがあり、放電回路側にオフセット電圧ＶＯＦｂはないものとする。

初期状態では、スイッチＳ１ａ〜Ｓ３ａがオフ状態にされるとともにスイッチＳ４ａがオン状態にされ、ノードＮ２０ａ，Ｎ１２２ａ，Ｎ３０ａ，Ｎ１２１には前回の電位ＶＩ′が保持されている。時刻ｔ１においてスイッチＳ１ａ，Ｓ２ａがオン状態にされると、ノードＮ２０ａ，Ｎ１２２ａ，Ｎ３０ａ，Ｎ１２１の電位Ｖ２０ａ，Ｖ１２２ａ，Ｖ３０ａ，ＶＯはともに入力電位ＶＩに等しい電位になる。また、ノードＮ２２の電位Ｖ２２は、Ｖ２２＝ＶＩ＋｜ＶＴＰ｜＋ＶＴＮとなる。Ｎ型トランジスタ３１のしきい値電圧ＶＴＮ′がＮ型トランジスタ２３のしきい値電圧ＶＴＮよりもＶＯＦａだけ高いにもかかわらずＶ２０ａ，Ｖ１２２ａ，Ｖ３０ａ，ＶＯがともにＶＩに等しい電位になるのは、出力ノードＮ１２１は放電回路によって入力電位ＶＩまで放電されるが、それ以下には放電されないからである。

次に、時刻ｔ２においてスイッチＳ４ａがオフ状態にされて、充電回路の出力ノードＮ３０ａと放電回路の出力ノードＮ３０ｂとが電気的に切離される。次いで時刻ｔ３においてリセット信号／φＲが「Ｈ」レベルから「Ｌ」レベルに立下げられると、キャパシタ１２６ａを介して容量結合により、ノードＮ３０ａ，Ｎ１２２ａの電位Ｖ３０ａ，Ｖ１２２ａが所定電圧だけ降圧される。これにより、トランジスタ３１，３２が導通してノードＮ３０ａ，Ｎ１２２ａの電位Ｖ３０ａ，Ｖ１２２ａがＶＩ−ＶＯＦａまで上昇し、キャパシタ１２２ａがＶＯＦａに充電される。

ノードＮ３０ａ，Ｎ１２２ａの電位Ｖ３０ａ，Ｖ１２２ａが安定した後、時刻ｔ４においてスイッチＳ１ａ，Ｓ２ａがオフ状態にされ、さらに時刻ｔ５においてスイッチＳ３ａがオン状態にされると、入力電位ＶＩにオフセット電圧ＶＯＦａを加算した電位ＶＩ＋ＶＯＦａがノードＮ２０ａに与えられる。これにより、ノードＮ２２の電位Ｖ２２はＶ２２＝ＶＩ＋｜ＶＴＰ｜＋ＶＴＮ＋ＶＯＦａとなり、ノードＮ３０ａ，Ｎ１２２ａの電位Ｖ３０ａ，Ｖ１２２ａは入力電位ＶＩと同じレベルになる。

充電回路の出力電位Ｖ３０ａは時刻ｔ１からＶ３０ａ＝ＶＩになるが、時刻ｔ１〜ｔ２の期間は配線容量などによって保持された電位にすぎず、負極性のノイズがあった場合はＶ３０ａはＶＩ−ＶＯＦまで低下してしまう。これに対して時刻ｔ５以降は、負極性のノイズがあってもトランジスタ３１，３２によって充電されるので、Ｖ３０ａはＶＩに維持される。

次に時刻ｔ６においてスイッチＳ３ａがオフ状態にされ、さらに時刻ｔ７においてスイッチＳ４ａがオン状態にされると、負荷容量３６が駆動回路によって駆動される。時刻ｔ８においてリセット信号／φＲが「Ｈ」レベルに立上げられると、初期状態に戻る。この時刻ｔ８では、出力インピーダンスが十分に低くなっているので、リセット信号／φＲが「Ｈ」レベルに立上げられても出力電位ＶＯはほとんど変化しない。放電回路側でも同様の動作が行なわれ、出力電位ＶＯはＶＩに維持される。

図４２は、図４０に示したオフセット補償機能付駆動回路１２５の動作を示す他のタイムチャートである。定電流源６２およびトランジスタ２３，２４，３１，３２からなる充電回路と、定電流源６４およびトランジスタ２６，２７，３４，３５からなる放電回路とは、充電と放電の違いはあるが同様の動作をするので、図４２では放電回路の動作のみについて説明する。今、Ｐ型トランジスタ３５のしきい値電圧の絶対値｜ＶＴＰ′｜がＰ型トランジスタ２７のしきい値電圧の絶対値｜ＶＴＰ｜よりもＶＯＦｂだけ大きいために放電回路側にオフセット電圧ＶＯＦｂがあり、充電回路側にはオフセット電圧ＶＯＦａはないものとする。

初期状態では、スイッチＳ１ｂ〜Ｓ３ｂがオフ状態にされるとともにスイッチＳ４ｂがオン状態にされ、ノードＮ２０ｂ，Ｎ１２２ｂ，Ｎ３０ｂ，Ｎ１２１には前回の電位ＶＩ′が保持されている。時刻ｔ１においてスイッチＳ１ｂ，Ｓ２ｂがオン状態にされると、ノードＮ２０ｂ，Ｎ１２２ｂ，Ｎ３０ｂ，Ｎ１２１の電位Ｖ２０ｂ，Ｖ１２２ｂ，Ｖ３０ｂ，ＶＯはともに入力電位ＶＩに等しい電位になる。また、ノードＮ２７の電位Ｖ２７は、Ｖ２７＝ＶＩ−｜ＶＴＰ｜−ＶＴＮとなる。Ｐ型トランジスタ３５のしきい値電圧の絶対値｜ＶＴＰ′｜がＶ型トランジスタ２７のしきい値電圧の絶対値｜ＶＴＰ｜よりもＶＯＦｂだけ高いにもかかわらずＶ２０ｂ，Ｖ１２２ｂ，Ｖ３０ｂ，ＶＯはともにＶＩに等しい電位になるのは、出力ノードＮ１２１が充電回路によって入力電位ＶＩまで充電されるが、それ以上には充電されないからである。

次に、時刻ｔ２においてスイッチＳ４ｂがオフ状態にされて、充電回路の出力ノードＮ３０ａと放電回路の出力ノードＮ３０ｂとが電気的に切離される。次いで時刻ｔ３において信号φＲが「Ｌ」レベルから「Ｈ」レベルに立上げられると、キャパシタ１２６ｂを介して容量結合により、ノードＮ３０ｂ，Ｎ１２２ｂの電位Ｖ３０ｂ，Ｖ１２２ｂが所定電圧だけ昇圧される。これにより、トランジスタ３４，３５が導通してノードＮ３０ｂ，Ｎ１２２ｂの電位Ｖ３０ｂ，Ｖ１２２ｂがＶＩ＋ＶＯＦｂまで低下し、キャパシタ１２２ｂがＶＯＦｂに充電される。

ノードＮ３０ｂ，Ｎ１２２ｂの電位Ｖ３０ｂ，Ｖ１２２ｂが安定した後、時刻ｔ４においてスイッチＳ１ｂ，Ｓ２ｂがオフ状態にされ、さらに時刻ｔ５においてスイッチＳ３ｂがオン状態にされると、入力電位ＶＩからオフセット電圧ＶＯＦｂを減算した電位ＶＩ−ＶＯＦがノードＮ２０ｂに与えられる。これにより、ノードＮ２７の電位Ｖ２７がＶ２７＝ＶＩ−ＶＴＮ−｜ＶＴＰ｜−ＶＯＦｂとなり、ノードＮ３０ｂ，Ｖ１２２ｂの電位Ｖ３０ｂ，Ｖ１２２ｂは入力電位ＶＩと同レベルになる。

放電回路の出力電位Ｖ３０ｂは時刻ｔ１からＶ３０ｂ＝ＶＩになるが、時刻ｔ１〜ｔ２の期間は配線容量などによって保持された電位にすぎず、正極性のノイズがあった場合はＶ３０ｂはＶＩ＋ＶＯＦｂまで上昇してしまう。これに対して時刻ｔ５以降は、正極性のノイズがあってもトランジスタ３４，３５によって放電されるので、Ｖ３０ｂはＶＩに維持される。

次に時刻ｔ６においてスイッチＳ３ｂがオフ状態にされ、さらに時刻ｔ７においてスイッチＳ４ｂがオン状態にされると、負荷容量３６が駆動回路によって駆動される。時刻ｔ８において信号φＲが「Ｌ」レベルに立下げられると、初期状態に戻る。この時刻ｔ８では、出力インピーダンスが低くなっているので、信号φＲが「Ｌ」レベルに立上げられても出力電位Ｖはほとんど変化しない。放電回路側でも同様の動作が行なわれ、出力電位ＶＯはＶＩに維持される。

以下、この実施の形態１３の種々の変更例について説明する。図４３のオフセット補償機能付駆動回路１２７は、図４０のオフセット補償機能付駆動回路１２５からＮ型トランジスタ２３，３４およびＰ型トランジスタ２７，３２を除去したものである。この変更例では、回路の占有面積が小さくてすむ。

図４４のオフセット補償機能付駆動回路１３０は、図４０のオフセット補償機能付駆動回路１２５のキャパシタ１２６ａ，１２６ｂをそれぞれＮ型トランジスタ１３１ａおよびＰ型トランジスタ１３１ｂで置換したものである。Ｎ型トランジスタ１３１ａは、第８電源電位Ｖ８のラインとノードＮ３０ａとの間に接続され、そのゲートはリセット信号φＲ′を受ける。Ｐ型トランジスタ１３１ｂは、ノードＮ３０ｂと第９電源電位Ｖ９のラインとの間に接続され、そのゲートはリセット信号φＲ′の相補信号／φＲ′を受ける。

通常時は信号φＲ′，／φＲ′がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされており、Ｎ型トランジスタ１３１ａおよびＰ型トランジスタ１３１ｂはともに非導通にされている。図４１および図４２の時刻ｔ３において、信号φＲ′が所定時間だけパルス的に「Ｈ」レベルにされるとともに信号／φＲ′が所定時間だけパルス的に「Ｌ」レベルにされる。これにより、Ｎ型トランジスタ１３１ａがパルス的に導通してノードＮ３０ａの電位Ｖ３０ａが第８電源電位Ｖ８に低下されるとともに、Ｐ型トランジスタ１３１ｂがパルス的に導通してノードＮ３０ｂの電位Ｖ３０ｂが第９電源電位Ｖ９に上昇される。この後、図４１で説明した場合ではノードＮ３０ａがＶＩ−ＶＯＦに充電され、図４２で説明した場合ではノードＮ３０ｂがＶＯ＋ＶＯＦに放電される。この変更例では、図４１および図４２の時刻ｔ８においても、出力電位ＶＯにノイズが発生することはない。なお、信号φＲ′，／φＲ′のパルス幅は必要最小限の値に設定される。

図４５のオフセット補償機能付駆動回路１３２は、図２５の駆動回路８０にキャパシタ１２２ａ，１２２ｂ，１２６ａ，１２６ｂおよびスイッチＳ１ａ〜Ｓ４ａ，Ｓ１ｂ〜Ｓ４ｂからなるオフセット補償回路を付加したものである。図４１および図４２の時刻ｔ１〜ｔ２の期間において信号／φＰはパルス的に「Ｌ」レベルにされるとともに信号φＰがパルス的に「Ｈ」レベルにされる。この変更例では、ノードＮ２２，Ｎ２７の電位Ｖ２２，Ｖ２７が所定値に迅速に到達するので、動作速度の高速化を図ることができる。

図４６のオフセット補償機能付駆動回路１３３は、図４５のオフセット補償機能付駆動回路１３２からＮ型トランジスタ２３，３４およびＰ型トランジスタ２７，３２を除去したものである。この変更例では、回路の占有面積が小さくてすむ。

図４７のオフセット補償機能付駆動回路１３５は、図２７のオフセット補償機能付駆動回路８５にキャパシタ１２２ａ，１２２ｂ，１２６ａ，１２６ｂおよびスイッチＳ１ａ〜Ｓ４ａ，Ｓ１ｂ〜Ｓ４ｂからなるオフセット補償回路を付加したものである。この変更例では、信号／φＰ，φＰがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルになってトランジスタ８１，８２が導通したときに、同時にトランジスタ８６，８７が非導通になるので、貫通電流が流れるのを防止することができ、消費電流が小さくてすむ。

図４８のオフセット補償機能付駆動回路１３６は、図４７のオフセット補償機能付駆動回路１３５からＮ型トランジスタ２３，３４およびＰ型トランジスタ２７，３２を除去したものである。この変更例では、回路の占有面積は小さくてすむ。

図４９のオフセット補償機能付駆動回路１４０は、図２９の駆動回路９０にキャパシタ１２２ａ，１２２ｂ，１２６ａ，１２６ｂおよびスイッチＳ１〜Ｓ４ａ，Ｓ１ｂ〜Ｓ４ｂからなるオフセット補償回路を付加したものである。この変更例では、信号／φＰが「Ｌ」レベルにされてＰ型トランジスタ８１が導通したときにＰ型トランジスタ２４のドレインが「Ｈ」レベルにされ、信号φＰが「Ｈ」レベルにされてＮ型トランジスタ８２が導通したときにＮ型トランジスタ２６のドレインが「Ｌ」レベルにされるので、貫通電流が流れることを防止することができ、消費電力が小さくてすむ。

図５０のオフセット補償機能付駆動回路１４１は、図４９のオフセット補償機能付駆動回路１４０からＮ型トランジスタ２３，３４およびＰ型トランジスタ２７，３２を除去したものである。この変更例では、回路の占有面積が小さくてすむ。

図５１のオフセット補償機能付駆動回路１４５は、図３１のオフセット補償機能付駆動回路９５にキャパシタ１２２ａ，１２２ｂ，１２６ａ，１２６ｂおよびスイッチＳ１ａ〜Ｓ４ａ，Ｓ１ｂ〜Ｓ４ｂからなるオフセット補償回路を付加したものである。図４１および図４２の時刻ｔ１〜ｔ２の期間において信号φＢがパルス的に「Ｈ」レベルにされるとともに信号／φＢがパルス的に「Ｌ」レベルにされる。この変更例では、ノードＮ２２，Ｎ２７の電位Ｖ２２，Ｖ２７が所定値に迅速に到達するので、動作速度の高速化を図ることができる。

図５２のオフセット補償機能付駆動回路１４６は、図５１のオフセット補償機能付駆動回路１４５からＮ型トランジスタ２３，３４，１００およびＰ型トランジスタ２７，３２，１０５を除去したものである。この変更例では、回路の占有面積が小さくてすむ。

図５３のオフセット補償機能付駆動回路１５０は、図３４の駆動回路１１０にキャパシタ１２２ａ，１２２ｂ，１２６ａ，１２６ｂおよびスイッチＳ１〜Ｓ４ａ，Ｓ１ｂ〜Ｓ４ｂからなるオフセット補償回路を付加したものである。図４１および図４２の時刻ｔ１〜ｔ２の期間において信号φＢがパルス的に「Ｈ」レベルにされるとともに信号／φＢがパルス的に「Ｌ」レベルにされる。この変更例では、ノードＮ２２，Ｎ２７の電位Ｖ２２，Ｖ２７が所定値に迅速に到達するので、動作速度の高速化を図ることができる。

図５４のオフセット補償機能付駆動回路１５１は、図５３のオフセット補償機能付駆動回路１５０からＮ型トランジスタ２３，３４およびＰ型トランジスタ２７，３２を除去したものである。この変更例では、回路の占有面積が小さくてすむ。

［実施の形態１４］
図５５は、この発明の実施の形態１４によるオフセット補償機能付駆動回路１５５の構成を示す回路図である。図５５において、このオフセット補償機能付駆動回路１５５が図５１のオフセット補償機能付駆動回路１４５と異なる点は、スイッチＳ５およびキャパシタ１５６が追加されている点と、昇圧信号φＢ，／φＢがそれぞれ昇圧信号φＢ１，／φＢ１で置換されている点である。

スイッチＳ５は、スイッチＳ４ａ，Ｓ４ｂ間のノードと出力ノードＮ１２１との間に接続される。キャパシタ１５６は、スイッチＳ４ａ，Ｓ４ｂ間のノードと接地電位ＧＮＤのラインとの間に接続される。キャパシタ１５６の容量値は、負荷容量３６の容量値よりも小さく設定されている。

図５６は、図５５に示したオフセット補償機能付駆動回路１５５の動作を示すタイムチャートであって、図４１と対比される図である。ここでも充電回路側の動作のみについて説明する。図５６を参照して、時刻ｔ９まではスイッチＳ５がオフ状態にされており、負荷容量３６が電気的に切離されているので、たとえば時刻ｔ１〜ｔ２において電位Ｖ２２，Ｖ３０ａ，Ｖ１２２ａが迅速に入力電位ＶＩに到達する。

時刻ｔ９においてスイッチＳ５がオン状態にされると、出力ノードＮ１２１に接続されたデータ線の電位ＶＯに応じてスイッチＳ４ａ，Ｓ４ｂ間の電位Ｖ１５６が変化する。図５６では、データ線の電位ＶＯがＶ１５６よりも低かった場合が示されており、時刻ｔ９において電位Ｖ１５６が低下した後、トランジスタ３１，３２によって電流が供給されて電位Ｖ１５６が徐々に上昇する。次いで時刻ｔ１０において信号φＢ１が「Ｌ」レベルから「Ｈ」レベルに立上げられてノードＮ２２の電位Ｖ２２がパルス的に上昇し、Ｎ型トランジスタ３１を流れる電流が増加して電位Ｖ１５６＝ＶＯが急速に入力電位ＶＩに到達する。

図５７は、図５５に示したオフセット補償機能付駆動回路１５５の動作を示す他のタイムチャートであって、図４２と対比される図である。ここでも、放電回路側の動作のみについて説明する。図５７を参照して、時刻ｔ９まではスイッチＳ５がオフ状態にされており、負荷容量３６が電気的に切離されているので、たとえば時刻ｔ１〜ｔ２において電位Ｖ２７，Ｖ３０ｂ，Ｖ１２２ｂが迅速に入力電位ＶＩに到達する。

時刻ｔ９においてスイッチＳ５がオン状態にされると、出力ノードＮ１２１に接続されたデータ線の電位ＶＯに応じてスイッチＳ４ａ，Ｓ４ｂ間の電位Ｖ１５６が変化する。図５７では、データ線の電位ＶＯがＶ１５６よりも高かった場合が示されており、時刻ｔ９において電位Ｖ１５６が上昇した後、トランジスタ３４，３５によって電流が排出されて電位Ｖ１５６が徐々に低下する。

次いで時刻ｔ１０において信号／φＢ１が「Ｈ」レベルから「Ｌ」レベルに立下げられてノードＮ２７の電位Ｖ２７がパルス的に低下し、Ｐ型トランジスタ３５に流れる電流が増加して電位Ｖ１５６＝ＶＯは急速に入力電位ＶＩに到達する。

この実施の形態１４では、負荷容量３６の容量値が大きい場合でも、速い動作速度を得ることができる。

［実施の形態１５］
図５８は、この発明の実施の形態１５によるオフセット補償機能付駆動回路１５７の構成を示す回路図である。図５８を参照して、このオフセット補償機能付駆動回路１５７が図５５のオフセット補償機能付駆動回路１５５と異なる点は、キャパシタ１５６が除去されている点と、スイッチＳ５のオン／オフのタイミングおよび信号φＢ１，／φＢ１のレベル変化のタイミングである。

図５９は、図５８に示したオフセット補償機能付駆動回路１５７の動作を示すタイムチャートである。ここでは、Ｎ型トランジスタ３１のしきい値電圧ＶＴＮ′がＮ型トランジスタ２３のしきい値電圧ＶＴＮよりもＶＯＦだけ大きいものとする。初期状態では、スイッチＳ１ａ〜Ｓ３ａ，Ｓ１ｂ〜Ｓ３ｂはオフ状態にされるとともにスイッチＳ４ａ，Ｓ４ｂ，Ｓ５がオン状態にされ、ノードＮ３０ａ，Ｎ３０ｂ，Ｎ２０ａの電位Ｖ３０ａ，Ｖ３０ｂ，Ｖ２０ａはともに前回の入力電位（図ではＶＨ）になっている。

時刻ｔ１においてスイッチＳ５がオフ状態にされてスイッチＳ３０ａ，Ｓ３０ｂの間のノードと負荷容量３６とが電気的に切離される。時刻ｔ２においてスイッチＳ１ａ，Ｓ１ｂ，Ｓ２ａ，Ｓ２ｂがオン状態にされるとともに、入力電位ＶＩが今回の電位（図ではＶＬ）に設定される。このように、ノードＮ３０ａ，Ｎ３０ｂ，Ｎ２０ｂの電位Ｖ３０ａ，Ｖ３０ｂ，Ｖ２０ｂはともにＶＩ＝ＶＬになる。Ｎ型トランジスタ３１のしきい値電圧ＶＴＮ′が他のＮ型トランジスタのしきい値電圧ＶＴＮよりもＶＯＦだけ高いにもかかわらずＶ３０ａ，Ｖ３０ｂがＶＩ＝ＶＬになるのは、放電回路がノードＮ３０ａ，Ｎ３０ｂをＶＩ＝ＶＬまで放電するが、それ以下には放電しないからである。

時刻ｔ３においてスイッチＳ４ａ，Ｓ４ｂがオフ状態にされて、充電回路と放電回路は電気的に切離される。時刻ｔ４においてリセット信号／φＲが「Ｈ」レベルから「Ｌ」レベルに立下げられるとともに信号φＲが「Ｌ」レベルから「Ｈ」レベルに立上げられる。これにより、ノードＮ３０ａの電位Ｖ３０ａがＶＬからパルス的に降圧された後ＶＬ−ＶＯＦになるととももに、ノードＮ３０ｂの電位Ｖ３０ｂがＶＬからパルス的に昇圧された後ＶＬになる。

時刻ｔ５においてスイッチＳ１ａ，Ｓ１ｂ，Ｓ２ａ，ｓ２ｂがオフ状態にされ、次いで時刻ｔ６においてスイッチＳ３ａ，Ｓ３ｂがオン状態にされると、ノードＮ２０ａの電位Ｖ２０ａがＶＬ＋ＶＯＦになり、オフセット電圧ＶＯＦが打消されてノードＮ３０ａの電位Ｖ３０ａはＶＩ＝ＶＬになる。

時刻ｔ７においてスイッチＳ３ａ，Ｓ３ｂがオフ状態にされ、次いで時刻ｔ８においてスイッチＳ４ａ，Ｓ４ｂ，Ｓ５がオン状態にされると、負荷容量３６が前回の電位であるＶＨに充電されているので、ノードＮ３０ａ，Ｎ３０ｂの電位Ｖ３０ａ，Ｖ３０ｂは一旦上昇した後、徐々に低下する。時刻ｔ９において、信号φＢ１が「Ｌ」レベルから「Ｈ」レベルに立上げられるとともに、信号／φＢ１が「Ｈ」レベルから「Ｌ」レベルに立下げられる。

このように、キャパシタ７６を介してノードＮ２２の電位Ｖ２２が昇圧されるとともに、キャパシタ７７を介してノードＮ２７の電位Ｖ２７が降圧される。このとき、出力ノードＮ１２１に「Ｌ」レベルＶＬを出力する動作を行なっており、Ｐ型トランジスタ３５の導通抵抗値はＮ型トランジスタ３１の導通抵抗値よりも低くなっているので、Ｖ２７によるレベル降下作用の方がＶ２２によるレベル上昇作用よりも強く働き、ノードＮ３０ａ，Ｎ３０ｂ，Ｎ１２１の電位Ｖ３０ａ，Ｖ３０ｂ，ＶＯは急速に低下してＶＬに到達する。

この実施の形態１５では、動作速度の高速化を図ることができる。
[実施の形態１６]
図６０は、この発明の実施の形態１６によるカラー液晶表示装置の要部を示す回路図である。図６０において、このカラー液晶表示装置では、各データ線６に階調電位を与える前に各データ線６の電位をプリチャージ電位ＶＰＣにするためのイコライザ＋プリチャージ回路１５８が設けられる。

イコライザ＋プリチャージ回路１５８は、各データ線６に対応して設けられたスイッチＳ６と、各隣接する２つのデータ線６に対応して設けられたスイッチＳ７とを含む。スイッチＳ６の一方端子はプリチャージ電位ＶＰＣを受け、その他方端子は対応のデータ線６に接続される。スイッチＳ６は、プリチャージ信号φＰＣが活性化レベルの「Ｈ」レベルにされたことに応じてオン状態にされる。スイッチＳ６がオン状態にされると、各データ線６はプリチャージ電位ＶＰＣにされる。スイッチＳ７は、２つのデータ線６間に接続され、イコライズ信号φＥＱが活性化レベルの「Ｈ」レベルにされたことに応じてオン状態にされる。スイッチＳ７がオン状態にされると、全データ線６の電位が平均化される。スイッチＳ６，Ｓ７がオフ状態にされた後、各データ線６に階調電位が与えられる。

ここでは、プリチャージ電位ＶＣＰを０Ｖとする。階調電位は０Ｖ〜５Ｖであるので（図３参照）、駆動回路はデータ線６の充電を行えば良く、放電を行う必要はない。そこで、このカラー液晶表示装置では、プッシュ型の駆動回路が使用される。

図６１は、そのプッシュ型駆動回路１６０の構成を示す回路図である。図６１において、このプッシュ型駆動回路１６０は、レベルシフト回路６１、プルアップ回路３０、および定電流源１６１を備える。レベルシフト回路６１およびプルアップ回路３０は、図１７で示したものと同じである。

すなわち、レベルシフト回路６１は、第３電源電位Ｖ３（１５Ｖ）のノードと接地電位ＧＮＤのノードとの間に直列接続された定電流源６２、Ｎ型トランジスタ２３およびＰ型トランジスタ２４を含む。定電流源６２は、図６２に示すように、Ｐ型トランジスタ６５，６６および抵抗素子６７を含む。Ｐ型トランジスタ６５は第３電源電位Ｖ３のノードとＮ型トランジスタ２３のドレイン（ノードＮ２２）との間に接続され、Ｐ型トランジスタ６６および抵抗素子６７は第３電源電位Ｖ３のノードと接地電位ＧＮＤのノードとの間に直列接続される。Ｐ型トランジスタ６５，６６のゲートは、ともにＰ型トランジスタ６６のドレインに接続される。Ｐ型トランジスタ６５，６６は、カレントミラー回路を構成する。Ｐ型トランジスタ６６および抵抗素子６７には抵抗素子６７の抵抗値に応じた値の定電流が流れ、Ｐ型トランジスタ６５にはＰ型トランジスタ６６に流れる定電流の値に応じた値の定電流が流れる。Ｎ型トランジスタ２３のゲートは、そのドレイン（ノードＮ２２）に接続されている。Ｎ型トランジスタ２３は、ダイオード素子を構成する。Ｐ型トランジスタ２４のゲートは、入力ノードＮ２０に接続される。定電流源６２の電流値は、トランジスタ２３，２４の各々に所定のしきい値電圧を発生させるために必要な最小限の値に設定されている。

入力ノードＮ２０の電位（階調電位）をＶＩとし、Ｐ型トランジスタのしきい値電圧をＶＴＰとし、Ｎ型トランジスタのしきい値電圧をＶＴＮとすると、Ｐ型トランジスタ２４のソース（ノードＮ２３）の電位Ｖ２３およびＮ型トランジスタ２３のドレイン（ノードＮ２２）の電位Ｖ２２はそれぞれＶ２３＝ＶＩ＋｜ＶＴＰ｜，Ｖ２２＝ＶＩ＋｜ＶＴＰ｜＋ＶＴＮとなる。したがって、レベルシフト回路６１は、入力電位ＶＩを｜ＶＴＰ｜＋ＶＴＮだけレベルシフトさせた電位Ｖ２２を出力する。

プルアップ回路３０は、第６電源電位Ｖ６（１５Ｖ）のノードと出力ノードＮ３０との間に直列接続されたＮ型トランジスタ３１およびＰ型トランジスタ３２を含む。Ｎ型トランジスタ３１のゲートは、レベルシフト回路６１の出力電位Ｖ２２を受ける。Ｐ型トランジスタ３２のゲートは、そのドレインに接続されている。Ｐ型トランジスタ３２は、ダイオード素子を構成する。Ｎ型トランジスタ３１は飽和領域で動作するように第６電源電位Ｖ６が設定されているので、Ｎ型トランジスタ３１はいわゆるソースフォロア動作を行なう。

定電流源１６１は、出力ノードＮ３０と接地電位ＧＮＤのノードとの間に接続される。定電流源１６１は、図６２に示すように、Ｎ型トランジスタ１６２，１６３および抵抗素子１６４を含む。Ｎ型トランジスタ１６２は出力ノードＮ３０と接地電位ＧＮＤのノードとの間に接続され、抵抗素子１６４およびＮ型トランジスタ１６３は第６電源電位Ｖ６のノードと接地電位ＧＮＤのノードとの間に直列接続される。Ｎ型トランジスタ１６２，１６３のゲートは、ともにＮ型トランジスタ１６３のドレインに接続される。Ｎ型トランジスタ１６２，１６３は、カレントミラー回路を構成する。抵抗素子１６４およびＮ型トランジスタ１６３には抵抗素子１６４の抵抗値に応じた値の定電流が流れ、Ｎ型トランジスタ１６２にはＮ型トランジスタ１６３に流れる定電流の値に応じた値の定電流が流れる。定電流源１６１の電流値は、トランジスタ３１，３２の各々に所定のしきい値電圧を発生させるために必要な最小限の値に設定されている。

Ｎ型トランジスタ３１のソース（ノードＮ３１）の電位Ｖ３１はＶ３１＝Ｖ２２−ＶＴＮ＝ＶＩ＋｜ＶＴＰ｜となり、出力ノードＮ３０の電位ＶＯはＶＯ＝Ｖ３１−｜ＶＴＰ｜＝ＶＩとなる。

この実施の形態１６では、トランジスタ２３，２４，３１，３２の各々に所定のしきい値電圧を発生させるために必要な最小限の値の貫通電流を流せば足りるので、消費電流が小さくて済む。

また、図６３は、この実施の形態１６の変更例によるプッシュ型駆動回路１６５の構成を示す回路図である。図６３を参照して、この駆動回路１６５が図６２の駆動回路１６０と異なる点は、抵抗素子１６４が除去され、抵抗素子６７が２つの定電流源６２と１６１で共用されている点である。抵抗素子６７およびＮ型トランジスタ１６３は、Ｐ型トランジスタ６６のソースと接地電位ＧＮＤのノードとの間に直列接続される。Ｎ型トランジスタ１６３のゲートはそのドレインに接続される。この変更例では、抵抗素子６７と１６４の抵抗値のバラツキによってオフセット電圧が発生することを防止することができる。

また、図６４のプッシュ型駆動回路１６６は、図６１のプッシュ型駆動回路１６０からダイオード接続されたトランジスタ２３，３２を除去したものである。出力電位ＶＯは、ＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮとなる。ただし、｜ＶＴＰ｜≒ＶＴＮと設定すれば、ＶＯ≒ＶＩとなる。あるいは、｜ＶＴＰ｜−ＶＴＮの値をオフセット値として使用上考慮しておけば図６１の駆動回路16０と同様に使用することができる。この変更例では、トランジスタ２３，３２を除去したので、回路の占有面積を小さくすることができる。

［実施の形態１７］
図６０で示したカラー液晶表装置においてプリチャージ電位ＶＣＰを５Ｖとすると、階調電位は０Ｖ〜５Ｖであるので（図３参照）、駆動回路はデータ線６の放電を行えば良く、充電を行う必要はない。そこで、このカラー液晶表示装置では、プル型の駆動回路が使用される。

図６５は、この発明の実施の形態１７によるプル型駆動回路１７０の構成を示す回路図である。図６５において、この駆動回路１７０は、レベルシフト回路６３、定電流源１７１およびプルダウン回路３３を含む。レベルシフト回路６３およびプルダウン回路３３は、図１７で示したものと同じである。

すなわち、レベルシフト回路６３は、第４電源電位Ｖ４（５Ｖ）のノードと第５電源電位Ｖ５（−１０Ｖ）のノードとの間に直列接続されたＮ型トランジスタ２６、Ｐ型トランジスタ２７および定電流源６４を含む。Ｎ型トランジスタ２６のゲートは、入力ノードＮ２０の電位ＶＩを受ける。Ｐ型トランジスタ２７のゲートは、そのドレイン（ノードＮ２７）に接続される。Ｐ型トランジスタ２７は、ダイオード素子を構成する。定電流源６４の電流値は、トランジスタ２６，２７の各々に所定のしきい値電圧を発生させるために必要な最小限の値に設定されている。

Ｎ型トランジスタ２６のソース（ノードＮ２６）の電位Ｖ２６はＶ２６＝ＶＩ−ＶＴＮとなる。Ｐ型トランジスタ２７のドレイン（ノードＮ２７）の電位Ｖ１２７は、Ｖ２７＝ＶＩ−ＶＴＮ−｜ＶＴＰ｜となる。したがって、レベルシフト回路６３は、入力電位ＶＩを−ＶＴＮ−｜ＶＴＰ｜だけレベルシフトさせた電位Ｖ２７を出力する。

定電流源１７１は、第４電源電位Ｖ４のノードと出力ノードＮ３０との間に接続される。プルダウン回路３３は、第７電源電位Ｖ７（−１０Ｖ）のノードと出力ノードＮ３０との間に直列接続されたＰ型トランジスタ３５およびＮ型トランジスタ３４を含む。Ｐ型トランジスタ３５のゲートは、レベルシフト回路６３の出力電位Ｖ２７を受ける。Ｎ型トランジスタ３４のゲートは、そのドレインに接続されている。Ｎ型トランジスタ３４は、ダイオード素子を構成する。Ｐ型トランジスタ３５は飽和領域で動作するように第７電源電位Ｖ７が設定されているので、Ｐ型トランジスタ３５はいわゆるソースフォロア動作を行なう。定電流源７１の電流値は、トランジスタ３４，３５の各々に所定のしきい値電圧を発生させるために必要な最小限の値に設定されている。

Ｐ型トランジスタ３５のソース（ノードＮ３４）の電位Ｖ３４は、Ｖ３４＝Ｖ２７＋｜ＶＴＰ｜＝ＶＩ−ＶＴＮとなる。出力ノードＮ３０の電位ＶＯは、ＶＯ＝Ｖ３４＋ＶＴＮ＝ＶＩとなる。

この実施の形態１７では、トランジスタ２６，２７，３４，３５の各々に所定のしきい値電圧を発生させるために必要な最小限の値の貫通電流を流せば足りるので、消費電流が小さくて済む。

また、図６６は、この実施の形態１７の変更例によるプル型駆動回路１７２の構成を示す回路図である。図６６を参照して、このプル型駆動回路１７２は、図６５のプル型駆動回路１７０からダイオード接続されたトランジスタ２７，３４を除去したものである。出力電位ＶＯは、ＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮとなる。ただし、｜ＶＴＰ｜≒ＶＴＮと設定すれば、ＶＯ≒ＶＩとなる。あるいは、｜ＶＴＰ｜−ＶＴＮの値をオフセット値として使用上考慮しておけば図６５の駆動回路1７０と同様に使用することができる。この変更例では、トランジスタ２７，３４を除去したので、回路の占有面積を小さくすることができる。

［実施の形態１８］
図６７は、この発明の実施の形態１８による駆動回路１７５の構成を示す回路図である。図６７において、この駆動回路１７５は、図６１のプッシュ型駆動回路１６０と、図６５のプル型駆動回路１７０とを組合せたものである。レベルシフト回路６１のＰ型トランジスタ２４のゲートおよびレベルシフト回路６３のＮ型トランジスタ２６のゲートは、入力ノードＮ２０の電位ＶＩを受ける。プルアップ回路３０のＰ型トランジスタ３２のドレインおよびプルダウン回路３３のＮ型トランジスタ３４のドレインは、ともに出力ノードＮ３０に接続される。

出力電位ＶＯが入力電位ＶＩよりも高い場合は、プルアップ回路３０のトランジスタ３１，３２が非導通になるとともに、プルダウン回路３３のトランジスタ３４，３５が導通し、出力電位ＶＯが低下する。出力電位ＶＯが入力電位ＶＩよりも低い場合は、プルダウン回路３３のトランジスタ３４，３５が非導通になるとともに、プルアップ回路３０のトランジスタ３１，３２が導通し、出力電位ＶＯが上昇する。したがって、ＶＯ＝ＶＩとなる。

この駆動回路１７５は、プッシュ型駆動回路、プル型駆動回路、またはプッシュプル型駆動回路として用いられる。駆動回路１７５がプッシュ型駆動回路として用いられる場合は、プルダウン回路３３のトランジスタ３４，３５の電流駆動能力がプルアップ回路３０のトランジスタ３１，３２の電流駆動能力に比べて十分に小さなレベルに設定される。駆動回路１７５がプル型駆動回路として用いられる場合は、プルアップ回路３０のトランジスタ３１，３２の電流駆動能力がプルダウン回路３３のトランジスタ３４，３５の電流駆動能力に比べて十分に小さなレベルに設定される。駆動回路１７５がプッシュプル型駆動回路として用いられる場合は、プルアップ回路３０のトランジスタ３１，３２の電流駆動能力とプルダウン回路３３のトランジスタ３４，３５の電流駆動能力とは同じレベルに設定される。

この実施の形態１８でも、貫通電流が小さな駆動回路１７５を得ることができ、消費電力の低減化を図ることができる。

また、図６８は、この実施の形態１８の変更例による駆動回路１７６の構成を示す回路図である。図６８を参照して、この駆動回路１７６は、図６７の駆動回路１７０からダイオード接続されたトランジスタ２３，２７，３２，３４を除去したものである。出力電位ＶＯは、ＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮとなる。ただし、｜ＶＴＰ｜≒ＶＴＮと設定すれば、ＶＯ≒ＶＩとなる。あるいは、｜ＶＴＰ｜−ＶＴＮの値をオフセット値として使用上考慮しておけば図６７の駆動回路１７５と同様に使用することができる。この変更例では、トランジスタ２３，２７，３２，３４を除去したので、回路の占有面積を小さくすることができる。

また、図６９は、この実施の形態１８の他の変更例による駆動回路１８０の構成を示す回路図である。図６９において、この駆動回路１８０は、図６７の駆動回路１７５のレベルシフト回路６１，６３をそれぞれレベルシフト回路１８１，１８３で置換したものである。レベルシフト回路１８１は、レベルシフト回路６１の定電流源６２を抵抗素子１８２で置換したものである。レベルシフト回路１８３は、レベルシフト回路６３の定電流源６４を抵抗素子１８４で置換したものである。抵抗素子１８２，１８４の抵抗値は、抵抗素子１８２，１８４が定電流源６２，６４と同程度の電流を流すような値に設定されている。この変更例でも、図６７の駆動回路１７５と同じ効果が得られる。

また、図７０は、この実施の形態１８のさらに他の変更例による駆動回路１８５の構成を示す回路図である。図７０を参照して、この駆動回路１８５が図６７の駆動回路１７５と異なる点は、定電流源１６１が出力ノードＮ３０と第５電源電位Ｖ５のノードとの間に接続され、定電流源１７１が第３電源電位Ｖ３のノードと出力ノードＮ３０との間に接続されている点である。

定電流源６２，６４，１６１，１７１は、図７１に示すように、抵抗素子６７、Ｐ型トランジスタ６５，６６，１８９、およびＮ型トランジスタ１８６〜１８８で構成される。Ｐ型トランジスタ６６、抵抗素子６７およびＮ型トランジスタ１８６は、第３電源電位Ｖ３のノードと第５電源電位Ｖ５のノードとの間に直列接続される。Ｐ型トランジスタ６６のゲートはそのドレインに接続され、Ｎ型トランジスタ１８６のゲートはそのドレインに接続される。トランジスタ６６，１８６の各々は、ダイオード素子を構成する。

Ｐ型トランジスタ６５は、第３電源電位Ｖ３のノードとノードＮ２２との間に接続され、そのゲートはＰ型トランジスタ６６のゲートに接続される。Ｐ型トランジスタ１８９は、第３電源電位Ｖ３のノードと出力ノードＮ３０との間に接続され、そのゲートはＰ型トランジスタ６６のゲートに接続される。Ｐ型トランジスタ６６，６５，１８９は、カレントミラー回路を構成する。Ｐ型トランジスタ６５，１８９の各々には、Ｐ型トランジスタ６６に流れる電流に応じた値の電流が流れる。Ｐ型トランジスタ６５，１８９は、それぞれ定電流源６２，１７１を構成する。

Ｎ型トランジスタ１８７は、第５電源電位Ｖ５のノードとノードＮ２７との間に接続され、そのゲートはＮ型トランジスタ１８６のゲートに接続される。Ｎ型トランジスタ１８８は、第５電源電位Ｖ５のノードと出力ノードＮ３０との間に接続され、そのゲートはＮ型トランジスタ１８６のゲートに接続される。Ｎ型トランジスタ１８６〜１８８は、カレントミラー回路を構成する。Ｎ型トランジスタ１８７，１８８の各々には、Ｎ型トランジスタ１８６に流れる電流に応じた値の電流が流れる。Ｎ型トランジスタ１８７，１８８は、それぞれ定電流源６４，１６１を構成する。他の構成および動作は、図６７の駆動回路１７５と同じであるので、その説明は繰り返さない。この変更例でも、図６７の駆動回路１７５と同じ効果が得られる。

［実施の形態１９］
図７２は、この発明の実施の形態１９によるオフセット補償機能付駆動回路１９０の構成を示す回路ブロック図である。図７２において、このオフセット補償機能付駆動回路１９０は、図６１のプッシュ型駆動回路１６０にキャパシタ１２２およびスイッチＳ１〜Ｓ４を付加したものである。キャパシタ１２２およびスイッチＳ１〜Ｓ４は、プッシュ型駆動回路１６０のオフセット電圧ＶＯＦを補償するためのオフセット補償回路を構成する。

すなわち、スイッチＳ１は入力ノードＮ１２０と駆動回路１６０の入力ノードＮ２０との間に接続され、スイッチＳ４は出力ノードＮ１２１と駆動回路１６０の出力ノードＮ３０との間に接続される。キャパシタ１２２およびスイッチＳ２は、駆動回路１６０の入力ノードＮ２０と出力ノードＮ３０との間に直列接続される。スイッチＳ３は、入力ノードＮ１２０とキャパシタ１２２およびスイッチＳ２間のノードＮ１２２との間に接続される。

次に、このオフセット補償機能付駆動回路１９０の動作について説明する。初期状態では、すべてのスイッチＳ１〜Ｓ４はオフ状態にされている。ある時刻においてスイッチＳ１，Ｓ２がオン状態にされると、駆動回路１６０の入力ノードＮ２０の電位Ｖ２０はＶ２０＝ＶＩになり、駆動回路１２１の出力電位Ｖ３０およびノードＮ１２２の電位Ｖ１２２はＶ３０＝Ｖ１２２＝ＶＩ−ＶＯＦとなり、キャパシタ１２２はオフセット電圧ＶＯＦに充電される。

次に、スイッチＳ１，Ｓ２がオフ状態にされると、オフセット電圧ＶＯＦはキャパシタ１２２に保持される。次いでスイッチＳ３がオン状態にされると、ノードＮ１２２の電位Ｖ１２２はＶ１２２＝ＶＩになり、駆動回路１６０の入力電位Ｖ２０はＶ２０＝ＶＩ＋ＶＯＦとなる。この結果、駆動回路１６０の出力電位Ｖ３０はＶ３０＝Ｖ２０−ＶＯＦ＝ＶＩとなり、駆動回路１６０のオフセット電圧ＶＯＦは打消されたことになる。次にスイッチＳ４がオン状態にされると、出力電位ＶＯがＶＯ＝ＶＩとなり負荷に供給される。

この実施の形態１９では、プッシュ型駆動回路１６０のオフセット電圧ＶＯＦを打消すことができ、出力電位ＶＯと入力電位ＶＩを一致させることができる。

図７３のオフセット補償機能付プル型駆動回路１９１は、図６５のプル型駆動回路１７０にキャパシタ１２２およびスイッチＳ１〜Ｓ４を付加したものである。この変更例では、プル型駆動回路１９１のオフセット電圧ＶＯＦを打消すことができ、出力電位ＶＯと入力電位ＶＩを一致させることができる。また、駆動回路１６５，１６６，１７２の各々にキャパシタ１２２およびスイッチＳ１〜Ｓ４を付加しても同じ効果が得られることは言うまでもない。

［実施の形態２０］
図７４は、この発明の実施の形態２０によるオフセット補償機能付駆動回路１９５の構成を示す回路ブロック図である。図７４において、このオフセット補償機能付駆動回路１９５は、図６７の駆動回路１７５にキャパシタ１２２ａ，１２２ｂおよびスイッチＳ１ａ〜Ｓ４ａ，Ｓ１ｂ〜Ｓ４ｂを付加したものである。

スイッチＳ１ａ，Ｓ１ｂは、それぞれ入力ノードＮ１２０とトランジスタ２４，２６のゲート（ノードＮ２０ａ，Ｎ２０ｂ）との間に接続される。スイッチＳ４ａ，Ｓ４ｂは、それぞれ出力ノードＮ１２１とトランジスタ３２，３４のドレイン（ノードＮ３０ａ，Ｎ３０ｂ）との間に接続される。キャパシタ１２２ａおよびスイッチＳ２ａは、ノードＮ２０ａとＮ３０ａの間に直列接続される。キャパシタ１２１ｂおよびスイッチＳ２ｂは、ノードＮ２０ｂとＮ３０ｂの間に直列接続される。スイッチＳ３ａは、入力ノードＮ１２０とキャパシタ１２２ａおよびスイッチＳ２ａ間のノードＮ１２２ａとの間に接続される。スイッチ３ｂは、入力ノードＮ１２０とキャパシタ１２２ｂおよびスイッチＳ２ｂ間のノードＮ１２２ｂとの間に接続される。

次に、この駆動回路１９５の動作について説明する。初期状態では、すべてのスイッチＳ１ａ〜Ｓ４ａ，Ｓ１ｂ〜Ｓ４ｂはオフ状態にされている。ある時刻においてスイッチＳ１ａ，Ｓ２ａ，Ｓ１ｂ，Ｓ２ｂがオン状態にされると、ノードＮ３０ａ，Ｎ３０ｂの電位Ｖ３０ａ，Ｖ３０ｂがそれぞれＶ３０ａ＝ＶＩ−ＶＯＦａ，Ｖ３０ｂ＝ＶＩ−ＶＯＦｂとなり、キャパシタ１２２ａ，１２２ｂはそれぞれオフセット電圧ＶＯＦａ，ＶＯＦｂに充電される。

次に、スイッチＳ１ａ，Ｓ２ａ，Ｓ１ｂ，Ｓ２ｂがオフ状態にされると、オフセット電圧ＶＯＦａ，ＶＯＦｂがそれぞれキャパシタ１２２ａ，１２２ｂに保持される。次いでスイッチＳ３ａ，Ｓ３ｂがオン状態にされると、トランジスタ２４，２６のゲート電位がそれぞれＶＩ＋ＶＯＦａ，ＶＩ＋ＶＯＦｂとなる。この結果、ノードＮ３０ａ，Ｎ３０ｂの電位Ｖ３０ａ，Ｖ３０ｂがそれぞれＶ３０ａ＝ＶＩ＋ＶＯＦａ−ＶＯＦａ＝ＶＩ，Ｖ３０ｂ＝ＶＩ＋ＶＯＦｂ−ＶＯＦｂ＝ＶＩとなり、駆動回路１７５のオフセット電圧ＶＯＦａ、ＶＯＦｂは打ち消されたことになる。最後にスイッチＳ４ａ，Ｓ４ｂがオン状態にされて、ＶＯ＝ＶＩとなる。

この実施の形態２０では、オフセット電圧がなく、かつ消費電力が小さな駆動回路１９５が得られる。

なお、駆動回路１７６，１８０，１８５の各々ににキャパシタ１２２ａ，１２２ｂおよびスイッチＳ１ａ〜Ｓ４ａ，Ｓ１ｂ〜Ｓ４ｂを付加しても同じ効果が得られることは言うまでもない。

また、図７５のオフセット補償機能付駆動回路１９６は、図７４のオフセット補償機能付駆動回路１９５にキャパシタ１２６ａ，１２６ｂを追加したものである。キャパシタ１２６ａ，１２６ｂの一方電極はそれぞれノードＮ３０ａ，Ｎ３０ｂに接続され、それらの他方電極はそれぞれリセット信号／φＲおよびその相補信号φＲを受ける。初期状態では、信号／φＲ、φＲはそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされている。定電流源１６１の電流値は小さく設定されているので、ノードＮ３０ａの電位Ｖ３０ａが入力電位ＶＩよりも高い場合にスイッチＳ１ａ，Ｓ２ａがオン状態にされても、ノードＮ３０ａの電位Ｖ３０ａは緩やかに低下する。また、定電流源１７１の電流値は小さく設定されているので、ノードＮ３０ｂの電位Ｖ３０ｂが入力電位ＶＩよりも低い場合にスイッチＳ１ｂ，Ｓ２ｂがオン状態にされても、ノードＮ３０ｂの電位Ｖ３０ｂは緩やかに上昇する。そこで、この変更例では、スイッチＳ１ａ，Ｓ２ａ，Ｓ１ｂ，Ｓ２ｂがオン状態にされた直後に、信号／φＲを「Ｈ」レベルから「Ｌ」レベルに立ち下げるとともに信号φＲを「Ｌ」レベルから「Ｈ」レベルに立ち上げる。これにより、トランジスタ３１，３２，３４，３５が導通し、ノードＮ３０ａ，Ｎ３０ｂの電位Ｖ３０ａ，Ｖ３０ｂの各々が迅速に入力電位ＶＩに一致する。したがって、変更例では、駆動回路の動作速度の高速化を図ることができる。

また、図７６のオフセット補償機能付駆動回路１９７は、図７５のオフセット補償機能付駆動回路１９６のキャパシタ１２６ａ，１２６ｂをそれぞれＮ型トランジスタ１３１ａおよびＰ型トランジスタ１３１ｂで置換したものである。Ｎ型トランジスタ１３１ａは、第８電源電位Ｖ８のラインとノードＮ３０ａとの間に接続され、そのゲートはリセット信号φＲ′を受ける。Ｐ型トランジスタ１３１ｂは、ノードＮ３０ｂと第９電源電位Ｖ９のラインとの間に接続され、そのゲートはリセット信号φＲ′の相補信号／φＲ′を受ける。通常時は信号φＲ′，／φＲ′がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされており、Ｎ型トランジスタ１３１ａおよびＰ型トランジスタ１３１ｂはともに非導通にされている。スイッチＳ１ａ，Ｓ２ａ，Ｓ１ｂ，Ｓ２ｂがオン状態にされた直後に、信号φＲ′が所定時間だけパルス的に「Ｈ」レベルにされるとともに信号／φＲ′が所定時間だけパルス的に「Ｌ」レベルにされる。これにより、Ｎ型トランジスタ１３１ａがパルス的に導通してノードＮ３０ａの電位Ｖ３０ａが第８電源電位Ｖ８に低下されるとともに、Ｐ型トランジスタ１３１ｂがパルス的に導通してノードＮ３０ｂの電位Ｖ３０ｂが第９電源電位Ｖ９に上昇される。この変更例でも動作速度の高速化を図ることができる。

また、図７７のオフセット補償機能付駆動回路１９８は、図７５の駆動回路１９６にＰ型トランジスタ８１およびＮ型トランジスタ８２を付加したものである。Ｐ型トランジスタ８１は、定電流源６２に並列接続され、そのゲートは信号／φＰを受ける。Ｎ型トランジスタ８２は、定電流源６４に並列接続され、そのゲートは信号φＰを受ける。初期状態では、信号／φＰ、φＰはそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされている。定電流源６２の電流値は小さく設定されているので、ノードＮ２２の電位Ｖ２２が入力電位ＶＩよりも低い場合にスイッチＳ１ａ，Ｓ２ａがオン状態にされても、ノードＮ２２の電位Ｖ２２は緩やかにに上昇する。また、定電流源６４の電流値は小さく設定されているので、ノードＮ２７の電位Ｖ２７が入力電位ＶＩよりも高い場合にスイッチＳ１ｂ，Ｓ２ｂがオン状態にされても、ノードＮ２７の電位Ｖ２７は緩やかに下降する。そこで、この変更例では、スイッチＳ１ａ，Ｓ２ａ，Ｓ１ｂ，Ｓ２ｂがオン状態にされた直後に、信号／φＰを所定時間だけパルス的に「Ｌ」レベルに立ち下げるとともに信号φＰを所定時間だけパルス的に「Ｈ」レベルに立ち上げる。これにより、トランジスタ８１，８２がパルス的に導通し、ノードＮ２２の電位Ｖ２２が迅速に上昇するとともにノードＮ２７の電位Ｖ２７が迅速に低下する。したがって、変更例では、駆動回路の動作速度の高速化を図ることができる。

［実施の形態２１］
図７２のオフセット補償機能付プッシュ型駆動回路１９０において、スイッチＳ１，Ｓ２をオン状態にしたときにオフセット電圧ＶＯＦを発生させるためには、トランジスタ３１，３２を導通させる必要がある。スイッチＳ１，Ｓ２をオン状態にしたときにトランジスタ３１，３２を必ず導通させるためには、スイッチＳ１，Ｓ２をオン状態にする前に、ノードＮ３０の電位Ｖ３０を入力電位ＶＩの最低値ＶＩｍｉｎからオフセット電圧ＶＯＦの最大値ΔＶｍａｘを減算した定電位ＶＩｍｉｎ−ΔＶｍａｘにリセットする必要がある。また、ノードＮ３０に定電位ＶＩｍｉｎ−ΔＶｍａｘを印加したときにトランジスタ３１，３２に大電流流れることを防止する必要がある。この実施の形態２１では、この問題が解決される。

図７８は、この発明の実施の形態２１によるオフセット補償機能付プッシュ型駆動回路２００の構成を示す回路ブロック図である。図７８において、このオフセット補償機能付プッシュ型駆動回路２００は、図７２の駆動回路１９０にＮ型トランジスタ２０１，２０２，２０４およびＰ型トランジスタ２０３を付加したものである。トランジスタ２０１〜２０４は、ノードＮ３０の電位Ｖ３０を初期化するためのリセット回路を構成する。

すなわち、トランジスタ２０１〜２０３は、ノードＮ２２と接地電位ＧＮＤのノードとの間に直列接続される。Ｎ型トランジスタ２０１のゲートは、クロック信号ＣＬＫを受ける。Ｎ型トランジスタ２０２のゲートは、そのドレインに接続される。Ｎ型トランジスタ２０２は、ダイオード素子を構成する。Ｐ型トランジスタ２０３のゲートは、入力電位ＶＩの最低値ＶＩｍｉｎからオフセット電圧ＶＯＦの最大値ΔＶｍａｘを減算した定電位ＶＩｍｉｎ−ΔＶｍａｘを受ける。Ｎ型トランジスタ２０４のドレインはノードＮ３０に接続され、そのソースは定電位ＶＩｍｉｎ−ΔＶｍａｘを受け、そのゲートはクロック信号ＣＬＫを受ける。

スイッチＳ１，Ｓ２がオン状態にされている期間において、クロック信号ＣＬＫが所定時間だけパルス的に「Ｈ」レベルにされる。これにより、Ｎ型トランジスタ２０４が導通してノードＮ３０の電位Ｖ３０が定電位ＶＩｍｉｎ−ΔＶｍａｘにされ、トランジスタ３１，３２が導通してオフセット電圧ＶＯＦが発生する。また、Ｎ型トランジスタ２０１が導通してノードＮ２２の電位Ｖ２２が定電位ＶＩｍｉｎ−ΔＶｍａｘにＰ型トランジスタ２０３のしきい値電圧の絶対値｜ＶＴＰ｜およびＮ型トランジスタ２０１のしきい値電圧ＶＴＮを加算した電位ＶＩｍｉｎ−ΔＶｍａｘ＋｜ＶＴＰ｜＋ＶＴＮになる。このときノードＮ２２とＮ３０との電位差は｜ＶＴＰ｜＋ＶＴＮとなるので、トランジスタ３１，３２には微小電流しか流れない。他の構成および動作は図７２の駆動回路１９０と同じであるので、その説明は繰り返さない。

この実施の形態２１では、出力電位ＶＯと入力電位ＶＩが正確に一致し、かつ低消費電力の駆動回路２００が得られた。

なお、Ｎ型トランジスタ２０１と２０４を別の信号で制御してもよい。また、Ｎ型トランジスタ２０１，２０４の各々をＰ型トランジスタで置換しても良い。但し、Ｐ型トランジスタのゲートには信号ＣＬＫの相補信号／ＣＬＫを与える必要がある。また、ノードＮ２２に所定電位が現れるのであれば、Ｐ型トランジスタ２０３のドレインは、接地電位ＧＮＤ以外の電位のノードに接続しても良い。また、所定の電流が流れるのであれば、定電流源１６１の低電位側の端子は、接地電位ＧＮＤ以外の電位のノードに接続しても良い。

［実施の形態２２］
図７３のオフセット補償機能付プル型駆動回路１９１において、スイッチＳ１，Ｓ２をオン状態にしたときにオフセット電圧ＶＯＦを発生させるためには、トランジスタ３４，３５を導通させる必要がある。スイッチＳ１，Ｓ２をオン状態にしたときにトランジスタ３４，３５を必ず導通させるためには、スイッチＳ１，Ｓ２をオン状態にする前に、ノードＮ３０の電位Ｖ３０を入力電位ＶＩの最高値ＶＩｍａｘにオフセット電圧ＶＯＦの最大値ΔＶｍａｘを加算した定電位ＶＩｍａｘ＋ΔＶｍａｘにリセットする必要がある。また、ノードＮ３０に定電位ＶＩｍａｘ＋ΔＶｍａｘを印加したときにトランジスタ３４，３５に大電流が流れることを防止する必要がある。この実施の形態２２では、この問題が解決される。

図７９は、この発明の実施の形態２２によるオフセット補償機能付プル型駆動回路２１０の構成を示す回路ブロック図である。図７９において、このオフセット補償機能付プル型駆動回路２１０は、図７３の駆動回路１９１にＮ型トランジスタ２１１およびＰ型トランジスタ２１２〜２１４を付加したものである。トランジスタ２１１〜２１４は、ノードＮ３０の電位Ｖ３０を初期化するためのリセット回路を構成する。

すなわち、トランジスタ２１１〜２１３は、第４電源電位Ｖ４のノードとノードＮ２７との間に直列接続される。Ｐ型トランジスタ２１１のゲートは、入力電位ＶＩの最高値ＶＩｍａｘにオフセット電圧ＶＯＦの最大値ΔＶｍａｘを加算した定電位ＶＩｍａｘ＋ΔＶｍａｘを受ける。Ｐ型トランジスタ２１２のゲートは、そのドレインに接続される。Ｐ型トランジスタ２１２は、ダイオード素子を構成する。Ｐ型トランジスタ２１３のゲートは、相補クロック信号／ＣＬＫを受ける。Ｐ型トランジスタ２１４のドレインはノードＮ３０に接続され、そのソースは定電位ＶＩｍａｘ＋ΔＶｍａｘを受け、そのゲートは相補クロック信号／ＣＬＫを受ける。

スイッチＳ１，Ｓ２がオン状態にされている期間において、相補クロック信号／ＣＬＫが所定時間だけパルス的に「Ｌ」レベルにされる。これにより、Ｐ型トランジスタ２１４が導通してノードＮ３０の電位Ｖ３０が定電位ＶＩｍａｘ＋ΔＶｍａｘにされ、トランジスタ３４，３５が導通してオフセット電圧ＶＯＦが発生する。また、Ｐ型トランジスタ２１３が導通してノードＮ２７の電位Ｖ２７が定電位ＶＩｍａｘ＋ΔＶｍａｘからＮ型トランジスタ２１１のしきい値電圧ＶＴＮおよびＰ型トランジスタ２１２のしきい値電圧の絶対値｜ＶＴＰ｜を減算した電位ＶＩｍａｘ＋ΔＶｍａｘ−ＶＴＮ−｜ＶＴＰ｜になる。このときノードＮ３０とＮ２７との電位差はＶＴＮ＋｜ＶＴＰ｜となるので、トランジスタ３４，３５には微小電流しか流れない。他の構成および動作は図７３の駆動回路１９１と同じであるので、その説明は繰り返さない。

この実施の形態２２では、出力電位ＶＯと入力電位ＶＩが正確に一致し、かつ低消費電力の駆動回路２１０が得られた。

なお、Ｐ型トランジスタ２１３と２１４を別の信号で制御してもよい。また、Ｎ型トランジスタ２１３，２１４の各々をＮ型トランジスタで置換しても良い。但し、Ｎ型トランジスタのゲートには信号／ＣＬＫの相補信号ＣＬＫを与える必要がある。また、ノードＮ２７に所定電位が現れるのであれば、Ｎ型トランジスタ２１１のドレインは、第４電源電位Ｖ４以外の電位のノードに接続しても良い。また、所定の電流が流れるのであれば、定電流源１６５の高電位側の端子は、第４電源電位Ｖ４以外の電位のノードに接続しても良い。さらに、図７８の駆動回路２００と図７９の駆動回路２１０を並列接続すれば、良好なオフセット補償機能付プッシュプル型駆動回路が得られることもいうまでもない。

なお、以上の実施の形態１〜２２において、電界効果トランジスタは、ＭＯＳトランジスタであってもよいし、薄膜トランジスタ（ＴＦＴ）でもよい。薄膜トランジスタは、ポリシリコン薄膜、アモルファスシリコン薄膜などのどのような半導体薄膜で形成されたものでもよいし、樹脂基板、ガラス基板などのどのような絶縁基板上に形成されたものでもよい。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の実施の形態１によるカラー液晶表示装置の全体構成を示すブロック図である。 図１に示した各液晶セルに対応して設けられた液晶駆動回路の構成を示す回路図である。 図１に示した水平走査回路の要部を示す回路ブロック図である。 図３に示した駆動回路の構成を示す回路図である。 図４に示した駆動回路の動作を説明するための回路図である。 図４に示した駆動回路の動作を説明するためのタイムチャートである。 実施の形態１の変更例を示す回路図である。 実施の形態１の他の変更例を示す回路図である。 実施の形態１のさらに他の変更例を示す回路図である。 この発明の実施の形態２による駆動回路のレベルシフト回路の構成を示す回路図である。 この発明の実施の形態３による駆動回路のレベルシフトの構成を示す回路図である。 この発明の実施の形態４による駆動回路のレベルシフト回路の構成を示す回路図である。 この発明の実施の形態５による駆動回路のレベルシフト回路の構成を示す回路図である。 実施の形態１の問題点を説明するための図である。 実施の形態１の問題点を説明するための回路図である。 実施の形態６の原理を説明するための回路図である。 この発明の実施の形態６による駆動回路の構成を示す回路図である。 図１７に示した駆動回路の構成をより詳細に示す回路図である。 実施の形態６の変更例を示す回路図である。 実施の形態６の他の変更例を示す回路図である。 実施の形態６のさらに他の変更例を示す回路図である。 この発明の実施の形態７による駆動回路の構成を示す回路図である。 図２２に示した駆動回路の動作を示すタイムチャートである。 実施の形態７の変更例を示す回路図である。 この発明の実施の形態８による駆動回路の構成を示す回路図である。 実施の形態８の変更例を示す回路図である。 実施の形態８の他の変更例を示す回路図である。 実施の形態８のさらに他の変更例を示す回路図である。 実施の形態８のさらに他の変更例を示す回路図である。 実施の形態８のさらに他の変更例を示す回路図である。 この発明の実施の形態９による駆動回路の構成を示す回路図である。 図３１に示した駆動回路の動作を示すタイムチャートである。 実施の形態９の変更例を示す回路図である。 この発明の実施の形態１０による駆動回路の構成を示す回路図である。 実施の形態１０の変更例を示す回路図である。 この発明の実施の形態１１による駆動回路の構成を示す回路図である。 図３６に示した駆動回路の構成を示す回路図である。 この発明の実施の形態１２によるオフセット補償機能付駆動回路の構成を示す回路ブロック図である。 図３８に示したオフセット補償機能付駆動回路の動作を示すタイムチャートである。 この発明の実施の形態１３によるオフセット補償機能付駆動回路の構成を示す回路ブロック図である。 図４０に示したオフセット補償機能付駆動回路の動作を示すタイムチャートである。 図４０に示したオフセット補償機能付駆動回路の動作を示す他のタイムチャートである。 実施の形態１３の変更例を示す回路図である。 実施の形態１３の他の変更例を示す回路図である。 実施の形態１３のさらに他の変更例を示す回路図である。 実施の形態１３のさらに他の変更例を示す回路図である。 実施の形態１３のさらに他の変更例を示す回路図である。 実施の形態１３のさらに他の変更例を示す回路図である。 実施の形態１３のさらに他の変更例を示す回路図である。 実施の形態１３のさらに他の変更例を示す回路図である。 実施の形態１３のさらに他の変更例を示す回路図である。 実施の形態１３のさらに他の変更例を示す回路図である。 実施の形態１３のさらに他の変更例を示す回路図である。 実施の形態１３のさらに他の変更例を示す回路図である。 この発明の実施の形態１４によるオフセット補償機能付駆動回路の構成を示す回路ブロック図である。 図５５に示したオフセット補償機能付駆動回路の動作を示すタイムチャートである。 図５５に示したオフセット補償機能付駆動回路の動作を示す他のタイムチャートである。 この発明の実施の形態１５によるオフセット補償機能付駆動回路の構成を示す回路ブロック図である。 図５８に示したオフセット補償機能付駆動回路の動作を示すタイムチャートである。 この発明の実施の形態１６によるカラー液晶表示装置の要部を示す回路図である。 図６０に示したカラー液晶表示装置に含まれるプッシュ型駆動回路の構成を示す回路図である。 図６０に示したプッシュ型駆動回路の構成をより詳細に示す回路図である。 実施の形態１６の変更例を示す回路図である。 実施の形態１６の他の変更例を示す回路図である。 この発明の実施の形態１７によるプル型駆動回路の構成を示す回路図である。 実施の形態１７の変更例を示す回路図である。 この発明の実施の形態１８による駆動回路の構成を示す回路ブロック図である。 実施の形態１８の変更例を示す回路図である。 実施の形態１８の他の変更例を示す回路図である。 実施の形態１８のさらに他の変更例を示す回路図である。 図７０に示した駆動回路の構成をより詳細に示す回路図である。 この発明の実施の形態１９によるオフセット補償機能付プッシュ型駆動回路の構成を示す回路ブロック図である。 実施の形態２０の変更例を示す回路図である。 この発明の実施の形態２０によるオフセット補償機能付駆動回路の構成を示す回路ブロック図である。 実施の形態２０の変更例を示す回路図である。 実施の形態２０の他の変更例を示す回路図である。 実施の形態２０のさらに他の変更例を示す回路図である。 この発明の実施の形態２１によるオフセット補償機能付駆動回路の構成を示す回路ブロック図である。 この発明の実施の形態２２によるオフセット補償機能付駆動回路の構成を示す回路ブロック図である。 従来の駆動回路の構成を示す回路図である。

符号の説明

１ 液晶パネル、２ 液晶セル、３ 画素、４ 走査線、５ 共通電位線、６ データ線、７ 垂直走査回路、８ 水平走査回路、１０ 液晶駆動回路、１１，２３，２６，３１，３４，４２．０〜４２．ｍ，４７．０〜４７．ｍ，６９，７０，８２，８６，９９〜１０１，１０３，１０４，１３１ａ，１６２，１６３，１８６〜１８８，２０１，２０２，２０４，２１１，３０３，３０４ Ｎ型電界効果トランジスタ、１２，２９，７６，７７，１１８，１１９,１２２，１２２a，１２２ｂ，１２６ａ，１２６ｂ，１５６ キャパシタ、１５ 階調電位発生回路、１６．１〜１６．ｎ＋１，２２，２８，５１．０〜５１．ｉ，５６．１〜５６．ｉ，６７，６８，１６４ 抵抗素子、１７．１〜１７．ｎ，Ｓ１，Ｓ１ａ，Ｓ１ｂ，Ｓ２，Ｓ２ａ，Ｓ２ｂ，Ｓ３，Ｓ３ａ，Ｓ３ｂ，Ｓ４，Ｓ４ａ，Ｓ4ｂ，Ｓ５〜Ｓ７ スイッチ、２０，３６，３７，３８，６０，７１，７２，７３，７５，７８，８０，８３，８５，８８，９０，９１，９５，１０８，１１０，１１３，１１５．１〜１１５．ｊ，１２１，１６０、１６５，１６６，１７０，１７２，１７５，１７６，１８０，１８５，１９０，１９１，１９５〜１９８，２００，２１０，３００ 駆動回路、２１，２１′，２５，２５′，４０，４５，５０，５５，６１，６１′，６３，６３′，９６，９６′、１０２，１０２′，１１１，１１１′，１１２，１１２′，１１６，１１７ レベルシフト回路、２４，２７，３２，３５，４３．０〜４３．ｍ，４８．０〜４８．ｍ，６５，６６，８１，８７，９７，９８，１０５〜１０７，１３１ｂ，１８９，２０３，２１２〜２１４，３０１，３０２ Ｐ型電界効果トランジスタ、３０，３０′ プルアップ回路、３３，３３′ プルダウン回路、３６ 負荷容量、４１．１〜４１．ｍ，４６．１〜４６．ｍ，５２．１〜５２．ｉ，５７．１〜５７．ｉ ヒューズ、１２０，１２５，１２７，１３０，１３２，１３３，１３５，１３６，１４０，１４１，１４５，１４６，１５０，１５１，１５５，１５７ オフセット補償機能付駆動回路、６２，６４，１６１，１７１，３０５ 定電流源。

Claims (21)

1. 入力電位に応じた電位を出力ノードに出力する駆動回路であって、
   前記入力電位を予め定められた第１の電圧だけある電位方向にレベルシフトさせた電位を出力する第１のレベルシフト回路、および
   前記第１のレベルシフト回路の出力電位を前記ある電位方向と逆の電位方向に予め定められた第２の電圧だけレベルシフトさせた電位を前記出力ノードに出力する第２のレベルシフト回路を備え、
   前記第１のレベルシフト回路は、
   その一方電極が第１の電源電位を受ける第１の電流制限素子、
   その第１の電極が第２の電源電位を受け、その入力電極が前記入力電位を受ける第１の導電形式の第１のトランジスタ、および
   その第１の電極および入力電極が前記第１の電流制限素子の他方電極に接続され、その第２の電極が前記第１のトランジスタの第２の電極に接続された第２の導電形式の第２のトランジスタを含み、
   前記第２のレベルシフト回路は、
   その第１の電極が第３の電源電位を受け、その入力電極が前記第１の電流制限素子の他方電極に接続された第２の導電形式の第３のトランジスタ、および
   その第１の電極が前記第３のトランジスタの第２の電極に接続され、その第２の電極および入力電極が前記出力ノードに接続された第１の導電形式の第４のトランジスタを含む、駆動回路。
2. 前記第２のレベルシフト回路は、さらに、前記出力ノードと第４の電源電位のラインとの間に接続された第２の電流制限素子を含む、請求項１に記載の駆動回路。
3. 前記第１および第３の電源電位は同電位であり、
   前記第２および第４の電源電位は同電位である、請求項２に記載の駆動回路。
4. 前記第１および第２の電流制限素子はそれぞれ第１および第２の抵抗素子である、請求項２または請求項３に記載の駆動回路。
5. 前記第１の電流制限素子は、その入力電極が第１の定電圧を受ける第１の導電形式の第５のトランジスタであり、
   前記第２の電流制限素子は、その入力電極が第２の定電圧を受ける第２の導電形式の第６のトランジスタである、請求項２から請求項４のいずれかに記載の駆動回路。
6. さらに、前記第１および第２の定電圧を発生する定電圧発生回路を備える、請求項５に記載の駆動回路。
7. 複数の駆動回路が設けられ、
   前記定電圧発生回路は前記複数の駆動回路に共通に設けられている、請求項６に記載の駆動回路。
8. さらに、前記入力電位が前記ある電位方向に変化されたことに応じて、前記第３のトランジスタの入力電極に接続された第１のノードの電位を前記ある電位方向にパルス的に変化させる第１のパルス発生回路を備える、請求項１から請求項７のいずれかに記載の駆動回路。
9. 前記第１のパルス発生回路は、その一方電極が前記第１のノードに接続され、その他方電極の電位が前記入力電位が前記ある電位方向に変化されたことに応じて前記ある電位方向にパルス的に変化される第１のキャパシタを含む、請求項８に記載の駆動回路。
10. さらに、その第１の電極が前記第１の電源電位を受け、その第２の電極が前記第１のノードに接続された第１の導電形式の第７のトランジスタ、
    前記第１の電圧および前記第７のトランジスタのしきい値電圧の和の電圧だけ前記入力電位を前記ある電位方向にレベルシフトさせた電位を生成して前記第７のトランジスタの入力電極に与える第３のレベルシフト回路を備える、請求項９に記載の駆動回路。
11. 前記第１のパルス発生回路は、その一方電極が第５の電源電位を受け、その他方電極が前記第１のノードに接続され、前記入力電位が前記ある電位方向に変化されたことに応じてパルス的に導通する第１のスイッチング素子を含む、請求項８に記載の駆動回路。
12. 前記第１のパルス発生回路は、さらに、前記第１のスイッチング素子の導通時に前記第１のノードと前記第２の電源電位のノードとの間に電流が流れることを防止する電流遮断回路を含む、請求項１１に記載の駆動回路。
13. さらに、前記駆動回路のオフセット電圧を打消すオフセット補償回路を備える、請求項１から請求項１２のいずれかに記載の駆動回路。
14. 前記第２のレベルシフト回路の出力電位は、前記出力ノードの代りに第２のノードに出力され、
    前記オフセット補償回路は、
    第２のキャパシタ、
    前記第２のキャパシタの一方電極に前記入力電位を与えるとともに前記第２のキャパシタの他方電極を前記第２のノードに接続する第１の切換回路、
    前記第２のキャパシタの他方電極に前記入力電位を与えるとともに前記第２のキャパシタの一方電極の電位を前記入力電位の代りに前記第１のレベルシフト回路に与える第２の切換回路、および
    前記第２のノードの電位を前記出力ノードに与える第３の切換回路を含む、請求項１３に記載の駆動回路。
15. 前記オフセット補償回路は、さらに、前記第１の切換回路によって前記第２のキャパシタの一方電極に前記入力電位が与えられるとともに前記第２のキャパシタの他方電極が前記第２のノードに接続されている期間において、前記第２のノードの電位を前記ある電位方向と逆の電位方向にパルス的に変化させる第２のパルス発生回路を含む、請求項１４に記載の駆動回路。
16. 前記第２のパルス発生回路は、その一方電極が前記第２のノードに接続され、その他方電極の電位が所定のタイミングで前記ある電位方向と逆の電位方向に変化される第３のキャパシタを含む、請求項１５に記載の駆動回路。
17. 前記第２のパルス発生回路は、その一方電極が前記第２のノードに接続され、その他方電極が第６の電源電位を受け、所定のタイミングでパルス的に導通する第２のスイッチング素子を含む、請求項１５に記載の駆動回路。
18. 前記第２のパルス発生回路は、さらに、前記第２のスイッチング素子の導通時に前記第２のレベルシフト回路の出力電流を制限する電流制限回路を含む、請求項１７に記載の駆動回路。
19. さらに、前記入力電位を前記第２の電圧だけ前記ある電位方向と逆の電位方向にレベルシフトさせた電位を出力する第４のレベルシフト回路、および
    前記第４のレベルシフト回路の出力電位を前記ある電位方向に前記第１の電圧だけレベルシフトさせた電位を前記出力ノードに出力する第５のレベルシフト回路を備える、請求項１から請求項１８のいずれかに記載の駆動回路。
20. さらに、その一方電極および他方電極がそれぞれ前記第１および第４のレベルシフト回路の出力電位を受け、前記第１および第４のレベルシフト回路のうちの一方のレベルシフト回路の出力電位の変化分を容量結合によって他方のレベルシフト回路の出力電位に加算するための第３のキャパシタを備える、請求項１９に記載の駆動回路。
21. 前記第１〜第４のトランジスタの各々は薄膜トランジスタである、請求項１から請求項２０のいずれかに記載の駆動回路。

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