JP2002152978A - 逆流防止回路 - Google Patents
逆流防止回路Info
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- JP2002152978A JP2002152978A JP2000340774A JP2000340774A JP2002152978A JP 2002152978 A JP2002152978 A JP 2002152978A JP 2000340774 A JP2000340774 A JP 2000340774A JP 2000340774 A JP2000340774 A JP 2000340774A JP 2002152978 A JP2002152978 A JP 2002152978A
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Abstract
(57)【要約】
【課題】 電力損失を十分に低減することができる高効
率の逆流防止回路を提供する。 【解決手段】 Ｐｃｈ ＦＥＴ２のドレインが電流検出
用抵抗１を介して正極入力側に、また、ソースが正極出
力側に接続され、該電流検出用抵抗１のドレイン側が比
較器５の正極に、正・負極入力側端子が分圧抵抗３、４
を介して比較器５の負極に接続され、該比較器５の出力
端子とＮＰＮトランジスタ６のベースとが抵抗８を介し
て接続され、かつ、該ＮＰＮトランジスタ６のコレクタ
がＰｃｈＦＥＴ２のソースに、また、コレクタ・ベース
間に抵抗７が、エミッタ・ベース間にダイオード９が順
方向に接続され、エミッタがＰｃｈ ＦＥＴ２のゲート
に接続されたことを特徴としている。
率の逆流防止回路を提供する。 【解決手段】 Ｐｃｈ ＦＥＴ２のドレインが電流検出
用抵抗１を介して正極入力側に、また、ソースが正極出
力側に接続され、該電流検出用抵抗１のドレイン側が比
較器５の正極に、正・負極入力側端子が分圧抵抗３、４
を介して比較器５の負極に接続され、該比較器５の出力
端子とＮＰＮトランジスタ６のベースとが抵抗８を介し
て接続され、かつ、該ＮＰＮトランジスタ６のコレクタ
がＰｃｈＦＥＴ２のソースに、また、コレクタ・ベース
間に抵抗７が、エミッタ・ベース間にダイオード９が順
方向に接続され、エミッタがＰｃｈ ＦＥＴ２のゲート
に接続されたことを特徴としている。
Description
【０００１】
【発明の属する技術分野】本発明は、ダイオードの代わ
りにＦＥＴを使用した低損失の逆流防止回路に関するも
のである。
りにＦＥＴを使用した低損失の逆流防止回路に関するも
のである。
【０００２】
【従来の技術】図４、図５は、従来使用されている逆流
防止回路で、逆流防止用素子として図４は正極側に、ま
た、図５は負極側にダイオードを使用して逆流防止を行
っている。
防止回路で、逆流防止用素子として図４は正極側に、ま
た、図５は負極側にダイオードを使用して逆流防止を行
っている。
【０００３】
【発明が解決しようとする課題】図４、図５において
は、ダイオードの順方向電圧分だけ電力損失が発生し、
大電流出力時に発熱するという問題があり、順方向電圧
の低いダイオードを使用しても電力損失を十分に低減す
ることができず、ダイオードに代わる低損失部品を使用
した逆流防止回路が要求されていた。
は、ダイオードの順方向電圧分だけ電力損失が発生し、
大電流出力時に発熱するという問題があり、順方向電圧
の低いダイオードを使用しても電力損失を十分に低減す
ることができず、ダイオードに代わる低損失部品を使用
した逆流防止回路が要求されていた。
【０００４】
【課題を解決するための手段】本発明は、上記の課題を
解決するものであり、逆流防止用素子としてドレイン・
ソース間のオン抵抗の小さなＦＥＴを使用し、入力〜出
力間に流れる電流を検出して、設定した電流値以上の
時、ＦＥＴをオンさせてオン損失の低減を図り、設定し
た電流値未満の時には、ＦＥＴを瞬時にオフさせて、Ｆ
ＥＴのドレイン・ソース間の内部ダイオードのみを利用
して、入力側の電圧が出力側よりも低くなった場合で
も、電流が逆流しないようにするものである。
解決するものであり、逆流防止用素子としてドレイン・
ソース間のオン抵抗の小さなＦＥＴを使用し、入力〜出
力間に流れる電流を検出して、設定した電流値以上の
時、ＦＥＴをオンさせてオン損失の低減を図り、設定し
た電流値未満の時には、ＦＥＴを瞬時にオフさせて、Ｆ
ＥＴのドレイン・ソース間の内部ダイオードのみを利用
して、入力側の電圧が出力側よりも低くなった場合で
も、電流が逆流しないようにするものである。
【０００５】すなわち、図１に示すように、Ｐｃｈ Ｆ
ＥＴ２のドレインが電流検出用抵抗１を介して正極入力
側に、また、ソースが正極出力側に接続され、該電流検
出用抵抗１のドレイン側が比較器５の正極に、正・負極
入力側端子が分圧抵抗３、４を介して比較器５の負極に
接続され、該比較器５の出力端子とＮＰＮトランジスタ
６のベースとが抵抗８を介して接続され、かつ、該ＮＰ
Ｎトランジスタ６のコレクタがＰｃｈ ＦＥＴ２のソー
スに、また、コレクタ・ベース間に抵抗７が、エミッタ
・ベース間にダイオード９が順方向に接続され、エミッ
タがＰｃｈ ＦＥＴ２のゲートに接続されたことを特徴
とする逆流防止回路である。
ＥＴ２のドレインが電流検出用抵抗１を介して正極入力
側に、また、ソースが正極出力側に接続され、該電流検
出用抵抗１のドレイン側が比較器５の正極に、正・負極
入力側端子が分圧抵抗３、４を介して比較器５の負極に
接続され、該比較器５の出力端子とＮＰＮトランジスタ
６のベースとが抵抗８を介して接続され、かつ、該ＮＰ
Ｎトランジスタ６のコレクタがＰｃｈ ＦＥＴ２のソー
スに、また、コレクタ・ベース間に抵抗７が、エミッタ
・ベース間にダイオード９が順方向に接続され、エミッ
タがＰｃｈ ＦＥＴ２のゲートに接続されたことを特徴
とする逆流防止回路である。
【０００６】また、図２に示すように、Ｎｃｈ ＦＥＴ
１１のソースが電流検出用抵抗１０を介して正極入力側
に、また、ドレインが正極出力側に接続され、該電流検
出用抵抗１０のソース側が比較器１４の負極に、正・負
極側入力端子を分圧抵抗１２、１３を介して比較器１４
の正極に接続され、該比較器１４の出力端子とＰＮＰト
ランジスタ１５のベースとが抵抗１７を介して接続さ
れ、かつ、該ＰＮＰトランジスタ１５のコレクタがＮｃ
ｈ ＦＥＴ１１のソースに、また、コレクタ・ベース間
に抵抗１６が、エミッタ・ベース間にダイオード１８が
逆方向に接続され、エミッタがＮｃｈ ＦＥＴ１１のゲ
ートに接続されたことを特徴とする逆流防止回路であ
る。
１１のソースが電流検出用抵抗１０を介して正極入力側
に、また、ドレインが正極出力側に接続され、該電流検
出用抵抗１０のソース側が比較器１４の負極に、正・負
極側入力端子を分圧抵抗１２、１３を介して比較器１４
の正極に接続され、該比較器１４の出力端子とＰＮＰト
ランジスタ１５のベースとが抵抗１７を介して接続さ
れ、かつ、該ＰＮＰトランジスタ１５のコレクタがＮｃ
ｈ ＦＥＴ１１のソースに、また、コレクタ・ベース間
に抵抗１６が、エミッタ・ベース間にダイオード１８が
逆方向に接続され、エミッタがＮｃｈ ＦＥＴ１１のゲ
ートに接続されたことを特徴とする逆流防止回路であ
る。
【０００７】さらに、図３に示すように、Ｎｃｈ ＦＥ
Ｔ２０のドレインが電流検出用抵抗１９を介して負極入
力側に、また、ソースが負極出力側に接続され、該電流
検出用抵抗１９のドレイン側が比較器２３の正極に、正
・負極側入力端子が分圧抵抗２１、２２を介して比較器
２３の負極に接続され、該比較器２３の出力端子とＰＮ
Ｐトランジスタ２４のベースとが抵抗２６を介して接続
され、かつ、該ＰＮＰトランジスタ２４のコレクタがＮ
ｃｈ ＦＥＴ２０のソースに、また、コレクタ・ベース
間に抵抗２５が、エミッタ・ベース間にダイオード２７
が逆方向に接続され、エミッタがＮｃｈ ＦＥＴ２０の
ゲートに接続されたことを特徴とする逆流防止回路であ
る。
Ｔ２０のドレインが電流検出用抵抗１９を介して負極入
力側に、また、ソースが負極出力側に接続され、該電流
検出用抵抗１９のドレイン側が比較器２３の正極に、正
・負極側入力端子が分圧抵抗２１、２２を介して比較器
２３の負極に接続され、該比較器２３の出力端子とＰＮ
Ｐトランジスタ２４のベースとが抵抗２６を介して接続
され、かつ、該ＰＮＰトランジスタ２４のコレクタがＮ
ｃｈ ＦＥＴ２０のソースに、また、コレクタ・ベース
間に抵抗２５が、エミッタ・ベース間にダイオード２７
が逆方向に接続され、エミッタがＮｃｈ ＦＥＴ２０の
ゲートに接続されたことを特徴とする逆流防止回路であ
る。
【０００８】
【発明の実施の形態】図１〜３の回路図のように、Ｐｃ
ｈ ＦＥＴまたはＮｃｈ ＦＥＴが電流検出用抵抗を介
して入力側に接続され、該電流検出用抵抗と分圧抵抗と
が比較器に接続される。上記ＦＥＴ駆動用のＮＰＮまた
はＰＮＰトランジスタのコレクタがＦＥＴのソースに接
続される。上記トランジスタのコレクタ・ベース間に抵
抗が、エミッタ・ベース間にダイオードが接続され、エ
ミッタが上記ＦＥＴのゲートに接続され、ベースが抵抗
を介して比較器の出力端子に接続される。図１〜３のい
ずれも入力〜出力間に流れる電流を検出して、設定した
電流値以上の時、ドレイン・ソース間のオン抵抗の低い
ＦＥＴを用いて、ＦＥＴをオンさせてオン損失の低減を
図り、設定した電流値未満の時には、ＦＥＴを瞬時にオ
フさせて、ＦＥＴのドレイン・ソース間の内部ダイオー
ドのみを利用することにより、入力側の電圧が、出力側
よりも低くなった場合においても、電流が逆流しないよ
うにするものである。
ｈ ＦＥＴまたはＮｃｈ ＦＥＴが電流検出用抵抗を介
して入力側に接続され、該電流検出用抵抗と分圧抵抗と
が比較器に接続される。上記ＦＥＴ駆動用のＮＰＮまた
はＰＮＰトランジスタのコレクタがＦＥＴのソースに接
続される。上記トランジスタのコレクタ・ベース間に抵
抗が、エミッタ・ベース間にダイオードが接続され、エ
ミッタが上記ＦＥＴのゲートに接続され、ベースが抵抗
を介して比較器の出力端子に接続される。図１〜３のい
ずれも入力〜出力間に流れる電流を検出して、設定した
電流値以上の時、ドレイン・ソース間のオン抵抗の低い
ＦＥＴを用いて、ＦＥＴをオンさせてオン損失の低減を
図り、設定した電流値未満の時には、ＦＥＴを瞬時にオ
フさせて、ＦＥＴのドレイン・ソース間の内部ダイオー
ドのみを利用することにより、入力側の電圧が、出力側
よりも低くなった場合においても、電流が逆流しないよ
うにするものである。
【０００９】
【実施例】本発明の実施例を、図１〜３に示す。図１
は、逆流防止用素子であるＰｃｈＦＥＴを正極側に接続
したものであり、電流検出用抵抗１に流れる電流を検出
し、分圧抵抗３、４および比較器５で設定した電流値以
上の時、比較器５の出力がＬになり、トランジスタ６が
オフし、Ｐｃｈ ＦＥＴ２のゲートがダイオード９を経
由してＬになることにより、Ｐｃｈ ＦＥＴ２をオンさ
せてオン損失を低減する。また、設定した電流値未満の
時には、比較器５の出力がＨになり、トランジスタ６が
オンして、Ｐｃｈ ＦＥＴ２のゲート・ソース間をショ
ートすることにより、Ｐｃｈ ＦＥＴ２を瞬時にオフさ
せ、Ｐｃｈ ＦＥＴ２のドレイン・ソース間内部のダイ
オードのみを利用して、入力側の電圧が、出力側よりも
低くなった場合においても、電流が逆流しないようにす
るものである。
は、逆流防止用素子であるＰｃｈＦＥＴを正極側に接続
したものであり、電流検出用抵抗１に流れる電流を検出
し、分圧抵抗３、４および比較器５で設定した電流値以
上の時、比較器５の出力がＬになり、トランジスタ６が
オフし、Ｐｃｈ ＦＥＴ２のゲートがダイオード９を経
由してＬになることにより、Ｐｃｈ ＦＥＴ２をオンさ
せてオン損失を低減する。また、設定した電流値未満の
時には、比較器５の出力がＨになり、トランジスタ６が
オンして、Ｐｃｈ ＦＥＴ２のゲート・ソース間をショ
ートすることにより、Ｐｃｈ ＦＥＴ２を瞬時にオフさ
せ、Ｐｃｈ ＦＥＴ２のドレイン・ソース間内部のダイ
オードのみを利用して、入力側の電圧が、出力側よりも
低くなった場合においても、電流が逆流しないようにす
るものである。
【００１０】図２は、逆流防止用素子であるＮｃｈ Ｆ
ＥＴを正極側に接続したものであり、電流検出用抵抗１
０に流れる電流を検出し、分圧抵抗１２、１３および比
較器１４で設定した電流値以上の時、比較器１４の出力
がＨになり、トランジスタ１５がオフし、Ｎｃｈ ＦＥ
Ｔ１１のゲートがダイオード１８を経由してＨになるこ
とにより、Ｎｃｈ ＦＥＴ１１をオンさせてオン損失を
低減する。また、設定した電流値未満の時には、比較器
１４の出力がＬになり、トランジスタ１５がオンして、
Ｎｃｈ ＦＥＴ１１のゲート・ソース間をショートする
ことにより、Ｎｃｈ ＦＥＴ１１を瞬時にオフさせ、Ｎ
ｃｈ ＦＥＴ１１のドレイン・ソース間内部ダイオード
のみを利用して、入力側の電圧が、出力側よりも低くな
った場合においても、電流が逆流しないようにするもの
である。
ＥＴを正極側に接続したものであり、電流検出用抵抗１
０に流れる電流を検出し、分圧抵抗１２、１３および比
較器１４で設定した電流値以上の時、比較器１４の出力
がＨになり、トランジスタ１５がオフし、Ｎｃｈ ＦＥ
Ｔ１１のゲートがダイオード１８を経由してＨになるこ
とにより、Ｎｃｈ ＦＥＴ１１をオンさせてオン損失を
低減する。また、設定した電流値未満の時には、比較器
１４の出力がＬになり、トランジスタ１５がオンして、
Ｎｃｈ ＦＥＴ１１のゲート・ソース間をショートする
ことにより、Ｎｃｈ ＦＥＴ１１を瞬時にオフさせ、Ｎ
ｃｈ ＦＥＴ１１のドレイン・ソース間内部ダイオード
のみを利用して、入力側の電圧が、出力側よりも低くな
った場合においても、電流が逆流しないようにするもの
である。
【００１１】図３は、逆流防止用素子にＮｃｈ ＦＥＴ
を負極側に接続したものであり、電流検出用抵抗１９に
流れる電流を検出し、分圧抵抗２１、２２および比較器
２３で設定した電流値以上の時、比較器２３の出力がＨ
になり、トランジスタ２４がオフし、Ｎｃｈ ＦＥＴ２
０のゲートがダイオード２７を経由してＨになることに
より、Ｎｃｈ ＦＥＴ２０をオンさせてオン損失を低減
する。また、設定した電流値未満の時には、比較器２３
の出力がＬになり、トランジスタ２４がオンして、Ｎｃ
ｈ ＦＥＴ２０のゲート・ソース間をショートすること
により、ＮｃｈＦＥＴ２０を瞬時にオフさせ、Ｎｃｈ
ＦＥＴ２０のドレイン・ソース間内部ダイオードのみを
利用して、入力側の電圧が、出力側よりも低くなった場
合においても、電流が逆流しないようにするものであ
る。
を負極側に接続したものであり、電流検出用抵抗１９に
流れる電流を検出し、分圧抵抗２１、２２および比較器
２３で設定した電流値以上の時、比較器２３の出力がＨ
になり、トランジスタ２４がオフし、Ｎｃｈ ＦＥＴ２
０のゲートがダイオード２７を経由してＨになることに
より、Ｎｃｈ ＦＥＴ２０をオンさせてオン損失を低減
する。また、設定した電流値未満の時には、比較器２３
の出力がＬになり、トランジスタ２４がオンして、Ｎｃ
ｈ ＦＥＴ２０のゲート・ソース間をショートすること
により、ＮｃｈＦＥＴ２０を瞬時にオフさせ、Ｎｃｈ
ＦＥＴ２０のドレイン・ソース間内部ダイオードのみを
利用して、入力側の電圧が、出力側よりも低くなった場
合においても、電流が逆流しないようにするものであ
る。
【００１２】上記図１〜３の逆流防止回路において、逆
流防止用素子の電力損失〔Ｗ〕を調査した。その結果を
〔表１〕に示す。これより明らかなように、本発明の実
施例による逆流防止回路は、従来例によるものと比べて
逆流防止用素子の電力損失が著しく低減されていること
が分かる。
流防止用素子の電力損失〔Ｗ〕を調査した。その結果を
〔表１〕に示す。これより明らかなように、本発明の実
施例による逆流防止回路は、従来例によるものと比べて
逆流防止用素子の電力損失が著しく低減されていること
が分かる。
【００１３】
【表１】
【００１４】
【発明の効果】上記のように、逆流防止用素子としてド
レイン・ソース間のオン抵抗の小さなＦＥＴを使用（適
宜、並列使用）することにより、電力損失を低減させた
逆流防止回路が実現可能となり、理論的には損失が、限
りなくゼロに近い逆流防止回路も可能である。また、低
損失なため、大電流出力電源の並列運転を行なう際の各
電源出力に接続しても、高い効率を得ることができる。
レイン・ソース間のオン抵抗の小さなＦＥＴを使用（適
宜、並列使用）することにより、電力損失を低減させた
逆流防止回路が実現可能となり、理論的には損失が、限
りなくゼロに近い逆流防止回路も可能である。また、低
損失なため、大電流出力電源の並列運転を行なう際の各
電源出力に接続しても、高い効率を得ることができる。
【図１】本発明による逆流防止回路の実施例を示した回
路図である。
路図である。
【図２】本発明による逆流防止回路の他の実施例を示し
た回路図である。
た回路図である。
【図３】本発明による逆流防止回路の他の実施例を示し
た回路図である。
た回路図である。
【図４】従来例による逆流防止回路の回路図である。
【図５】従来使用されている他の逆流防止回路である。
１、１０、１９ 電流検出用抵抗 ２ Ｐｃｈ ＦＥＴ ３、４、１２、１３、２１、２２ 分圧抵抗 ５、１４、２３ 比較器 ６ ＮＰＮトランジスタ ７、８、１６，１７、２５、２６ 抵抗 ９、１８、２７、２８、２９ ダイオード １１、２０ Ｎｃｈ ＦＥＴ １５、２４ ＰＮＰトランジスタ
Claims (3)
- 【請求項１】 Ｐｃｈ ＦＥＴのドレインが電流検出用
抵抗を介して正極入力側に、また、ソースが正極出力側
に接続され、該電流検出用抵抗のドレイン側が比較器の
正極に、正・負極入力側端子が分圧抵抗を介して比較器
の負極に接続され、該比較器の出力端子とＮＰＮトラン
ジスタのベースとが抵抗を介して接続され、かつ、該Ｎ
ＰＮトランジスタのコレクタがＰｃｈ ＦＥＴのソース
に、また、コレクタ・ベース間に抵抗が、エミッタ・ベ
ース間にダイオードが順方向に接続され、エミッタがＰ
ｃｈ ＦＥＴのゲートに接続されたことを特徴とする逆
流防止回路。 - 【請求項２】 Ｎｃｈ ＦＥＴのソースが電流検出用抵
抗を介して正極入力側に、また、ドレインが正極出力側
に接続され、該電流検出用抵抗のソース側が比較器の負
極に、正・負極入力側端子が分圧抵抗を介して比較器の
正極に接続され、該比較器の出力端子とＰＮＰトランジ
スタのベースとが抵抗を介して接続され、かつ、該ＰＮ
ＰトランジスタのコレクタがＮｃｈ ＦＥＴのソース
に、また、コレクタ・ベース間に抵抗が、エミッタ・ベ
ース間にダイオードが逆方向に接続され、エミッタがＮ
ｃｈ ＦＥＴのゲートに接続されたことを特徴とする逆
流防止回路。 - 【請求項３】 Ｎｃｈ ＦＥＴのドレインが電流検出用
抵抗を介して負極入力側に、また、ソースが負極出力側
に接続され、該電流検出用抵抗のドレイン側が比較器の
正極に、正・負極入力側端子が分圧抵抗を介して比較器
の負極に接続され、かつ、該比較器の出力端子とＰＮＰ
トランジスタのベースとが抵抗を介して接続され、該Ｐ
ＮＰトランジスタのコレクタがＮｃｈ ＦＥＴのソース
に、また、コレクタ・ベース間に抵抗が、エミッタ・ベ
ース間にダイオードが逆方向に接続され、エミッタがＮ
ｃｈ ＦＥＴのゲートに接続されたことを特徴とする逆
流防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000340774A JP2002152978A (ja) | 2000-11-08 | 2000-11-08 | 逆流防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000340774A JP2002152978A (ja) | 2000-11-08 | 2000-11-08 | 逆流防止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002152978A true JP2002152978A (ja) | 2002-05-24 |
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ID=18815634
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000340774A Pending JP2002152978A (ja) | 2000-11-08 | 2000-11-08 | 逆流防止回路 |
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|---|---|
| JP (1) | JP2002152978A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6891425B1 (en) * | 2003-05-09 | 2005-05-10 | Maxim Integrated Products, Inc. | Low voltage or'ing circuits and methods with zero recovery time |
| KR100698138B1 (ko) * | 2004-12-30 | 2007-03-26 | 엘지전자 주식회사 | 이동통신 단말기의 내장형 충전기에 적용되는 역전압 및과전압 차단장치 |
| JP2008141889A (ja) * | 2006-12-04 | 2008-06-19 | New Japan Radio Co Ltd | 充電制御回路 |
| US7423471B2 (en) | 2005-12-09 | 2008-09-09 | Ricoh Company, Ltd. | Backflow preventing circuit capable of preventing reverse current efficiently |
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-
2000
- 2000-11-08 JP JP2000340774A patent/JP2002152978A/ja active Pending
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