JP2011205883A - 昇圧回路及び昇圧回路を用いたrfidタグ - Google Patents
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Abstract
【解決手段】単位昇圧回路の出力端子に当たるノード、または当該ノードに接続されたトランジスタのゲート電極をブートストラップ動作により昇圧することで、当該トランジスタにおけるしきい値電位と同等の電位の低下を防ぎ、当該単位昇圧回路の出力電位の低下を防ぐことができる。
【選択図】図1
Description
本実施の形態では、開示する発明の一態様に係る昇圧回路について、図1乃至図3を用いて説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、OSの符号を併せて付す場合がある。
開示する発明の一態様に係る昇圧回路の回路構成の一例について、図1に示す回路図を用いて説明する。
次に図1および図2に示す昇圧回路の動作の一例について図3に示すタイミングチャートを用いて説明する。
本実施の形態では、先の実施の形態で示した昇圧回路とは異なる昇圧回路について、図4および図5を用いて説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、OSの符号を併せて付す場合がある。
開示する発明の一態様に係る昇圧回路の回路構成の一例について、図4に示す回路図を用いて説明する。
次に図4に示す昇圧回路の動作の一例について図5に示すタイミングチャートを用いて説明する。
本実施の形態では、上記実施の形態で述べた昇圧回路の適用例であるRFIDタグについて、図6を参照して説明する。
本実施の形態では、上記実施の形態で述べた昇圧回路に適用できるトランジスタの例につき、図7を参照して説明する。なお、トランジスタの構造は特に限定されず、例えば、トップゲート構造またはボトムゲート構造の、スタガ型またはプレーナ型など、適当な構造を採用することができる。また、トランジスタはチャネル形成領域を一つ有するシングルゲート構造でも、二つ有するダブルゲート構造であっても、三つ有するトリプルゲート構造であっても良い。また、チャネル領域の上下にゲート絶縁層を介して配置された2つのゲート電極を有する、デュアルゲート型でもよい。
本実施の形態では、酸化物半導体層を含むトランジスタ、およびその作製方法の一例を、図8を用いて詳細に説明する。
本実施の形態では、上記実施の形態で述べた昇圧回路およびRFIDタグに適用できる半導体装置の構成およびその作製方法について、図9乃至図13を参照して説明する。
図9は、半導体装置の構成の一例であり、半導体装置の断面を示す。図9に示される半導体装置は、下部に第1の半導体材料を用いたトランジスタ660を有し、上部に第2の半導体材料を用いたトランジスタ662を有するものである。ここで、第1の半導体材料と第2の半導体材料とは異なる材料とすることが望ましい。例えば、第1の半導体材料を酸化物半導体以外の半導体材料とし、第2の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いるのが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流を十分に低減することを可能とする。
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のトランジスタ660の作製方法について図10および図11を参照して説明し、その後、上部のトランジスタ662の作製方法について図12および図13を参照して説明する。
まず、半導体材料を含む基板600を用意する(図10(A)参照)。半導体材料を含む基板600としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することができる。ここでは、半導体材料を含む基板600として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般に「SOI基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含むものとする。つまり、「SOI基板」が有する半導体層は、シリコン半導体層に限定されない。また、SOI基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。
次に、ゲート電極610、絶縁層628、絶縁層630などの上に導電層を形成し、該導電層を選択的にエッチングして、ソース電極またはドレイン電極642a、ソース電極またはドレイン電極642bを形成する(図12(A)参照)。
102 容量素子
103 トランジスタ
106 容量素子
107 トランジスタ
111 単位昇圧回路
120 容量素子
121 クロック信号線
122 クロック信号線
123 リセット信号線
201 トランジスタ
202 容量素子
203 トランジスタ
204 トランジスタ
205 トランジスタ
206 容量素子
211 単位昇圧回路
215 アナログスイッチ
220 容量素子
221 クロック信号線
222 クロック信号線
300 RFIDタグ
301 通信器
302 アンテナ
303 無線信号
304 アンテナ
305 整流回路
306 定電圧回路
307 復調回路
308 変調回路
309 論理回路
310 記憶回路
311 ROM
320 昇圧回路
400 基板
401 ゲート電極
402 ゲート絶縁層
403 酸化物半導体層
405a ソース電極またはドレイン電極
405b ソース電極またはドレイン電極
407 絶縁層
409 保護絶縁層
410 トランジスタ
420 トランジスタ
427 絶縁層
430 トランジスタ
436a 配線
436b 配線
437 絶縁層
440 トランジスタ
505 基板
506 保護絶縁層
507 ゲート絶縁層
510 トランジスタ
511 ゲート電極
515a ソース電極またはドレイン電極
515b ソース電極またはドレイン電極
516 絶縁層
530 酸化物半導体膜
531 酸化物半導体層
600 基板
602 保護層
604 半導体領域
606 素子分離絶縁層
608 ゲート絶縁層
610 ゲート電極
616 チャネル形成領域
620 不純物領域
622 金属層
624 金属化合物領域
628 絶縁層
630 絶縁層
642a ソース電極またはドレイン電極
642b ソース電極またはドレイン電極
644 酸化物半導体層
646 ゲート絶縁層
648a ゲート電極
650 絶縁層
652 絶縁層
656 配線
660 トランジスタ
662 トランジスタ
Claims (11)
- 第1のゲート電極、第1のソース電極、および第1のドレイン電極を有する第1のトランジスタと、
第2のゲート電極、第2のソース電極、および第2のドレイン電極を有する第2のトランジスタと、
第1の容量素子と、
第2の容量素子と、を有し、
前記第1のゲート電極と、前記第1のソース電極またはドレイン電極の一方と、前記第2のソース電極またはドレイン電極の一方とは、電気的に接続され、
前記第1のソース電極またはドレイン電極の他方と、前記第2のゲート電極と、前記第1の容量素子の電極の一方と、前記第2の容量素子の電極の一方とは、電気的に接続され、
前記第2のソース電極またはドレイン電極の他方と、前記第1の容量素子の電極の他方とは、電気的に接続され、
前記第1のソース電極またはドレイン電極の一方には、入力信号が入力され、
前記第2の容量素子の電極の他方には、クロック信号が入力され、
前記第1のソース電極またはドレイン電極の他方から、前記入力信号を昇圧した信号が出力される昇圧回路。 - 直列接続で電気的に接続された、n段(nは自然数かつ偶数)の単位昇圧回路を有し、
前記単位昇圧回路は、
第1のゲート電極、第1のソース電極、および第1のドレイン電極を有する第1のトランジスタと、
第2のゲート電極、第2のソース電極、および第2のドレイン電極を有する第2のトランジスタと、
第1の容量素子と、
第2の容量素子と、を有し、
前記第1のゲート電極と、前記第1のソース電極またはドレイン電極の一方と、前記第2のソース電極またはドレイン電極の一方とは、電気的に接続され、
前記第1のソース電極またはドレイン電極の他方と、前記第2のゲート電極と、前記第1の容量素子の電極の一方と、前記第2の容量素子の電極の一方とは、電気的に接続され、
前記第2のソース電極またはドレイン電極の他方と、前記第1の容量素子の電極の他方とは、電気的に接続され、
第1段目の前記第1のソース電極またはドレイン電極の一方には、入力信号が入力され、
2M−1段目(Mは1乃至n/2の自然数)の前記第2の容量素子の電極の他方には、クロック信号が入力され、
2M段目の前記第2の容量素子の電極の他方には、反転クロック信号が入力され、
第n段目の前記第1のソース電極またはドレイン電極の他方から、前記入力信号を昇圧した信号が出力される昇圧回路。 - 直列接続で電気的に接続された、n段(nは自然数)の単位昇圧回路を有し、
前記単位昇圧回路は、
第1のゲート電極、第1のソース電極、および第1のドレイン電極を有する第1のトランジスタと、
第2のゲート電極、第2のソース電極、および第2のドレイン電極を有する第2のトランジスタと、
第1の容量素子と、
第2の容量素子と、を有し、
前記第1のゲート電極と、前記第1のソース電極またはドレイン電極の一方と、前記第2のソース電極またはドレイン電極の一方とは、電気的に接続され、
前記第1のソース電極またはドレイン電極の他方と、前記第2のゲート電極と、前記第1の容量素子の電極の一方と、前記第2の容量素子の電極の一方とは、電気的に接続され、
前記第2のソース電極またはドレイン電極の他方と、前記第1の容量素子の電極の他方とは、電気的に接続され、
第1段目の前記第1のソース電極またはドレイン電極の一方には、入力信号が入力され、
第n段目の前記第1のソース電極またはドレイン電極の他方から、前記入力信号を昇圧した信号が出力され、
第n段目の前記第2の容量素子の電極の他方には反転クロック信号が入力され、
全てのMの値に対し(Mは1≦M≦(n−1)を満たす自然数)、nが偶数でMが奇数、またはnが奇数でMが偶数のとき、第M段目の前記第2の容量素子の電極の他方には、クロック信号が入力され、
全てのMの値に対し、n、M共に偶数または奇数のとき、第M段目の前記第2の容量素子の電極の他方には、反転クロック信号が入力される昇圧回路。 - 前記単位昇圧回路は、
第3のゲート電極、第3のソース電極、および第3のドレイン電極を有する第3のトランジスタと、を有し、
前記第3のソース電極またはドレイン電極の一方と、前記第2のソース電極またはドレイン電極の他方と、前記第1の容量素子の電極の他方とは、電気的に接続され、
前記第3のソース電極またはドレイン電極の他方と、低電位電源とは、電気的に接続され、
前記第3のゲート電極には、リセット信号が入力され、
前記低電位電源は、前記入力信号より低電位である請求項2または請求項3に記載の昇圧回路。 - 直列接続で電気的に接続された、n段(nは自然数かつ偶数)の単位昇圧回路を有し、
前記単位昇圧回路は、
第1のゲート電極、第1のソース電極、および第1のドレイン電極を有する第1のトランジスタと、
第2のゲート電極、第2のソース電極、および第2のドレイン電極を有する第2のトランジスタと、
第3のゲート電極、第3のソース電極、および第3のドレイン電極を有する第3のトランジスタと、
第4のゲート電極、第4のソース電極、および第4のドレイン電極を有する第4のトランジスタと、
第1の容量素子と、
第2の容量素子と、
第1の端子乃至第4の端子を有するアナログスイッチと、を有し、
前記第1のゲート電極と、前記第1のソース電極またはドレイン電極の一方と、前記第2のソース電極またはドレイン電極の一方と、前記第4のソース電極またはドレイン電極の一方とは、電気的に接続され、
前記第1のソース電極またはドレイン電極の他方と、前記第2のゲート電極と、前記第1の容量素子の電極の一方と、前記第4のゲート電極とは、電気的に接続され、
前記第2のソース電極またはドレイン電極の他方と、前記第1の容量素子の電極の他方と、前記第3のソース電極またはドレイン電極の一方とは、電気的に接続され、
前記第3のソース電極またはドレイン電極の他方と、低電位電源とは、電気的に接続され、
前記第4のソース電極またはドレイン電極の他方と、前記第2の容量素子の電極の一方と、前記アナログスイッチの第1の端子とは、電気的に接続され、
第1段目の前記第1のソース電極またはドレイン電極の一方には、入力信号が入力され、
2M−1段目(Mは1乃至n/2の自然数)の前記第3のゲート電極および前記第2の容量素子の電極の他方には、クロック信号が入力され、
2M段目の前記第3のゲート電極および前記第2の容量素子の電極の他方には、反転クロック信号が入力され、
2M−1段目において、前記アナログスイッチの第2の端子には、前記クロック信号が、前記アナログスイッチの第3の端子には、前記反転クロック信号が入力され、
2M段目において、前記アナログスイッチの第2の端子には、前記反転クロック信号が、前記アナログスイッチの第3の端子には、前記クロック信号が入力され、
第n段目の前記第4のソース電極またはドレイン電極の他方から、前記入力信号を昇圧した信号が出力され、
前記低電位電源は、前記入力信号より低電位であり、
第K−1段目(Kは2乃至nの自然数)の前記アナログスイッチの第4の端子は、第K段目の前記第1のソース電極またはドレイン電極の一方と電気的に接続される昇圧回路。 - 直列接続で電気的に接続された、n段(nは自然数)の単位昇圧回路を有し、
前記単位昇圧回路は、
第1のゲート電極、第1のソース電極、および第1のドレイン電極を有する第1のトランジスタと、
第2のゲート電極、第2のソース電極、および第2のドレイン電極を有する第2のトランジスタと、
第3のゲート電極、第3のソース電極、および第3のドレイン電極を有する第3のトランジスタと、
第4のゲート電極、第4のソース電極、および第4のドレイン電極を有する第4のトランジスタと、
第1の容量素子と、
第2の容量素子と、
第1の端子乃至第4の端子を有するアナログスイッチと、を有し、
前記第1のゲート電極と、前記第1のソース電極またはドレイン電極の一方と、前記第2のソース電極またはドレイン電極の一方と、前記第4のソース電極またはドレイン電極の一方とは、電気的に接続され、
前記第1のソース電極またはドレイン電極の他方と、前記第2のゲート電極と、前記第1の容量素子の電極の一方と、前記第4のゲート電極とは、電気的に接続され、
前記第2のソース電極またはドレイン電極の他方と、前記第1の容量素子の電極の他方と、前記第3のソース電極またはドレイン電極の一方とは、電気的に接続され、
前記第3のソース電極またはドレイン電極の他方と、低電位電源とは、電気的に接続され、
前記第4のソース電極またはドレイン電極の他方と、前記第2の容量素子の電極の一方と、前記アナログスイッチの第1の端子とは、電気的に接続され、
第1段目の前記第1のソース電極またはドレイン電極の一方には、入力信号が入力され、
第n段目の前記第4のソース電極またはドレイン電極の他方から、前記入力信号を昇圧した信号が出力され、
前記低電位電源は、前記入力信号より低電位であり、
第K−1段目(Kは2乃至nの自然数)の前記アナログスイッチの第4の端子は、第K段目の前記第1のソース電極またはドレイン電極の一方と電気的に接続され、
第n段目の第2の容量素子の電極の他方には反転クロック信号が入力され、
全てのMの値に対し(Mは1≦M≦(n−1)を満たす自然数)、nが偶数でMが奇数、またはnが奇数でMが偶数のとき、第M段目において、前記第3ゲート電極および前記第2の容量素子の電極の他方にはクロック信号が入力され、前記アナログスイッチの第2の端子には前記クロック信号が入力され、前記アナログスイッチの第3の端子には、前記反転クロック信号が入力され、
全てのMの値に対し、n、M共に偶数または奇数のとき、第M段目において、前記第3ゲート電極および前記第2の容量素子の電極の他方には前記反転クロック信号が入力され、前記アナログスイッチの第2の端子には前記反転クロック信号が入力され、前記アナログスイッチの第3の端子には、前記クロック信号が入力される昇圧回路。 - 前記アナログスイッチは、
第5のゲート電極、第5のソース電極、および第5のドレイン電極を有する、N型の第5のトランジスタと、
第6のゲート電極、第6のソース電極、および第6のドレイン電極を有する、P型の第6のトランジスタと、
を有し、
前記第5のソース電極またはドレイン電極の一方と、前記第6のソース電極またはドレイン電極の一方とは、電気的に接続され、前記アナログスイッチの第1の端子として機能し、
前記第5のゲート電極または前記第6のゲート電極は、前記アナログスイッチの第2の端子または前記アナログスイッチの第3の端子として機能し、
前記第5のソース電極またはドレイン電極の他方と、前記第6のソース電極またはドレイン電極の他方とは、電気的に接続され、前記アナログスイッチの第4の端子として機能する請求項5または請求項6に記載の昇圧回路。 - 前記第5のトランジスタは、酸化物半導体材料を含んで構成される請求項7に記載の昇圧回路。
- 前記第4のトランジスタは、酸化物半導体材料を含んで構成される請求項5乃至請求項8のいずれか一に記載の昇圧回路。
- 前記第1のトランジスタおよび前記第2のトランジスタは、酸化物半導体材料を含んで構成される請求項1乃至請求項9のいずれか一に記載の昇圧回路。
- 請求項1乃至請求項10のいずれか一に記載の昇圧回路を有するRFIDタグ。
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