JP2011205883A - 昇圧回路及び昇圧回路を用いたｒｆｉｄタグ - Google Patents

昇圧回路及び昇圧回路を用いたｒｆｉｄタグ Download PDF

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Abstract

【課題】昇圧効率を向上させた昇圧回路を提供することを課題の一とする。または、昇圧効率を向上させた昇圧回路を用いたＲＦＩＤタグを提供することを課題の一とする。
【解決手段】単位昇圧回路の出力端子に当たるノード、または当該ノードに接続されたトランジスタのゲート電極をブートストラップ動作により昇圧することで、当該トランジスタにおけるしきい値電位と同等の電位の低下を防ぎ、当該単位昇圧回路の出力電位の低下を防ぐことができる。
【選択図】図１

Description

開示する発明は、昇圧回路及び昇圧回路を用いたＲＦＩＤタグに関する。
近年、データを無線で送受信する半導体装置の開発が盛んに進められている。データを無線で送受信する半導体装置は、ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）タグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグ、無線チップ、トランスポンダ等と呼ばれ、現在実用化されているものは、シリコン基板を用いたものが主流である。
上記データを無線で送受信する半導体装置（以下、ＲＦＩＤタグと称する）においては、無線により得た電力により内部の回路を動作させる構成が一般的になっている。当該構成においては、アンテナからの電力を、電源回路や定電圧回路等を介して用いることにより、各回路を動作させている。
一方、ＲＦＩＤタグが高機能化するにつれて、動作に高電圧を要する回路を搭載することが求められるようになる。例えば、メモリ素子をＲＦＩＤタグに搭載する場合、電源回路や定電圧回路から供給される電力の高電圧化が必要とされる。高電圧化の要求を満たすために、ＲＦＩＤタグに昇圧回路を設ける構成が考えられている（特許文献１参照）。
特開２００６−１０９４２９号公報
従来用いられてきた昇圧回路（チャージポンプ回路）は、ゲート電極とソース電極とが接続されたトランジスタと、該トランジスタのドレイン電極と一方の電極が接続され、且つ他方の電極にクロック信号または反転クロック信号が印加される容量素子と、を有する複数の単位昇圧回路が、直列に複数個接続された構造を取っている。当該昇圧回路は、第１段目の単位昇圧回路のトランジスタのソース電極に入力信号を入力すると、各段の単位昇圧回路において、クロック信号または反転クロック信号が入力された容量素子の容量結合により昇圧され、最終段の単位昇圧回路のトランジスタのドレイン電極から入力信号を昇圧した信号が出力される仕組みとなっている。
しかし、単位昇圧回路において、ゲート電極とソース電極を接続したトランジスタを用いると、各段の単位昇圧回路において昇圧された電位は、次の段においてその段のトランジスタのしきい値電位分低下するという問題がある。つまり、各段の単位昇圧回路のトランジスタのしきい値電位がほぼ同等であるとすると、昇圧回路から出力される信号の電位は、各段の単位昇圧回路のトランジスタのしきい値電位と単位昇圧回路の数との積の分低下し、昇圧回路の昇圧効率向上の妨げとなっていた。
また、単位昇圧回路の容量素子の一方の電極に印加された電位を、当該容量素子の容量結合により昇圧する際、トランジスタは非導通状態とする。このとき、トランジスタのオフ電流が十分に小さくなければ、トランジスタのソース−ドレイン間においてリーク電流が発生し、容量結合による昇圧が十分に行われないという問題もあった。
上述の問題に鑑み、開示する発明の一態様では、昇圧効率を向上させた昇圧回路を提供することを課題の一とする。または、昇圧効率を向上させた昇圧回路を用いたＲＦＩＤタグを提供することを課題の一とする。
開示する発明の一態様では、単位昇圧回路の出力端子に当たるノードをブートストラップ動作により昇圧することで、当該単位昇圧回路の出力電位の低下を防ぐことができる。
また、開示する発明の他の一態様では、単位昇圧回路の出力端子に当たるノードに接続されたトランジスタのゲート電極をブートストラップ動作により昇圧することで、当該トランジスタにおけるしきい値電位と同等の電位の低下を防ぎ、当該単位昇圧回路の出力電位の低下を防ぐことができる。
また、開示する発明の他の一態様では、昇圧回路を構成するトランジスタとして、オフ電流を十分に小さくすることができる材料、例えば酸化物半導体を用いることにより、トランジスタの非導通状態におけるリーク電流を低減することができる。
より具体的には、例えば次のような構成とすることができる。
開示する発明の一態様は、第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、第１の容量素子と、第２の容量素子と、を有し、第１のゲート電極と、第１のソース電極またはドレイン電極の一方と、第２のソース電極またはドレイン電極の一方とは、電気的に接続され、第１のソース電極またはドレイン電極の他方と、第２のゲート電極と、第１の容量素子の電極の一方と、第２の容量素子の電極の一方とは、電気的に接続され、第２のソース電極またはドレイン電極の他方と、第１の容量素子の電極の他方とは、電気的に接続され、第１のソース電極またはドレイン電極の一方には、入力信号が入力され、第２の容量素子の電極の他方には、クロック信号が入力され、第１のソース電極またはドレイン電極の他方から、入力信号を昇圧した信号が出力される昇圧回路である。
また、開示する発明の他の一態様は、直列接続で電気的に接続された、ｎ段（ｎは自然数かつ偶数）の単位昇圧回路を有し、単位昇圧回路は、第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、第１の容量素子と、第２の容量素子と、を有し、第１のゲート電極と、第１のソース電極またはドレイン電極の一方と、第２のソース電極またはドレイン電極の一方とは、電気的に接続され、第１のソース電極またはドレイン電極の他方と、第２のゲート電極と、第１の容量素子の電極の一方と、第２の容量素子の電極の一方とは、電気的に接続され、第２のソース電極またはドレイン電極の他方と、第１の容量素子の電極の他方とは、電気的に接続され、第１段目の第１のソース電極またはドレイン電極の一方には、入力信号が入力され、２Ｍ−１段目（Ｍは１乃至ｎ／２の自然数）の第２の容量素子の電極の他方には、クロック信号が入力され、２Ｍ段目の第２の容量素子の電極の他方には、反転クロック信号が入力され、第ｎ段目の第１のソース電極またはドレイン電極の他方から、入力信号を昇圧した信号が出力される昇圧回路である。
また、開示する発明の他の一態様は、直列接続で電気的に接続された、ｎ段（ｎは自然数）の単位昇圧回路を有し、単位昇圧回路は、第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、第１の容量素子と、第２の容量素子と、を有し、第１のゲート電極と、第１のソース電極またはドレイン電極の一方と、第２のソース電極またはドレイン電極の一方とは、電気的に接続され、第１のソース電極またはドレイン電極の他方と、第２のゲート電極と、第１の容量素子の電極の一方と、第２の容量素子の電極の一方とは、電気的に接続され、第２のソース電極またはドレイン電極の他方と、第１の容量素子の電極の他方とは、電気的に接続され、第１段目の第１のソース電極またはドレイン電極の一方には、入力信号が入力され、第ｎ段目の第１のソース電極またはドレイン電極の他方から、入力信号を昇圧した信号が出力され、第ｎ段目の単位昇圧回路の第２の容量素子の電極の他方には反転クロック信号が入力され、全てのＭの値に対し（Ｍは１≦Ｍ≦（ｎ−１）を満たす自然数）、ｎが偶数でＭが奇数、またはｎが奇数でＭが偶数のとき、第Ｍ段目の単位昇圧回路の第２の容量素子の電極の他方には、クロック信号が入力され、ｎ、Ｍ共に偶数または奇数のとき、第Ｍ段目の単位昇圧回路の第２の容量素子の電極の他方には反転クロック信号が入力される昇圧回路である。
さらに、単位昇圧回路は、第３のゲート電極、第３のソース電極、および第３のドレイン電極を有する第３のトランジスタと、を有し、第３のソース電極またはドレイン電極の一方と、第２のソース電極またはドレイン電極の他方と、第１の容量素子の電極の他方とは、電気的に接続され、第３のソース電極またはドレイン電極の他方と、低電位電源とは、電気的に接続され、第３のゲート電極には、リセット信号が入力され、低電位電源は、入力信号より低電位、とすることができる。
また、開示する発明の他の一態様は、直列接続で電気的に接続された、ｎ段（ｎは自然数かつ偶数）の単位昇圧回路を有し、単位昇圧回路は、第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、第３のゲート電極、第３のソース電極、および第３のドレイン電極を有する第３のトランジスタと、第４のゲート電極、第４のソース電極、および第４のドレイン電極を有する第４のトランジスタと、第１の容量素子と、第２の容量素子と、第１の端子乃至第４の端子を有するアナログスイッチと、を有し、第１のゲート電極と、第１のソース電極またはドレイン電極の一方と、第２のソース電極またはドレイン電極の一方と、第４のソース電極またはドレイン電極の一方とは、電気的に接続され、第１のソース電極またはドレイン電極の他方と、第２のゲート電極と、第１の容量素子の電極の一方と、第４のゲート電極とは、電気的に接続され、第２のソース電極またはドレイン電極の他方と、第１の容量素子の電極の他方と、第３のソース電極またはドレイン電極の一方とは、電気的に接続され、第３のソース電極またはドレイン電極の他方と、低電位電源とは、電気的に接続され、第４のソース電極またはドレイン電極の他方と、第２の容量素子の電極の一方と、アナログスイッチの第１の端子とは、電気的に接続され、第１段目の第１のソース電極またはドレイン電極の一方には、入力信号が入力され、２Ｍ−１段目（Ｍは１乃至ｎ／２の自然数）の第３のゲート電極および第２の容量素子の電極の他方には、クロック信号が入力され、２Ｍ段目の第３のゲート電極および第２の容量素子の電極の他方には、反転クロック信号が入力され、２Ｍ−１段目において、アナログスイッチの第２の端子には、クロック信号が、アナログスイッチの第３の端子には、反転クロック信号が入力され、２Ｍ段目において、アナログスイッチの第２の端子には、反転クロック信号が、アナログスイッチの第３の端子には、クロック信号が入力され、第ｎ段目の第４のソース電極またはドレイン電極の他方から、入力信号を昇圧した信号が出力され、低電位電源は、入力信号より低電位であり、第Ｋ−１段目（Ｋは２乃至ｎの自然数）のアナログスイッチの第４の端子は、第Ｋ段目の第１のソース電極またはドレイン電極の一方と電気的に接続される昇圧回路である。
また、開示する発明の他の一態様は、直列接続で電気的に接続された、ｎ段（ｎは自然数）の単位昇圧回路を有し、単位昇圧回路は、第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、第３のゲート電極、第３のソース電極、および第３のドレイン電極を有する第３のトランジスタと、第４のゲート電極、第４のソース電極、および第４のドレイン電極を有する第４のトランジスタと、第１の容量素子と、第２の容量素子と、第１の端子乃至第４の端子を有するアナログスイッチと、を有し、第１のゲート電極と、第１のソース電極またはドレイン電極の一方と、第２のソース電極またはドレイン電極の一方と、第４のソース電極またはドレイン電極の一方とは、電気的に接続され、第１のソース電極またはドレイン電極の他方と、第２のゲート電極と、第１の容量素子の電極の一方と、第４のゲート電極とは、電気的に接続され、第２のソース電極またはドレイン電極の他方と、第１の容量素子の電極の他方と、第３のソース電極またはドレイン電極の一方とは、電気的に接続され、第３のソース電極またはドレイン電極の他方と、低電位電源とは、電気的に接続され、第４のソース電極またはドレイン電極の他方と、第２の容量素子の電極の一方と、アナログスイッチの第１の端子とは、電気的に接続され、第１段目の第１のソース電極またはドレイン電極の一方には、入力信号が入力され、第ｎ段目の第４のソース電極またはドレイン電極の他方から、入力信号を昇圧した信号が出力され、低電位電源は、入力信号より低電位であり、第Ｋ−１段目（Ｋは２乃至ｎの自然数）のアナログスイッチの第４の端子は、第Ｋ段目の第１のソース電極またはドレイン電極の一方と電気的に接続され、第ｎ段目の単位昇圧回路の第２の容量素子の電極の他方には反転クロック信号が入力され、全てのＭの値に対し（Ｍは１≦Ｍ≦（ｎ−１）を満たす自然数）、ｎが偶数でＭが奇数、またはｎが奇数でＭが偶数のとき、第Ｍ段目の単位昇圧回路において、第３ゲート電極および第２の容量素子の電極の他方にはクロック信号が入力され、アナログスイッチの第２の端子にはクロック信号が入力され、アナログスイッチの第３の端子には、反転クロック信号が入力され、ｎ、Ｍ共に偶数または奇数のとき、第Ｍ段目の単位昇圧回路の第３ゲート電極および第２の容量素子の電極の他方には反転クロック信号が入力され、アナログスイッチの第２の端子には反転クロック信号が入力され、アナログスイッチの第３の端子には、クロック信号が入力される昇圧回路である。
ここで、アナログスイッチは、第５のゲート電極、第５のソース電極、および第５のドレイン電極を有する、Ｎ型の第５のトランジスタと、第６のゲート電極、第６のソース電極、および第６のドレイン電極を有する、Ｐ型の第６のトランジスタと、を有し、第５のソース電極またはドレイン電極の一方と、第６のソース電極またはドレイン電極の一方とは、電気的に接続され、アナログスイッチの第１の端子として機能し、第５のゲート電極または第６のゲート電極は、アナログスイッチの第２の端子またはアナログスイッチの第３の端子として機能し、第５のソース電極またはドレイン電極の他方と、第６のソース電極またはドレイン電極の他方とは、電気的に接続され、アナログスイッチの第４の端子として機能することが好ましい。また、第５のトランジスタは、酸化物半導体材料を含んで構成されることが好ましい。
第１のトランジスタ、第２のトランジスタ、および第４のトランジスタは、酸化物半導体材料を含んで構成されることが好ましい。
また、開示する発明の他の一態様は、上記の昇圧回路を有するＲＦＩＤタグである。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
開示する発明の一態様では、単位昇圧回路の出力端子に当たるノードをブートストラップ動作により昇圧することで、当該単位昇圧回路の出力電位の低下を防ぐことができるので、昇圧効率を向上させた昇圧回路を提供することができる。
また、開示する発明の他の一態様では、単位昇圧回路の出力端子に当たるノードに接続されたトランジスタのゲート電極をブートストラップ動作により昇圧することで、当該トランジスタにおけるしきい値電位と同等の電位の低下を防ぎ、当該単位昇圧回路の出力電位の低下を防ぐことができるので、昇圧効率を向上させた昇圧回路を提供することができる。
また、開示する発明の他の一態様では、昇圧回路を構成するトランジスタとして、オフ電流を十分に小さくすることができる材料、例えば酸化物半導体を用いることにより、トランジスタの非導通状態におけるリーク電流による出力電位の低下を抑制することができるので、昇圧効率を向上させた昇圧回路を提供することができる。
また、開示する発明の他の一態様では、上述の昇圧効率を向上させた昇圧回路を用いたＲＦＩＤタグを提供することができる。
開示する発明の一態様に係る昇圧回路の回路図。 開示する発明の一態様に係る昇圧回路の回路図。 開示する発明の一態様に係る昇圧回路の動作を説明する図。 開示する発明の一態様に係る昇圧回路の回路図。 開示する発明の一態様に係る昇圧回路の動作を説明する図。 開示する発明の一態様に係るＲＦＩＤタグのブロック図。 開示する発明の一態様に係るトランジスタの断面図。 開示する発明の一態様に係るトランジスタの作製工程の断面図。 開示する発明の一態様に係る半導体装置の断面図。 開示する発明の一態様に係る半導体装置の作製工程に係る断面図。 開示する発明の一態様に係る半導体装置の作製工程に係る断面図。 開示する発明の一態様に係る半導体装置の作製工程に係る断面図。 開示する発明の一態様に係る半導体装置の作製工程に係る断面図。
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る昇圧回路について、図１乃至図３を用いて説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
〈回路構成〉
開示する発明の一態様に係る昇圧回路の回路構成の一例について、図１に示す回路図を用いて説明する。
図１に示す昇圧回路は、単位昇圧回路１１１＿１乃至単位昇圧回路１１１＿ｎ（ｎは自然数）を有し、単位昇圧回路１１１＿１乃至単位昇圧回路１１１＿ｎのそれぞれが直列接続で電気的に接続されたｎ段の単位昇圧回路を用いて構成される。ここで、単位昇圧回路とは、昇圧回路の各段を形成する回路を指す。
単位昇圧回路１１１＿１乃至単位昇圧回路１１１＿ｎのそれぞれは、トランジスタ１０１と、容量素子１０２と、トランジスタ１０３と、容量素子１０６とを有する。ただし、トランジスタ１０３のゲート絶縁層の静電容量が大きい場合、容量素子１０２の機能をトランジスタ１０３が兼ねることができるので、容量素子１０２を省略した構成としてもよい。
ここで、単位昇圧回路１１１＿１乃至単位昇圧回路１１１＿ｎのそれぞれにおいて、トランジスタ１０１のゲート電極と、トランジスタ１０１のソース電極またはドレイン電極の一方と、トランジスタ１０３のソース電極またはドレイン電極の一方とは、電気的に接続されている。また、トランジスタ１０１のソース電極またはドレイン電極の他方と、トランジスタ１０３のゲート電極と、容量素子１０２の電極の一方と、容量素子１０６の電極の一方とは、電気的に接続されている。また、トランジスタ１０３のソース電極またはドレイン電極の他方と、容量素子１０２の電極の他方とは、電気的に接続されている。
なお、ｍ段目（ｍは１乃至ｎの自然数）の単位昇圧回路の、トランジスタ１０１のソース電極またはドレイン電極の他方と、トランジスタ１０３のゲート電極と、容量素子１０２の電極の一方と、容量素子１０６の電極の一方との接続箇所を、ノードＮ１＿ｍとよぶ。また、ｍ段目の単位昇圧回路の、トランジスタ１０３のソース電極またはドレイン電極の他方と、容量素子１０２の電極の他方との接続箇所を、ノードＮ２＿ｍとよぶ。
さらに、Ｋ段目（Ｋは２乃至ｎの自然数）の単位昇圧回路のトランジスタ１０１のソース電極またはドレイン電極の一方と、Ｋ−１段目の単位昇圧回路におけるトランジスタ１０１のソース電極またはドレイン電極の他方とは、電気的に接続される。つまり、Ｋ段目の単位昇圧回路のトランジスタ１０１のソース電極またはドレイン電極の一方は、Ｋ−１段目の単位昇圧回路のノードＮ１＿Ｋ−１に接続されている。
さらに、２Ｍ−１段目（Ｍは１乃至ｎ／２の自然数、ここで、ｎは自然数かつ偶数）の単位昇圧回路は、容量素子１０６の電極の他方がクロック信号線１２１に電気的に接続され、２Ｍ段目の単位昇圧回路は、容量素子１０６の電極の他方がクロック信号線１２２に電気的に接続される。
ここで、クロック信号線１２１にはクロック信号ＣＬＫが入力され、クロック信号線１２２にはクロック信号ＣＬＫＢが入力される。もちろん、クロック信号線１２１にクロック信号ＣＬＫＢが入力され、クロック信号線１２２にクロック信号ＣＬＫが入力されるようにしてもよい。クロック信号ＣＬＫ及びクロック信号ＣＬＫＢは、位相が相反の関係であり、例えばクロック信号ＣＬＫがハイレベルのとき、クロック信号ＣＬＫＢはローレベルである。クロック信号ＣＬＫＢとしては、例えばクロック信号ＣＬＫの反転信号を用いることができ、クロック信号ＣＬＫＢは、例えばインバータなどのＮＯＴ回路を用いてクロック信号ＣＬＫの電位状態を反転させることにより生成することができる。クロック信号ＣＬＫ及びクロック信号ＣＬＫＢにおけるハイレベル及びローレベルの電位の値は、適宜設定することができる。また、クロック信号ＣＬＫは、例えばリングオシレータなどの発振回路とバッファ回路を用いて生成することもできる。また、クロック信号ＣＬＫ及びクロック信号ＣＬＫＢのみに限定されず、３種類以上のクロック信号を用いることもできる。
なお、図１に示す昇圧回路は段数ｎが偶数の場合を示しており、昇圧回路の段数ｎが奇数の場合は、図１に示すクロック信号線１２１と第ｎ−１段目の単位昇圧回路との接続およびクロック信号線１２２と第ｎ段目の単位昇圧回路との接続が、クロック信号線１２１と第ｎ段目の単位昇圧回路との接続およびクロック信号線１２２と第ｎ−１段目の単位昇圧回路との接続に入れ替わる。
また、第１段目の単位昇圧回路、すなわち単位昇圧回路１１１＿１におけるトランジスタ１０１のソース電極またはドレイン電極の一方は、入力端子ＩＮとして機能し、信号ＩＮが入力される。ここで信号ＩＮの電位の値は、適宜設定することができる。
また、第ｎ段目の単位昇圧回路、すなわち単位昇圧回路１１１＿ｎにおけるトランジスタ１０１のソース電極またはドレイン電極の他方は、出力端子ＯＵＴとして機能し、信号ＩＮを昇圧した信号ＯＵＴが出力される。
また、単位昇圧回路１１１＿ｎにおけるトランジスタ１０１のソース電極またはドレイン電極の他方には、容量素子１２０の電極の一方が電気的に接続される。この容量素子１２０の電極の他方には、電位Ｖｃ１が与えられる。電位Ｖｃ１は任意の値でよく、例えばハイレベルの電位ＶＨ又はローレベルの電位ＶＬと同じ値の電位を用いることができる。また、容量素子１２０の容量は、単位昇圧回路における容量素子１０２の容量より大きくすることが好ましい。これにより出力端子ＯＵＴから出力される出力信号、すなわち昇圧回路の出力信号である信号ＯＵＴの電位状態をより安定させることができる。
なお、開示する発明の一態様に係る昇圧回路の回路構成は、図１の回路図に示す構成に限られるものではない。例えば、図２に示す昇圧回路のような回路構成としても良い。
図２に示す昇圧回路と図１に示す昇圧回路の相違点の一は、単位昇圧回路１１１＿１乃至単位昇圧回路１１１＿ｎのそれぞれが、トランジスタ１０７を有するか否かである。ここで、トランジスタ１０７のソース電極またはドレイン電極の一方は、トランジスタ１０３のソース電極またはドレイン電極の他方と、容量素子１０２の電極の他方と、電気的に接続されている。また、トランジスタ１０７のソース電極またはドレイン電極の他方は、低電位電源ＶＳＳと電気的に接続される。また、トランジスタ１０７のゲート電極は、リセット信号線１２３に電気的に接続される。
ここで、リセット信号線１２３には、リセット信号ＲＥＳが入力される。リセット信号ＲＥＳの電位の値は、リセット信号ＲＥＳの入力により、トランジスタ１０７が導通状態になる範囲で適宜設定することができる。
また、低電位電源ＶＳＳの電位は信号ＩＮの電位より低ければよい。
以上のように、開示する発明の一態様に係る昇圧回路は、トランジスタ１０１と容量素子１０２で単位昇圧回路を形成する、従来の昇圧回路と比較して、トランジスタ１０３および容量素子１０６が追加された構成となっている。このような構成とすることにより、従来のクロック信号の反転によるノードＮ１＿ｍの昇圧に加えて、トランジスタ１０３と容量素子１０２のブートストラップ動作によるノードＮ１＿ｍの昇圧を行うことができるので、昇圧回路の昇圧効率の向上を図ることができる。
また、トランジスタ１０１およびトランジスタ１０３は、オフ電流を十分に小さくすることができる材料、例えば酸化物半導体を用いて形成されるのが望ましい。これにより、トランジスタ１０１およびトランジスタ１０３の非導通状態におけるリーク電流によるノードＮ１＿ｍの電位の低下を抑制することができる。よって、上記ブートストラップ動作において、ノードＮ１＿ｍの電位を長く保つことができるので、昇圧回路の昇圧効率の向上を図ることができる。
〈回路動作〉
次に図１および図２に示す昇圧回路の動作の一例について図３に示すタイミングチャートを用いて説明する。
図１および図２に示す昇圧回路の動作は、クロック信号ＣＬＫおよびクロック信号ＣＬＫＢに応じて、複数の期間に分けて説明することができる。本実施の形態では、昇圧回路の動作の一例として、クロック信号ＣＬＫの変化に応じて設定した第１の期間乃至第３の期間における、ノードＮ１＿１、ノードＮ２＿１、ノードＮ１＿２、ノードＮ２＿２、の電位の変化について、図３に示すタイミングチャートを用いて説明する。
なお、本実施の形態で説明する図１および図２に示す昇圧回路の動作の一例では、信号ＩＮとしてハイレベルの信号（電位ＶＨ）が入力され、クロック信号ＣＬＫをハイレベル（電位ＶＨ）及びローレベル（電位ＶＬ≒０Ｖ）に周期的に変化するクロック信号とし、クロック信号ＣＬＫＢをクロック信号ＣＬＫの反転クロック信号とし、低電位電源ＶＳＳの電位は電位ＶＬであり、各単位昇圧回路におけるトランジスタ１０１、トランジスタ１０３をＮ型トランジスタとし、各単位昇圧回路におけるトランジスタ１０１およびトランジスタ１０３のしきい値電位（電位Ｖｔｈ）が同じ値であり、ノードＮ１＿ｍおよびノードＮ２＿ｍの初期電位がＶＬである場合を例として説明する。
なお、図３に示すタイミングチャートは、図１および図２に示す昇圧回路の理想的な動作の一例について示したものであり、図１および図２に示す昇圧回路は、必ずしも図３に示すタイミングチャート通りに動作するとは限らない。例えば、回路中の負荷、容量およびそれらによるノイズによって、図３に示すタイミングチャートの動作とは差異が生じる場合がある。
なお、図２に示す昇圧回路を用いる場合には、信号ＩＮを入力する前に、リセット信号ＲＥＳを入力して、単位昇圧回路１１１＿ｍのトランジスタ１０７を導通状態にすることにより、ノードＮ２＿ｍの電位を低電位電源ＶＳＳと同じ電位（電位ＶＬ）に低下することができる。これにより、トランジスタ１０３と容量素子１０２を用いてブートストラップ動作を行う際に、ノードＮ１＿ｍの電位を確実に上昇させることができる。
まず、単位昇圧回路１１１＿１の入力端子ＩＮに信号ＩＮ（電位ＶＨ）が入力され、第１の期間が開始される。第１の期間では、クロック信号ＣＬＫがローレベルになり、クロック信号ＣＬＫＢがハイレベルになる（図３参照）。
単位昇圧回路１１１＿１に信号ＩＮが入力されると、トランジスタ１０１のゲート電極に電位ＶＨが印加され、トランジスタ１０１が導通状態になり、ノードＮ１＿１の電位が上昇する。
それから、単位昇圧回路１１１＿１のトランジスタ１０３では、ノードＮ１＿１、つまりトランジスタ１０３のゲート電極と、ノードＮ２＿１の電位差が、トランジスタ１０３のしきい値電位Ｖｔｈより大きくなると、トランジスタ１０３は導通状態になり、ノードＮ２＿１の電位が上昇する。ここで、ノードＮ２＿１、つまり容量素子１０２の電極の他方の電位が上昇するにつれて、容量素子１０２の電極の一方、つまりノードＮ１＿１の電位が容量結合により上昇する。これにより、トランジスタ１０３のゲート電極の電位が十分に上昇するので、ノードＮ２＿１の電位はＶＨになる。ノードＮ１＿１の電位は電位Ｖｔｈを基準としてノードＮ２＿１の電位と同様に上昇するので、ノードＮ１＿１の電位はＶＨ＋Ｖｔｈになる。このように、ノードＮ１＿１とノードＮ２＿１の電位を、トランジスタ１０３と容量素子１０２の容量結合により上昇させる動作をブートストラップ動作とよぶ。なお、ノードＮ２＿１の電位がＶＨになると、トランジスタ１０３は非導通状態となり、ノードＮ２＿１は浮遊状態となる。また、ノードＮ１＿１の電位がＶＨ−Ｖｔｈになると、トランジスタ１０１が非導通状態になる。
一方、第１の期間における、単位昇圧回路１１１＿２は、クロック信号線１２２に電気的に接続された容量素子１０６の電極の他方の電位は、ＶＬからＶＨに変化するので、ノードＮ１＿２の電位も、電位差ＶＨ程度だけ容量素子１０６の容量結合により引き上げられる。このようにして、ノードＮ１＿２の電位は、ＶＨ程度まで上昇する。これにより、ノードＮ１＿２、つまりトランジスタ１０３のゲート電極と、ノードＮ２＿２の電位差が、トランジスタ１０３のしきい値電位Ｖｔｈより大きくなるので、トランジスタ１０３は導通状態になる。
これにより、ノードＮ１＿１の電位が上昇するにつれて、ノードＮ２＿２の電位が上昇する。ここで、ノードＮ２＿２、つまり容量素子１０２の電極の他方の電位が上昇するにつれて、容量素子１０２の電極の一方、つまりノードＮ１＿２の電位が容量結合により上昇する。これにより、トランジスタ１０３のゲート電極の電位が十分に上昇するので、ノードＮ２＿２はノードＮ１＿１と同電位となり、ノードＮ２＿２の電位はＶＨ＋Ｖｔｈになる。ノードＮ１＿２の電位は電位ＶＨを基準としてノードＮ２＿２の電位と同様に上昇するので、ノードＮ１＿２の電位は２ＶＨ＋Ｖｔｈになる。なお、ノードＮ２＿２の電位がＶＨ＋Ｖｔｈになると、トランジスタ１０３は非導通状態となり、ノードＮ２＿２は浮遊状態となる。また、ノードＮ１＿２の電位がＶＨになると、トランジスタ１０１が非導通状態になる。なお、第１の期間において、ノードＮ１＿２の電位はＶＨより大きいので、トランジスタ１０１は非導通状態である。
単位昇圧回路１１１＿１におけるトランジスタ１０３と容量素子１０２のブートストラップ動作により、後で行うクロック信号の反転によるノードＮ１＿１の電位の昇圧の前に、ノードＮ１＿１の電位を上昇させることができる。これにより、昇圧回路の昇圧効率の向上を図ることができる。
また、トランジスタ１０１およびトランジスタ１０３は、オフ電流を十分に小さくすることができる材料、例えば酸化物半導体を用いて形成することにより、トランジスタ１０１およびトランジスタ１０３の非導通状態におけるリーク電流によるノードＮ１＿ｍの電位の低下を抑制することができる。よって、上記ブートストラップ動作において、さらに昇圧回路の昇圧効率の向上を図ることができる。
次に、クロック信号ＣＬＫおよびクロック信号ＣＬＫＢが反転し、第２の期間になる。つまり、第２の期間では、クロック信号ＣＬＫがハイレベルになり、クロック信号ＣＬＫＢがローレベルになる（図３参照）。
第２の期間になると、単位昇圧回路１１１＿１の容量素子１０６の電極の他方の電位は、ＶＬからＶＨに変化するので、ノードＮ１＿１の電位も、電位差ＶＨ程度だけ容量素子１０６の容量結合により引き上げられる。このようにして、ノードＮ１＿１の電位は、２ＶＨ＋Ｖｔｈ程度まで上昇する。なお、ノードＮ２＿１の電位も容量素子１０２の容量結合により引き上げられるが、これにより、トランジスタ１０３が導通状態となるので、すぐに電位ＶＨに戻る。
ここで、トランジスタ１０１を、オフ電流を十分に小さくすることができる材料、例えば酸化物半導体を用いて形成することにより、トランジスタ１０１の非導通状態におけるリーク電流によるノードＮ１＿１の電位の低下を抑制することができる。よって、ノードＮ１＿１の電位を長く保つことができるので、昇圧回路の昇圧効率の向上を図ることができる。
また、単位昇圧回路１１１＿２では、容量素子１０６の電極の他方の電位は、ＶＨからＶＬに変化するので、ノードＮ１＿２の電位も、電位差ＶＨ程度だけ容量素子１０６の容量結合により引き下げられる。このようにして、ノードＮ１＿２の電位は、ＶＨ＋Ｖｔｈ程度まで降下する。このとき、ノードＮ２＿２の電位も、容量素子１０２の容量結合により引き下げられ、ノードＮ２＿２の電位はＶｔｈ程度まで降下する。
ここで、単位昇圧回路１１１＿２のトランジスタ１０１およびトランジスタ１０３が導通状態になるので、ノードＮ１＿１の電位２ＶＨ＋ＶｔｈがノードＮ１＿２およびノードＮ２＿２に供給され、ノードＮ１＿２およびノードＮ２＿２の電位が上昇する。また、ノードＮ２＿２、つまり容量素子１０２の電極の他方の電位が上昇するにつれて、容量素子１０２の電極の一方、つまりノードＮ１＿２の電位が容量結合により上昇する。これにより、トランジスタ１０３のゲート電極の電位が十分に上昇するので、ノードＮ２＿２の電位は２ＶＨ＋Ｖｔｈになる。ノードＮ１＿２の電位は、電位ＶＨ＋Ｖｔｈを基準としてノードＮ２＿２の電位と同様に上昇するので、ノードＮ１＿２の電位は最大で、３ＶＨ＋Ｖｔｈになる。なお、ノードＮ２＿２の電位が２ＶＨ＋Ｖｔｈになると、トランジスタ１０３は非導通状態となり、ノードＮ２＿２は浮遊状態となる。また、ノードＮ１＿２の電位が２ＶＨになると、トランジスタ１０１が非導通状態になる。
単位昇圧回路１１１＿２におけるトランジスタ１０３と容量素子１０２のブートストラップ動作により、後で行うクロック信号の反転によるノードＮ１＿２の電位の昇圧の前に、ノードＮ１＿２の電位を上昇させることができる。これにより、昇圧回路の昇圧効率の向上を図ることができる。
また、トランジスタ１０１およびトランジスタ１０３は、オフ電流を十分に小さくすることができる材料、例えば酸化物半導体を用いて形成することにより、トランジスタ１０１およびトランジスタ１０３の非導通状態におけるリーク電流によるノードＮ１＿ｍの電位の低下を抑制することができる。よって、上記ブートストラップ動作において、さらに昇圧回路の昇圧効率の向上を図ることができる。
次に、再びクロック信号ＣＬＫおよびクロック信号ＣＬＫＢが反転し、第３の期間になる。つまり、第３の期間では、クロック信号ＣＬＫがローレベルになり、クロック信号ＣＬＫＢがハイレベルになる（図３参照）。
第３の期間になると、単位昇圧回路１１１＿２の容量素子１０６の電極の他方の電位は、ＶＬからＶＨに変化するので、ノードＮ１＿２の電位も、電位差ＶＨ程度だけ容量素子１０６の容量結合により引き上げられる。このようにして、ノードＮ１＿２の電位は、４ＶＨ＋Ｖｔｈ程度まで上昇する。なお、ノードＮ２＿２の電位も容量素子１０２の容量結合により引き上げられるが、これにより、トランジスタ１０３が導通状態となるので、すぐに電位２ＶＨ＋Ｖｔｈに戻る。
これにより、単位昇圧回路１１１＿３においても単位昇圧回路１１１＿１、１１１＿２と同様に、ノードＮ１＿３の電位が上昇し、トランジスタ１０３と容量素子１０２のブートストラップ動作により、さらにノードＮ１＿３の電位が上昇する。
このようにして、３段目以降の各単位昇圧回路においてもクロック信号ＣＬＫ又はクロック信号ＣＬＫＢがハイレベル又はローレベルに周期的に変化するに従って前段の単位昇圧回路と同様の動作が順次行われ、ノードＮ１＿ｍの電位は、段数ｍが大きいほど高い電位となる。そして、出力端子ＯＵＴから出力される信号ＯＵＴは、クロック信号ＣＬＫ又はクロック信号ＣＬＫＢのハイレベル又はローレベル間での周期的変化によって電位が昇圧される単位昇圧回路毎に昇圧され、信号ＩＮを段数に応じて昇圧した電位となる。このように図１および図２に示す昇圧回路は、信号ＩＮの電位を昇圧し、昇圧した電位の信号ＯＵＴを出力信号として出力する。
なお、第３の期間において、単位昇圧回路１１１＿１のノードＮ１＿１の電位は、容量素子１０６の電極の他方の電位がＶＨからＶＬに変化するのに応じて、容量素子１０６および容量素子１０２の容量結合により、引き下げられるが、次にクロック信号ＣＬＫが反転したときに元の電位まで引き上げられる。以降、ノードＮ１＿１の電位はクロック信号ＣＬＫの反転に合わせて上下するようになる。これは、第２段目以降の各単位昇圧回路についても同様である。
以上のように、開示する発明の一態様に係る昇圧回路を用いることにより、従来のクロック信号の反転によるノードＮ１＿ｍの昇圧に加えて、トランジスタ１０３と容量素子１０２のブートストラップ動作によるノードＮ１＿ｍの昇圧を行うことができるので、昇圧回路の昇圧効率の向上を図ることができる。
また、トランジスタ１０１およびトランジスタ１０３は、オフ電流を十分に小さくすることができる材料、例えば酸化物半導体を用いて形成することにより、トランジスタ１０１およびトランジスタ１０３の非導通状態におけるリーク電流によるノードＮ１＿ｍの電位の低下を抑制することができる。よって、上記ブートストラップ動作において、さらに昇圧回路の昇圧効率の向上を図ることができる。
また、上記のように、各段における昇圧効率を向上させることにより、従来の昇圧回路と同程度の昇圧効果を得ながら昇圧回路の段数を削減することができる。これにより、昇圧回路のレイアウト面積を低減し、高集積化を図ることができる。
以上のように、本実施の形態に係る昇圧回路の一例では、各単位昇圧回路において昇圧動作を行うことにより、入力された信号の電位より大きい電位の信号を出力信号として出力することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、先の実施の形態で示した昇圧回路とは異なる昇圧回路について、図４および図５を用いて説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
〈回路構成〉
開示する発明の一態様に係る昇圧回路の回路構成の一例について、図４に示す回路図を用いて説明する。
図４に示す昇圧回路は、単位昇圧回路２１１＿１乃至単位昇圧回路２１１＿ｎ（ｎは自然数）を有し、単位昇圧回路２１１＿１乃至単位昇圧回路２１１＿ｎのそれぞれが直列接続で電気的に接続されたｎ段の単位昇圧回路を用いて構成される。ここで、単位昇圧回路とは、昇圧回路の各段を形成する回路を指す。
単位昇圧回路２１１＿１乃至単位昇圧回路２１１＿ｎのそれぞれは、トランジスタ２０１と、容量素子２０２と、トランジスタ２０３と、トランジスタ２０４と、トランジスタ２０５と、容量素子２０６と、第１の端子乃至第４の端子を有するアナログスイッチ２１５と、を有する。ただし、トランジスタ２０３のゲート絶縁層の静電容量が大きい場合、容量素子２０２の機能をトランジスタ２０３が兼ねることができるので、容量素子２０２を省略した構成としてもよい。
ここで、単位昇圧回路２１１＿１乃至単位昇圧回路２１１＿ｎのそれぞれにおいて、トランジスタ２０１のゲート電極と、トランジスタ２０１のソース電極またはドレイン電極の一方と、トランジスタ２０３のソース電極またはドレイン電極の一方と、トランジスタ２０５のソース電極またはドレイン電極の一方とは、電気的に接続されている。また、トランジスタ２０１のソース電極またはドレイン電極の他方と、トランジスタ２０３のゲート電極と、容量素子２０２の電極の一方と、トランジスタ２０５のゲート電極とは、電気的に接続されている。また、トランジスタ２０３のソース電極またはドレイン電極の他方と、容量素子２０２の電極の他方と、トランジスタ２０４のソース電極またはドレイン電極の一方とは、電気的に接続されている。また、トランジスタ２０５のソース電極またはドレイン電極の他方と、容量素子２０６の電極の一方と、アナログスイッチ２１５の第１の端子とは、電気的に接続されている。また、トランジスタ２０４のソース電極またはドレイン電極の他方と、低電位電源ＶＳＳとは電気的に接続されている。なお、容量素子２０６の電極の一方が、トランジスタ２０５のソース電極またはドレイン電極の他方と、アナログスイッチ２１５の第１の端子と、電気的に接続される構成とする必要はなく、アナログスイッチ２１５の第４の端子と電気的に接続される構成としても良い。
なお、ｍ段目（ｍは１乃至ｎの自然数）の単位昇圧回路の、トランジスタ２０５のソース電極またはドレイン電極の他方と、容量素子２０６の電極の一方と、アナログスイッチ２１５の第１の端子との接続箇所を、ノードＮ３＿ｍとよぶ。また、ｍ段目の単位昇圧回路の、トランジスタ２０１のソース電極またはドレイン電極の他方と、トランジスタ２０３のゲート電極と、容量素子２０２の電極の一方と、トランジスタ２０５のゲート電極との接続箇所を、ノードＮ４＿ｍとよぶ。また、ｍ段目の単位昇圧回路の、トランジスタ２０３のソース電極またはドレイン電極の他方と、容量素子２０２の電極の他方と、トランジスタ２０４のソース電極またはドレイン電極の一方との接続箇所を、ノードＮ５＿ｍとよぶ。
さらに、Ｋ段目（Ｋは２乃至ｎの自然数）の単位昇圧回路のトランジスタ２０１のソース電極またはドレイン電極の一方と、Ｋ−１段目の単位昇圧回路におけるアナログスイッチ２１５の第４の端子とは、電気的に接続される。つまり、Ｋ段目の単位昇圧回路のトランジスタ２０１のソース電極またはドレイン電極の一方は、アナログスイッチ２１５を介してＫ−１段目の単位昇圧回路のノードＮ３＿Ｋ−１に接続されている。
さらに、２Ｍ−１段目（Ｍは１乃至ｎ／２の自然数、ここで、ｎは自然数かつ偶数）の単位昇圧回路は、トランジスタ２０４のゲート電極および容量素子２０６の電極の他方がクロック信号線２２１に電気的に接続され、２Ｍ段目の単位昇圧回路は、トランジスタ２０４のゲート電極および容量素子２０６の電極の他方がクロック信号線２２２に電気的に接続される。また、２Ｍ−１段目の単位昇圧回路において、アナログスイッチ２１５の第２の端子が、クロック信号線２２１に電気的に接続され、アナログスイッチ２１５の第３の端子が、クロック信号線２２２に電気的に接続される。また、２Ｍ段目の単位昇圧回路において、アナログスイッチ２１５の第２の端子が、クロック信号線２２２に電気的に接続され、アナログスイッチ２１５の第３の端子が、クロック信号線２２１に電気的に接続される。
ここで、クロック信号線２２１にはクロック信号ＣＬＫが入力され、クロック信号線２２２にはクロック信号ＣＬＫＢが入力される。もちろん、クロック信号線２２１にクロック信号ＣＬＫＢが入力され、クロック信号線２２２にクロック信号ＣＬＫが入力されるようにしてもよい。クロック信号ＣＬＫ及びクロック信号ＣＬＫＢは、位相が相反の関係であり、例えばクロック信号ＣＬＫがハイレベルのとき、クロック信号ＣＬＫＢはローレベルである。クロック信号ＣＬＫＢとしては、例えばクロック信号ＣＬＫの反転信号を用いることができ、クロック信号ＣＬＫＢは、例えばインバータなどのＮＯＴ回路を用いてクロック信号ＣＬＫの電位状態を反転させることにより生成することができる。クロック信号ＣＬＫ及びクロック信号ＣＬＫＢにおけるハイレベル及びローレベルの電位の値は、クロック信号ＣＬＫ及びクロック信号ＣＬＫＢの反転によりトランジスタ２０４の導通状態が切り替わる範囲で、適宜設定することができる。また、クロック信号ＣＬＫは、例えばリングオシレータなどの発振回路とバッファ回路を用いて生成することもできる。また、クロック信号ＣＬＫ及びクロック信号ＣＬＫＢのみに限定されず、３種類以上のクロック信号を用いることもできる。
なお、図４に示す昇圧回路は段数ｎが偶数の場合を示しており、昇圧回路の段数ｎが奇数の場合は、図４に示すクロック信号線２２１と第ｎ−１段目の単位昇圧回路との接続およびクロック信号線２２２と第ｎ段目の単位昇圧回路との接続が、クロック信号線２２１とと第ｎ段目の単位昇圧回路との接続およびクロック信号線２２２と第ｎ−１段目の単位昇圧回路との接続に入れ替わる。
また、アナログスイッチ２１５は、第２の端子にハイレベルの信号が入力され、第３の端子にローレベルの信号が入力されたときに導通状態となり、第２の端子にローレベルの信号が入力され、第３の端子にハイレベルの信号が入力されたときに非導通状態となる。
このようなアナログスイッチ２１５は、Ｎ型のトランジスタとＰ型のトランジスタを組み合わせて作ることができる。Ｎ型のトランジスタのソース電極またはドレイン電極の一方と、Ｐ型のトランジスタのソース電極またはドレイン電極の一方とは、電気的に接続されてアナログスイッチ２１５の第１の端子として機能する。また、Ｎ型のトランジスタのゲート電極は、アナログスイッチ２１５の第２の端子として機能する。また、Ｐ型のトランジスタのゲート電極は、アナログスイッチ２１５の第３の端子として機能する。また、Ｎ型のトランジスタのソース電極またはドレイン電極の他方と、Ｐ型のトランジスタのソース電極またはドレイン電極の他方とは、電気的に接続されてアナログスイッチ２１５の第４の端子として機能する。このようなアナログスイッチ２１５を用いることにより、各段の単位昇圧回路において昇圧したノードＮ３＿ｍの電位を、降下させることなく次の段の単位昇圧回路に提供することができる。
また、トランジスタ２０１、トランジスタ２０３またはトランジスタ２０５を、酸化物半導体を用いて形成する場合、アナログスイッチ２１５を構成するＮ型のトランジスタも、Ｎ型のトランジスタを形成しやすい酸化物半導体を用いて形成することにより、作製工程の簡略化を図ることができる。
また、第１段目の単位昇圧回路、すなわち単位昇圧回路２１１＿１におけるトランジスタ２０１のソース電極またはドレイン電極の一方は、入力端子ＩＮとして機能し、信号ＩＮが入力される。ここで信号ＩＮの電位の値は、適宜設定することができる。
なお、低電位電源ＶＳＳの電位は信号ＩＮの電位より低ければよい。
さらに、第ｎ段目の単位昇圧回路、すなわち単位昇圧回路２１１＿ｎにおける、アナログスイッチ２１５の第４の端子は、出力端子ＯＵＴとして機能し、信号ＩＮを昇圧した信号ＯＵＴが出力される。
また、単位昇圧回路２１１＿ｎにおけるトランジスタ２０５のソース電極またはドレイン電極の他方には、アナログスイッチ２１５を介して容量素子２２０の電極の一方が電気的に接続される。この容量素子２２０の電極の他方には、電位Ｖｃ１が与えられる。電位Ｖｃ１は任意の値でよく、例えばハイレベルの電位ＶＨ又はローレベルの電位ＶＬと同じ値の電位を用いることができる。また、容量素子２２０の容量は、単位昇圧回路における容量素子２０６の容量より大きくすることが好ましい。これにより出力端子ＯＵＴから出力される出力信号、すなわち昇圧回路の出力信号である信号ＯＵＴの電位状態をより安定させることができる。
以上のように、開示する発明の一態様に係る昇圧回路は、トランジスタ２０５と容量素子２０６で単位昇圧回路を形成する従来の昇圧回路と比較して、トランジスタ２０１、トランジスタ２０３および容量素子２０２が追加された構成となっている。従来の昇圧回路の構成では、各単位昇圧回路において、ノードＮ３＿ｍに出力される電位はトランジスタ２０５のしきい値電位の分だけ低下され、昇圧回路の段数が増えるごとに、各段におけるトランジスタ２０５のしきい値電位分の出力電位のロスは上乗せされていた。しかし、上記のような構成とすることで、トランジスタ２０３と容量素子２０２のブートストラップ動作により、ノードＮ４＿ｍの電位、つまりトランジスタ２０５のゲート電極の電位をトランジスタ２０５のソース電極またはドレイン電極の一方より大きくすることができるので、各単位昇圧回路において、トランジスタ２０５のしきい値電位分のロスなく、ノードＮ３＿ｍに電位を出力することができる。このようにして、昇圧回路の昇圧効率の向上を図ることができる。
また、トランジスタ２０１およびトランジスタ２０３を、オフ電流を十分に小さくすることができる材料、例えば酸化物半導体を用いて形成することにより、トランジスタ２０１およびトランジスタ２０３の非導通状態におけるリーク電流によるノードＮ４＿ｍの電位の低下を抑制することができる。よって、昇圧回路の昇圧効率の向上を図ることができる。
ここで、トランジスタ２０５は、オフ電流を十分に小さくすることができる材料、例えば酸化物半導体を用いて形成されるのが望ましい。トランジスタ２０５として、酸化物半導体を用いて形成されたトランジスタを用いることにより、クロック信号の反転と容量素子２０６の容量結合を利用したノードＮ３＿ｍの昇圧において、トランジスタ２０５の非導通状態におけるリーク電流によるノードＮ３＿ｍの電位の低下を抑制することができる。これにより、ノードＮ３＿ｍの電位を長く保つことができるので、昇圧回路の昇圧効率の向上を図ることができる。
〈回路動作〉
次に図４に示す昇圧回路の動作の一例について図５に示すタイミングチャートを用いて説明する。
図４に示す昇圧回路の動作は、クロック信号ＣＬＫおよびクロック信号ＣＬＫＢに応じて、複数の期間に分けて説明することができる。本実施の形態では、昇圧回路の動作の一例として、クロック信号ＣＬＫの変化に応じて設定した第１の期間乃至第３の期間における、ノードＮ３＿１、ノードＮ３＿２、ノードＮ４＿１およびノードＮ４＿２の電位の変化について、図５に示すタイミングチャートを用いて説明する。
なお、本実施の形態で説明する図４に示す昇圧回路の動作の一例では、信号ＩＮとしてハイレベルの信号（電位ＶＨ）が入力され、クロック信号ＣＬＫをハイレベル（電位ＶＨ）及びローレベル（電位ＶＬ≒０Ｖ）に周期的に変化するクロック信号とし、クロック信号ＣＬＫＢをクロック信号ＣＬＫの反転クロック信号とし、低電位電源ＶＳＳを電位ＶＬとし、各単位昇圧回路におけるトランジスタ２０１、トランジスタ２０３およびトランジスタ２０５をＮ型トランジスタとし、各単位昇圧回路におけるトランジスタ２０１、トランジスタ２０３およびトランジスタ２０５のしきい値電位（電位Ｖｔｈ）が同じ値であり、ノードＮ３＿ｍ、ノードＮ４＿ｍおよびノードＮ５＿ｍの初期電位がＶＬであるとして説明する。
なお、図５に示すタイミングチャートは、図４に示す昇圧回路の理想的な動作の一例について示したものであり、図４に示す昇圧回路は、必ずしも図５に示すタイミングチャート通りに動作するとは限らない。例えば、回路中の負荷、容量およびそれらによるノイズによって、図５に示すタイミングチャートの動作とは差異が生じる場合がある。
まず、単位昇圧回路２１１＿１の入力端子ＩＮに信号ＩＮが入力され、第１の期間が開始される。第１の期間では、クロック信号ＣＬＫがローレベルになり、クロック信号ＣＬＫＢがハイレベルになる（図５参照）。また、これにより、単位昇圧回路２１１＿１のアナログスイッチ２１５は非導通状態となる。
単位昇圧回路２１１＿１に信号ＩＮが入力されると、トランジスタ２０１のゲート電極に電位ＶＨが印加され、トランジスタ２０１が導通状態になり、ノードＮ４＿１の電位が上昇する。
それから、単位昇圧回路２１１＿１のトランジスタ２０５では、ノードＮ４＿１、つまりトランジスタ２０５のゲート電極とノードＮ３＿１との電位差が、トランジスタ２０５のしきい値電位Ｖｔｈより大きくなると、トランジスタ２０５は導通状態になり、ノードＮ３＿１の電位が上昇する。
さらに、単位昇圧回路２１１＿１のトランジスタ２０３では、ノードＮ４＿１、つまりトランジスタ２０３のゲート電極と、ノードＮ５＿１の電位差が、トランジスタ２０３のしきい値電位Ｖｔｈより大きくなると、トランジスタ２０３は導通状態になり、ノードＮ５＿１の電位が上昇する。ここで、ノードＮ５＿１、つまり容量素子２０２の電極の他方の電位が上昇するにつれて、容量素子２０２の電極の一方、つまりノードＮ４＿１の電位が容量結合により上昇する。これにより、トランジスタ２０３のゲート電極の電位が十分に上昇するので、ノードＮ５＿１の電位はＶＨになる。ノードＮ４＿１の電位は、電位Ｖｔｈを基準としてノードＮ５＿１の電位と同様に上昇するので、ノードＮ４＿１の電位はＶＨ＋Ｖｔｈになる。このように、ノードＮ４＿１とノードＮ５＿１の電位を、トランジスタ２０３と容量素子２０２の容量結合により上昇させる動作をブートストラップ動作とよぶ。なお、ノードＮ５＿１の電位がＶＨになると、トランジスタ２０３は非導通状態となり、ノードＮ５＿１は浮遊状態となる。また、ノードＮ４＿１の電位がＶＨ−Ｖｔｈになると、トランジスタ２０１が非導通状態になり、ノードＮ４＿１は浮遊状態になる。
ここで、トランジスタ２０３と容量素子２０２のブートストラップ動作により、ノードＮ４＿１の電位、つまりトランジスタ２０５のゲート電極の電位をトランジスタ２０５のソース電極またはドレイン電極の一方より大きくすることができる。
よって、単位昇圧回路２１１＿１のトランジスタ２０５では、ノードＮ４＿１、つまりトランジスタ２０５のゲート電極の電位がＶＨ＋Ｖｔｈになるように上昇し始めると、ノードＮ３＿１の電位がＶＨになるまで上昇する。このようにして単位昇圧回路２１１＿１の出力電位をトランジスタ２０５のしきい値電位分のロスなくノードＮ３＿１に出力することができるので、昇圧回路の昇圧効率の向上を図ることができる。なお、ノードＮ３＿１の電位がＶＨになると、トランジスタ２０５が非導通状態になる。ここで、単位昇圧回路２１１＿１のアナログスイッチ２１５は非導通状態なので、ノードＮ３＿１は浮遊状態になる。
一方、第１の期間になると、単位昇圧回路２１１＿２では、容量素子２０６の電極の他方の電位は、ＶＬからＶＨに変化するので、ノードＮ３＿２の電位も、電位差ＶＨ程度だけ容量素子２０６の容量結合により引き上げられる。このようにして、ノードＮ３＿２の電位は、ＶＨ程度まで上昇する。また、単位昇圧回路２１１＿２のトランジスタ２０４のゲート電極に電位ＶＨが印加され、トランジスタ２０４が導通状態になり、容量素子２０２の電極の他方の電位は、ＶＬとなるので、ノードＮ４＿２の電位はＶＬのままである。
次に、クロック信号ＣＬＫおよびクロック信号ＣＬＫＢが反転し、第２の期間になる。つまり、第２の期間では、クロック信号ＣＬＫがハイレベルになり、クロック信号ＣＬＫＢがローレベルになる（図５参照）。また、これにより、単位昇圧回路２１１＿１のアナログスイッチ２１５は導通状態となり、単位昇圧回路２１１＿２のアナログスイッチ２１５は非導通状態となる。
第２の期間になると、単位昇圧回路２１１＿１の容量素子２０６の電極の他方の電位は、ＶＬからＶＨに変化するので、ノードＮ３＿１の電位も、電位差ＶＨ程度だけ容量素子２０６の容量結合により引き上げられる。このようにして、ノードＮ３＿１の電位は、２ＶＨ程度まで上昇する。
ここで、トランジスタ２０５を、オフ電流を十分に小さくすることができる材料、例えば酸化物半導体を用いて形成することにより、トランジスタ２０５の非導通状態におけるリーク電流によるノードＮ３＿１の電位の低下を抑制することができる。よって、ノードＮ３＿１の電位を長く保つことができるので、昇圧回路の昇圧効率の向上を図ることができる。
また、第２の期間になると、単位昇圧回路２１１＿１のトランジスタ２０４のゲート電極に電位ＶＨが印加され、トランジスタ２０４が導通状態になる。これにより、容量素子２０２の電極の他方の電位、つまりノードＮ５＿１の電位は、ＶＨからＶＬに変化するので、浮遊状態であるノードＮ４＿１の電位も、電位差ＶＨ程度だけ容量素子２０２の容量結合により引き下げられる。このようにして、ノードＮ４＿１の電位は、Ｖｔｈ程度まで下げられる。
これにより、単位昇圧回路２１１＿１において、トランジスタ２０５のゲート電極と、トランジスタ２０５のソース電極またはドレイン電極の一方との電位差をトランジスタ２０５のしきい値電位程度にすることができるので、容量素子２０６の容量結合によりノードＮ３＿１の電位が上昇しても、トランジスタ２０５が導通状態になってノードＮ３＿１の電位が低下することを、防ぐことができる。
また、単位昇圧回路２１１＿２では、容量素子２０６の電極の他方の電位は、ＶＨからＶＬに変化するので、ノードＮ３＿２の電位も、電位差ＶＨ程度だけ容量素子２０６の容量結合により引き下げられる。このようにして、ノードＮ３＿２の電位は、ＶＬ程度まで降下する。また、単位昇圧回路２１１＿２のトランジスタ２０４のゲート電極に電位ＶＬが印加され、トランジスタ２０４が非導通状態になり、電源電位ＶＳＳとノードＮ５＿２は電気的に接続されなくなる。
また、第２の期間になると、単位昇圧回路２１１＿１のアナログスイッチ２１５は導通状態になるので、単位昇圧回路２１１＿２においても、トランジスタ２０１のゲート電極に２ＶＨ程度の電位が印加され、トランジスタ２０１が導通状態になり、単位昇圧回路２１１＿１と同様にノードＮ４＿２の電位が上昇する。
それから、単位昇圧回路２１１＿２のトランジスタ２０５では、ノードＮ４＿２、つまりトランジスタ２０５のゲート電極とノードＮ３＿２との電位差が、トランジスタ２０５のしきい値電位Ｖｔｈより大きくなると、トランジスタ２０５は導通状態になり、ノードＮ３＿２の電位が上昇する。
また、単位昇圧回路２１１＿１と同様に、単位昇圧回路２１１＿２のトランジスタ２０３でも、ノードＮ４＿２、つまりトランジスタ２０３のゲート電極と、ノードＮ５＿２の電位差が、トランジスタ２０３のしきい値電位Ｖｔｈより大きくなると、トランジスタ２０３は導通状態になり、ノードＮ５＿２の電位が上昇する。ここで、ノードＮ５＿２、つまり容量素子２０２の電極の他方の電位が上昇するにつれて、容量素子２０２の電極の一方、つまりノードＮ４＿２の電位が容量結合により上昇する。これにより、トランジスタ２０３のゲート電極の電位が十分に上昇するので、ノードＮ５＿２の電位は２ＶＨになる。ノードＮ４＿２の電位は、電位Ｖｔｈを基準としてノードＮ５＿２の電位と同様に上昇するので、ノードＮ４＿２の電位は２ＶＨ＋Ｖｔｈになる。なお、ノードＮ５＿２の電位が２ＶＨになると、トランジスタ２０３は非導通状態となり、ノードＮ５＿２は浮遊状態となる。また、ノードＮ４＿２の電位が２ＶＨ−Ｖｔｈになると、トランジスタ２０１が非導通状態になり、ノードＮ４＿２は浮遊状態になる。
ここで、トランジスタ２０３と容量素子２０２の、このようなブートストラップ動作により、ノードＮ４＿２の電位、つまりトランジスタ２０５のゲート電極の電位をトランジスタ２０５のソース電極またはドレイン電極の一方より大きくすることができる。
よって、単位昇圧回路２１１＿２のトランジスタ２０５では、ノードＮ４＿２、つまりトランジスタ２０５のゲート電極の電位が２ＶＨ＋Ｖｔｈになるように上昇し始めると、ノードＮ３＿２の電位が２ＶＨになるまで上昇する。このようにして単位昇圧回路２１１＿２の出力電位をトランジスタ２０５のしきい値電位分のロスなくノードＮ３＿２に出力することができるので、昇圧回路の昇圧効率の向上を図ることができる。なお、ノードＮ３＿２の電位が２ＶＨになると、トランジスタ２０５が非導通状態になる。ここで、単位昇圧回路２１１＿２のアナログスイッチ２１５は非導通状態なので、ノードＮ３＿２は浮遊状態になる。
次に、再びクロック信号ＣＬＫおよびクロック信号ＣＬＫＢが反転し、第３の期間になる。つまり、第３の期間では、クロック信号ＣＬＫがローレベルになり、クロック信号ＣＬＫＢがハイレベルになる（図５参照）。また、これにより、単位昇圧回路２１１＿１のアナログスイッチ２１５は非導通状態となり、単位昇圧回路２１１＿２のアナログスイッチ２１５は導通状態となる。
第３の期間になると、単位昇圧回路２１１＿２の容量素子２０６の電極の他方の電位は、ＶＬからＶＨに変化するので、ノードＮ３＿２の電位も、電位差ＶＨ程度だけ容量素子２０６の容量結合により引き上げられる。このようにして、ノードＮ３＿２の電位は、３ＶＨ程度まで上昇する。
また、第３の期間になると、単位昇圧回路２１１＿２のトランジスタ２０４のゲート電極に電位ＶＨが印加され、トランジスタ２０４が導通状態になる。これにより、容量素子２０２の電極の他方の電位、つまりノード５＿２の電位は、２ＶＨからＶＬに変化するので、浮遊状態であるノードＮ４＿２の電位も、電位差２ＶＨ程度だけ容量素子２０２の容量結合により引き下げられる。このようにして、ノードＮ４＿２の電位は、Ｖｔｈ程度まで下げられる。
これにより、単位昇圧回路２１１＿２において、トランジスタ２０５のゲート電極と、トランジスタ２０５のソース電極またはドレイン電極の一方との電位差をトランジスタ２０５のしきい値電位程度にすることができるので、容量素子２０６の容量結合によりノードＮ３＿２の電位が上昇しても、トランジスタ２０５が導通状態になって、ノードＮ３＿２の電位が低下することを防ぐことができる。
また、単位昇圧回路２１１＿３においても単位昇圧回路２１１＿１、２１１＿２と同様に、ノードＮ４＿３の電位が上昇する。それからトランジスタ２０３と容量素子２０２のブートストラップ動作により、トランジスタ２０５のゲート電極の電位をトランジスタ２０５のソース電極またはドレイン電極の一方より大きくし、単位昇圧回路２１１＿３の出力電位をトランジスタ２０５のしきい値電位分のロスなくノードＮ３＿３に出力することができる。
このようにして、３段目以降の各単位昇圧回路においてもクロック信号ＣＬＫ又はクロック信号ＣＬＫＢがハイレベル又はローレベルに周期的に変化するに従って上記単位昇圧回路と同様の動作が順次行われ、ノードＮ３＿ｍの電位は、段数ｍに比例する電位ｍＶＨとなる。そして、出力端子ＯＵＴから出力される信号ＯＵＴは、クロック信号ＣＬＫ又はクロック信号ＣＬＫＢのハイレベル又はローレベル間での周期的変化によって電位が昇圧される単位昇圧回路毎に昇圧され、信号ＩＮを段数ｎに応じて昇圧した電位ｎＶＨとなる。このように図４に示す昇圧回路は、信号ＩＮの電位を昇圧し、昇圧した電位の信号ＯＵＴを出力信号として出力する。
なお、第３の期間において、単位昇圧回路２１１＿１のノードＮ３＿１の電位は、容量素子２０６の電極の他方の電位がＶＨからＶＬに変化するのに応じて、容量素子２０６の容量結合により引き下げられるが、次にクロック信号ＣＬＫが反転したときに元の電位まで引き上げられる。以降、ノードＮ３＿１の電位はクロック信号ＣＬＫの反転に合わせて上下するようになる。これは、第２段目以降の単位昇圧回路のノードＮ３＿ｍについても同様である。また、第３の期間において、単位昇圧回路２１１＿１のノードＮ４＿１の電位は、第１の期間と同様の動作で、電位ＶＨ＋Ｖｔｈ程度になる。以降、ノードＮ４＿１の電位はクロック信号ＣＬＫの反転に合わせて上下するようになる。これは、第２段目以降の単位昇圧回路のノードＮ４＿ｍについても同様である。
以上のように、本実施の形態に係る昇圧回路の一例では、各単位昇圧回路において昇圧動作を行うことにより、入力された信号の電位より大きい電位の信号を出力信号として出力することができる。
以上のように、開示する発明の一態様に係る昇圧回路を用いることにより、トランジスタ２０３と容量素子２０２のブートストラップ動作により、ノードＮ４＿ｍの電位、つまりトランジスタ２０５のゲート電極の電位をトランジスタ２０５のソース電極またはドレイン電極の一方より大きくすることができるので、各単位昇圧回路において、トランジスタ２０５のしきい値電位分のロスなく、ノードＮ３＿ｍに電位を出力することができる。このようにして、昇圧回路の昇圧効率の向上を図ることができる。
また、トランジスタ２０１およびトランジスタ２０３を、オフ電流を十分に小さくすることができる材料、例えば酸化物半導体を用いて形成することにより、トランジスタ２０１およびトランジスタ２０３の非導通状態におけるリーク電流によるノードＮ４＿ｍの電位の低下を抑制することができる。これにより、上記ブートストラップ動作において、ノードＮ４＿ｍの電位を長く保つことができるので、昇圧回路の昇圧効率の向上を図ることができる。
また、トランジスタ２０５において、オフ電流を十分に小さくすることができる材料、例えば酸化物半導体を用いることにより、トランジスタ２０５の非導通状態におけるリーク電流によるノードＮ３＿ｍの電位の低下を抑制することができる。これにより、ノードＮ３＿ｍの電位を長く保つことができるので、昇圧回路の昇圧効率の向上を図ることができる。
また、上記のように、各段における昇圧効率を向上させることにより、従来の昇圧回路と同程度の昇圧効果を得ながら昇圧回路の段数を削減することができる。これにより、昇圧回路のレイアウト面積を低減し、高集積化を図ることができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、上記実施の形態で述べた昇圧回路の適用例であるＲＦＩＤタグについて、図６を参照して説明する。
本実施の形態におけるＲＦＩＤタグは、内部に記憶回路を有し、記憶回路に必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、ＲＦＩＤタグは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。なお、これらの用途に用いるためには極めて高い信頼性が要求される。
ＲＦＩＤタグの構成について図６を用いて説明する。図６は、ＲＦＩＤタグの構成を示すブロック図である。
図６に示すようにＲＦＩＤタグ３００は、通信器３０１（質問器、リーダ／ライタなどともいう）に接続されたアンテナ３０２から送信される無線信号３０３を受信するアンテナ３０４を有する。またＲＦＩＤタグ３００は、整流回路３０５、定電圧回路３０６、復調回路３０７、変調回路３０８、論理回路３０９、記憶回路３１０、ＲＯＭ３１１、昇圧回路３２０により構成されている。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の３つに大別される。本実施の形態に示すＲＦＩＤタグ３００は、そのいずれの方式に用いることも可能である。
次に各回路の構成について説明する。アンテナ３０４は、通信器３０１に接続されたアンテナ３０２との間で無線信号３０３の送受信を行うためのものである。また、整流回路３０５は、アンテナ３０４で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑化することで入力電位を生成するための回路である。なお、整流回路３０５の入力側または出力側には、リミッタ回路を設けてもよい。リミッタ回路は、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。
定電圧回路３０６は、入力電位から安定した電源電圧を生成し、各回路に供給するための回路である。なお、定電圧回路３０６は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路３０９のリセット信号を生成するための回路である。
復調回路３０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また、変調回路３０８は、アンテナ３０４より出力するデータに応じて変調をおこなうための回路である。
論理回路３０９は復調信号を解析し、処理を行うための回路である。記憶回路３１０は、入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを有する。また、ＲＯＭ３１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行うための回路である。
昇圧回路３２０は、定電圧回路３０６が生成した電源電圧を、昇圧するための回路である。メモリ素子を有する記憶回路３１０は論理回路３０９と比較して、高い電圧が要求されるので、定電圧回路３０６が生成した電源電圧を昇圧回路３２０で昇圧して供給するのが好ましい。なお、昇圧回路３２０は、上記実施の形態と同様に、昇圧効率を向上させた昇圧回路が用いられた構成となる。また、ＲＯＭ３１１に、昇圧回路３２０で昇圧した電圧を供給してもよい。
なお、上述の各回路は、必要に応じて、適宜、取捨することができる。
本実施の形態では、上記実施の形態で説明した、昇圧効率を向上させた昇圧回路をＲＦＩＤタグ３００に搭載している。そのため、動作に高電圧が要求されるメモリ素子を有する記憶回路などを、ＲＦＩＤタグに容易に搭載することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、上記実施の形態で述べた昇圧回路に適用できるトランジスタの例につき、図７を参照して説明する。なお、トランジスタの構造は特に限定されず、例えば、トップゲート構造またはボトムゲート構造の、スタガ型またはプレーナ型など、適当な構造を採用することができる。また、トランジスタはチャネル形成領域を一つ有するシングルゲート構造でも、二つ有するダブルゲート構造であっても、三つ有するトリプルゲート構造であっても良い。また、チャネル領域の上下にゲート絶縁層を介して配置された２つのゲート電極を有する、デュアルゲート型でもよい。
図７（Ａ）乃至図７（Ｄ）には、トランジスタの断面構造の例を示す。図７（Ａ）乃至図７（Ｄ）に示すトランジスタは、半導体として酸化物半導体を用いるものである。酸化物半導体を用いることのメリットは、簡単なプロセス、低温のプロセスで、高い移動度と低いオフ電流が実現できることといえる。
図７（Ａ）に示すトランジスタ４１０は、ボトムゲート構造のトランジスタの一例であり、逆スタガ型トランジスタともいう。
トランジスタ４１０は、絶縁表面を有する基板４００上の、ゲート電極４０１、ゲート絶縁層４０２、酸化物半導体層４０３、ソース電極またはドレイン電極４０５ａ、及びソース電極またはドレイン電極４０５ｂを含む。また、トランジスタ４１０を覆い、酸化物半導体層４０３に接する絶縁層４０７が設けられている。絶縁層４０７上にはさらに保護絶縁層４０９が形成されている。
図７（Ｂ）に示すトランジスタ４２０は、チャネル保護型（チャネルストップ型ともいう）と呼ばれるボトムゲート構造のトランジスタの一例であり、逆スタガ型トランジスタともいう。
トランジスタ４２０は、絶縁表面を有する基板４００上の、ゲート電極４０１、ゲート絶縁層４０２、酸化物半導体層４０３、チャネル保護層として機能する絶縁層４２７、ソース電極またはドレイン電極４０５ａ、及びソース電極またはドレイン電極４０５ｂを含む。また、トランジスタ４２０を覆う保護絶縁層４０９が設けられている。
図７（Ｃ）に示すトランジスタ４３０は、ボトムゲート型のトランジスタの一例である。トランジスタ４３０は、絶縁表面を有する基板４００上の、ゲート電極４０１、ゲート絶縁層４０２、ソース電極またはドレイン電極４０５ａ、ソース電極またはドレイン電極４０５ｂ、及び酸化物半導体層４０３を含む。また、トランジスタ４３０を覆い、酸化物半導体層４０３に接する絶縁層４０７が設けられている。絶縁層４０７上にはさらに保護絶縁層４０９が形成されている。
トランジスタ４３０においては、ゲート絶縁層４０２は基板４００及びゲート電極４０１上に接して設けられ、また、ゲート絶縁層４０２上には、ソース電極またはドレイン電極４０５ａ、ソース電極またはドレイン電極４０５ｂが接して設けられている。そして、ゲート絶縁層４０２、及びソース電極またはドレイン電極４０５ａ、ソース電極またはドレイン電極４０５ｂ上に酸化物半導体層４０３が設けられている。
図７（Ｄ）に示すトランジスタ４４０は、トップゲート構造のトランジスタの一例である。トランジスタ４４０は、絶縁表面を有する基板４００上の、絶縁層４３７、酸化物半導体層４０３、ソース電極またはドレイン電極４０５ａ、及びソース電極またはドレイン電極４０５ｂ、ゲート絶縁層４０２、ゲート電極４０１を含む。そして、ソース電極またはドレイン電極４０５ａ、ソース電極またはドレイン電極４０５ｂにそれぞれ配線４３６ａ、配線４３６ｂが接して設けられている。
本実施の形態では、上述のとおり、半導体層として酸化物半導体層４０３を用いる。酸化物半導体層４０３に用いる酸化物半導体としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ、Ｉｎ−Ｇａ−Ｏ系酸化物半導体や、単元系金属酸化物であるＩｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系酸化物半導体などがある。また、上記酸化物半導体にＳｉＯ２を添加してもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、少なくともＩｎとＧａとＺｎを含む酸化物であり、その組成比に特に制限はない。また、ＩｎとＧａとＺｎ以外の元素を含んでもよい。
また、酸化物半導体層４０３は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される酸化物半導体を用いることができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えば、Ｍとしては、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
酸化物半導体層４０３を用いたトランジスタ４１０、トランジスタ４２０、トランジスタ４３０、トランジスタ４４０は、リーク電流を十分に低減することが可能である。よって、これを昇圧回路に用いることにより、電位の保持時間を長くし、昇圧回路の昇圧効率の向上を図ることができる。
絶縁表面を有する基板４００に使用することができる基板に大きな制限はない。例えば、液晶表示装置などに用いられるガラス基板や、石英基板などを用いることができる。また、シリコンウェハ上に絶縁層を形成した基板などを用いても良い。
ボトムゲート構造のトランジスタ４１０、トランジスタ４２０、トランジスタ４３０において、下地となる絶縁層を基板とゲート電極の間に設けてもよい。当該絶縁層は、基板からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一又は複数の膜により形成することができる。
ゲート電極４０１は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、その構造は、単層構造としても良いし、積層構造としても良い。
ゲート絶縁層４０２は、プラズマＣＶＤ法やスパッタリング法などを用いて、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜、酸化ハフニウム膜などから選ばれた一又は複数の膜により形成することができる。例えば、第１のゲート絶縁層としてプラズマＣＶＤ法により膜厚５０ｎｍ以上２００ｎｍ以下の窒化シリコン膜（ＳｉＮｙ（ｙ＞０））を形成し、第１のゲート絶縁層上に第２のゲート絶縁層としてスパッタリング法により膜厚５ｎｍ以上３００ｎｍ以下の酸化シリコン膜（ＳｉＯｘ（ｘ＞０））を形成して、合計膜厚５５ｎｍ以上５００ｎｍ以下のゲート絶縁層とすることができる。本実施の形態では、膜厚２００ｎｍのゲート絶縁層を用いるものとする。
ソース電極またはドレイン電極４０５ａ、ソース電極またはドレイン電極４０５ｂは、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。例えば、アルミニウムや銅などの金属層と、チタン、モリブデン、タングステンなどの高融点金属層との積層構造とすることができる。ヒロックやウィスカーの発生を防止する元素（シリコン、ネオジム、スカンジウムなど）が添加されたアルミニウム材料を用いることで耐熱性を向上させても良い。
また、ソース電極またはドレイン電極４０５ａ、ソース電極またはドレイン電極４０５ｂ（これらと同じ層で形成される配線を含む）となる導電膜として、導電性の金属酸化物膜を用いても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたもの、などを用いることができる。
ソース電極またはドレイン電極４０５ａ、ソース電極またはドレイン電極４０５ｂに接する配線４３６ａ、配線４３６ｂについては、ソース電極またはドレイン電極４０５ａ、ソース電極またはドレイン電極４０５ｂと同様の材料を用いて形成することができる。
絶縁層４０７、絶縁層４２７、絶縁層４３７としては、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜などの無機絶縁膜を用いることができる。
保護絶縁層４０９としては、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。
また、保護絶縁層４０９上には、トランジスタ起因の表面凹凸を低減するための平坦化絶縁膜を形成してもよい。平坦化絶縁膜としては、ポリイミド、アクリル、ベンゾシクロブテン、等の有機材料を用いることができる。また、上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜を形成してもよい。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、酸化物半導体層を含むトランジスタ、およびその作製方法の一例を、図８を用いて詳細に説明する。
図８（Ａ）乃至（Ｅ）は、トランジスタの作製工程にかかる断面図である。なお、ここで示すトランジスタ５１０は、図７（Ａ）に示すトランジスタ４１０と同様の逆スタガ型トランジスタである。
本実施の形態の半導体層に用いる酸化物半導体は、ｎ型不純物である水素を酸化物半導体から除去し、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化することによりＩ型（真性）の酸化物半導体、又はＩ型（真性）に限りなく近い酸化物半導体としたものである。
なお、高純度化された酸化物半導体中ではキャリアが極めて少なく、キャリア濃度は１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満となる。また、このようにキャリアが少ないことで、オフ状態における電流（オフ電流）は十分に小さくなる。
具体的には、上述の酸化物半導体層を具備するトランジスタでは、室温（２５℃）におけるチャネル幅１μｍあたりのオフ電流密度を、１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、さらには１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下にすることが可能である。
また、高純度化された酸化物半導体層を具備するトランジスタ５１０は、オン電流の温度依存性がほとんど見られず、高温状態においてもオフ電流は非常に小さいままである。
以下、図８（Ａ）乃至（Ｅ）を用い、基板５０５上にトランジスタ５１０を作製する工程を説明する。
まず、絶縁表面を有する基板５０５上に導電膜を形成した後、第１のフォトリソグラフィ工程によりゲート電極５１１を形成する。なお、当該フォトリソグラフィ工程に用いるレジストマスクは、インクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
絶縁表面を有する基板５０５には、上記実施の形態における基板４００と同様の基板を用いることができる。本実施の形態では基板５０５としてガラス基板を用いる。
なお、下地となる絶縁層を基板５０５とゲート電極５１１との間に設けてもよい。当該絶縁層には、基板５０５からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、酸化窒化シリコン膜などから選ばれた一または複数の膜により形成することができる。
また、ゲート電極５１１は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、その構造は、単層構造としても良いし、積層構造としても良い。
次いで、ゲート電極５１１上にゲート絶縁層５０７を形成する。ゲート絶縁層５０７は、プラズマＣＶＤ法やスパッタリング法などを用いて形成することができる。また、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜、酸化ハフニウム膜などから選ばれた一又は複数の膜により形成することができる。
なお、ゲート絶縁層５０７、酸化物半導体膜５３０に水素、水酸基及び水分がなるべく含まれないようにするために、酸化物半導体膜５３０の成膜の前処理として、スパッタリング装置の予備加熱室でゲート電極５１１が形成された基板５０５、またはゲート絶縁層５０７までが形成された基板５０５を予備加熱し、基板５０５に吸着している水素、水分などの不純物を脱離させることが好ましい。また、予備加熱室に設ける排気手段は、クライオポンプとすることが好ましい。また、当該予備加熱は、ソース電極またはドレイン電極５１５ａ及びソース電極またはドレイン電極５１５ｂまで形成した基板５０５に対して行っても良い。なお、この予備加熱の処理は省略することもできる。
次いで、ゲート絶縁層５０７上に、膜厚２ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下の酸化物半導体膜５３０を形成する（図８（Ａ）参照）。
酸化物半導体膜５３０には、上記実施の形態に示した四元系金属酸化物、三元系金属酸化物、二元系金属酸化物、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などを用いることができる。
酸化物半導体膜５３０をスパッタ法で作製するためのターゲットとしては、特に、Ｉｎ：Ｇａ：Ｚｎ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成式で表されるものを用いるのが好適である。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ比］（ｘ＝１、ｙ＝１）、（すなわち、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）の組成比を有するターゲットなどを用いることができる。また、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔｏｍ比］（ｘ＝１、ｙ＝０．５）、（すなわち、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］）の組成比を有するターゲットや、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ比］（ｘ＝１、ｙ＝２）、（すなわち、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］）の組成比を有するターゲットや、Ｉｎ：Ｇａ：Ｚｎ＝１：０：１［ａｔｏｍ比］（ｘ＝０、ｙ＝１）、（すなわち、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：０：２［ｍｏｌ数比］）の組成比を有するターゲットを用いることもできる。
本実施の形態では、非晶質構造の酸化物半導体層を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物ターゲットを用いるスパッタ法により形成することとする。
金属酸化物ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、さらに好ましくは９９．９％以上とする。相対密度の高い金属酸化物ターゲットを用いることにより、緻密な構造の酸化物半導体層を形成することが可能である。
酸化物半導体膜５３０の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下（望ましくは濃度１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適である。
酸化物半導体膜５３０の形成の際には、例えば、減圧状態に保持された処理室内に被処理物を保持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４００℃以下となるように被処理物を熱する。または、酸化物半導体膜５３０の形成の際の被処理物の温度は、室温（２５℃±１０℃）としてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体膜５３０を形成する。被処理物を熱しながら酸化物半導体膜５３０を形成することにより、酸化物半導体層に含まれる不純物を低減することができる。また、スパッタによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体膜５３０中の不純物濃度を低減できる。
酸化物半導体膜５３０の形成条件としては、例えば、被処理物とターゲットの間との距離が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素１００％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、ごみ（成膜時に形成される粉状の物質など）を低減でき、膜厚分布も均一となるため好ましい。酸化物半導体膜５３０の厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは１ｎｍ以上３０ｎｍ以下、より好ましくは１ｎｍ以上１０ｎｍ以下とする。このような厚さの酸化物半導体膜５３０を用いることで、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。
なお、酸化物半導体膜５３０をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、形成表面（例えばゲート絶縁層５０７の表面）の付着物を除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。
次いで、酸化物半導体膜５３０を第２のフォトリソグラフィ工程により島状の酸化物半導体層に加工する。なお、当該フォトリソグラフィ工程に用いるレジストマスクは、インクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
なお、ゲート絶縁層５０７にコンタクトホールを形成する場合、その工程は酸化物半導体膜５３０の加工と同時に行うことができる。
酸化物半導体膜５３０のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体膜５３０のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸とを混合させた溶液などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
その後、酸化物半導体層に対して、熱処理（第１の熱処理）を行い、酸化物半導体層５３１を得る（図８（Ｂ）参照）。この第１の熱処理によって酸化物半導体層中の過剰な水素（水や水酸基を含む）を除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、または４００℃以上５００℃以下とする。
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせず、水や水素の混入が生じないようにする。
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
いずれにしても、第１の熱処理によって不純物を低減し、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、脱水素化処理は、酸化物半導体膜５３０の形成後、島状の酸化物半導体層に加工する前において行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
なお、第１の加熱処理は、上記以外に、ソース電極およびドレイン電極を形成した後、ソース電極およびドレイン電極上に絶縁層を形成した後、などのタイミングにおいて行うことができる。
次いで、ゲート絶縁層５０７、及び酸化物半導体層５３１上に、ソース電極またはドレイン電極（これと同じ層で形成される配線を含む）となる導電膜を形成する。ソース電極またはドレイン電極に用いる導電膜としては、上記実施の形態において示した材料を用いることができる。
第３のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極またはドレイン電極５１５ａ、ソース電極またはドレイン電極５１５ｂを形成した後、レジストマスクを除去する（図８（Ｃ）参照）。
第３のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦレーザ光を用いるとよい。なお、トランジスタのチャネル長（Ｌ）は、ソース電極とドレイン電極との間隔によって決定される。このため、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタの作製に用いるマスク形成時の露光には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。
また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成されたレジストマスクは異なる厚さの領域を有し、エッチングを行うことでさらに形状を変形することができるため、異なるパターンに加工するための複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。これにより、露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
なお、導電膜のエッチングの際には、酸化物半導体層５３１がエッチングにより分断されることのないように、エッチング条件を最適化することが望まれる。しかしながら、導電膜のみをエッチングし、酸化物半導体層５３１を全くエッチングしないという条件を得ることは難しく、導電膜のエッチングの際に、酸化物半導体層５３１の一部がエッチングされ溝部（凹部）が形成されることもある。
導電膜のエッチングには、ウェットエッチング、ドライエッチングのいずれを用いても良い。なお、素子の微細化という観点からはドライエッチングを用いるのが好適である。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。本実施の形態では、導電膜としてチタン膜を用い、酸化物半導体層５３１にはＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料を用いているため、例えばウェットエッチングを適用する場合には、チタン膜のエッチャントとしてアンモニア過水（例えば、３１重量％過酸化水素水：２８重量％アンモニア水：水＝５：２：２）を用いることができる。
次いで、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行い、露出している酸化物半導体層の表面に付着した水素や水などを除去するのが望ましい。当該プラズマ処理を行う場合、大気に触れない条件で、保護絶縁膜となる絶縁層５１６を形成する。
絶縁層５１６は、少なくとも１ｎｍ以上の膜厚とし、スパッタ法など、絶縁層５１６に水や水素等の不純物を混入させない方法を用いて形成することが望ましい。絶縁層５１６に水素が含まれると、その水素の酸化物半導体層への侵入や、水素による酸化物半導体層中の酸素の引き抜きなどが生じ、酸化物半導体層のバックチャネルが低抵抗化（ｎ型化）して寄生チャネルが形成されるおそれがあるからである。また、絶縁層５１６には、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜などを用いるのが望ましい。
本実施の形態では、絶縁層５１６として膜厚２００ｎｍの酸化シリコン膜を、スパッタリング法を用いて成膜する。成膜時の基板温度は、室温（２５℃）以上３００℃以下とすればよく、本実施の形態では１００℃とする。酸化シリコン膜のスパッタ法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下において行うことができる。また、ターゲットとして酸化シリコンターゲットまたはシリコンターゲットを用いることができる。
酸化物半導体膜５３０の成膜時と同様に、絶縁層５１６の成膜室内の残留水分を除去するためには、吸着型の真空ポンプ（クライオポンプなど）を用いることが好ましい。クライオポンプを用いて排気した成膜室で成膜することにより、絶縁層５１６に含まれる不純物の濃度を低減できる。また、絶縁層５１６の成膜室内の残留水分を除去するための排気手段として、ターボポンプにコールドトラップを加えたものを用いても良い。
絶縁層５１６の成膜に用いるスパッタガスは、水素や水などの不純物が除去された高純度ガスであることが望ましい。
次いで、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行う。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下とする。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、絶縁層５１６から酸化物半導体層５３１への酸素の供給により、該酸化物半導体層５３１の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
なお、本実施の形態では、絶縁層５１６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良い。
上述のように、第１の熱処理および第２の熱処理によって、酸化物半導体層５３１を、その主成分以外の不純物が極力含まれないように高純度化し、Ｉ型（真性）化することができる。
以上の工程でトランジスタ５１０が形成される（図８（Ｄ）参照）。
なお、絶縁層５１６上には、さらに保護絶縁層５０６を形成するのが望ましい（図８（Ｅ）参照）。保護絶縁層５０６は、水素や水などが外部からの侵入を防止する。保護絶縁層５０６としては、例えば、窒化シリコン膜、窒化アルミニウム膜などを用いることができる。成膜方法は特に限定されないが、ＲＦスパッタ法は量産性がよいため、保護絶縁層５０６の成膜方法として適している。また、保護絶縁層５０６として、ポリイミド、アクリル、ベンゾシクロブテン、等の有機材料を用いることができる。これらの有機材料を用いることにより、さらなる絶縁性の向上を図ることができる。また、保護絶縁層５０６は、上記の材料を積層した構造としても良く、例えば、窒化シリコン膜上にポリイミド膜を積層した構造とすることができる。このような構造にすることで、保護絶縁層５０６は、水素や水などの侵入を防ぎ、且つ絶縁性を向上させることができる。
なお、保護絶縁層５０６の形成後には、さらに、大気中、１００℃以上２００℃以下、１時間以上３０時間以下の条件で、熱処理を行ってもよい。
このように、本実施の形態を用いて作製した、高純度化された酸化物半導体層を含むトランジスタを用いることにより、トランジスタのリーク電流を十分に低減することが可能である。よって、これを昇圧回路に用いることにより、電位の保持時間を長くし、昇圧回路の昇圧効率の向上を図ることができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、上記実施の形態で述べた昇圧回路およびＲＦＩＤタグに適用できる半導体装置の構成およびその作製方法について、図９乃至図１３を参照して説明する。
〈半導体装置の断面構成および平面構成〉
図９は、半導体装置の構成の一例であり、半導体装置の断面を示す。図９に示される半導体装置は、下部に第１の半導体材料を用いたトランジスタ６６０を有し、上部に第２の半導体材料を用いたトランジスタ６６２を有するものである。ここで、第１の半導体材料と第２の半導体材料とは異なる材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いるのが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流を十分に低減することを可能とする。
例えば、上記実施の形態３に示すような、ＲＦＩＤタグの作製において、酸化物半導体以外の半導体材料を用いた、下部のトランジスタ６６０で、高速な動作が要求される論理回路や駆動回路を形成することができる。また、酸化物半導体を用いた、上部のトランジスタ６６２で、十分な電荷保持期間が要求される記憶回路や、リーク電流によるロスがない方が望ましい整流回路、復調回路および変調回路や、上記実施の形態で説明した、昇圧効率を向上させた昇圧回路などを形成することができる。そして、それらを一体に備える構成とすることで、それぞれの特性の利点を活かしたＲＦＩＤタグを実現することができる。
また、実施の形態２で示したアナログスイッチ２１５や、論理回路などで用いられるＣＭＯＳ回路は、Ｎ型のトランジスタとＰ型のトランジスタを組み合わせた構成となる。ここで、図９に示す半導体装置を用いて、酸化物半導体以外の半導体材料を用いたトランジスタ６６０でＰ型のトランジスタを形成し、酸化物半導体材料を用いたトランジスタ６６２でＮ型のトランジスタを形成することにより、アナログスイッチやＣＭＯＳ回路などを、容易にＲＦＩＤタグに設けることができる。
図９におけるトランジスタ６６０は、半導体材料（例えば、シリコンなど）を含む基板６００に設けられたチャネル形成領域６１６と、チャネル形成領域６１６を挟むように設けられた不純物領域６２０と、不純物領域６２０に接する金属化合物領域６２４と、チャネル形成領域６１６上に設けられたゲート絶縁層６０８と、ゲート絶縁層６０８上に設けられたゲート電極６１０と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極の記載には、ソース領域が含まれ、ドレイン電極の記載には、ドレイン領域が含まれうる。
また、基板６００上にはトランジスタ６６０を囲むように素子分離絶縁層６０６が設けられており、トランジスタ６６０上に絶縁層６２８および絶縁層６３０が設けられている。また、図示してはいないが、トランジスタ６６０の金属化合物領域６２４の一部は、ソース電極やドレイン電極として機能する電極を介して配線に接続されている。なお、高集積化を実現するためには、図９に示すようにトランジスタ６６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ６６０の特性を重視する場合には、ゲート電極６１０の側面にサイドウォール絶縁層を設け、そのサイドウォール絶縁層と重畳する領域に形成された不純物濃度が異なる領域を含めて不純物領域６２０を設けても良い。
図９におけるトランジスタ６６２は、絶縁層６３０上に設けられたソース電極またはドレイン電極６４２ａ、およびソース電極またはドレイン電極６４２ｂと、ソース電極またはドレイン電極６４２ａ、およびソース電極またはドレイン電極６４２ｂと電気的に接続されている酸化物半導体層６４４と、ソース電極またはドレイン電極６４２ａ、ソース電極またはドレイン電極６４２ｂ、酸化物半導体層６４４を覆うゲート絶縁層６４６と、ゲート絶縁層６４６上に酸化物半導体層６４４と重畳するように設けられたゲート電極６４８ａと、を有する。
ここで、酸化物半導体層６４４は、先の実施の形態で示した酸化物半導体層４０３と同様の酸化物半導体を用いるのが好ましく、水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。
酸化物半導体層６４４を用いたトランジスタ６６２は、リーク電流を十分に低減することが可能である。よって、これを昇圧回路に用いることにより、昇圧回路の昇圧効率の向上を図ることができる。
なお、図９においては、上部のトランジスタとしてトップゲート構造のトランジスタ６６２を示したが、トランジスタの構造は特に限定されない。例えば、トップゲート構造またはボトムゲート構造の、スタガ型またはプレーナ型など、適当な構造を採用することができる。また、トランジスタはチャネル形成領域を一つ有するシングルゲート構造でも、二つ有するダブルゲート構造であっても、三つ有するトリプルゲート構造であっても良い。また、チャネル領域の上下にゲート絶縁層を介して配置された２つのゲート電極層を有する、デュアルゲート型でもよい。例えば、トランジスタ６６２の代わりに、図７に示す、トランジスタ４１０、トランジスタ４２０、トランジスタ４３０、トランジスタ４４０などを用いることもできる。
ここで、酸化物半導体層６４４は、平坦性の良好な表面を有する絶縁層上に設けられるのが好ましく、酸化物半導体層６４４の平坦性および均一性を良好なものとすることができる。さらに、平坦性および均一性が良好な酸化物半導体層６４４を用いることにより、トランジスタ６６２のトランジスタ特性を向上させることができる。
トランジスタ６６２の上には、絶縁層６５０が設けられており、絶縁層６５０上には絶縁層６５２が設けられている。そして、絶縁層６５２上にはトランジスタ６６０またはトランジスタ６６２と接続する配線６５６が形成される。
〈半導体装置の作製方法〉
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のトランジスタ６６０の作製方法について図１０および図１１を参照して説明し、その後、上部のトランジスタ６６２の作製方法について図１２および図１３を参照して説明する。
〈下部のトランジスタの作製方法〉
まず、半導体材料を含む基板６００を用意する（図１０（Ａ）参照）。半導体材料を含む基板６００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、半導体材料を含む基板６００として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含むものとする。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。
基板６００上には、素子分離絶縁層を形成するためのマスクとなる保護層６０２を形成する（図１０（Ａ）参照）。保護層６０２としては、例えば、酸化シリコンや窒化シリコン、酸窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後において、トランジスタのしきい値電位を制御するために、ｎ型の導電性を付与する不純物元素やｐ型の導電性を付与する不純物元素を基板６００に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。
次に、上記の保護層６０２をマスクとしてエッチングを行い、保護層６０２に覆われていない領域（露出している領域）の、基板６００の一部を除去する。これにより他の半導体領域と分離された半導体領域６０４が形成される（図１０（Ｂ）参照）。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
次に、半導体領域６０４を覆うように絶縁層を形成し、半導体領域６０４に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層６０６を形成する（図１０（Ｃ）参照）。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、ＣＭＰ（化学的機械的研磨）などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域６０４の形成後、または、素子分離絶縁層６０６の形成後には、上記保護層６０２を除去する。
なお、素子分離絶縁層６０６の形成方法として、絶縁層を選択的に除去する方法の他、酸素を打ち込むことにより絶縁性の領域を形成する方法などを用いることもできる。
次に、半導体領域６０４の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。
絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域６０４表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層６０８、ゲート電極６１０を形成する（図１０（Ｃ）参照）。
次に、半導体領域６０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、チャネル形成領域６１６および不純物領域６２０を形成する（図１０（Ｄ）参照）。なお、ここではｎ型トランジスタを形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場合には、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。
なお、ゲート電極６１０の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる濃度で添加された不純物領域を形成しても良い。
次に、ゲート電極６１０、不純物領域６２０等を覆うように金属層６２２を形成する（図１１（Ａ）参照）。当該金属層６２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層６２２は、半導体領域６０４を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。
次に、熱処理を施して、上記金属層６２２と半導体材料とを反応させる。これにより、不純物領域６２０に接する金属化合物領域６２４が形成される（図１１（Ａ）参照）。なお、ゲート電極６１０として多結晶シリコンなどを用いる場合には、ゲート電極６１０の金属層６２２と接触する部分にも、金属化合物領域が形成されることになる。
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域６２４を形成した後には、金属層６２２は除去する。
次に、上述の工程により形成された各構成を覆うように、絶縁層６２８、絶縁層６３０を形成する（図１１（Ｂ）参照）。絶縁層６２８や絶縁層６３０は、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、窒化酸化シリコン、窒化シリコン等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層６２８や絶縁層６３０に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層６２８や絶縁層６３０には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。
なお、ここでは、絶縁層６２８と絶縁層６３０の積層構造としているが、開示する発明の一態様はこれに限定されない。１層としても良いし、３層以上の積層構造としても良い。
なお、本明細書中において、「酸化窒化シリコン」とは、その組成として、窒素よりも酸素の含有量が多いものを指し、「窒化酸化シリコン」とは、その組成として、酸素よりも窒素の含有量が多いものを指す。
以上により、半導体材料を含む基板６００を用いたトランジスタ６６０が形成される（図１１（Ｂ）参照）。
その後、トランジスタ６６２の形成前の処理として、絶縁層６２８や絶縁層６３０に化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理を施して、絶縁層６２８および絶縁層６３０の表面を平坦化するのが好ましい。（図１１（Ｃ）参照）。また、絶縁層６２８および絶縁層６３０を平坦化させる処理としては、ＣＭＰ処理の他にエッチング処理などを適用することも可能である。酸化物半導体層６４４の平坦性および均一性を向上させ、トランジスタ６６２の特性を向上させるために、絶縁層６２８や絶縁層６３０の表面が良好な平坦性を有するように、平坦化しておくことが望ましい。
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
〈上部のトランジスタの作製方法〉
次に、ゲート電極６１０、絶縁層６２８、絶縁層６３０などの上に導電層を形成し、該導電層を選択的にエッチングして、ソース電極またはドレイン電極６４２ａ、ソース電極またはドレイン電極６４２ｂを形成する（図１２（Ａ）参照）。
導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層の材料としては、先の実施の形態で示した、ソース電極またはドレイン電極４０５ａ、ソース電極またはドレイン電極４０５ｂの材料と同様の材料を用いることができる。よって詳細については、先の実施の形態の記載を参酌することができる。
導電層のエッチングは、形成されるソース電極またはドレイン電極６４２ａ、およびソース電極またはドレイン電極６４２ｂの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。ソース電極またはドレイン電極６４２ａ、ソース電極またはドレイン電極６４２ｂの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層６４６の被覆性を向上し、段切れを防止することができる。
上部のトランジスタのチャネル長（Ｌ）は、ソース電極またはドレイン電極６４２ａ、およびソース電極またはドレイン電極６４２ｂの下端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。
なお、絶縁層６２８や絶縁層６３０の上には、下地として機能する絶縁層を設けても良い。当該絶縁層は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。
次に、ソース電極またはドレイン電極６４２ａ、およびソース電極またはドレイン電極６４２ｂを覆うように酸化物半導体層を形成した後、当該酸化物半導体層を選択的にエッチングして酸化物半導体層６４４を形成する（図１２（Ｂ）参照）。
酸化物半導体層６４４は、先の実施の形態で示した酸化物半導体層５３１と同様の材料、同様の方法で形成することができる。よって、詳細については、先の実施の形態の記載を参酌することができる。
なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、形成表面（例えば絶縁層６３０の表面）の付着物を除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、基板の処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。
その後、酸化物半導体層に対して、熱処理（第１の熱処理）を行うことが望ましい。この第１の熱処理によって酸化物半導体層中の、過剰な水素（水や水酸基を含む）を除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。よって、第１の熱処理により、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。なお、第１の熱処理は、実施の形態５で示した方法と同様の方法で行うことができるので、詳細については実施の形態５の形態の記載を参酌することができる。
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、脱水素化処理は、酸化物半導体層の形成後やゲート絶縁層の形成後、ゲート電極の形成後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
酸化物半導体層のエッチングは、上記熱処理の前、または上記熱処理の後のいずれにおいて行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。なお、素子におけるリークなどが問題とならない場合には、酸化物半導体層を島状に加工しないで用いても良い。
次に、酸化物半導体層６４４に接するゲート絶縁層６４６を形成し、その後、ゲート絶縁層６４６上において酸化物半導体層６４４と重畳する領域にゲート電極６４８ａを形成する（図１２（Ｃ）参照）。
ゲート絶縁層６４６は、ＣＶＤ法やスパッタ法等を用いて形成することができる。また、ゲート絶縁層６４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などを含むように形成するのが好適である。ゲート絶縁層６４６は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
ゲート絶縁層６４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層６４６が酸素を含む場合、酸化物半導体層６４４に酸素を供給し、該酸化物半導体層６４４の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
なお、本実施の形態では、ゲート絶縁層６４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。
上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物半導体層６４４を、その主成分以外の不純物が極力含まれないように高純度化することができる。
ゲート電極６４８ａは、ゲート絶縁層６４６上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極６４８ａとなる導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、ソース電極またはドレイン電極６４２ａなどの場合と同様であり、これらの記載を参酌できる。
次に、ゲート絶縁層６４６、ゲート電極６４８ａ上に、絶縁層６５０および絶縁層６５２を形成する（図１３（Ａ）参照）。絶縁層６５０および絶縁層６５２は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。
なお、絶縁層６５０や絶縁層６５２には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁層６５０や絶縁層６５２の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。
なお、本実施の形態では、絶縁層６５０と絶縁層６５２の積層構造としているが、開示する発明の一態様はこれに限定されない。１層としても良いし、３層以上の積層構造としても良い。また、絶縁層を設けない構成とすることも可能である。
なお、上記絶縁層６５２は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように絶縁層６５２を形成することで、半導体装置を微細化した場合などにおいても、絶縁層６５２上に、電極や配線などを好適に形成することができるためである。なお、絶縁層６５２の平坦化は、ＣＭＰなどの方法を用いて行うことができる。
それから、トランジスタ６６０またはトランジスタ６６２と配線６５６とを電気的に接続するための電極（図示しない）を形成した後、絶縁層６５２上に配線６５６を形成する（図１３（Ｂ）参照）。もちろん、これらの要素が全て電気的に接続される必要はない。他の要素から独立した要素を有していても良い。
配線６５６は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極またはドレイン電極６４２ａなどと同様である。
以上により、高純度化された酸化物半導体層６４４を用いたトランジスタ６６２が完成する（図１３（Ｂ）参照）。
このように高純度化され、真性化された酸化物半導体層６４４を用いることで、トランジスタ６６２のオフ電流を十分に低減することができる。
以上により、下部に酸化物半導体以外の半導体材料を用いたトランジスタを有し、上部に酸化物半導体を用いたトランジスタを有する半導体装置を提供することができる。
このように、酸化物半導体以外の半導体材料を用いたトランジスタと、酸化物半導体を用いたトランジスタとを一体に備える構成とすることで、それぞれの特性の利点を活かしたＲＦＩＤタグを実現することができる。
特に、本実施の形態を用いて作製した、高純度化された酸化物半導体層を含むトランジスタを用いることにより、トランジスタのリーク電流を十分に低減することが可能である。よって、これを昇圧回路に用いることにより、電位の保持時間を長くし、昇圧回路の昇圧効率の向上を図ることができる。
また、平坦性の良好な表面上に酸化物半導体層を形成することにより、トランジスタ特性を向上させたトランジスタを、酸化物半導体以外の半導体材料を用いたトランジスタに積層した半導体装置を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
１０１ トランジスタ
１０２ 容量素子
１０３ トランジスタ
１０６ 容量素子
１０７ トランジスタ
１１１ 単位昇圧回路
１２０ 容量素子
１２１ クロック信号線
１２２ クロック信号線
１２３ リセット信号線
２０１ トランジスタ
２０２ 容量素子
２０３ トランジスタ
２０４ トランジスタ
２０５ トランジスタ
２０６ 容量素子
２１１ 単位昇圧回路
２１５ アナログスイッチ
２２０ 容量素子
２２１ クロック信号線
２２２ クロック信号線
３００ ＲＦＩＤタグ
３０１ 通信器
３０２ アンテナ
３０３ 無線信号
３０４ アンテナ
３０５ 整流回路
３０６ 定電圧回路
３０７ 復調回路
３０８ 変調回路
３０９ 論理回路
３１０ 記憶回路
３１１ ＲＯＭ
３２０ 昇圧回路
４００ 基板
４０１ ゲート電極
４０２ ゲート絶縁層
４０３ 酸化物半導体層
４０５ａ ソース電極またはドレイン電極
４０５ｂ ソース電極またはドレイン電極
４０７ 絶縁層
４０９ 保護絶縁層
４１０ トランジスタ
４２０ トランジスタ
４２７ 絶縁層
４３０ トランジスタ
４３６ａ 配線
４３６ｂ 配線
４３７ 絶縁層
４４０ トランジスタ
５０５ 基板
５０６ 保護絶縁層
５０７ ゲート絶縁層
５１０ トランジスタ
５１１ ゲート電極
５１５ａ ソース電極またはドレイン電極
５１５ｂ ソース電極またはドレイン電極
５１６ 絶縁層
５３０ 酸化物半導体膜
５３１ 酸化物半導体層
６００ 基板
６０２ 保護層
６０４ 半導体領域
６０６ 素子分離絶縁層
６０８ ゲート絶縁層
６１０ ゲート電極
６１６ チャネル形成領域
６２０ 不純物領域
６２２ 金属層
６２４ 金属化合物領域
６２８ 絶縁層
６３０ 絶縁層
６４２ａ ソース電極またはドレイン電極
６４２ｂ ソース電極またはドレイン電極
６４４ 酸化物半導体層
６４６ ゲート絶縁層
６４８ａ ゲート電極
６５０ 絶縁層
６５２ 絶縁層
６５６ 配線
６６０ トランジスタ
６６２ トランジスタ

Claims (11)

  1. 第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、
    第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、
    第１の容量素子と、
    第２の容量素子と、を有し、
    前記第１のゲート電極と、前記第１のソース電極またはドレイン電極の一方と、前記第２のソース電極またはドレイン電極の一方とは、電気的に接続され、
    前記第１のソース電極またはドレイン電極の他方と、前記第２のゲート電極と、前記第１の容量素子の電極の一方と、前記第２の容量素子の電極の一方とは、電気的に接続され、
    前記第２のソース電極またはドレイン電極の他方と、前記第１の容量素子の電極の他方とは、電気的に接続され、
    前記第１のソース電極またはドレイン電極の一方には、入力信号が入力され、
    前記第２の容量素子の電極の他方には、クロック信号が入力され、
    前記第１のソース電極またはドレイン電極の他方から、前記入力信号を昇圧した信号が出力される昇圧回路。
  2. 直列接続で電気的に接続された、ｎ段（ｎは自然数かつ偶数）の単位昇圧回路を有し、
    前記単位昇圧回路は、
    第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、
    第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、
    第１の容量素子と、
    第２の容量素子と、を有し、
    前記第１のゲート電極と、前記第１のソース電極またはドレイン電極の一方と、前記第２のソース電極またはドレイン電極の一方とは、電気的に接続され、
    前記第１のソース電極またはドレイン電極の他方と、前記第２のゲート電極と、前記第１の容量素子の電極の一方と、前記第２の容量素子の電極の一方とは、電気的に接続され、
    前記第２のソース電極またはドレイン電極の他方と、前記第１の容量素子の電極の他方とは、電気的に接続され、
    第１段目の前記第１のソース電極またはドレイン電極の一方には、入力信号が入力され、
    ２Ｍ−１段目（Ｍは１乃至ｎ／２の自然数）の前記第２の容量素子の電極の他方には、クロック信号が入力され、
    ２Ｍ段目の前記第２の容量素子の電極の他方には、反転クロック信号が入力され、
    第ｎ段目の前記第１のソース電極またはドレイン電極の他方から、前記入力信号を昇圧した信号が出力される昇圧回路。
  3. 直列接続で電気的に接続された、ｎ段（ｎは自然数）の単位昇圧回路を有し、
    前記単位昇圧回路は、
    第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、
    第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、
    第１の容量素子と、
    第２の容量素子と、を有し、
    前記第１のゲート電極と、前記第１のソース電極またはドレイン電極の一方と、前記第２のソース電極またはドレイン電極の一方とは、電気的に接続され、
    前記第１のソース電極またはドレイン電極の他方と、前記第２のゲート電極と、前記第１の容量素子の電極の一方と、前記第２の容量素子の電極の一方とは、電気的に接続され、
    前記第２のソース電極またはドレイン電極の他方と、前記第１の容量素子の電極の他方とは、電気的に接続され、
    第１段目の前記第１のソース電極またはドレイン電極の一方には、入力信号が入力され、
    第ｎ段目の前記第１のソース電極またはドレイン電極の他方から、前記入力信号を昇圧した信号が出力され、
    第ｎ段目の前記第２の容量素子の電極の他方には反転クロック信号が入力され、
    全てのＭの値に対し（Ｍは１≦Ｍ≦（ｎ−１）を満たす自然数）、ｎが偶数でＭが奇数、またはｎが奇数でＭが偶数のとき、第Ｍ段目の前記第２の容量素子の電極の他方には、クロック信号が入力され、
    全てのＭの値に対し、ｎ、Ｍ共に偶数または奇数のとき、第Ｍ段目の前記第２の容量素子の電極の他方には、反転クロック信号が入力される昇圧回路。
  4. 前記単位昇圧回路は、
    第３のゲート電極、第３のソース電極、および第３のドレイン電極を有する第３のトランジスタと、を有し、
    前記第３のソース電極またはドレイン電極の一方と、前記第２のソース電極またはドレイン電極の他方と、前記第１の容量素子の電極の他方とは、電気的に接続され、
    前記第３のソース電極またはドレイン電極の他方と、低電位電源とは、電気的に接続され、
    前記第３のゲート電極には、リセット信号が入力され、
    前記低電位電源は、前記入力信号より低電位である請求項２または請求項３に記載の昇圧回路。
  5. 直列接続で電気的に接続された、ｎ段（ｎは自然数かつ偶数）の単位昇圧回路を有し、
    前記単位昇圧回路は、
    第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、
    第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、
    第３のゲート電極、第３のソース電極、および第３のドレイン電極を有する第３のトランジスタと、
    第４のゲート電極、第４のソース電極、および第４のドレイン電極を有する第４のトランジスタと、
    第１の容量素子と、
    第２の容量素子と、
    第１の端子乃至第４の端子を有するアナログスイッチと、を有し、
    前記第１のゲート電極と、前記第１のソース電極またはドレイン電極の一方と、前記第２のソース電極またはドレイン電極の一方と、前記第４のソース電極またはドレイン電極の一方とは、電気的に接続され、
    前記第１のソース電極またはドレイン電極の他方と、前記第２のゲート電極と、前記第１の容量素子の電極の一方と、前記第４のゲート電極とは、電気的に接続され、
    前記第２のソース電極またはドレイン電極の他方と、前記第１の容量素子の電極の他方と、前記第３のソース電極またはドレイン電極の一方とは、電気的に接続され、
    前記第３のソース電極またはドレイン電極の他方と、低電位電源とは、電気的に接続され、
    前記第４のソース電極またはドレイン電極の他方と、前記第２の容量素子の電極の一方と、前記アナログスイッチの第１の端子とは、電気的に接続され、
    第１段目の前記第１のソース電極またはドレイン電極の一方には、入力信号が入力され、
    ２Ｍ−１段目（Ｍは１乃至ｎ／２の自然数）の前記第３のゲート電極および前記第２の容量素子の電極の他方には、クロック信号が入力され、
    ２Ｍ段目の前記第３のゲート電極および前記第２の容量素子の電極の他方には、反転クロック信号が入力され、
    ２Ｍ−１段目において、前記アナログスイッチの第２の端子には、前記クロック信号が、前記アナログスイッチの第３の端子には、前記反転クロック信号が入力され、
    ２Ｍ段目において、前記アナログスイッチの第２の端子には、前記反転クロック信号が、前記アナログスイッチの第３の端子には、前記クロック信号が入力され、
    第ｎ段目の前記第４のソース電極またはドレイン電極の他方から、前記入力信号を昇圧した信号が出力され、
    前記低電位電源は、前記入力信号より低電位であり、
    第Ｋ−１段目（Ｋは２乃至ｎの自然数）の前記アナログスイッチの第４の端子は、第Ｋ段目の前記第１のソース電極またはドレイン電極の一方と電気的に接続される昇圧回路。
  6. 直列接続で電気的に接続された、ｎ段（ｎは自然数）の単位昇圧回路を有し、
    前記単位昇圧回路は、
    第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、
    第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、
    第３のゲート電極、第３のソース電極、および第３のドレイン電極を有する第３のトランジスタと、
    第４のゲート電極、第４のソース電極、および第４のドレイン電極を有する第４のトランジスタと、
    第１の容量素子と、
    第２の容量素子と、
    第１の端子乃至第４の端子を有するアナログスイッチと、を有し、
    前記第１のゲート電極と、前記第１のソース電極またはドレイン電極の一方と、前記第２のソース電極またはドレイン電極の一方と、前記第４のソース電極またはドレイン電極の一方とは、電気的に接続され、
    前記第１のソース電極またはドレイン電極の他方と、前記第２のゲート電極と、前記第１の容量素子の電極の一方と、前記第４のゲート電極とは、電気的に接続され、
    前記第２のソース電極またはドレイン電極の他方と、前記第１の容量素子の電極の他方と、前記第３のソース電極またはドレイン電極の一方とは、電気的に接続され、
    前記第３のソース電極またはドレイン電極の他方と、低電位電源とは、電気的に接続され、
    前記第４のソース電極またはドレイン電極の他方と、前記第２の容量素子の電極の一方と、前記アナログスイッチの第１の端子とは、電気的に接続され、
    第１段目の前記第１のソース電極またはドレイン電極の一方には、入力信号が入力され、
    第ｎ段目の前記第４のソース電極またはドレイン電極の他方から、前記入力信号を昇圧した信号が出力され、
    前記低電位電源は、前記入力信号より低電位であり、
    第Ｋ−１段目（Ｋは２乃至ｎの自然数）の前記アナログスイッチの第４の端子は、第Ｋ段目の前記第１のソース電極またはドレイン電極の一方と電気的に接続され、
    第ｎ段目の第２の容量素子の電極の他方には反転クロック信号が入力され、
    全てのＭの値に対し（Ｍは１≦Ｍ≦（ｎ−１）を満たす自然数）、ｎが偶数でＭが奇数、またはｎが奇数でＭが偶数のとき、第Ｍ段目において、前記第３ゲート電極および前記第２の容量素子の電極の他方にはクロック信号が入力され、前記アナログスイッチの第２の端子には前記クロック信号が入力され、前記アナログスイッチの第３の端子には、前記反転クロック信号が入力され、
    全てのＭの値に対し、ｎ、Ｍ共に偶数または奇数のとき、第Ｍ段目において、前記第３ゲート電極および前記第２の容量素子の電極の他方には前記反転クロック信号が入力され、前記アナログスイッチの第２の端子には前記反転クロック信号が入力され、前記アナログスイッチの第３の端子には、前記クロック信号が入力される昇圧回路。
  7. 前記アナログスイッチは、
    第５のゲート電極、第５のソース電極、および第５のドレイン電極を有する、Ｎ型の第５のトランジスタと、
    第６のゲート電極、第６のソース電極、および第６のドレイン電極を有する、Ｐ型の第６のトランジスタと、
    を有し、
    前記第５のソース電極またはドレイン電極の一方と、前記第６のソース電極またはドレイン電極の一方とは、電気的に接続され、前記アナログスイッチの第１の端子として機能し、
    前記第５のゲート電極または前記第６のゲート電極は、前記アナログスイッチの第２の端子または前記アナログスイッチの第３の端子として機能し、
    前記第５のソース電極またはドレイン電極の他方と、前記第６のソース電極またはドレイン電極の他方とは、電気的に接続され、前記アナログスイッチの第４の端子として機能する請求項５または請求項６に記載の昇圧回路。
  8. 前記第５のトランジスタは、酸化物半導体材料を含んで構成される請求項７に記載の昇圧回路。
  9. 前記第４のトランジスタは、酸化物半導体材料を含んで構成される請求項５乃至請求項８のいずれか一に記載の昇圧回路。
  10. 前記第１のトランジスタおよび前記第２のトランジスタは、酸化物半導体材料を含んで構成される請求項１乃至請求項９のいずれか一に記載の昇圧回路。
  11. 請求項１乃至請求項１０のいずれか一に記載の昇圧回路を有するＲＦＩＤタグ。
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