KR20160027249A - 승압 회로 및 승압 회로를 포함하는 ｒｆｉｄ 태그 - Google Patents
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Abstract
하나의 목적은 승압 효율이 향상된 승압 회로를 제공하는 것이다. 다른 목적은 승압 효율이 향상된 승압 회로를 포함한 RFID 태그를 제공하는 것이다. 단위 승압 회로의 출력 단자에 대응하는 노드 또는 상기 노드에 접속된 트랜지스터의 게이트 전극은 부트스트랩 동작에 의해 승압되어, 상기 트랜지스터의 문턱값 전위와 실질적으로 동일하게 대응하는 전위의 저하는 방지될 수 있고 상기 단위 승압 회로의 출력 전위의 저하는 방지될 수 있다.
Description
개시하는 발명은 승압 회로(boosting circuit) 및 상기 승압 회로를 포함하는 RFID 태그(tag)에 관한 것이다.
최근에는, 데이터를 무선으로 송신하고 수신하는 반도체 장치들이 활발하게 개발되고 있다. 데이터를 무선으로 송신하고 수신하는 반도체 장치는 무선 주파수 식별(RFID) 태그, ID 태그, IC 태그, IC 칩(chip), RF 태그, 무선 태그, 전자 태그, 무선 칩, 트랜스폰더(transponder) 등으로 불리고, 실용화된 것들은 일반적으로 실리콘 기판을 포함한다.
데이터를 무선으로 송신하고 수신하는 반도체 장치들(이하 RFID 태그들로 지칭됨)은 일반적으로 내부 회로들이 무선으로 획득되는 전력에 의해 동작하도록 만들어진 구성을 가지고 있다. 상기 구성에서, 각 회로는 안테나로부터의 전력을 전원 회로, 정전압 회로 등을 통하여 이용함으로써 동작되도록 만들어진다.
RFID 태그가 고기능을 가지게 됨에 따라, 동작을 위해 고전압을 필요로 하는 회로를 탑재할 것이 요구된다. 예를 들어, 메모리 소자가 RFID 태그에 탑재되는 경우에, 상기 전원 회로 또는 상기 정전압 회로로부터 공급되는 전압을 높이는 것이 필요하다. 전력의 전압을 높이기 위해서는, RFID 태그에 승압 회로가 제공되는 구성이 고려되고 있다(특허문헌 1 참조).
종래에 사용되던 승압 회로(차지 펌프 회로)는 복수의 단위(unit) 승압 회로들이 직렬로 접속된 구조를 갖고 있다. 상기 단위 승압 회로는 게이트 전극과 소스 전극이 서로 접속된 트랜지스터 및 하나의 전극이 상기 트랜지스터의 드레인 전극에 접속되고 클럭 신호 또는 반전 클럭(inverted clock) 신호가 다른 전극에 인가되는 용량 소자를 포함한다. 상기 승압 회로는 다음과 같은 메커니즘을 갖는다: 입력 신호가 최초 스테이지 단위 승압 회로에서 트랜지스터의 소스 전극에 입력될 때, 각 단위 승압 회로에서, 상기 입력 신호는 클럭 신호 또는 반전 클럭 신호가 입력된 용량 소자의 용량 결합(capacitive coupling)에 의해 승압되어, 상기 입력 신호를 승압함으로써 획득된 신호는 최종 스테이지 단위 승압 회로에서 트랜지스터의 드레인 전극으로부터 출력된다.
그러나, 게이트 전극과 소스 전극이 서로 접속된 트랜지스터가 단위 승압 회로에서 이용될 때, 각 단위 승압 회로에서 승압되는 전위는 다음 스테이지 단위 승압 회로에서 트랜지스터의 문턱값 전위만큼 저하된다는 문제점이 있다. 달리 말하면, 단위 승압 회로들에서 트랜지스터들이 각각 실질적으로 동등한 문턱값 전위를 갖는 경우에, 상기 승압 회로로부터 출력되는 신호의 전위는 단위 승압 회로에서 트랜지스터의 문턱값 전위를 단위 승압 회로들의 개수로 곱한 만큼 저하되고; 따라서, 상기 승압 회로의 승압 효율은 제한된다.
용량 소자의 하나의 전극에 인가된 전위가 단위 승압 회로에서 상기 용량 소자의 용량 결합에 의해 승압될 때, 트랜지스터는 도통상태(conduction)에서 벗어난다. 이 때, 상기 트랜지스터의 오프 전류(off-state current)가 충분하게 작지 않을 때, 누설 전류가 상기 트랜지스터의 소스와 드레인 사이에서 생성되어, 용량 결합으로 인한 승압이 충분하게 수행되지 않는다는 또 다른 문제점에 도달하게 된다.
상술한 문제점들을 감안하여, 개시하는 발명의 일 실시예의 목적은 승압 효율이 향상된 승압 회로를 제공하는 것이다. 또 다른 목적은 승압 효율이 향상된 승압 회로를 포함한 RFID 태그를 제공하는 것이다.
개시하는 발명의 일 실시예에 따라, 단위 승압 회로의 출력 단자에 대응하는 노드(node)가 부트스트랩(bootstrap) 동작에 의해 승압되어, 상기 단위 승압 회로의 출력 전위의 저하가 방지될 수 있다.
개시하는 발명의 다른 실시예에 따라, 단위 승압 회로의 출력 단자에 대응하는 노드에 접속된 트랜지스터의 게이트 전극이 부트스트랩 동작에 의해 승압되어, 상기 트랜지스터의 문턱값 전위와 실질적으로 동일하게 대응하는 전위의 저하가 방지될 수 있고 상기 단위 승압 회로의 출력 전위의 저하가 방지될 수 있다.
개시하는 발명의 또 다른 실시예에 따라, 오프 전류를 충분하게 작도록 할 수 있는 재료, 예를 들면, 산화물 반도체가 승압 회로에 포함된 트랜지스터에 사용되어, 상기 트랜지스터의 비도통 상태(non-conduction state)에서 누설 전류가 저감될 수 있다.
구체적으로 말하면, 예컨대, 다음과 같은 구성들 중 어떠한 것도 이용될 수 있다.
개시하는 발명의 일 실시예는 제 1 게이트 전극; 제 1 소스 전극; 및 제 1 드레인 전극을 포함하는 제 1 트랜지스터, 제 2 게이트 전극; 제 2 소스 전극; 및 제 2 드레인 전극을 포함하는 제 2 트랜지스터, 제 1 용량 소자, 및 제 2 용량 소자를 포함하고, 상기 제 1 게이트 전극, 상기 제 1 소스 전극과 상기 제 1 드레인 전극 중 하나, 및 상기 제 2 소스 전극과 상기 제 2 드레인 전극 중 하나는 서로 전기적으로 접속되고, 상기 제 1 소스 전극과 상기 제 1 드레인 전극 중 다른 하나, 상기 제 2 게이트 전극, 상기 제 1 용량 소자의 하나의 전극, 및 상기 제 2 용량 소자의 하나의 전극은 서로 전기적으로 접속되고, 상기 제 2 소스 전극과 상기 제 2 드레인 전극 중 다른 하나 및 상기 제 1 용량 소자의 다른 전극은 서로 전기적으로 접속되고, 입력 신호는 상기 제 1 소스 전극과 상기 제 1 드레인 전극 중 상기 하나에 입력되고, 클럭 신호는 상기 제 2 용량 소자의 다른 전극에 입력되고, 상기 입력 신호를 승압함으로써 획득되는 신호는 상기 제 1 소스 전극과 상기 제 1 드레인 전극 중 상기 다른 하나로부터 출력되는 승압 회로이다.
개시하는 발명의 다른 실시예는 서로 직렬로 전기적으로 접속된 n개 스테이지들(n은 자연수이고 짝수)의 단위 승압 회로들을 포함하는 승압 회로이다. 각 단위 승압 회로는 제 1 게이트 전극; 제 1 소스 전극; 및 제 1 드레인 전극을 포함하는 제 1 트랜지스터, 제 2 게이트 전극; 제 2 소스 전극; 및 제 2 드레인 전극을 포함하는 제 2 트랜지스터, 제 1 용량 소자, 및 제 2 용량 소자를 포함하고, 상기 제 1 게이트 전극, 상기 제 1 소스 전극과 상기 제 1 드레인 전극 중 하나, 및 상기 제 2 소스 전극과 상기 제 2 드레인 전극 중 하나는 서로 전기적으로 접속되고, 상기 제 1 소스 전극과 상기 제 1 드레인 전극 중 다른 하나, 상기 제 2 게이트 전극, 상기 제 1 용량 소자의 하나의 전극, 및 상기 제 2 용량 소자의 하나의 전극은 서로 전기적으로 접속되고, 상기 제 2 소스 전극과 상기 제 2 드레인 전극 중 다른 하나 및 상기 제 1 용량 소자의 다른 전극은 서로 전기적으로 접속된다. 입력 신호는 제 1 스테이지 단위 승압 회로에서 상기 제 1 소스 전극과 상기 제 1 드레인 전극 중 상기 하나에 입력되고, 클럭 신호는 제 {2M-1} 스테이지 단위 승압 회로(M은 1≤M≤n/2을 만족시키는 자연수)에서 상기 제 2 용량 소자의 다른 전극에 입력되고, 반전 클럭 신호는 제 2M 스테이지 단위 승압 회로에서 상기 제 2 용량 소자의 상기 다른 전극에 입력되고, 상기 입력 신호를 승압함으로써 획득되는 신호는 제 n 스테이지 단위 승압 회로에서 상기 제 1 소스 전극과 상기 제 1 드레인 전극 중 상기 다른 하나로부터 출력된다.
개시하는 발명의 또 다른 실시예는 서로 직렬로 전기적으로 접속된 n개 스테이지들(n은 자연수)의 단위 승압 회로들을 포함하는 승압 회로이다. 각 단위 승압 회로는 제 1 게이트 전극; 제 1 소스 전극; 및 제 1 드레인 전극을 포함하는 제 1 트랜지스터, 제 2 게이트 전극; 제 2 소스 전극; 및 제 2 드레인 전극을 포함하는 제 2 트랜지스터, 제 1 용량 소자, 및 제 2 용량 소자를 포함하고, 상기 제 1 게이트 전극, 상기 제 1 소스 전극과 상기 제 1 드레인 전극 중 하나, 및 상기 제 2 소스 전극과 상기 제 2 드레인 전극 중 하나는 서로 전기적으로 접속되고, 상기 제 1 소스 전극과 상기 제 1 드레인 전극 중 다른 하나, 상기 제 2 게이트 전극, 상기 제 1 용량 소자의 하나의 전극, 및 상기 제 2 용량 소자의 하나의 전극은 서로 전기적으로 접속되고, 상기 제 2 소스 전극과 상기 제 2 드레인 전극 중 다른 하나 및 상기 제 1 용량 소자의 다른 전극은 서로 전기적으로 접속된다. 입력 신호는 제 1 스테이지 단위 승압 회로에서 상기 제 1 소스 전극과 상기 제 1 드레인 전극 중 상기 하나에 입력되고, 상기 입력 신호를 승압함으로써 획득되는 신호는 제 n 스테이지 단위 승압 회로에서 상기 제 1 소스 전극과 상기 제 1 드레인 전극 중 상기 다른 하나로부터 출력되고, 반전 클럭 신호는 상기 제 n 스테이지 단위 승압 회로에서 상기 제 2 용량 소자의 다른 전극에 입력된다. M(M은 1≤M≤{n-1}을 만족시키는 자연수)의 모든 값들에 대해, n이 짝수이고 M이 홀수이거나, 또는 n이 홀수이고 M이 짝수일 때, 클럭 신호는 제 M 스테이지 단위 승압 회로에서 상기 제 2 용량 소자의 상기 다른 전극에 입력되고, n이 짝수이고 M이 짝수이거나, 또는 n이 홀수이고 M이 홀수일 때, 반전 클럭 신호는 상기 제 M 스테이지 단위 승압 회로에서 상기 제 2 용량 소자의 상기 다른 전극에 입력된다.
상기 단위 승압 회로는 제 3 게이트 전극; 제 3 소스 전극; 및 제 3 드레인 전극을 포함하는 제 3 트랜지스터를 더 포함하고, 상기 제 3 소스 전극과 상기 제 3 드레인 전극 중 하나, 상기 제 2 소스 전극과 상기 제 2 드레인 전극 중 상기 다른 하나, 및 상기 제 1 용량 소자의 상기 다른 전극은 서로 전기적으로 접속되고, 상기 제 3 소스 전극과 상기 제 3 드레인 전극 중 다른 하나 및 저-전위 전원(low-potential power supply)은 서로 전기적으로 접속되고, 리셋(reset) 신호는 상기 제 3 게이트 전극에 입력되고, 상기 저-전위 전원의 전위는 상기 입력 신호의 전위보다 낮다.
개시하는 발명의 또 다른 실시예는 서로 직렬로 전기적으로 접속된 n개 스테이지들(n은 자연수이고 짝수)의 단위 승압 회로들을 포함하는 승압 회로이다. 각 단위 승압 회로는 제 1 게이트 전극; 제 1 소스 전극; 및 제 1 드레인 전극을 포함하는 제 1 트랜지스터, 제 2 게이트 전극; 제 2 소스 전극; 및 제 2 드레인 전극을 포함하는 제 2 트랜지스터, 제 3 게이트 전극; 제 3 소스 전극; 및 제 3 드레인 전극을 포함하는 제 3 트랜지스터, 제 4 게이트 전극; 제 4 소스 전극; 및 제 4 드레인 전극을 포함하는 제 4 트랜지스터, 제 1 용량 소자, 제 2 용량 소자, 및 제 1 내지 제 4 단자들을 포함하는 아날로그 스위치를 포함하고, 상기 제 1 게이트 전극, 상기 제 1 소스 전극과 상기 제 1 드레인 전극 중 하나, 상기 제 2 소스 전극과 상기 제 2 드레인 전극 중 하나, 및 상기 제 4 소스 전극과 상기 제 4 드레인 전극 중 하나는 서로 전기적으로 접속되고, 상기 제 1 소스 전극과 상기 제 1 드레인 전극 중 다른 하나, 상기 제 2 게이트 전극, 상기 제 1 용량 소자의 하나의 전극, 및 상기 제 4 게이트 전극은 서로 전기적으로 접속되고, 상기 제 2 소스 전극과 상기 제 2 드레인 전극 중 다른 하나, 상기 제 1 용량 소자의 다른 전극, 및 상기 제 3 소스 전극과 상기 제 3 드레인 전극 중 하나는 서로 전기적으로 접속되고, 상기 제 3 소스 전극과 상기 제 3 드레인 전극 중 다른 하나 및 저-전위 전원은 서로 전기적으로 접속되고, 상기 제 4 소스 전극과 상기 제 4 드레인 전극 중 다른 하나, 상기 제 2 용량 소자의 하나의 전극, 및 상기 아날로그 스위치의 상기 제 1 단자는 서로 전기적으로 접속된다. 입력 신호는 제 1 스테이지 단위 승압 회로에서 상기 제 1 소스 전극과 상기 제 1 드레인 전극 중 상기 하나에 입력되고, 클럭 신호는 제 {2M-1} 스테이지 단위 승압 회로(M은 1≤M≤n/2을 만족시키는 자연수)에서 상기 제 3 게이트 전극 및 상기 제 2 용량 소자의 다른 전극에 입력되고, 반전 클럭 신호는 제 2M 스테이지 단위 승압 회로에서 상기 제 3 게이트 전극 및 상기 제 2 용량 소자의 상기 다른 전극에 입력되고, 상기 제 {2M-1} 스테이지 단위 승압 회로에서 클럭 신호는 상기 아날로그 스위치의 상기 제 2 단자에 입력되고 반전 클럭 신호는 상기 아날로그 스위치의 상기 제 3 단자에 입력되고, 상기 제 2M 스테이지 단위 승압 회로에서 반전 클럭 신호는 상기 아날로그 스위치의 상기 제 2 단자에 입력되고 클럭 신호는 상기 아날로그 스위치의 상기 제 3 단자에 입력되고, 상기 입력 신호를 승압함으로써 획득되는 신호는 제 n 스테이지 단위 승압 회로에서 상기 제 4 소스 전극과 상기 제 4 드레인 전극 중 상기 다른 하나로부터 출력되고, 상기 저-전위 전원의 전위는 상기 입력 신호의 전위보다 낮고, 제 {K-1} 스테이지 단위 승압 회로(K는 2≤K≤n을 만족시키는 자연수)에서 상기 아날로그 스위치의 상기 제 4 단자는 제 K 스테이지 단위 승압 회로에서 상기 제 1 소스 전극과 상기 제 1 드레인 전극 중 하나에 전기적으로 접속된다.
개시하는 발명의 또 다른 실시예는 서로 직렬로 전기적으로 접속된 n개 스테이지들(n은 자연수)의 단위 승압 회로들을 포함하는 승압 회로이다. 각 단위 승압 회로는 제 1 게이트 전극; 제 1 소스 전극; 및 제 1 드레인 전극을 포함하는 제 1 트랜지스터, 제 2 게이트 전극; 제 2 소스 전극; 및 제 2 드레인 전극을 포함하는 제 2 트랜지스터, 제 3 게이트 전극; 제 3 소스 전극; 및 제 3 드레인 전극을 포함하는 제 3 트랜지스터, 제 4 게이트 전극; 제 4 소스 전극; 및 제 4 드레인 전극을 포함하는 제 4 트랜지스터, 제 1 용량 소자, 제 2 용량 소자, 및 제 1 내지 제 4 단자들을 포함하는 아날로그 스위치를 포함하고, 상기 제 1 게이트 전극, 상기 제 1 소스 전극과 상기 제 1 드레인 전극 중 하나, 상기 제 2 소스 전극과 상기 제 2 드레인 전극 중 하나, 및 상기 제 4 소스 전극과 상기 제 4 드레인 전극 중 하나는 서로 전기적으로 접속되고, 상기 제 1 소스 전극과 상기 제 1 드레인 전극 중 다른 하나, 상기 제 2 게이트 전극, 상기 제 1 용량 소자의 하나의 전극, 및 상기 제 4 게이트 전극은 서로 전기적으로 접속되고, 상기 제 2 소스 전극과 상기 제 2 드레인 전극 중 다른 하나, 상기 제 1 용량 소자의 다른 전극, 및 상기 제 3 소스 전극과 상기 제 3 드레인 전극 중 하나는 서로 전기적으로 접속되고, 상기 제 3 소스 전극과 상기 제 3 드레인 전극 중 다른 하나 및 저-전위 전원은 서로 전기적으로 접속되고, 상기 제 4 소스 전극과 상기 제 4 드레인 전극 중 다른 하나, 상기 제 2 용량 소자의 하나의 전극, 및 상기 아날로그 스위치의 상기 제 1 단자는 서로 전기적으로 접속된다. 입력 신호는 제 1 스테이지 단위 승압 회로에서 상기 제 1 소스 전극과 상기 제 1 드레인 전극 중 상기 하나에 입력되고, 상기 입력 신호를 승압함으로써 획득되는 신호는 제 n 스테이지 단위 승압 회로에서 상기 제 4 소스 전극과 상기 제 4 드레인 전극 중 상기 다른 하나로부터 출력되고, 상기 저-전위 전원의 전위는 상기 입력 신호의 전위보다 낮고, 제 {K-1} 스테이지 단위 승압 회로(K는 2≤K≤n을 만족시키는 자연수)에서 상기 아날로그 스위치의 상기 제 4 단자는 제 K 스테이지 단위 승압 회로에서 상기 제 1 소스 전극과 상기 제 1 드레인 전극 중 하나에 전기적으로 접속된다. M(M은 1≤M≤{n-1}을 만족시키는 자연수)의 모든 값에 대해, n이 짝수이고 M이 홀수이거나, 또는 n이 홀수이고 M이 짝수일 때, 제 M 스테이지에서, 클럭 신호는 상기 제 3 게이트 전극 및 상기 제 2 용량 소자의 다른 전극에 입력되고; 클럭 신호는 상기 아날로그 스위치의 상기 제 2 단자에 입력되고; 반전 클럭 신호는 상기 아날로그 스위치의 상기 제 3 단자에 입력되고, n이 짝수이고 M이 짝수이거나, 또는 n이 홀수이고 M이 홀수일 때, 상기 제 M 스테이지에서, 반전 클럭 신호는 상기 제 3 게이트 전극 및 상기 제 2 용량 소자의 상기 다른 전극에 입력되고; 반전 클럭 신호는 상기 아날로그 스위치의 상기 제 2 단자에 입력되고; 클럭 신호는 상기 아날로그 스위치의 상기 제 3 단자에 입력된다.
여기에서, 다음과 같은 것이 바람직하다: 상기 아날로그 스위치는 제 5 게이트 전극; 제 5 소스 전극; 및 제 5 드레인 전극을 포함하는 n-채널 트랜지스터인 제 5 트랜지스터, 및 제 6 게이트 전극; 제 6 소스 전극; 및 제 6 드레인 전극을 포함하는 p-채널 트랜지스터인 제 6 트랜지스터를 포함하고, 상기 제 5 소스 전극과 상기 제 5 드레인 전극 중 하나 및 상기 제 6 소스 전극과 상기 제 6 드레인 전극 중 하나는 상기 아날로그 스위치의 상기 제 1 단자로서 기능하도록 서로 전기적으로 접속되고, 상기 제 5 게이트 전극 또는 상기 제 6 게이트 전극은 상기 아날로그 스위치의 상기 제 2 단자 또는 상기 아날로그 스위치의 상기 제 3 단자로서 기능하고, 상기 제 5 소스 전극과 상기 제 5 드레인 전극 중 다른 하나 및 상기 제 6 소스 전극과 상기 제 6 드레인 전극 중 다른 하나는 상기 아날로그 스위치의 상기 제 4 단자로서 기능하도록 서로 전기적으로 접속된다. 상기 제 5 트랜지스터는 산화물 반도체 재료를 포함하는 것이 바람직하다.
상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 및 상기 제 4 트랜지스터는 각각 산화물 반도체 재료를 포함하는 것이 바람직하다.
개시하는 발명의 또 다른 실시예는 상기 승압 회로를 포함하는 RFID 태그이다.
본 명세서 등에서, "위" 또는 "아래"라는 용어는 성분이 다른 성분의 "바로 위" 또는 "바로 아래"에 위치된다는 것을 반드시 의미하는 것은 아님에 유념한다. 예를 들어, "게이트 절연층 위에 게이트 전극"이라는 표현은 부가적인 성분이 상기 게이트 절연층과 상기 게이트 전극 사이에 있는 경우를 의미할 수 있다.
그 외에도, 본 명세서 등에서, "전극" 또는 "배선"이라는 용어는 성분의 기능을 한정하지 않는다. 예를 들어, "전극"은 때로는 "배선"의 부분으로서 사용되고, 그 반대의 경우도 있다. 또한, "전극" 또는 "배선"이라는 용어는 복수의 "전극들" 또는 "배선들"이 집적된(integrated) 방식으로 형성된 경우를 포함할 수 있다. 예를 들어, 상이한 극성들의 트랜지스터들이 이용될 때 또는 전류 흐름의 방향이 회로 동작에서 변경될 때 "소스"와 "드레인"의 기능들은 때로는 교환될 수 있다. 따라서, "소스"와 "드레인"이라는 용어들은 본 명세서에서, 각각, 드레인과 소스를 지시하도록 사용될 수 있다.
본 명세서 등에서, "전기적으로 접속된"이라는 용어는 성분들이 임의의 전기적인 기능을 갖는 물체를 통하여 접속되는 경우를 포함함에 유념한다. 전기적인 신호들이 상기 물체를 통해 접속된 성분들 사이에서 송신되고 수신될 수 있는 한 임의의 전기적인 기능을 갖는 물체에 특별한 제한은 없다. "임의의 전기적인 기능을 갖는 물체"의 예들로서는 전극과 배선을 비롯하여 트랜지스터와 같은 스위칭 소자, 저항, 인덕터, 용량 소자, 및 다양한 기능들을 갖는 소자가 있다.
개시하는 발명의 일 실시예에 따라, 단위 승압 회로의 출력 단자에 대응하는 노드가 부트스트랩 동작에 의해 승압되어, 상기 단위 승압 회로의 출력 전위의 감소가 방지될 수 있다. 따라서, 승압 효율이 향상된 승압 회로가 제공될 수 있다.
개시하는 발명의 다른 실시예에 따라, 단위 승압 회로의 출력 단자에 대응하는 노드에 접속된 트랜지스터의 게이트 전극이 부트스트랩 동작에 의해 승압되어, 상기 트랜지스터의 문턱값 전위와 실질적으로 동일하게 대응하는 전위의 저하가 방지될 수 있고 상기 단위 승압 회로의 출력 전위의 감소가 방지될 수 있다. 따라서, 승압 효율이 향상된 승압 회로가 제공될 수 있다.
개시하는 발명의 또 다른 실시예에 따라, 오프 전류를 충분하게 작도록 할 수 있는 재료, 예를 들어, 산화물 반도체가 승압 회로에 포함된 트랜지스터에 사용되어, 상기 트랜지스터의 비도통 상태에서 누설 전류에 의해 야기되는 출력 전위의 감소가 억제될 수 있다. 따라서, 승압 효율이 향상된 승압 회로가 제공될 수 있다.
개시하는 발명의 또 다른 실시예는 승압 효율이 향상된 승압 회로를 포함한 RFID 태그를 제공할 수 있다.
도 1은 개시하는 발명의 일 실시예에 따른 승압 회로의 회로도.
도 2는 개시하는 발명의 일 실시예에 따른 승압 회로의 회로도.
도 3은 개시하는 발명의 일 실시예에 따른 승압 회로의 동작을 보여주는 타이밍 차트.
도 4는 개시하는 발명의 일 실시예에 따른 승압 회로의 회로도.
도 5는 개시하는 발명의 일 실시예에 따른 승압 회로의 동작을 보여주는 타이밍 차트.
도 6은 개시하는 발명의 일 실시예에 따른 RFID 태그의 블록도.
도 7a 내지 도 7d는 각각 개시하는 발명의 일 실시예에 따른 트랜지스터의 단면도.
도 8a 내지 도 8e는 개시하는 발명의 일 실시예에 따른 트랜지스터의 제조 공정을 도시한 단면도들.
도 9는 개시하는 발명의 일 실시예에 따른 반도체 장치의 단면도.
도 10a 내지 도 10d는 개시하는 발명의 일 실시예에 따른 반도체 장치의 제조 공정을 도시한 단면도들.
도 11a 내지 도 11c는 개시하는 발명의 일 실시예에 따른 반도체 장치의 제조 공정을 도시한 단면도들.
도 12a 내지 도 12c는 개시하는 발명의 일 실시예에 따른 반도체 장치의 제조 공정을 도시한 단면도들.
도 13a 및 도 13b는 개시하는 발명의 일 실시예에 따른 반도체 장치의 제조 공정을 도시한 단면도들.
도 2는 개시하는 발명의 일 실시예에 따른 승압 회로의 회로도.
도 3은 개시하는 발명의 일 실시예에 따른 승압 회로의 동작을 보여주는 타이밍 차트.
도 4는 개시하는 발명의 일 실시예에 따른 승압 회로의 회로도.
도 5는 개시하는 발명의 일 실시예에 따른 승압 회로의 동작을 보여주는 타이밍 차트.
도 6은 개시하는 발명의 일 실시예에 따른 RFID 태그의 블록도.
도 7a 내지 도 7d는 각각 개시하는 발명의 일 실시예에 따른 트랜지스터의 단면도.
도 8a 내지 도 8e는 개시하는 발명의 일 실시예에 따른 트랜지스터의 제조 공정을 도시한 단면도들.
도 9는 개시하는 발명의 일 실시예에 따른 반도체 장치의 단면도.
도 10a 내지 도 10d는 개시하는 발명의 일 실시예에 따른 반도체 장치의 제조 공정을 도시한 단면도들.
도 11a 내지 도 11c는 개시하는 발명의 일 실시예에 따른 반도체 장치의 제조 공정을 도시한 단면도들.
도 12a 내지 도 12c는 개시하는 발명의 일 실시예에 따른 반도체 장치의 제조 공정을 도시한 단면도들.
도 13a 및 도 13b는 개시하는 발명의 일 실시예에 따른 반도체 장치의 제조 공정을 도시한 단면도들.
본 발명의 실시예들의 예들은 상기 도면들을 참조하여 하기에 기술될 것이다. 본 발명은 다음의 기재에 한정되지 않고 모드들 및 상세들이 본 발명의 사상 및 범위를 벗어나지 않고 다양한 방법으로 변경될 수 있다는 것은 당업자에게 용이하게 이해될 것임에 유념한다. 따라서, 본 발명은 다음의 실시예들의 기재에 제한되는 것으로 해석되어서는 안 된다.
상기 도면들 등에 도시된 각 성분의 위치, 크기, 범위 등은 일부의 경우들에서 쉬운 이해를 위해 정확하게 나타나지 않았다는 것을 유념한다. 따라서, 개시하는 발명은 상기 도면들 등에 개시된 위치, 크기, 범위 등에 반드시 제한되는 것은 아니다.
본 명세서 등에서, "제 1", "제 2", 및 "제 3" 과 같은 서수사들은 성분들 간의 혼동을 피하기 위해서 사용되고, 상기 용어들이 성분들의 개수를 수량적으로 한정하는 것은 아니다.
(실시예 1)
이 실시예에서, 개시하는 발명의 일 실시예에 따른 승압 회로가 도 1, 도 2, 및 도 3을 참조하여 기술될 것이다. 회로도에서, "OS"는 트랜지스터가 산화물 반도체를 포함함을 나타내기 위해 트랜지스터 옆에 기재되어 있을 수 있음에 유념한다.
<회로 구성>
개시하는 발명의 일 실시예에 따른 승압 회로의 회로 구성의 예가 도 1의 회로도를 참조하여 기술될 것이다.
도 1에 도시된 승압 회로는 서로 직렬로 전기적으로 접속된 n개 스테이지들(n은 자연수)의 단위 승압 회로들 111_1 내지 111_n으로 형성된다. 여기에서, 단위 승압 회로는 상기 승압 회로의 하나의 스테이지를 형성한다.
상기 단위 승압 회로들 111_1 내지 111_n의 각각은 트랜지스터(101), 용량 소자(102), 트랜지스터(103), 및 용량 소자(106)를 포함한다. 상기 트랜지스터(103)의 게이트 절연층의 정전 용량(electrostatic capacitance)이 큰 경우에, 상기 트랜지스터(103)가 상기 용량 소자(102)로서도 기능할 수 있기 때문에 상기 용량 소자(102)는 생략될 수 있음에 유념한다.
상기 단위 승압 회로들 111_1 내지 111_n의 각각은 다음의 구조를 갖는다: 상기 트랜지스터(101)의 게이트 전극, 상기 트랜지스터(101)의 소스 전극과 드레인 전극 중 하나, 및 상기 트랜지스터(103)의 소스 전극과 드레인 전극 중 하나는 서로 전기적으로 접속되고; 상기 트랜지스터(101)의 상기 소스 전극과 상기 드레인 전극 중 다른 하나, 상기 트랜지스터(103)의 게이트 전극, 상기 용량 소자(102)의 하나의 전극, 및 상기 용량 소자(106)의 하나의 전극은 서로 전기적으로 접속되고; 상기 트랜지스터(103)의 상기 소스 전극과 상기 드레인 전극 중 다른 하나 및 상기 용량 소자(102)의 다른 전극은 서로 전기적으로 접속된다.
제 m 스테이지 단위 승압 회로(m은 1≤m≤n을 만족시키는 자연수)에서, 상기 트랜지스터(101)의 상기 소스 전극과 상기 드레인 전극 중 상기 다른 하나, 상기 트랜지스터(103)의 상기 게이트 전극, 상기 용량 소자(102)의 상기 하나의 전극, 및 상기 용량 소자(106)의 상기 하나의 전극이 접속되는 부분은 노드 N1_m이라고 불린다. 또한, 상기 제 m 스테이지 단위 승압 회로에서, 상기 트랜지스터(103)의 상기 소스 전극과 상기 드레인 전극 중 상기 다른 하나 및 상기 용량 소자(102)의 상기 다른 전극이 접속되는 부분은 노드 N2_m이라고 불린다.
제 K 스테이지 단위 승압 회로(K는 2≤K≤n을 만족시키는 자연수)에서 상기 트랜지스터(101)의 상기 소스 전극과 상기 드레인 전극 중 상기 하나 및 제 {K-1} 스테이지 단위 승압 회로에서 상기 트랜지스터(101)의 상기 소스 전극과 상기 드레인 전극 중 상기 다른 하나는 서로 전기적으로 접속된다. 달리 말하면, 상기 제 K 스테이지 단위 승압 회로에서 상기 트랜지스터(101)의 상기 소스 전극과 상기 드레인 전극 중 상기 하나는 상기 제 {K-1} 스테이지 단위 승압 회로에서 노드 N1_{K-1}에 접속된다.
제 {2M-1} 스테이지 단위 승압 회로(M은 1≤M≤n/2을 만족시키는 자연수이고, 여기에서, n은 자연수이고 짝수)에서, 상기 용량 소자(106)의 다른 전극은 클럭 신호선(121)에 전기적으로 접속된다. 제 2M 스테이지 단위 승압 회로(M은 1≤M≤n/2을 만족시키는 자연수)에서, 상기 용량 소자(106)의 상기 다른 전극은 클럭 신호선(122)에 전기적으로 접속된다.
여기에서, 클럭 신호 CLK는 상기 클럭 신호선(121)에 입력되고 클럭 신호 CLKB는 상기 클럭 신호선(122)에 입력된다. 물론, 상기 클럭 신호 CLKB는 상기 클럭 신호선(121)에 입력될 수 있고 상기 클럭 신호 CLK는 상기 클럭 신호선(122)에 입력될 수 있다. 상기 클럭 신호 CLK와 상기 클럭 신호 CLKB는 반대의 위상들을 갖는다. 예를 들어, 상기 클럭 신호 CLK가 높은-레벨 신호일 때, 상기 클럭 신호 CLKB는 낮은-레벨 신호이다. 상기 클럭 신호 CLKB로서, 예를 들면, 상기 클럭 신호 CLK의 반전 신호가 이용될 수 있다. 상기 클럭 신호 CLKB는 예를 들어, 인버터와 같은 NOT 회로와 함께 상기 클럭 신호 CLK의 전위 상태를 반전(inversion)함으로써 생성될 수 있다. 상기 클럭 신호 CLK와 상기 클럭 신호 CLKB에 있어서, 높은 레벨 및 낮은 레벨과 같은 전위의 레벨들은 적절히 결정될 수 있다. 대안적으로, 상기 클럭 신호 CLK는 버퍼 회로(buffer circuit)와 예를 들면, 링 오실레이터(ring oscillator)와 같은 발진 회로(oscillator circuit)의 사용과 함께 생성될 수 있다. 상기 클럭 신호는 상기 클럭 신호 CLK와 상기 클럭 신호 CLKB에 한정되지 않고, 세 가지 이상의 종류들의 클럭 신호들은 이용될 수 있다.
도 1은 스테이지들의 개수인 n이 짝수인 경우에 있어서 상기 승압 회로를 도시하고 있음에 유념한다. 상기 승압 회로의 스테이지들의 개수인 n이 홀수인 경우에 있어서, 도 1에 도시된 상기 클럭 신호선(121)과 제 {n-1} 스테이지 단위 승압 회로 사이의 접속 및 상기 클럭 신호선(122)과 제 n 스테이지 단위 승압 회로 사이의 접속은 상기 클럭 신호선(121)과 상기 제 n 스테이지 단위 승압 회로 사이의 접속 및 상기 클럭 신호선(122)과 상기 제 {n-1} 스테이지 단위 승압 회로 사이의 접속으로 바뀐다.
제 1 스테이지 단위 승압 회로(달리 말하면, 단위 승압 회로 111_1)에서, 상기 트랜지스터(101)의 상기 소스 전극과 상기 드레인 전극 중 상기 하나는 신호 IN이 입력되는 입력 단자 IN으로서 기능한다. 상기 신호 IN의 전위값은 적절히 설정될 수 있다.
상기 제 n 스테이지 단위 승압 회로(달리 말하면, 단위 승압 회로 111_n)에서, 상기 트랜지스터(101)의 상기 소스 전극과 상기 드레인 전극 중 상기 다른 하나는 상기 신호 IN을 승압함으로써 획득되는 신호 OUT이 출력되는 출력 단자 OUT으로서 기능한다.
상기 단위 승압 회로 111_n에서 상기 트랜지스터(101)의 상기 소스 전극과 상기 드레인 전극 중 상기 다른 하나는 용량 소자(120)의 하나의 전극에 전기적으로 접속된다. 전위 Vc1은 상기 용량 소자(120)의 다른 전극에 인가된다. 상기 전위 Vc1은 임의의 전위가 될 수 있다. 예를 들어, 높은-레벨 전위 VH 또는 낮은-레벨 전위 VL과 같은 전위가 이용될 수 있다. 상기 단위 승압 회로에서 상기 용량 소자(120)의 용량은 상기 용량 소자(102)의 그것보다 큰 것이 바람직하다. 따라서, 상기 출력 단자 OUT으로부터 출력되는 출력 신호(달리 말하면, 상기 승압 회로의 출력 신호인 신호 OUT)의 전위 상태가 안정화될 수 있다.
개시하는 발명의 일 실시예에 따른 승압 회로의 회로 구성은 도 1의 회로도에 도시된 구조에 한정되는 것은 아님에 유념한다. 예를 들면, 도 2에 도시된 승압 회로의 회로 구성이 이용될 수 있다.
도 2에 도시된 승압 회로와 도 1에 도시된 승압 회로 사이의 차이점들 중 하나는 단위 승압 회로들 111_1 내지 111_n이 각각 트랜지스터(107)를 가지느냐 여부이다. 상기 트랜지스터(107)의 소스 전극과 드레인 전극 중 하나는 상기 트랜지스터(103)의 상기 소스 전극과 상기 드레인 전극 중 상기 다른 하나 및 상기 용량 소자(102)의 상기 다른 전극에 전기적으로 접속된다. 상기 트랜지스터(107)의 상기 소스 전극과 상기 드레인 전극 중 다른 하나는 저-전위 전원 VSS에 전기적으로 접속된다. 상기 트랜지스터(107)의 게이트 전극은 리셋 신호선(123)에 전기적으로 접속된다.
리셋 신호 RES는 상기 리셋 신호선(123)에 입력된다. 상기 트랜지스터(107)가 상기 리셋 신호 RES의 입력에 의해 도통상태가 되는 한 상기 리셋 신호 RES의 전위값은 적절히 설정될 수 있다.
상기 저-전위 전원 VSS의 전위는 상기 신호 IN의 전위보다 낮다.
상술된 바와 같이, 개시하는 발명의 일 실시예에 따른 승압 회로에서 각 단위 승압 회로는 상기 트랜지스터(101)와 상기 용량 소자(102)를 포함하고, 이들은 종래의 승압 회로에서 각 단위 승압 회로에 포함되고, 상기 트랜지스터(103)와 상기 용량 소자(106)를 더 포함한다. 종래의 클럭 신호의 반전에 의한 상기 노드 N1_m의 승압 외에도, 상기 트랜지스터(103)와 상기 용량 소자(102)의 그와 같은 부트스트랩 동작은 상기 노드 N1_m을 승압할 수 있고; 따라서, 상기 승압 회로의 승압 효율은 향상될 수 있다.
상기 트랜지스터(101)와 상기 트랜지스터(103)는 오프 전류를 충분하게 작도록 할 수 있는 재료, 예를 들면, 산화물 반도체를 사용하여 형성되는 것이 바람직하다. 따라서, 상기 트랜지스터(101)와 상기 트랜지스터(103)의 비도통 상태에서 누설 전류에 의해 야기되는 상기 노드 N1_m의 전위의 감소는 억제될 수 있다. 따라서, 상기 부트스트랩 동작에서, 상기 노드 N1_m의 전위는 오랫동안 유지될 수 있어, 상기 승압 회로의 승압 효율은 향상될 수 있다.
<회로 동작>
다음에, 도 1 및 도 2에 도시된 승압 회로들의 동작의 예가 도 3의 타이밍 차트를 참조하여 기술될 것이다.
도 1 및 도 2에 도시된 승압 회로들의 동작은 상기 클럭 신호 CLK와 상기 클럭 신호 CLKB에 따른 복수의 기간들에 대응하는 동작들로 상기 동작을 분할함으로써 설명될 수 있다. 이 실시예에서, 상기 승압 회로의 동작의 예로서, 상기 클럭 신호 CLK의 변화에 의존하여 설정된 제 1 기간 내지 제 3 기간에서 상기 노드 N1_1, 노드 N2_1, 노드 N1_2, 및 노드 N2_2의 전위들의 변화들이 도 3의 타이밍 차트를 참조하여 기술될 것이다.
다음의 조건들에서 도 1 및 도 2에 도시된 승압 회로들의 동작의 예가 이 실시예에서 기술될 것임에 유념한다: 높은-레벨 신호(전위 VH)는 상기 신호 IN으로서 입력되고; 상기 클럭 신호 CLK는 높은 레벨(전위 VH)과 낮은 레벨(전위 VL ≒ 0V) 사이에서 주기적으로 진동하는 클럭 신호로서 기능하고; 상기 클럭 신호 CLKB는 상기 클럭 신호 CLK의 반전된 클럭 신호로서 기능하고; 저-전위 전원 VSS의 전위는 전위 VL이고; 각 단위 승압 회로에서 상기 트랜지스터(101)와 상기 트랜지스터(103)는 n-채널 트랜지스터들이고; 각 단위 승압 회로에서 상기 트랜지스터(101)와 상기 트랜지스터(103)의 문턱값 전위들(전위들 Vth)은 동일하고; 상기 노드 N1_m과 상기 노드 N2_m의 초기 전위들은 각각 VL이다.
도 3의 타이밍 차트는 도 1 및 도 2에 도시된 승압 회로들의 이상적인 동작의 예를 보여주고, 도 1 및 도 2에 도시된 승압 회로들은 반드시 도 3의 타이밍 차트에서와 같이 동작하는 것은 아니다. 예를 들어, 상기 회로에서 부하(load), 용량(capacity), 및 노이즈(noise)가 일부의 경우들에서 도 3에 도시된 동작과의 차이점을 유발할 수 있다.
도 2에 도시된 승압 회로가 이용되는 경우에, 단위 승압 회로 111_m에서 상기 트랜지스터(107)가 도통상태가 되도록 상기 신호 IN이 입력되기 이전에 상기 리셋 신호 RES는 입력되고; 따라서 상기 노드 N2_m의 전위는 상기 저-전위 전원 VSS의 그것과 동일한 전위(전위 VL)로 저하될 수 있음에 유념한다. 따라서, 부트스트랩 동작이 상기 트랜지스터(103)와 상기 용량 소자(102)의 사용과 함께 수행될 때, 상기 노드 N1_m의 전위는 확실하게 상승될 수 있다.
먼저, 상기 신호 IN(전위 VH)이 상기 단위 승압 회로 111_1의 상기 입력 단자 IN에 입력되고, 상기 제 1 기간이 시작된다. 상기 제 1 기간에서, 상기 클럭 신호 CLK는 낮은 레벨로 설정되고 상기 클럭 신호 CLKB는 높은 레벨로 설정된다(도 3 참조).
상기 신호 IN이 상기 단위 승압 회로 111_1에 입력될 때, 전위 VH는 상기 트랜지스터(101)의 상기 게이트 전극에 인가되어, 상기 트랜지스터(101)는 도통상태가 되고 상기 노드 N1_1의 전위는 상승된다.
상기 단위 승압 회로 111_1에서 상기 트랜지스터(103)에 있어서, 상기 노드 N1_1의 전위(달리 말하면, 상기 트랜지스터(103)의 상기 게이트 전극의 전위)와 상기 노드 N2_1의 전위 사이의 차이가 상기 트랜지스터(103)의 문턱값 전위 Vth보다 클 때, 상기 트랜지스터(103)는 도통상태가 되며 상기 노드 N2_1의 전위는 상승된다. 여기에서, 상기 노드 N2_1의 전위(달리 말하면, 상기 용량 소자(102)의 상기 다른 전극의 전위)가 상승함에 따라, 상기 용량 소자(102)의 상기 하나의 전극의 전위(달리 말하면, 상기 노드 N1_1의 전위)는 용량 결합에 의해 상승된다. 따라서, 상기 트랜지스터(103)의 상기 게이트 전극의 전위가 충분하게 상승되고 따라서 상기 노드 N2_1의 전위는 VH가 된다. 상기 노드 N1_1의 전위는 전위 Vth를 기준으로 상기 노드 N2_1의 그것과 동일한 크기만큼 상승되어, 상기 노드 N1_1의 전위는 {VH+Vth}가 된다. 상기 노드 N1_1과 상기 노드 N2_1의 전위들이 상기 트랜지스터(103)와 상기 용량 소자(102)의 용량 결합에 의해 상승되는 것과 같은 동작은 부트스트랩 동작이라고 불린다. 상기 노드 N2_1의 전위가 VH가 될 때, 상기 트랜지스터(103)는 도통상태에서 벗어나고 상기 노드 N2_1은 플로팅 상태(floating state)로 됨에 유념한다. 또한, 상기 노드 N1_1의 전위가 {VH-Vth}가 될 때, 상기 트랜지스터(101)는 도통상태에서 벗어난다.
한편, 상기 제 1 기간에서 상기 단위 승압 회로 111_2에 있어서, 상기 클럭 신호선(122)에 전기적으로 접속된 상기 용량 소자(106)의 상기 다른 전극의 전위는 VL에서부터 VH까지 변화하고, 상기 노드 N1_2의 전위 또한 상기 용량 소자(106)의 용량 결합에 의해 대략 전위차 VH만큼 상승된다. 이러한 방식으로, 상기 노드 N1_2의 전위는 대략 VH까지 상승된다. 따라서, 상기 노드 N1_2(달리 말하면, 상기 트랜지스터(103)의 상기 게이트 전극의 전위)의 전위와 상기 노드 N2_2의 전위 사이의 차이가 상기 트랜지스터(103)의 문턱값 전위 Vth보다 클 때; 그에 따라, 상기 트랜지스터(103)는 도통상태가 된다.
따라서, 상기 노드 N1_1의 전위가 상승됨에 따라, 상기 노드 N2_2의 전위는 상승된다. 상기 노드 N2_2의 전위(달리 말하면, 상기 용량 소자(102)의 상기 다른 전극의 전위)가 상승됨에 따라, 상기 용량 소자(102)의 상기 하나의 전극의 전위(달리 말하면, 상기 노드 N1_2의 전위)는 용량 결합에 의해 상승된다. 따라서, 상기 트랜지스터(103)의 상기 게이트 전극의 전위는 충분하게 상승되고 상기 노드 N2_2는 상기 노드 N1_1의 그것과 동일한 전위를 가져, 상기 노드 N2_2의 전위는 {VH+Vth}가 된다. 상기 노드 N1_2의 전위는 전위 VH를 기준으로 상기 노드 N2_2의 그것과 동일한 크기만큼 상승되어, 상기 노드 N1_2의 전위는 {2VH+Vth}가 된다. 상기 노드 N2_2의 전위가 {VH+Vth}가 될 때, 상기 트랜지스터(103)는 도통상태에서 벗어나고 상기 노드 N2_2는 플로팅 상태가 됨에 유념한다. 또한, 상기 노드 N1_2의 전위가 VH가 될 때, 상기 트랜지스터(101)는 도통상태에서 벗어난다. 상기 제 1 기간에서, 상기 노드 N1_2의 전위는 VH보다 높아, 상기 트랜지스터(101)는 도통상태에서 벗어남에 유념한다.
상기 단위 승압 회로 111_1에서, 상기 트랜지스터(103)와 상기 용량 소자(102)의 부트스트랩 동작에 의해, 나중에 수행될 상기 클럭 신호의 반전에 의한 상기 노드 N1_1의 전위의 승압 이전에 상기 노드 N1_1의 전위는 상승될 수 있다. 따라서, 상기 승압 회로의 승압 효율은 향상될 수 있다.
상기 트랜지스터(101)와 상기 트랜지스터(103)가 오프 전류를 충분하게 작도록 할 수 있는 재료, 예를 들어, 산화물 반도체를 이용하여 형성될 때, 상기 트랜지스터(101)와 상기 트랜지스터(103)의 비도통 상태에서 누설 전류에 의해 야기되는 상기 노드 N1_m의 전위의 감소가 억제될 수 있다. 따라서, 상기 부트스트랩 동작에서, 상기 승압 회로의 승압 효율이 더욱 향상될 수 있다.
다음에, 상기 클럭 신호 CLK와 상기 클럭 신호 CLKB가 반전되고 상기 제 2 기간이 시작된다. 달리 말하면, 상기 제 2 기간에서, 상기 클럭 신호 CLK는 높은 레벨로 설정되고 상기 클럭 신호 CLKB는 낮은 레벨로 설정된다(도 3 참조).
상기 제 2 기간에서, 상기 단위 승압 회로 111_1에 있어서 상기 용량 소자(106)의 상기 다른 전극의 전위는 VL에서부터 VH까지 변화하고, 상기 노드 N1_1의 전위는 상기 용량 소자(106)의 용량 결합에 의해 대략 전위차 VH만큼 상승된다. 이러한 방식으로, 상기 노드 N1_1의 전위는 대략 {2VH+Vth}까지 상승된다. 상기 노드 N2_1의 전위가 또한 상기 용량 소자(102)의 용량 결합에 의해 상승되지만, 이 상승은 상기 트랜지스터(103)를 도통상태가 되게하고 상기 노드 N2_1의 전위는 곧 전위 VH로 회복함에 유념한다.
상기 트랜지스터(101)가 오프 전류를 충분하게 작도록 할 수 있는 재료, 예를 들어, 산화물 반도체를 이용하여 형성될 때, 상기 트랜지스터(101)의 비도통 상태에서 누설 전류에 의해 야기되는 상기 노드 N1_1의 전위의 감소는 억제될 수 있다. 따라서, 상기 노드 N1_1의 전위는 오랫동안 유지될 수 있어, 상기 승압 회로의 승압 효율은 향상될 수 있다.
상기 단위 승압 회로 111_2에서, 상기 용량 소자(106)의 상기 다른 전극의 전위는 VH에서부터 VL까지 변화하고, 상기 노드 N1_2의 전위는 상기 용량 소자(106)의 용량 결합에 의해 대략 전위차 VH만큼 감소된다. 이러한 방식으로, 상기 노드 N1_2의 전위는 대략 {VH+Vth}까지 감소된다. 이 때, 상기 노드 N2_2의 전위는 또한 상기 용량 소자(102)의 용량 결합에 의해 감소되어, 상기 노드 N2_2의 전위는 대략 Vth까지 감소된다.
이 때, 상기 단위 승압 회로 111_2에서 상기 트랜지스터(101)와 상기 트랜지스터(103)는 도통상태가 되어, 상기 노드 N1_1의 전위 {2VH+Vth}는 상기 노드 N1_2 및 상기 노드 N2_2에 공급되고 상기 노드 N1_2 및 상기 노드 N2_2의 전위들은 상승된다. 상기 노드 N2_2의 전위(달리 말하면, 상기 용량 소자(102)의 상기 다른 전극의 전위)가 상승됨에 따라, 상기 용량 소자(102)의 상기 하나의 전극의 전위(달리 말하면, 상기 노드 N1_2의 전위)는 용량 결합에 의해 상승된다. 따라서, 상기 트랜지스터(103)의 상기 게이트 전극의 전위는 충분하게 상승되어, 상기 노드 N2_2의 전위는 {2VH+Vth}가 된다. 상기 노드 N1_2의 전위는 전위 {VH+Vth}를 기준으로 상기 노드 N2_2의 그것과 동일한 크기만큼 상승되어, 상기 노드 N1_2의 전위는 최대 {3VH+Vth}가 된다. 상기 노드 N2_2의 전위가 {2VH+Vth}가 될 때, 상기 트랜지스터(103)는 도통상태에서 벗어나고 상기 노드 N2_2는 플로팅 상태가 됨에 유념한다. 또한, 상기 노드 N1_2의 전위가 2VH로 설정될 때, 상기 트랜지스터(101)는 도통상태에서 벗어난다.
상기 단위 승압 회로 111_2에서, 상기 트랜지스터(103)와 상기 용량 소자(102)의 부트스트랩 동작에 의해, 나중에 수행될 상기 클럭 신호의 반전에 의한 상기 노드 N1_2의 전위의 승압 이전에 상기 노드 N1_2의 전위는 상승될 수 있다. 따라서, 상기 승압 회로의 승압 효율은 향상될 수 있다.
상기 트랜지스터(101)와 상기 트랜지스터(103)가 오프 전류를 충분하게 작도록 할 수 있는 재료, 예를 들어, 산화물 반도체를 이용하여 형성될 때, 상기 트랜지스터(101)와 상기 트랜지스터(103)의 비도통 상태에서 누설 전류에 의해 야기되는 상기 노드 N1_m의 전위의 감소는 억제될 수 있다. 따라서, 상기 부트스트랩 동작에서, 상기 승압 회로의 승압 효율은 더욱 향상될 수 있다.
다음에, 상기 클럭 신호 CLK와 상기 클럭 신호 CLKB가 다시 반전되고 상기 제 3 기간이 시작된다. 달리 말하면, 상기 제 3 기간에서, 상기 클럭 신호 CLK는 낮은 레벨로 설정되고 상기 클럭 신호 CLKB는 높은 레벨로 설정된다(도 3 참조).
상기 제 3 기간에서, 상기 단위 승압 회로 111_2에 있어서 상기 용량 소자(106)의 상기 다른 전극의 전위는 VL에서부터 VH까지 변화하고, 상기 노드 N1_2의 전위는 또한 상기 용량 소자(106)의 용량 결합에 의해 대략 전위차 VH만큼 상승된다. 이러한 방식으로, 상기 노드 N1_2의 전위는 대략 {4VH+Vth}까지 상승된다. 상기 노드 N2_2의 전위는 또한 상기 용량 소자(102)의 용량 결합에 의해 상승되었지만, 이 상승은 상기 트랜지스터(103)를 도통상태가 되게하고 상기 노드 N2_2의 전위는 곧 {2VH+Vth}로 회복함에 유념한다.
따라서, 상기 단위 승압 회로 111_3에서 또한, 상기 노드 N1_3의 전위는 상기 단위 승압 회로들 111_1 및 111_2의 그것과 유사한 방식으로 상승된다. 상기 노드 N1_3의 전위는 상기 트랜지스터(103)와 상기 용량 소자(102)의 부트스트랩 동작에 의해 더욱 상승된다.
상기 제 3 및 후속 스테이지의 단위 승압 회로들의 각각에서, 이전 스테이지 단위 승압 회로들의 그것들과 유사한 동작들은 높은 레벨과 낮은 레벨 사이에서 주기적으로 진동하는 상기 클럭 신호 CLK 또는 상기 클럭 신호 CLKB의 주기적인 변화에 따라 순차적으로 수행되어, 스테이지들의 개수인 m이 커짐에 따라 상기 노드 N1_m의 전위는 높아진다. 상기 출력 단자 OUT으로부터 출력되는 상기 신호 OUT은 높은 레벨과 낮은 레벨 사이에서 상기 클럭 신호 CLK 또는 상기 클럭 신호 CLKB의 주기적인 변화와 함께 전위가 승압되는 모든 단위 승압 회로에서 승압되어, 상기 신호 OUT의 전위는 스테이지들의 개수에 의존하여 상기 신호 IN을 승압함으로써 획득된다. 이러한 방식으로, 도 1 및 도 2에 도시된 승압 회로들에서, 상기 신호 IN의 전위는 승압되고 상기 승압된 전위를 갖는 상기 신호 OUT은 출력 신호로서 출력된다.
상기 제 3 기간에서, 상기 단위 승압 회로 111_1에서 상기 노드 N1_1의 전위가 상기 용량 소자(106)의 상기 다른 전극의 전위의 VH에서부터 VL까지의 변화에 따라 상기 용량 소자(106)와 상기 용량 소자(102)의 용량 결합에 의해 저하되지만, 상기 클럭 신호 CLK가 다음에 반전될 때 상기 노드 N1_1의 전위는 이전의 전위로 상승됨에 유념한다. 그 후, 상기 노드 N1_1의 전위는 상기 클럭 신호 CLK의 반전에 따라 상승되거나 또는 저하된다. 이것은 상기 제 2 스테이지 및 후속 스테이지의 단위 승압 회로들에 대해서 적용될 수 있다.
상술된 바와 같이, 개시하는 발명의 일 실시예에 따른 승압 회로가 이용될 때, 종래의 클럭 신호의 반전에 의한 상기 노드 N1_m의 승압 외에도, 상기 노드 N1_m은 상기 트랜지스터(103)와 상기 용량 소자(102)의 부트스트랩 동작에 의해 승압될 수 있고; 따라서, 상기 승압 회로의 승압 효율은 향상될 수 있다.
상기 트랜지스터(101)와 상기 트랜지스터(103)가 오프 전류를 충분하게 작도록 할 수 있는 재료, 예를 들어, 산화물 반도체를 이용하여 형성될 때, 상기 트랜지스터(101)와 상기 트랜지스터(103)의 비도통 상태에서 누설 전류에 의해 야기되는 상기 노드 N1_m의 전위의 감소는 억제될 수 있다. 따라서, 상기 부트스트랩 동작에서, 상기 승압 회로의 승압 효율은 더욱 향상될 수 있다.
또한, 각 단위 승압 회로에서 승압 효율이 상술된 바와 같이 향상되기 때문에, 단위 승압 회로들의 개수가 줄어들 수 있음과 동시에, 종래의 승압 회로의 그것과 거의 동일한 승압 효과는 획득될 수 있다. 따라서, 고집적화가 상기 승압 회로의 레이아웃 면적의 저감에 의해 달성될 수 있다.
상술된 바와 같이, 이 실시예에 따른 승압 회로의 예에서, 승압 동작이 각 단위 승압 회로에서 수행되어, 입력 신호의 전위보다 높은 전위의 신호가 출력 신호로서 출력될 수 있다.
이 실시예에서 기술된 구성들, 방법들 등은 다른 실시예들에서 기술된 임의의 구성들, 방법들 등과 함께 적절하게 조합될 수 있다.
(실시예 2)
이 실시예에서, 실시예 1에서 기술된 승압 회로와 다른 승압 회로가 도 4 및 도 5를 참조하여 기술될 것이다. 회로도에서, "OS"는 트랜지스터가 산화물 반도체를 포함함을 나타내기 위해 트랜지스터 옆에 기재되어 있을 수 있음에 유념한다.
<회로 구성>
개시하는 발명의 일 실시예에 따른 승압 회로의 회로 구성의 예가 도 4의 회로도를 참조하여 기술될 것이다.
도 4에 도시된 승압 회로는 서로 직렬로 전기적으로 접속된 n개 스테이지들(n은 자연수)의 단위 승압 회로들 211_1 내지 211_n으로 형성된다. 여기에서, 단위 승압 회로는 상기 승압 회로의 하나의 스테이지를 형성한다.
단위 승압 회로들 211_1 내지 211_n의 각각은 트랜지스터(201), 용량 소자(202), 트랜지스터(203), 트랜지스터(204), 트랜지스터(205), 용량 소자(206), 및 제 1 내지 제 4 단자들을 포함하는 아날로그 스위치(215)를 포함한다. 상기 트랜지스터(203)의 게이트 절연층의 정전 용량이 큰 경우에, 상기 트랜지스터(203)가 상기 용량 소자(202)로서도 기능할 수 있기 때문에 상기 용량 소자(202)는 생략될 수 있음에 유념한다.
상기 단위 승압 회로들 211_1 내지 211_n의 각각은 다음의 구조를 갖는다: 상기 트랜지스터(201)의 게이트 전극, 상기 트랜지스터(201)의 소스 전극과 드레인 전극 중 하나, 상기 트랜지스터(203)의 소스 전극과 드레인 전극 중 하나, 및 상기 트랜지스터(205)의 소스 전극과 드레인 전극 중 하나는 서로 전기적으로 접속되고; 상기 트랜지스터(201)의 상기 소스 전극과 상기 드레인 전극 중 다른 하나, 상기 트랜지스터(203)의 게이트 전극, 상기 용량 소자(202)의 하나의 전극, 및 상기 트랜지스터(205)의 게이트 전극은 서로 전기적으로 접속되고; 상기 트랜지스터(203)의 상기 소스 전극과 상기 드레인 전극 중 다른 하나, 상기 용량 소자(202)의 다른 전극, 및 상기 트랜지스터(204)의 소스 전극과 드레인 전극 중 하나는 서로 전기적으로 접속된다. 또한, 상기 트랜지스터(205)의 상기 소스 전극과 상기 드레인 전극 중 다른 하나, 상기 용량 소자(206)의 하나의 전극, 및 상기 아날로그 스위치(215)의 제 1 단자는 서로 전기적으로 접속된다. 상기 트랜지스터(204)의 상기 소스 전극과 상기 드레인 전극 중 다른 하나 및 상기 저-전위 전원 VSS는 서로 전기적으로 접속된다. 상기 용량 소자(206)의 상기 하나의 전극은 상기 트랜지스터(205)의 상기 소스 전극과 상기 드레인 전극 중 상기 다른 하나 및 상기 아날로그 스위치(215)의 상기 제 1 단자에 전기적으로 접속되지 않아도 좋고, 상기 용량 소자(206)의 상기 하나의 전극은 상기 아날로그 스위치(215)의 제 4 단자에 전기적으로 접속될 수 있음에 유념한다.
제 m 스테이지 단위 승압 회로(m은 1≤m≤n을 만족시키는 자연수)에서, 상기 트랜지스터(205)의 상기 소스 전극과 상기 드레인 전극 중 상기 다른 하나, 상기 용량 소자(206)의 상기 하나의 전극, 및 상기 아날로그 스위치(215)의 상기 제 1 단자가 접속된 부분은 노드 N3_m이라고 불린다. 상기 제 m 스테이지 단위 승압 회로에서, 상기 트랜지스터(201)의 상기 소스 전극과 상기 드레인 전극 중 상기 다른 하나, 상기 트랜지스터(203)의 상기 게이트 전극, 상기 용량 소자(202)의 상기 하나의 전극, 및 상기 트랜지스터(205)의 상기 게이트 전극이 접속된 부분은 노드 N4_m이라고 불린다. 또한, 상기 제 m 스테이지 단위 승압 회로에서, 상기 트랜지스터(203)의 상기 소스 전극과 상기 드레인 전극 중 상기 다른 하나, 상기 용량 소자(202)의 상기 다른 전극, 및 상기 트랜지스터(204)의 상기 소스 전극과 상기 드레인 전극 중 상기 하나가 접속된 부분은 노드 N5_m이라고 불린다.
제 K 스테이지 단위 승압 회로(K는 2≤K≤n을 만족시키는 자연수)에서 상기 트랜지스터(201)의 상기 소스 전극과 상기 드레인 전극 중 상기 하나 및 제 {K-1} 스테이지 단위 승압 회로에서 상기 아날로그 스위치(215)의 상기 제 4 단자는 서로 전기적으로 접속된다. 달리 말하면, 상기 제 K 스테이지 단위 승압 회로에서 상기 트랜지스터(201)의 상기 소스 전극과 상기 드레인 전극 중 상기 하나는 상기 아날로그 스위치(215)를 통하여 상기 제 {K-1} 스테이지 단위 승압 회로에서 노드 N3_{K-1}에 접속된다.
또한, 제 {2M-1} 스테이지 단위 승압 회로(M은 1≤M≤n/2을 만족시키는 자연수이고, 여기에서, n은 자연수이고 짝수)에서, 상기 트랜지스터(204)의 게이트 전극 및 상기 용량 소자(206)의 다른 전극은 클럭 신호선(221)에 전기적으로 접속된다. 상기 제 2M 스테이지 단위 승압 회로(M은 1≤M≤n/2을 만족시키는 자연수)에서, 상기 트랜지스터(204)의 상기 게이트 전극 및 상기 용량 소자(206)의 상기 다른 전극은 클럭 신호선(222)에 전기적으로 접속된다. 또한, 상기 제 {2M-1} 스테이지 단위 승압 회로(M은 1≤M≤n/2을 만족시키는 자연수)에서, 상기 아날로그 스위치(215)의 제 2 단자는 상기 클럭 신호선(221)에 전기적으로 접속되고, 상기 아날로그 스위치(215)의 제 3 단자는 상기 클럭 신호선(222)에 전기적으로 접속된다. 또한, 상기 제 2M 스테이지 단위 승압 회로(M은 1≤M≤n/2을 만족시키는 자연수)에서, 상기 아날로그 스위치(215)의 상기 제 2 단자는 상기 클럭 신호선(222)에 전기적으로 접속되고, 상기 아날로그 스위치(215)의 상기 제 3 단자는 상기 클럭 신호선(221)에 전기적으로 접속된다.
여기에서, 클럭 신호 CLK는 상기 클럭 신호선(221)에 입력되고 클럭 신호 CLKB는 상기 클럭 신호선(222)에 입력된다. 물론, 상기 클럭 신호 CLKB는 상기 클럭 신호선(221)에 입력될 수 있고 상기 클럭 신호 CLK는 상기 클럭 신호선(222)에 입력될 수 있다. 상기 클럭 신호 CLK와 상기 클럭 신호 CLKB는 반대의 위상들을 갖는다. 예를 들어, 상기 클럭 신호 CLK가 높은-레벨 신호일 때, 상기 클럭 신호 CLKB는 낮은-레벨 신호이다. 상기 클럭 신호 CLKB로서, 예를 들면, 상기 클럭 신호 CLK의 반전 신호가 이용될 수 있다. 상기 클럭 신호 CLKB는 예를 들어, 인버터와 같은 NOT 회로와 함께 상기 클럭 신호 CLK의 전위 상태를 반전함으로써 생성될 수 있다. 상기 클럭 신호 CLK와 상기 클럭 신호 CLKB에 있어서, 상기 트랜지스터(204)의 도통 상태가 상기 클럭 신호 CLK와 상기 클럭 신호 CLKB의 반전에 의해 바뀌는 한 높은 레벨 및 낮은 레벨과 같은 전위의 레벨들은 적절히 결정될 수 있다. 대안적으로, 상기 클럭 신호 CLK는 버퍼 회로와 예를 들면, 링 오실레이터와 같은 발진 회로의 사용과 함께 생성될 수 있다. 상기 클럭 신호는 상기 클럭 신호 CLK와 상기 클럭 신호 CLKB에 한정되지 않고, 세 가지 이상의 종류들의 클럭 신호들은 이용될 수 있다.
도 4는 스테이지들의 개수인 n이 짝수인 경우에 있어서 상기 승압 회로를 도시하고 있음에 유념한다. 상기 승압 회로의 스테이지들의 개수인 n이 홀수인 경우에 있어서, 도 4에 도시된 상기 클럭 신호선(221)과 제 {n-1} 스테이지 단위 승압 회로 사이의 접속 및 상기 클럭 신호선(222)과 상기 제 n 스테이지 단위 승압 회로 사이의 접속은 상기 클럭 신호선(221)과 상기 제 n 스테이지 단위 승압 회로 사이의 접속 및 상기 클럭 신호선(222)과 상기 제 {n-1} 스테이지 단위 승압 회로 사이의 접속으로 바뀐다.
높은-레벨 신호가 상기 제 2 단자에 입력되고 낮은-레벨 신호가 상기 제 3 단자에 입력될 때 상기 아날로그 스위치(215)는 도통상태가 된다. 낮은-레벨 신호가 상기 제 2 단자에 입력되고 높은-레벨 신호가 상기 제 3 단자에 입력될 때 상기 아날로그 스위치(215)는 도통상태에서 벗어난다.
상기 아날로그 스위치(215)는 n-채널 트랜지스터와 p-채널 트랜지스터를 조합함으로써 제조될 수 있다. 상기 n-채널 트랜지스터의 소스 전극과 드레인 전극 중 하나 및 상기 p-채널 트랜지스터의 소스 전극과 드레인 전극 중 하나는 서로 전기적으로 접속되어 상기 아날로그 스위치(215)의 상기 제 1 단자로서 기능한다. 상기 n-채널 트랜지스터의 게이트 전극은 상기 아날로그 스위치(215)의 상기 제 2 단자로서 기능한다. 상기 p-채널 트랜지스터의 게이트 전극은 상기 아날로그 스위치(215)의 상기 제 3 단자로서 기능한다. 상기 n-채널 트랜지스터의 상기 소스 전극과 상기 드레인 전극 중 다른 하나 및 상기 p-채널 트랜지스터의 상기 소스 전극과 상기 드레인 전극 중 다른 하나는 서로 전기적으로 접속되어 상기 아날로그 스위치(215)의 상기 제 4 단자로서 기능한다. 상기 아날로그 스위치(215)의 이용과 함께, 각 단위 승압 회로에서 승압되는 상기 노드 N3_m의 전위는 전위의 강하없이 다음 스테이지의 단위 승압 회로에 제공될 수 있다.
상기 트랜지스터(201), 상기 트랜지스터(203), 또는 상기 트랜지스터(205)가 산화물 반도체를 이용하여 형성되는 경우에, 상기 아날로그 스위치(215)에 포함되는 n-채널 트랜지스터는 또한 n-채널 트랜지스터의 형성에 적합한 산화물 반도체를 이용하여 형성되고; 따라서, 제조 공정의 단순화가 달성될 수 있다.
제 1 스테이지 단위 승압 회로(달리 말하면, 단위 승압 회로 211_1)에서, 상기 트랜지스터(201)의 상기 소스 전극과 상기 드레인 전극 중 하나는 신호 IN이 입력되는 입력 단자 IN으로서 기능한다. 상기 신호 IN의 전위값은 적절히 설정될 수 있다.
상기 저-전위 전원 VSS의 전위는 상기 신호 IN의 전위보다 낮음에 유념한다.
상기 제 n 스테이지 단위 승압 회로(달리 말하면, 단위 승압 회로 211_n)에서 상기 아날로그 스위치(215)의 상기 제 4 단자는 출력 단자 OUT으로서 기능하고 상기 신호 IN을 승압함으로써 획득되는 신호 OUT을 출력한다.
상기 단위 승압 회로 211_n에서 상기 트랜지스터(205)의 상기 소스 전극과 상기 드레인 전극 중 상기 다른 하나는 상기 아날로그 스위치(215)를 통해 용량 소자(220)의 하나의 전극에 전기적으로 접속된다. 전위 Vc1은 상기 용량 소자(220)의 다른 전극에 인가된다. 전위 Vc1은 임의의 전위가 될 수 있다. 예를 들어, 높은-레벨 전위 VH 또는 낮은-레벨 전위 VL과 같은 전위가 이용될 수 있다. 상기 단위 승압 회로에서 상기 용량 소자(220)의 용량은 상기 용량 소자(206)의 그것보다 큰 것이 바람직하다. 따라서, 상기 출력 단자 OUT으로부터 출력되는 출력 신호(달리 말하면, 상기 승압 회로의 출력 신호인 신호 OUT)의 전위 상태는 안정화될 수 있다.
상술된 바와 같이, 개시하는 발명의 일 실시예에 따른 승압 회로에서 각 단위 승압 회로는 상기 트랜지스터(205)와 상기 용량 소자(206)를 포함하고, 이들은 종래의 승압 회로에서 각 단위 승압 회로에 포함되고, 상기 트랜지스터들(201, 203)과 상기 용량 소자(202)를 더 포함한다. 종래의 승압 회로의 구성에서, 상기 노드 N3_m에 출력되는 전위는 각 단위 승압 회로에서 상기 트랜지스터(205)의 문턱값 전위의 양만큼 저하되어, 단위 승압 회로들의 개수가 증가될수록 각 스테이지의 단위 승압 회로에서 상기 트랜지스터(205)의 문턱값 전위에 대응하는 출력 전위의 손실은 더해진다. 그러나, 상기 구성의 이용과 함께, 상기 노드 N4_m의 전위(달리 말하면, 상기 트랜지스터(205)의 상기 게이트 전극의 전위)는 상기 트랜지스터(205)의 상기 소스 전극과 상기 드레인 전극 중 하나의 전위보다 상기 트랜지스터(203)와 상기 용량 소자(202)의 부트스트랩 동작에 의해 높아질 수 있고; 따라서, 각 단위 승압 회로에서, 전위는 상기 트랜지스터(205)의 문턱값 전위에 대응하는 손실없이 상기 노드 N3_m에 출력될 수 있다. 따라서, 상기 승압 회로의 승압 효율은 향상될 수 있다.
상기 트랜지스터들(201 및 203)이 오프 전류를 충분하게 작도록 할 수 있는 재료, 예를 들면, 산화물 반도체를 사용하여 형성될 때, 상기 트랜지스터들(201, 203)의 비도통 상태에서 누설 전류에 의해 야기되는 상기 노드 N4_m의 전위의 감소는 억제될 수 있다. 따라서, 상기 승압 회로의 승압 효율은 향상될 수 있다.
상기 트랜지스터(205)는 오프 전류를 충분하게 작도록 할 수 있는 재료, 예를 들면, 산화물 반도체를 사용하여 형성되는 것이 바람직하다. 상기 트랜지스터(205)로서 산화물 반도체를 이용하여 형성된 트랜지스터의 사용과 함께, 상기 노드 N3_m이 상기 클럭 신호의 반전과 상기 용량 소자(206)의 용량 결합의 이용에 의해 승압될 때, 상기 트랜지스터(205)의 비도통 상태에서 누설 전류에 의해 야기되는 상기 노드 N3_m의 전위의 감소는 억제될 수 있다. 따라서, 상기 노드 N3_m의 전위는 오랫동안 유지될 수 있어, 상기 승압 회로의 승압 효율은 향상될 수 있다.
<회로 동작>
다음에, 도 4에 도시된 승압 회로의 동작의 예가 도 5의 타이밍 차트를 참조하여 기술될 것이다.
도 4에 도시된 승압 회로의 동작은 상기 클럭 신호 CLK와 상기 클럭 신호 CLKB에 따른 복수의 기간들에 대응하는 동작들로 상기 동작을 분할함으로써 설명될 수 있다. 이 실시예에서는, 상기 승압 회로의 동작의 예로서, 상기 클럭 신호 CLK의 변화에 의존하여 설정된 제 1 기간 내지 제 3 기간에서 상기 노드 N3_1, 노드 N3_2, 노드 N4_1, 및 노드 N4_2의 전위들의 변화들이 도 5의 타이밍 차트를 참조하여 기술될 것이다.
다음의 조건들에서 도 4에 도시된 승압 회로의 동작의 예가 이 실시예에서 기술될 것임에 유념한다: 높은-레벨 신호(전위 VH)는 상기 신호 IN으로서 입력되고; 상기 클럭 신호 CLK는 높은 레벨(전위 VH)과 낮은 레벨(전위 VL ≒ 0V) 사이에서 주기적으로 진동하는 클럭 신호로서 기능하고; 상기 클럭 신호 CLKB는 상기 클럭 신호 CLK의 반전된 클럭 신호로서 기능하고; 저-전위 전원 VSS의 전위는 전위 VL이고; 각 단위 승압 회로에서 상기 트랜지스터(201), 상기 트랜지스터(203), 및 상기 트랜지스터(205)는 n-채널 트랜지스터들이고; 각 단위 승압 회로에서 상기 트랜지스터들(201, 203, 및 205)의 문턱값 전위들(전위들 Vth)은 동일하고; 상기 노드 N3_m, 상기 노드 N4_m, 및 상기 노드 N5_m의 초기 전위들은 각각 VL이다.
도 5의 타이밍 차트는 도 4에 도시된 승압 회로의 이상적인 동작의 예를 보여주고, 도4에 도시된 승압 회로가 반드시 도 5의 타이밍 차트에서와 같이 동작하는 것은 아니다. 예를 들어, 상기 회로에서 부하(load), 용량(capacity), 및 노이즈(noise)가 일부의 경우들에서 도 5에 도시된 동작과의 차이점을 유발할 수 있다.
먼저, 상기 신호 IN이 상기 단위 승압 회로 211_1의 상기 입력 단자 IN에 입력되고, 상기 제 1 기간이 시작된다. 상기 제 1 기간에서, 상기 클럭 신호 CLK는 낮은 레벨로 설정되고 상기 클럭 신호 CLKB는 높은 레벨로 설정된다(도 5 참조). 따라서, 상기 단위 승압 회로 211_1에서 상기 아날로그 스위치(215)는 도통상태에서 벗어난다.
상기 신호 IN이 상기 단위 승압 회로 211_1에 입력될 때, 전위 VH는 상기 트랜지스터(201)의 상기 게이트 전극에 인가되어, 상기 트랜지스터(201)는 도통상태가 되고 상기 노드 N4_1의 전위는 상승된다.
상기 단위 승압 회로 211_1에서 상기 트랜지스터(205)에 있어서, 상기 노드 N4_1의 전위(달리 말하면, 상기 트랜지스터(205)의 상기 게이트 전극의 전위)와 상기 노드 N3_1의 전위 사이의 차이가 상기 트랜지스터(205)의 문턱값 전위 Vth보다 클 때, 상기 트랜지스터(205)는 도통상태가 되고 상기 노드 N3_1의 전위는 상승된다.
상기 단위 승압 회로 211_1에서 상기 트랜지스터(203)에 있어서, 상기 노드 N4_1의 전위(달리 말하면, 상기 트랜지스터(203)의 상기 게이트 전극의 전위)와 상기 노드 N5_1의 전위 사이의 차이가 상기 트랜지스터(203)의 문턱값 전위 Vth보다 클 때, 상기 트랜지스터(203)는 도통상태가 되며 상기 노드 N5_1의 전위는 상승된다. 여기에서, 상기 노드 N5_1의 전위(달리 말하면, 상기 용량 소자(202)의 상기 다른 전극의 전위)가 상승함에 따라, 상기 용량 소자(202)의 하나의 전극의 전위(달리 말하면, 상기 노드 N4_1의 전위)는 용량 결합에 의해 상승된다. 따라서, 상기 트랜지스터(203)의 상기 게이트 전극의 전위는 충분하게 상승되고 따라서 상기 노드 N5_1의 전위는 VH가 된다. 상기 노드 N4_1의 전위는 전위 Vth를 기준으로 상기 노드 N5_1의 그것과 동일한 크기만큼 상승되어, 상기 노드 N4_1의 전위는 {VH+Vth}가 된다. 상기 노드 N4_1과 상기 노드 N5_1의 전위들이 상기 트랜지스터(203)와 상기 용량 소자(202)의 용량 결합에 의해 상승되는 것과 같은 동작은 부트스트랩 동작이라고 불린다. 상기 노드 N5_1의 전위가 VH가 될 때, 상기 트랜지스터(203)는 도통상태에서 벗어나고 상기 노드 N5_1은 플로팅 상태가 됨에 유념한다. 또한, 상기 노드 N4_1의 전위가 {VH-Vth}가 될 때, 상기 트랜지스터(201)는 도통상태에서 벗어나고 상기 노드 N4_1은 플로팅 상태가 된다.
* 이 때, 상기 노드 N4_1의 전위(달리 말하면, 상기 트랜지스터(205)의 상기 게이트 전극의 전위)는 상기 트랜지스터(203)와 상기 용량 소자(202)의 부트스트랩 동작에 의해 상기 트랜지스터(205)의 상기 소스 전극과 상기 드레인 전극 중 상기 하나의 그것보다 커질 수 있다.
상기 단위 승압 회로 211_1에서 상기 트랜지스터(205)에 있어서, 상기 노드 N4_1의 전위(달리 말하면, 상기 트랜지스터(205)의 상기 게이트 전극의 전위)가 {VH+Vth}까지 상승하기 시작할 때, 상기 노드 N3_1의 전위는 VH까지 상승한다. 이러한 방식으로, 상기 단위 승압 회로 211_1의 출력 전위는 상기 트랜지스터(205)의 문턱값 전위에 대응하는 손실없이 상기 노드 N3_1에 출력될 수 있어, 상기 승압 회로의 승압 효율은 향상될 수 있다. 상기 노드 N3_1의 전위가 VH가 될 때, 상기 트랜지스터(205)는 도통상태에서 벗어남에 유념한다. 이 때, 상기 단위 승압 회로 211_1에서 상기 아날로그 스위치(215)는 도통상태에서 벗어나고, 상기 노드 N3_1은 플로팅 상태가 된다.
상기 제 1 기간에서, 상기 단위 승압 회로 211_2에 있어서, 상기 용량 소자(206)의 상기 다른 전극의 전위는 VL에서부터 VH까지 변화하고, 따라서 상기 노드 N3_2의 전위는 상기 용량 소자(206)의 용량 결합에 의해 대략 전위차 VH만큼 상승된다. 이러한 방식으로, 상기 노드 N3_2의 전위는 대략 VH까지 상승된다. 전위 VH는 상기 단위 승압 회로 211_2에서 상기 트랜지스터(204)의 상기 게이트 전극에 인가되고, 상기 트랜지스터(204)는 도통상태가 되고, 상기 용량 소자(202)의 상기 다른 전극은 VL으로 설정되어, 상기 노드 N4_2의 전위는 VL에서 유지된다.
다음에, 상기 클럭 신호 CLK와 상기 클럭 신호 CLKB가 반전되고 상기 제 2 기간이 시작된다. 달리 말하면, 상기 제 2 기간에서, 상기 클럭 신호 CLK는 높은 레벨로 설정되고 상기 클럭 신호 CLKB는 낮은 레벨로 설정된다(도 5 참조). 따라서, 상기 단위 승압 회로 211_1에서 상기 아날로그 스위치(215)는 도통상태가 되고 상기 단위 승압 회로 211_2에서 상기 아날로그 스위치(215)는 도통상태에서 벗어난다.
상기 제 2 기간에서, 상기 단위 승압 회로 211_1에서 상기 용량 소자(206)의 상기 다른 전극의 전위는 VL에서부터 VH까지 변화하고, 상기 노드 N3_1의 전위는 상기 용량 소자(206)의 용량 결합에 의해 대략 전위차 VH만큼 상승된다. 이러한 방식으로, 상기 노드 N3_1의 전위는 대략 2VH까지 상승된다.
상기 트랜지스터(205)가 오프 전류를 충분하게 작도록 할 수 있는 재료, 예를 들어, 산화물 반도체를 이용하여 형성될 때, 상기 트랜지스터(205)의 비도통 상태에서 누설 전류에 의해 야기되는 상기 노드 N3_1의 전위의 감소는 억제될 수 있다. 따라서, 상기 노드 N3_1의 전위는 오랫동안 유지될 수 있어, 상기 승압 회로의 승압 효율은 향상될 수 있다.
상기 제 2 기간에서, 전위 VH는 상기 단위 승압 회로 211_1에서 상기 트랜지스터(204)의 상기 게이트 전극에 인가되고, 상기 트랜지스터(204)는 도통상태가 된다. 따라서, 상기 용량 소자(202)의 상기 다른 전극의 전위(달리 말하면, 노드 N5_1의 전위)는 VH에서부터 VL까지 변화하고, 플로팅 상태에서 상기 노드 N4_1의 전위는 상기 용량 소자(202)의 용량 결합에 의해 대략 전위차 VH만큼 감소된다. 이러한 방식으로, 상기 노드 N4_1의 전위는 대략 Vth까지 감소된다.
따라서, 상기 단위 승압 회로 211_1에서, 상기 트랜지스터(205)의 상기 게이트 전극과 상기 트랜지스터(205)의 상기 소스 전극 및 상기 드레인 전극 중 하나 사이의 전위차는 대략 상기 트랜지스터(205)의 문턱값 전위가 될 수 있고; 따라서, 상기 노드 N3_1의 전위가 상기 용량 소자(206)의 용량 결합에 의해 상승될 때에도, 상기 트랜지스터(205)는 도통상태가 되고 상기 노드 N3_1의 전위의 감소는 방지될 수 있다.
상기 단위 승압 회로 211_2에서 상기 용량 소자(206)의 상기 다른 전극의 전위는 VH에서부터 VL까지 변화하고, 상기 노드 N3_2의 전위는 상기 용량 소자(206)의 용량 결합에 의해 대략 전위차 VH만큼 감소된다. 이러한 방식으로, 상기 노드 N3_2의 전위는 대략 VL까지 감소된다. 또한, 전위 VL은 상기 단위 승압 회로 211_2에서 상기 트랜지스터(204)의 상기 게이트 전극에 인가되고 상기 트랜지스터(204)는 도통상태에서 벗어나게 되어, 상기 전원 전위 VSS와 상기 노드 N5_2는 서로 전기적으로 접속되지 않는다.
상기 제 2 기간에서, 상기 단위 승압 회로 211_1에서 상기 아날로그 스위치(215)는 도통상태가 되고; 따라서, 상기 단위 승압 회로 211_2에서, 대략 2VH의 전위는 상기 트랜지스터(201)의 상기 게이트 전극에 인가되고 상기 트랜지스터(201)는 도통상태가 되어, 상기 노드 N4_2의 전위는 상기 단위 승압 회로 211_1에서와 같이 상승된다.
상기 단위 승압 회로 211_2에서 상기 트랜지스터(205)에 있어서, 상기 노드 N4_2의 전위(달리 말하면, 상기 트랜지스터(205)의 상기 게이트 전극의 전위)와 상기 노드 N3_2의 전위 사이의 차이가 상기 트랜지스터(205)의 문턱값 전위 Vth보다 클 때, 상기 트랜지스터(205)는 도통상태가 되고 상기 노드 N3_2의 전위는 상승된다.
상기 단위 승압 회로 211_1에서와 같이, 상기 단위 승압 회로 211_2에서 상기 트랜지스터(203)에 있어서, 상기 노드 N4_2의 전위(달리 말하면, 상기 트랜지스터(203)의 상기 게이트 전극의 전위)와 상기 노드 N5_2의 전위 사이의 차이가 상기 트랜지스터(203)의 문턱값 전위 Vth보다 클 때, 상기 트랜지스터(203)는 도통상태가 되어, 상기 노드 N5_2의 전위는 상승된다. 이 때, 상기 노드 N5_2의 전위(달리 말하면, 상기 용량 소자(202)의 상기 다른 전극의 전위)가 상승함에 따라, 상기 용량 소자(202)의 하나의 전극의 전위(달리 말하면, 상기 노드 N4_2의 전위)가 용량 결합에 의해 상승된다. 따라서, 상기 트랜지스터(203)의 상기 게이트 전극의 전위는 충분하게 상승되어, 상기 노드 N5_2는 2VH가 된다. 상기 노드 N4_2의 전위는 전위 Vth를 기준으로 상기 노드 N5_2의 그것과 동일한 크기만큼 상승되어, 상기 노드 N4_2의 전위는 {2VH+Vth}가 된다. 상기 노드 N5_2의 전위가 2VH가 될 때, 상기 트랜지스터(203)는 도통상태에서 벗어나고 상기 노드 N5_2는 플로팅 상태가 됨에 유념한다. 또한, 상기 노드 N4_2의 전위가 {2VH-Vth}가 될 때, 상기 트랜지스터(201)는 도통상태에서 벗어나고 상기 노드 N4_2는 플로팅 상태가 된다.
*이 때, 상기 노드 N4_2의 전위(달리 말하면, 상기 트랜지스터(205)의 상기 게이트 전극의 전위)는 상기 트랜지스터(203)와 상기 용량 소자(202)의 이러한 부트스트랩 동작에 의해 상기 트랜지스터(205)의 상기 소스 전극과 상기 드레인 전극 중 하나의 그것보다 높아질 수 있다.
상기 단위 승압 회로 211_2에서 상기 트랜지스터(205)에 있어서, 상기 노드 N4_2의 전위(달리 말하면, 상기 트랜지스터(205)의 상기 게이트 전극의 전위)가 {2VH+Vth}까지 상승하기 시작할 때, 상기 노드 N3_2의 전위는 2VH까지 상승한다. 이러한 방식으로, 상기 단위 승압 회로 211_2의 출력 전위는 상기 트랜지스터(205)의 문턱값 전위에 대응하는 손실없이 상기 노드 N3_2에 출력될 수 있어, 상기 승압 회로의 승압 효율은 향상될 수 있다. 상기 노드 N3_2의 전위가 2VH가 될 때, 상기 트랜지스터(205)는 도통상태에서 벗어남에 유념한다. 이 때, 상기 단위 승압 회로 211_2에서 상기 아날로그 스위치(215)는 도통상태에서 벗어나고, 상기 노드 N3_2는 플로팅 상태가 된다.
다음에, 상기 클럭 신호 CLK와 상기 클럭 신호 CLKB가 다시 반전되고 상기 제 3 기간이 시작된다. 달리 말하면, 상기 제 3 기간에서, 상기 클럭 신호 CLK는 낮은 레벨로 설정되고 상기 클럭 신호 CLKB는 높은 레벨로 설정된다(도 5 참조). 따라서, 상기 단위 승압 회로 211_1에서 상기 아날로그 스위치(215)는 도통상태에서 벗어나고 상기 단위 승압 회로 211_2에서 상기 아날로그 스위치(215)는 도통상태가 된다.
상기 제 3 기간에서, 상기 단위 승압 회로 211_2에서 상기 용량 소자(206)의 상기 다른 전극의 전위는 VL에서부터 VH까지 변화하고, 상기 노드 N3_2의 전위는 상기 용량 소자(206)의 용량 결합에 의해 대략 전위차 VH만큼 상승된다. 이러한 방식으로, 상기 노드 N3_2의 전위는 대략 3VH까지 상승된다.
상기 제 3 기간에서, 전위 VH는 상기 단위 승압 회로 211_2에서 상기 트랜지스터(204)의 상기 게이트 전극에 인가되고, 상기 트랜지스터(204)는 도통상태가 된다. 따라서, 상기 용량 소자(202)의 상기 다른 전극의 전위(달리 말하면, 노드 N5_2의 전위)는 2VH에서부터 VL까지 변화하고, 플로팅 상태에서 상기 노드 N4_2의 전위는 상기 용량 소자(202)의 용량 결합에 의해 대략 전위차 2VH만큼 감소된다. 이러한 방식으로, 상기 노드 N4_2의 전위는 대략 Vth까지 감소된다.
따라서, 상기 단위 승압 회로 211_2에서, 상기 트랜지스터(205)의 상기 게이트 전극과 상기 트랜지스터(205)의 상기 소스 전극 및 상기 드레인 전극 중 상기 하나 사이의 전위차는 대략 상기 트랜지스터(205)의 문턱값 전위가 될 수 있고; 따라서, 상기 노드 N3_2의 전위가 상기 용량 소자(206)의 용량 결합에 의해 상승될 때에도, 상기 트랜지스터(205)는 도통상태가 되고 상기 노드 N3_2의 전위의 감소는 방지될 수 있다.
상기 단위 승압 회로들 211_1과 211_2에서와 같이, 상기 노드 N4_3의 전위는 상기 단위 승압 회로 211_3에서 상승된다. 이후, 상기 트랜지스터(205)의 상기 게이트 전극의 전위는 상기 트랜지스터(203)와 상기 용량 소자(202)의 부트스트랩 동작에 의해 상기 트랜지스터(205)의 상기 소스 전극과 상기 드레인 전극 중 하나의 그것보다 높고; 따라서, 상기 단위 승압 회로 211_3의 출력 전위는 상기 트랜지스터(205)의 문턱값 전위에 대응하는 손실없이 상기 노드 N3_3에 출력될 수 있다.
상기 제 3 및 후속 스테이지의 단위 승압 회로들의 각각에서, 이전 스테이지 단위 승압 회로들의 그것들과 유사한 동작들은 높은 레벨과 낮은 레벨 사이에서 주기적으로 진동하는 상기 클럭 신호 CLK 또는 상기 클럭 신호 CLKB의 주기적인 변화에 따라 순차적으로 수행되어, 상기 노드 N3_m의 전위는 스테이지들의 개수인 m에 비례하는 전위 mVH이다. 상기 출력 단자 OUT으로부터 출력되는 상기 신호 OUT은 높은 레벨과 낮은 레벨 사이에서 상기 클럭 신호 CLK 또는 상기 클럭 신호 CLKB의 주기적인 변화와 함께 전위가 승압되는 모든 단위 승압 회로에서 승압되어, 상기 신호 OUT의 전위 nVH는 스테이지들의 개수에 의존하여 상기 신호 IN을 승압함으로써 획득된다. 이러한 방식으로, 도 4에 도시된 승압 회로에서, 상기 신호 IN의 전위는 승압되고 상기 승압된 전위를 갖는 상기 신호 OUT은 출력 신호로서 출력된다.
상기 제 3 기간에서, 상기 단위 승압 회로 211_1에서 상기 노드 N3_1의 전위는 VH에서부터 VL까지 상기 용량 소자(206)의 상기 다른 전극의 전위의 변화에 따라 상기 용량 소자(206)의 용량 결합에 의해 저하되지만, 다음에 상기 클럭 신호 CLK가 반전될 때 상기 노드 N3_1의 전위는 이전의 전위로 상승됨에 유념한다. 그 후, 상기 노드 N3_1의 전위는 상기 클럭 신호 CLK의 반전에 따라 상승되거나 또는 저하된다. 이것은 상기 제 2 스테이지 및 후속 스테이지의 단위 승압 회로들에 있어서 상기 노드 N3_m에 적용될 수 있다. 상기 제 3 기간에서, 상기 승압 회로 211_1에서 상기 노드 N4_1의 전위는 상기 제 1 기간의 그것과 유사한 방식으로 대략 전위 {VH+Vth}가 된다. 그 후, 상기 노드 4_1의 전위는 상기 클럭 신호 CLK의 반전에 따라 상승되거나 강하된다. 이것은 상기 제 2 스테이지 및 후속 스테이지의 단위 승압 회로들에서 상기 노드 N4_m에 적용될 수 있다.
상술된 바와 같이, 이 실시예에 따른 승압 회로의 예에서, 승압 동작이 각 단위 승압 회로에서 수행되어, 입력 신호의 전위보다 높은 전위의 신호가 출력 신호로서 출력될 수 있다.
개시하는 발명의 일 실시예에 따른 승압 회로의 이용과 함께, 상기 노드 N4_m의 전위(달리 말하면, 상기 트랜지스터(205)의 상기 게이트 전극의 전위)는 상기 트랜지스터(203)와 상기 용량 소자(202)의 부트스트랩 동작에 의해 상기 트랜지스터(205)의 상기 소스 전극과 상기 드레인 전극 중 하나의 전위보다 높아질 수 있고; 따라서, 각 단위 승압 회로에서, 전위는 상기 트랜지스터(205)의 문턱값 전위에 대응하는 손실없이 상기 노드 N3_m에 출력될 수 있다. 따라서, 상기 승압 회로의 승압 효율은 향상될 수 있다.
상기 트랜지스터들(201 및 203)이 오프 전류를 충분하게 작도록 할 수 있는 재료, 예를 들어, 산화물 반도체를 이용하여 형성될 때, 상기 트랜지스터들(201 및 203)의 비도통 상태에서 누설 전류에 의해 야기되는 상기 노드 N4_m의 전위의 감소는 억제될 수 있다. 상기 부트스트랩 동작에서, 상기 노드 N4_m의 전위는 더 오랫동안 유지될 수 있고; 따라서, 상기 승압 회로의 승압 효율은 향상될 수 있다.
상기 트랜지스터(205)가 오프 전류를 충분하게 작도록 할 수 있는 재료, 예를 들어, 산화물 반도체를 이용하여 형성될 때, 상기 트랜지스터(205)의 비도통 상태에서 누설 전류에 의해 야기되는 상기 노드 N3_m의 전위의 감소는 억제될 수 있다. 따라서, 상기 노드 N3_m의 전위는 오랫동안 유지될 수 있어, 상기 승압 회로의 승압 효율은 향상될 수 있다.
또한, 각 단위 승압 회로에서 승압 효율이 상술된 바와 같이 향상되기 때문에, 단위 승압 회로들의 개수가 줄어들 수 있음과 동시에, 종래의 승압 회로의 그것과 거의 동일한 승압 효과는 획득될 수 있다. 따라서, 고집적화가 상기 승압 회로의 레이아웃 면적의 저감에 의해 달성될 수 있다.
이 실시예에서 기술된 구성들, 방법들 등은 다른 실시예들에서 기술된 임의의 구성들, 방법들 등과 함께 적절하게 조합될 수 있다.
(실시예 3)
이 실시예에서, 상술한 실시예들에 있어 승압 회로들의 적용예인 RFID 태그가 도 6을 참조하여 기술될 것이다.
이 실시예에서 RFID 태그는 내부에 메모리 회로를 포함하고, 상기 메모리 회로를 위해 필요한 정보를 기억해두고, 비접촉식 수단, 예를 들면, 무선 통신을 이용하여 외부에/로부터 정보를 송신하고 수신한다. 이들 특징과 함께, RFID 태그는 예를 들면, 물체 등이 개체 정보를 읽음으로써 인식되는 개체 인증 시스템에 이용될 수 있다. RFID 태그가 이러한 적용에 이용되기 위해서, 극히 높은 신뢰성이 요구된다.
RFID 태그의 구성이 도 6을 참조하여 기술될 것이다. 도 6은 상기 RFID 태그의 구성을 도시한 블록도이다.
도 6에 도시된 바와 같이, RFID 태그(300)는 통신기(301)(질문기 또는 리더/라이터(reader/writer)라고도 지칭됨)에 접속된 안테나(302)로부터 송신된 무선 신호(303)를 수신하는 안테나(304)를 포함한다. 또한, 상기 RFID 태그(300)는 정류 회로(305), 정전압 회로(306), 복조 회로(307), 변조 회로(308), 논리 회로(309), 메모리 회로(310), ROM(311), 및 승압 회로(320)를 포함한다. 데이터 전송 방식들은 다음의 세 가지 방식들로 간단히 분류됨에 유념한다: 한 쌍의 코일들이 서로 대향되도록 제공되어 상호 유도에 의해 서로 통신하는 전자기 결합 방식(electromagnetic coupling method), 통신이 유도 전자계를 이용하여 수행되는 전자기 유도 방식(electromagnetic induction method), 및 통신이 전파를 이용하여 수행되는 전파 방식(electric wave method). 이 실시예에서 상기 RFID 태그(300)는 이들 방식들 중 임의의 하나에 이용될 수 있다.
다음에, 각 회로의 구성이 기술될 것이다. 상기 안테나(304)는 상기 통신기(301)에 접속된 상기 안테나(302)와 상기 무선 신호(303)를 송신하고 수신한다. 상기 정류 회로(305)는 정류, 예를 들면, 상기 안테나(304)에서 무선 신호의 수신에 의해 생성된 입력 교류 신호의 반파 배전압기(half-wave voltage doubler) 정류 및 후속 스테이지에서 제공되는 용량 소자와 함께 정류된 신호의 평활화에 의해 입력 전위를 생성한다. 리미터 회로가 상기 정류 회로(305)의 입력측 또는 출력측 상에 제공될 수 있음에 유념한다. 상기 리미터 회로는 상기 입력 교류 신호의 진폭이 크고 내부 생성 전압이 크면 특정한 전력 이상의 전력이 후속 스테이지에서 회로에 입력되지 않도록 전력을 제어한다.
상기 정전압 회로(306)는 입력 전위로부터 안정된 전원 전압을 생성하고 각 회로에 이를 공급한다. 상기 정전압 회로(306)는 내부에 리셋 신호 생성 회로를 포함할 수 있음에 유념한다. 상기 리셋 신호 생성 회로는 상기 안정된 전원 전압의 상승을 이용함으로써 상기 논리 회로(309)의 리셋 신호를 생성한다.
상기 복조 회로(307)는 포락선 검출(envelope detection)에 의해 상기 입력 교류 신호를 복조하고 복조 신호를 생성한다. 상기 변조 회로(308)는 상기 안테나(304)로부터 출력된 데이터에 따라 변조를 수행한다.
상기 논리 회로(309)는 상기 복조 신호를 분석하고 처리한다. 상기 메모리 회로(310)는 입력된 정보를 저장하고 로우 디코더(row decoder), 칼럼 디코더(column decoder), 메모리 영역 등을 포함한다. 또한, 상기 ROM(311)은 고유 번호(ID) 등을 저장하고 처리에 따라 이를 출력한다.
상기 승압 회로(320)는 상기 정전압 회로(306)에 의해 생성된 전원 전압을 승압한다. 메모리 소자를 포함하는 상기 메모리 회로(310)가 상기 논리 회로(309)보다 높은 전압을 요구하기 때문에 상기 정전압 회로(306)에 의해 생성된 전원 전압은 상기 승압 회로(320)에 의해 승압되고 이후 공급되는 것이 바람직하다. 상기 실시예들에서 승압 회로들과 같이, 상기 승압 회로(320)의 승압 효율은 향상됨에 유념한다. 또한, 상기 승압 회로(320)에 의해 승압된 전압은 상기 ROM(311)에 공급될 수 있다.
상술된 각 회로가 제공될지 여부의 결정은 필요에 따라 적절하게 이루어질 수 있음에 유념한다.
이 실시예에서, 상기 실시예에서 기술된, 승압 효율이 향상된 승압 회로가 상기 RFID 태그(300)에 탑재된다. 따라서, 동작을 위해 고전압을 요구하는 메모리 소자를 포함하는 메모리 회로 등이 쉽게 상기 RFID 태그에 탑재될 수 있다.
이 실시예에서 기술된 구성들, 방법들 등은 다른 실시예들에서 기술된 임의의 구성들, 방법들 등과 함께 적절하게 조합될 수 있다.
(실시예 4)
이 실시예에서, 상기 실시예들에서 기술된 승압 회로들에 적용될 수 있는 트랜지스터의 예가 도 7a 내지 도 7d를 참조하여 기술될 것이다. 상기 트랜지스터의 구조에 특별한 제한은 없고; 예를 들어, 탑-게이트(top-gate) 구조 또는 바텀-게이트(bottom-gate) 구조를 갖는 스태거드형(staggered type) 또는 플래너형(planar type)이 적절하게 채용될 수 있다. 또한, 상기 트랜지스터는 한 개의 채널 형성 영역을 포함하는 싱글-게이트(single-gate) 구조, 두 개의 채널 형성 영역들을 포함하는 더블-게이트(double-gate) 구조, 또는 세 개의 채널 형성 영역들을 포함하는 트리플-게이트(triple-gate) 구조를 가질 수 있다. 대안적으로, 상기 트랜지스터는 게이트 절연층을 사이에 제공하여 채널 영역의 상하에 배치된 2개의 게이트 전극층들을 포함하는 듀얼-게이트(dual-gate) 구조를 가질 수 있다.
도 7a 내지 도 7d는 각각 트랜지스터의 단면 구조의 예를 도시한다. 도 7a 내지 도 7d에 도시된 트랜지스터들은 각각 반도체로서 산화물 반도체를 포함한다. 산화물 반도체를 이용하는 장점은 높은 이동도와 낮은 오프 전류가 간단하고 저온의 공정과 함께 실현될 수 있다는 것이다.
도 7a에 도시된 트랜지스터(410)는 바텀-게이트 트랜지스터들의 예이며 역스태거드(inverted staggered) 트랜지스터라고도 지칭된다.
*상기 트랜지스터(410)는 절연 표면을 갖는 기판(400) 위에, 게이트 전극(401), 게이트 절연층(402), 산화물 반도체층(403), 소스 또는 드레인 전극(405a), 및 소스 또는 드레인 전극(405b)을 포함한다. 절연층(407)은 상기 트랜지스터(410)를 덮고 상기 산화물 반도체층(403)과 접촉하도록 설치된다. 보호 절연층(409)은 상기 절연층(407) 위에 형성된다.
도 7b에 도시된 트랜지스터(420)는 채널-보호형(channel-protective type)(채널-스탑형(channel-stop type)으로도 지칭됨)으로 지칭되는 바텀-게이트 트랜지스터들의 예이고 역스태거드 트랜지스터라고도 지칭된다.
상기 트랜지스터(420)는 절연 표면을 갖는 상기 기판(400) 위에, 상기 게이트 전극(401), 상기 게이트 절연층(402), 상기 산화물 반도체층(403), 채널 보호층으로서 기능하는 절연층(427), 상기 소스 또는 드레인 전극(405a), 및 상기 소스 또는 드레인 전극(405b)을 포함한다. 상기 보호 절연층(409)은 상기 트랜지스터(420)를 덮도록 설치된다.
도 7c에 도시된 트랜지스터(430)는 바텀-게이트 트랜지스터들의 예이다. 상기 트랜지스터(430)는 절연 표면을 갖는 상기 기판(400) 위에, 상기 게이트 전극(401), 상기 게이트 절연층(402), 상기 소스 또는 드레인 전극(405a), 상기 소스 또는 드레인 전극(405b), 및 상기 산화물 반도체층(403)을 포함한다. 상기 절연층(407)은 상기 트랜지스터(430)를 덮고 상기 산화물 반도체층(403)과 접촉하도록 설치된다. 상기 보호 절연층(409)은 상기 절연층(407) 위에 형성된다.
상기 트랜지스터(430)에 있어서, 상기 게이트 절연층(402)은 상기 기판(400) 및 상기 게이트 전극(401) 위에서 접촉하여 설치되고, 상기 소스 또는 드레인 전극(405a)과 상기 소스 또는 드레인 전극(405b)은 상기 게이트 절연층(402) 위에서 접촉하여 설치된다. 상기 산화물 반도체층(403)은 상기 게이트 절연층(402), 상기 소스 또는 드레인 전극(405a), 및 상기 소스 또는 드레인 전극(405b) 위에 설치된다.
도 7d에 도시된 트랜지스터(440)는 탑-게이트 트랜지스터들의 예이다. 상기 트랜지스터(440)는 절연 표면을 갖는 상기 기판(400) 위에, 절연층(437), 상기 산화물 반도체층(403), 상기 소스 또는 드레인 전극(405a), 상기 소스 또는 드레인 전극(405b), 상기 게이트 절연층(402), 및 상기 게이트 전극(401)을 포함한다. 또한, 배선(436a)과 배선(436b)은 각각, 상기 소스 또는 드레인 전극(405a)과 상기 소스 또는 드레인 전극(405b)과 접촉하도록 설치된다.
이 실시예에서, 상술된 바와 같이, 상기 산화물 반도체층(403)은 반도체층으로서 이용된다. 상기 산화물 반도체층(403)에 이용되는 산화물 반도체로서는, 다음과 같은 것이 이용될 수 있다: In-Sn-Ga-Zn-O-계 산화물 반도체와 같은 사원계(four-component) 금속 산화물; In-Ga-Zn-O-계 산화물 반도체, In-Sn-Zn-O-계 산화물 반도체, In-Al-Zn-O-계 산화물 반도체, Sn-Ga-Zn-O-계 산화물 반도체, Al-Ga-Zn-O-계 산화물 반도체, 또는 Sn-Al-Zn-O-계 산화물 반도체와 같은 삼원계(three-component) 금속 산화물; In-Zn-O-계 산화물 반도체, Sn-Zn-O-계 산화물 반도체, Al-Zn-O-계 산화물 반도체, Zn-Mg-O-계 산화물 반도체, Sn-Mg-O-계 산화물 반도체, 또는 In-Mg-O-계 산화물 반도체, In-Ga-O-계 산화물 반도체와 같은 이원계(two-component) 금속 산화물; 또는 In-O-계 산화물 반도체, Sn-O-계 산화물 반도체, 또는 Zn-O-계 산화물 반도체와 같은 단원계(single-component) 금속 산화물. 또한, SiO2가 상기 산화물 반도체에 첨가될 수 있다. 여기에서, 예를 들어, In-Ga-Zn-O-계 산화물 반도체는 적어도 In, Ga, 및 Zn을 포함하는 산화물이며, 그 조성비에 특별한 제한은 없다. 또한, 상기 In-Ga-Zn-O-계 산화물 반도체는 In, Ga, 및 Zn 이외의 원소를 포함할 수 있다.
상기 산화물 반도체층(403)에 대해, 화학식, InMO3{ZnO}m(m＞0)으로 표기되는 산화물 반도체가 이용될 수 있다. 여기에서, M은 Ga, Al, Mn, 및 Co로부터 선택된 하나 이상의 금속 원소들을 나타낸다. 예를 들면, M은 Ga, Ga 및 Al, Ga 및 Mn, Ga 및 Co 등이 될 수 있다.
In-Zn-O-계 재료가 상기 산화물 반도체로서 사용되는 경우, 이용되는 타겟은 원자수비에서 In:Zn = 50:1 내지 1:2(몰수비에서 In2O3:ZnO = 25:1 내지 1:4), 바람직하게는 원자수비에서 In:Zn = 20:1 내지 1:1(몰수비에서 In2O3:ZnO = 10:1 내지 1:2), 더욱 바람직하게는 원자수비에서 In:Zn = 15:1 내지 1.5:1(몰수비에서 In2O3:ZnO = 15:2 내지 3:4)의 조성비를 갖는다. 예를 들면, 상기 In-Zn-O-계 산화물 반도체를 형성하는데 이용되는 타겟이 원자수비에서 In:Zn:O = x:y:z의 조성비를 가질 때, z > {1.5x + y}이다.
각각 상기 산화물 반도체층(403)을 포함하는 상기 트랜지스터들(410, 420, 430, 및 440)에 있어서, 누설 전류는 충분하게 저감될 수 있다. 따라서, 이들 트랜지스터들 중 임의의 것이 승압 회로에 적용될 때, 전위는 오랫동안 유지될 수 있고 상기 승압 회로의 승압 효율은 향상될 수 있다.
절연 표면을 갖는 상기 기판(400)으로서 이용될 수 있는 기판에 특별한 제한은 없다. 예를 들면, 액정 표시 장치 등에 이용되는 유리 기판, 석영 기판 등이 이용될 수 있다. 대안적으로, 실리콘 웨이퍼 등 위에 절연층이 형성된 기판이 이용될 수 있다.
상기 바텀-게이트 트랜지스터들(410, 420, 및 430)에 있어서, 기저(base)로서 기능하는 절연층은 상기 기판과 상기 게이트 전극 사이에 설치될 수 있다. 상기 절연층은 상기 기판으로부터 불순물 원소의 확산을 방지하는 기능을 갖고, 질화 실리콘막(silicon nitride film), 산화 실리콘막(silicon oxide film), 질화산화 실리콘막(silicon nitride oxide film), 및 산화질화 실리콘막(silicon oxynitride film)으로부터 선택된 하나 이상의 막들로 형성될 수 있다.
상기 게이트 전극(401)은 몰리브덴, 티탄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐과 같은 금속 재료, 또는 주성분으로서 이들 재료들 중 임의의 것을 포함하는 합금 재료를 이용하여 형성될 수 있다. 상기 게이트 전극(401)은 단층 구조 또는 적층 구조를 가질 수 있다.
*상기 게이트 절연층(402)은 플라즈마 CVD 방법, 스퍼터링 방법 등에 의해, 산화 실리콘막, 질화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 산화 알루미늄막(aluminum oxide film), 질화 알루미늄막(aluminum nitride film), 산화질화 알루미늄막(aluminum oxynitride film), 질화산화 알루미늄막(aluminum nitride oxide film), 산화 하프늄막(hafnium oxide film) 등으로부터 선택된 하나 이상의 막들로 형성될 수 있다. 예를 들어, 55 ㎚ 이상이고 500 ㎚ 이하의 전체 두께를 갖는 게이트 절연층은 다음의 방식으로 형성될 수 있다: 50 ㎚ 이상이고 200 ㎚ 이하의 두께를 갖는 질화 실리콘막(SiNy(y > 0))이 플라즈마 CVD 방법에 의해 제 1 게이트 절연층으로서 형성되고; 5 ㎚ 이상이고 300 ㎚ 이하의 두께를 갖는 산화 실리콘막(SiOx(x > 0))이 스퍼터링 방법에 의해 상기 제 1 게이트 절연층 위에 제 2 게이트 절연층으로서 형성된다. 이 실시예에서, 상기 게이트 절연층의 두께는 200 ㎚이다.
상기 소스 또는 드레인 전극(405a)과 상기 소스 또는 드레인 전극(405b)은 몰리브덴, 티탄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐과 같은 금속 재료, 또는 주성분으로서 이들 재료들 중 임의의 것을 포함하는 합금 재료를 이용하여 형성될 수 있다. 예를 들어, 알루미늄 또는 구리를 포함하는 층과 같은 금속층 및 티탄, 몰리브덴, 또는 텅스텐을 포함하는 층과 같은 고용융점(high-melting-point) 금속층이 적층될 수 있다. 내열성이 향상되도록 힐록(hillock) 또는 휘스커(whisker)의 발생을 방지하는 원소(예를 들면, 실리콘, 네오디뮴, 또는 스칸듐)가 첨가된 알루미늄 재료가 이용될 수 있다.
도전성 금속 산화막은 상기 소스 또는 드레인 전극(405a)과 상기 소스 또는 드레인 전극(405b)(이들 전극들과 동일한 층을 이용하여 형성되는 배선을 포함)으로 기능하는 도전막으로서 이용될 수 있다. 도전성 금속 산화물로서, 예를 들면, 산화 인듐(indium oxide)(In2O3), 산화 주석(tin oxide)(SnO2), 산화 아연(zinc oxide)(ZnO), 산화 인듐과 산화 주석의 합금(In2O3-SnO2, 일부의 경우들에서 ITO로 약기됨), 산화 인듐과 산화 아연의 합금(In2O3-ZnO), 또는 실리콘이나 산화 실리콘(silicon oxide)을 포함하는 이들 금속 산화물 재료들 중 임의의 것이 이용될 수 있다.
상기 소스 또는 드레인 전극(405a)과 상기 소스 또는 드레인 전극(405b)과 접촉하는 상기 배선(436a) 및 상기 배선(436b)은 상기 소스 또는 드레인 전극(405a)과 상기 소스 또는 드레인 전극(405b)과 같은 재료의 사용과 함께 형성될 수 있다.
상기 절연층들(407, 427, 및 437)로서, 통상적으로, 산화 실리콘막, 산화질화 실리콘막, 산화 알루미늄막, 또는 산화질화 알루미늄막과 같은 무기 절연막이 이용될 수 있다.
상기 보호 절연층(409)으로서, 질화 실리콘막, 질화 알루미늄막, 질화산화 실리콘막, 또는 질화산화 알루미늄막과 같은 무기 절연막이 이용될 수 있다.
그 외에도, 평탄화 절연막이 상기 트랜지스터로 인한 표면 요철을 저감시키기 위해 상기 보호 절연층(409) 위에 형성될 수 있다. 상기 평탄화 절연막에 대해, 폴리이미드(polyimide), 아크릴(acrylic), 또는 벤조시클로부텐(benzocyclobutene)과 같은 유기 재료가 이용될 수 있다. 그러한 유기 재료들 이외에, 저유전율 재료(낮은-k 재료) 등을 이용하는 것도 가능하다. 상기 평탄화 절연막은 이들 재료들을 이용하여 형성된 복수의 절연막들을 적층함으로써 형성될 수 있음에 유념한다.
이 실시예에서 기술된 구성들, 방법들 등은 다른 실시예들에서 기술된 임의의 구성들, 방법들 등과 함께 적절하게 조합될 수 있다.
(실시예 5)
이 실시예에서, 산화물 반도체층을 포함하는 트랜지스터의 예와 그 제조 방법의 예가 도 8a 내지 도 8e를 참조하여 상세하게 기술될 것이다.
도 8a 내지 도 8e는 트랜지스터를 제조하기 위한 공정을 도시한 단면도들이다. 도 8a 내지 도 8e에 도시된 트랜지스터(510)는 도 7a에 도시된 트랜지스터(410)와 유사한 역스태거드 트랜지스터임에 유념한다.
이 실시예에서 반도체층에 이용되는 산화물 반도체는 상기 산화물 반도체의 주성분들이 아닌 불순물들이 가능하면 적게 포함되도록 산화물 반도체로부터, n-형 불순물인, 수소를 제거함에 의해 고순도화됨으로써 i-형(진성) 산화물 반도체 또는 실질적으로 i-형(진성) 산화물 반도체가 되도록 만들어진다.
고순도화된 산화물 반도체는 극소수의 캐리어들을 포함하고, 그 캐리어 농도는 1 x 1014/㎤ 보다 작고, 바람직하게는 1 x 1012/㎤ , 더욱 바람직하게는 1 x 1011/㎤ 보다 작음에 유념한다. 또한, 캐리어들의 수가 적기 때문에, 오프 상태의 전류(오프 전류)는 충분하게 작다.
구체적으로, 상기 산화물 반도체층을 포함하는 트랜지스터에 있어서, 실온(25 ℃)에서 1 ㎛의 채널 폭에 대한 오프 전류 밀도는 100 zA/㎛(1 x 10-19 A/㎛) 이하, 심지어, 10 zA/㎛(1 x 10-20 A/㎛) 이하가 될 수 있다.
고순도화된 산화물 반도체층을 포함하는 상기 트랜지스터(510)에 있어서, 온전류(on-state current)의 온도 의존성은 거의 관찰되지 않고, 오프 전류는 고온에서 극히 낮게 유지된다.
기판(505) 위에 상기 트랜지스터(510)를 제조하는 공정들이 도 8a 내지 도 8e를 참조하여 아래에 기술될 것이다.
먼저, 도전막이 절연 표면을 갖는 상기 기판(505) 위에 형성되고, 이후, 게이트 전극(511)이 제 1 포토리소그라피(photolithography) 공정을 통해 형성된다. 상기 포토리소그라피 공정에 사용되는 레지스트 마스크(resist mask)는 잉크젯(inkjet) 방법에 의해 형성될 수 있음에 유념한다. 잉크젯 방법에 의한 상기 레지스트 마스크의 형성은 포토마스크(photomask)를 필요로 하지 않고; 따라서, 제조 비용은 저감될 수 있다.
절연 표면을 갖는 상기 기판(505)으로서, 상기 실시예에서 기술된 기판(400)과 유사한 기판이 이용될 수 있다. 이 실시예에서, 유리 기판이 상기 기판(505)으로서 이용된다.
기저로서 기능하는 절연층은 상기 기판(505)과 상기 게이트 전극(511) 사이에 제공될 수 있음에 유념한다. 상기 절연층은 상기 기판(505)으로부터 불순물 원소의 확산을 방지하는 기능을 갖고, 질화 실리콘막, 산화 실리콘막, 질화산화 실리콘막, 산화질화 실리콘막 등으로부터 선택된 하나 이상의 막들로 형성될 수 있다.
상기 게이트 전극(511)은 몰리브덴, 티탄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐과 같은 금속 재료, 또는 주성분으로서 이들 재료들 중 임의의 것을 포함하는 합금 재료를 이용하여 형성될 수 있다. 상기 게이트 전극(511)은 단층 구조 또는 적층 구조를 가질 수 있다.
다음에, 게이트 절연층(507)은 상기 게이트 전극(511) 위에 형성된다. 상기 게이트 절연층(507)은 플라즈마 CVD 방법, 스퍼터링 방법 등에 의해 형성될 수 있다. 상기 게이트 절연층(507)은 산화 실리콘막, 질화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 산화 알루미늄막, 질화 알루미늄막, 산화질화 알루미늄막, 질화산화 알루미늄막, 산화 하프늄막 등으로부터 선택된 하나 이상의 막들로 형성될 수 있다.
수소, 수산기(hydroxyl group), 및 수분이 가능하면 적게 상기 게이트 절연층(507)과 상기 산화물 반도체막(530)에 포함되도록 하기 위하여, 상기 기판(505)에 흡착된 수소 및 수분과 같은 불순물들이 제거되도록 상기 산화물 반도체막(530)의 형성을 위한 전처리로서 스퍼터링 장비의 예비 가열실(preheating chamber)에서 상기 게이트 전극(511)이 그 위에 형성된 상기 기판(505) 또는 상기 게이트 절연층(507)을 포함하여 거기까지의 성분들이 그 위에 형성된 상기 기판(505)은 예비가열되는 것이 바람직하다. 상기 예비 가열실에 제공되는 배기 수단으로서, 크라이오펌프(cryopump)가 바람직하다. 대안적으로, 이 예비가열 공정은 소스 또는 드레인 전극(515a)과 소스 또는 드레인 전극(515b)을 포함하여 거기까지의 성분들이 그 위에 형성된 상기 기판(505) 상에 수행될 수 있다. 이 예비가열 처리의 공정은 생략될 수 있다.
다음에, 2 ㎚ 이상이고 200 ㎚ 이하, 바람직하게는 5 ㎚ 이상이고 30 ㎚ 이하의 두께를 갖는 상기 산화물 반도체막(530)이 상기 게이트 절연층(507) 위에 형성된다(도 8a 참조).
*상기 산화물 반도체막(530)은 상기 사원계 금속 산화물, 상기 삼원계 금속 산화물, 및 상기 이원계 금속 산화물, 상기 In-O-계 산화물 반도체, 상기 Sn-O-계 산화물 반도체, 또는 상기 Zn-O-계 산화물 반도체를 이용하여 형성될 수 있고, 이는 상기 실시예에서 기술되어 있다.
스퍼터링 방법에 의해 상기 산화물 반도체막(530)을 형성하기 위한 타겟으로서, In:Ga:Zn = 1:x:y(x는 0 이상이고 y는 0.5 이상이고 5 이하)의 조성비를 갖는 타겟이 사용되는 것이 바람직하다. 예를 들면, In:Ga:Zn = 1:1:1 [원자수비] (x = 1, y = 1) (달리 말하면, In2O3:Ga2O3:ZnO = 1:1:2 [몰수비])의 조성비를 갖는 타겟이 이용될 수 있다. 대안적으로, In:Ga:Zn = 1:1:0.5 [원자수비] (x = 1, y = 0.5) (달리 말하면, In2O3:Ga2O3:ZnO = 1:1:1 [몰수비])의 조성비를 갖는 타겟, In:Ga:Zn = 1:1:2 [원자수비] (x = 1, y = 2) (달리 말하면, In2O3:Ga2O3:ZnO = 1:1:4 [몰수비])의 조성비를 갖는 타겟, 또는 In:Ga:Zn = 1:0:1 [원자수비] (x = 0, y = 1) (달리 말하면, In2O3:Ga2O3:ZnO = 1:0:2 [몰수비])의 조성비를 갖는 타겟이 이용될 수 있다.
*이 실시예에서, 비정질(amorphous) 구조를 갖는 산화물 반도체층이 In-Ga-Zn-O-계 금속 산화물 타겟을 이용하여 스퍼터링 방법에 의해 형성된다.
금속 산화물 타겟에서 금속 산화물의 상대 밀도는 80% 이상, 바람직하게는 95% 이상, 더욱 바람직하게는 99.9% 이상이다. 높은 상대 밀도를 갖는 금속 산화물 타겟의 이용은 치밀한 구조를 갖는 산화물 반도체층을 형성하는 것을 가능하게 한다.
상기 산화물 반도체막(530)이 형성되는 분위기는 희가스(통상적으로 아르곤) 분위기, 산소 분위기, 또는 희가스(통상적으로 아르곤)와 산소를 포함하는 혼합 분위기인 것이 바람직하다. 구체적으로, 불순물의 농도가 1 ppm 이하(바람직하게는 1 ppb 이하)가 되도록, 예를 들면, 수소, 물(water), 수산기, 또는 수소화물(hydride)과 같은 불순물이 제거된 고순도 가스의 분위기를 이용하는 것이 바람직하다.
*상기 산화물 반도체막(530)이 형성될 때, 피처리물은 감압 상태의 처리실(treatment chamber)에 유지되고 상기 피처리물의 온도가 100 ℃ 이상이고 550 ℃ 이하, 바람직하게는 200 ℃ 이상이고 400 ℃ 이하가 되도록 가열된다. 대안적으로, 상기 산화물 반도체막(530)의 형성에서 상기 피처리물의 온도는 실온(25 ℃ ± 10 ℃)일 수 있다. 상기 처리실에 남아있는 수분이 제거되는 동안, 수소, 물 등이 제거된 스퍼터링 가스는 도입되고, 상기 산화물 반도체막(530)은 상기 타겟의 사용과 함께 형성된다. 상기 피처리물이 가열되는 동안에 상기 산화물 반도체막(530)이 형성될 때, 상기 산화물 반도체막(530)에 포함된 불순물들은 저감될 수 있다. 또한, 스퍼터링에 기한 손상은 경감될 수 있다. 상기 처리실에서 수분을 제거하기 위하여, 기체저장식 진공 펌프(entrapment vacuum pump)를 이용하는 것이 바람직하다. 예를 들어, 크라이오펌프(cryopump), 이온 펌프(ion pump), 티탄 서블리메이션 펌프(titanium sublimation pump) 등이 이용될 수 있다. 대안적으로, 냉각 트랩(cold trap)이 제공된 터보 펌프(turbo pump)가 이용될 수 있다. 상기 크라이오펌프 등과 함께 배기함으로써, 수소, 물 등은 상기 처리실로부터 제거될 수 있고, 그에 의해 상기 산화물 반도체막(530)에서 불순물의 농도는 저감될 수 있다.
예를 들면, 상기 산화물 반도체막(530)을 형성하기 위한 조건은 다음과 같이 설정될 수 있다: 상기 피처리물과 상기 타겟 사이의 거리는 170 ㎜이고, 압력은 0.4 Pa이고, 직류(DC) 전력은 0.5 ㎾이고, 분위기는 산소(산소 100 %) 분위기, 아르곤(아르곤 100 %) 분위기, 또는 산소와 아르곤의 혼합 분위기이다. 먼지(막 형성시 형성되는 분상 물질들과 같은 것)가 저감될 수 있고 상기 막의 두께가 균일하게 될 수 있기 때문에 펄스(pulse) 직류(DC) 전원이 이용되는 것이 바람직함에 유념한다. 상기 산화물 반도체막(530)의 두께는 1 ㎚ 이상이고 50 ㎚ 이하이고, 바람직하게는 1 ㎚ 이상이고 30 ㎚ 이하이고, 더욱 바람직하게는 1 ㎚ 이상이고 10 ㎚ 이하이다. 이러한 두께를 갖는 상기 산화물 반도체막(530)의 이용과 함께, 소형화에 따라서 발생하는 단채널 효과(short-channel effect)는 억제될 수 있다. 적절한 두께는 이용되는 산화물 반도체 재료, 반도체 장치의 용도 등에 따라 상이하고; 따라서, 두께는 상기 재료, 상기 용도 등에 따라 결정될 수 있음에 유념한다.
상기 산화물 반도체막(530)이 스퍼터링 방법에 의해 형성되기 이전에, 아르곤 가스가 도입되고 플라즈마가 생성되는 역스퍼터링(reverse sputtering)은 상기 산화물 반도체막(530)이 형성될 표면(예를 들면, 상기 게이트 절연층(507)의 표면)에 부착된 물질을 제거하도록 수행되는 것이 바람직함에 유념한다. 여기에서, 이온들이 스퍼터링 타겟과 충돌하는 통상의 스퍼터링과 반대로, 상기 역스퍼터링은 표면이 개질되도록 이온들이 처리 표면과 충돌하는 방법이다. 이온들이 처리 표면과 충돌하도록 하는 방법의 예는 플라즈마가 상기 피처리물의 부근에 생성되도록 고주파 전압이 아르곤 분위기에서 상기 처리 표면에 인가되는 방법이다. 질소, 헬륨, 산소 등의 분위기가 아르곤 분위기 대신에 이용될 수 있음에 유념한다.
다음에, 상기 산화물 반도체막(530)은 제 2 포토리소그라피 공정을 통해 섬 형상(island-shaped) 산화물 반도체층으로 가공된다. 상기 포토리소그라피 공정에서 이용되는 레지스트 마스크는 잉크젯 방법에 의해 형성될 수 있음에 유념한다. 잉크젯 방법에 의한 상기 레지스트 마스크의 형성은 포토마스크를 필요로 하지 않고; 따라서, 제조 비용은 저감될 수 있다.
콘택홀이 상기 게이트 절연층(507)에 형성되는 경우, 상기 콘택홀을 형성하는 공정은 상기 산화물 반도체막(530)의 가공과 동시에 수행될 수 있다.
상기 산화물 반도체막(530)의 에칭을 위하여, 습식 에칭과 건식 에칭 중 하나 또는 둘 다 이용될 수 있다. 상기 산화물 반도체막(530)의 습식 에칭에 사용되는 에칭액(etchant)으로서, 예를 들어, 인산, 초산(acetic acid), 및 초산(nitric acid)의 혼합 용액이 이용될 수 있다. 대안적으로, ITO07N(Kanto Chemical Co.,Inc.에 의해 제조) 역시 이용될 수 있다.
그 후, 열처리(제 1 열처리)가 상기 산화물 반도체층에 수행되고, 그에 의해 상기 산화물 반도체층(531)이 형성된다(도 8b 참조). 상기 산화물 반도체층에서 과잉 수소(물과 수산기를 포함)는 상기 제 1 열처리에 의해 제거되고 상기 산화물 반도체층의 구조는 개선되어, 상기 산화물 반도체층의 에너지 갭(energy gap)에서 결함 준위(defect level)는 저감될 수 있다. 상기 제 1 열처리의 온도는, 예를 들면, 300 ℃ 이상이고 550 ℃ 미만 또는 400 ℃ 이상이고 500 ℃ 이하이다.
상기 열처리는, 예를 들어, 피처리물이 저항 발열체(resistance heating element) 등을 포함한 전기로(electric furnace)에 도입되고, 이후 질소 분위기에서 한 시간 동안 450 ℃에서 가열되는 것과 같은 방식으로 수행될 수 있다. 상기 열처리 동안, 상기 산화물 반도체층은 물과 수소의 혼입을 방지하도록 대기에 노출되지 않는다.
열처리 장치는 전기로에 제한되지 않고, 열복사 또는 가열된 가스와 같은 매체로부터의 열전도에 의해 피처리물을 가열하는 장치일 수 있다. 예를 들면, 가스 급속 열어닐링(gas rapid thermal annealing)(GRTA) 장치 또는 램프 급속 열어닐링(lamp rapid thermal annealing)(LRTA) 장치와 같은 급속 열어닐링(rapid thermal annealing)(RTA) 장치가 이용될 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프와 같은 램프로부터 방출되는 빛(전자기파들)의 복사에 의해 피처리물을 가열하기 위한 장치이다. GRTA 장치는 고온의 가스를 이용하여 열처리하기 위한 장치이다. 상기 가스로서는, 질소, 또는 아르곤과 같은 희가스와 같이, 열처리에서 피처리물과 반응하지 않는 불활성 기체가 이용된다.
예를 들어, 상기 제 1 열처리로서는, GRTA 처리가 다음과 같은 방식으로 수행될 수 있다. 상기 피처리물은 가열된 불활성 기체 분위기에 투입되고, 몇 분간 가열되고, 상기 불활성 기체 분위기로부터 꺼내어진다. 상기 GRTA 처리는 짧은 시간 동안 고온 열처리를 가능하게 한다. 또한, 온도가 상기 피처리물의 내열 온도를 초과할 때에도 GRTA 처리는 이용될 수 있다. 상기 불활성 기체는 상기 처리중에 산소를 포함하는 가스로 교체될 수 있음에 유념한다. 이는 산소 결핍에 기인한 에너지 갭의 결함 준위가 산소를 포함하는 분위기에서 상기 제 1 열처리를 수행함으로써 저감될 수 있기 때문이다.
상기 불활성 기체 분위기로서, 질소 또는 희가스(예를 들면, 헬륨, 네온, 또는 아르곤)를 주성분으로 포함하고 물, 수소 등을 포함하지 않는 분위기가 이용되는 것이 바람직함에 유념한다. 예를 들면, 상기 열처리 장치에 도입되는 질소 또는 헬륨, 네온, 또는 아르곤과 같은 희가스의 순도는 6N (99.9999 %) 이상, 바람직하게는 7N (99.99999 %) 이상이다(달리 말하면, 상기 불순물의 농도는 1 ppm 이하, 바람직하게는 0.1 ppm 이하).
여하간에, i-형(진성) 또는 실질적으로 i-형 산화물 반도체층이 형성되도록 불순물들은 상기 제 1 열처리에 의해 저감된다. 따라서, 매우 뛰어난 특성을 가진 트랜지스터가 실현될 수 있다.
상기 열처리(제 1 열처리)는 수소, 물 등을 제거하는 효과가 있고 따라서 탈수화(dehydration) 처리, 탈수소화(dehydrogenation) 처리 등으로 지칭될 수 있다. 상기 산화물 반도체막(530)의 형성 이후, 상기 산화물 반도체막(530)이 섬 형상 산화물 반도체층으로 가공되기 이전에 상기 탈수화 처리 또는 상기 탈수소화 처리는 수행될 수 있다. 이러한 탈수화 처리 또는 탈수소화 처리는 1회 또는 수회 수행될 수 있다.
상기 타이밍 이외에, 상기 제 1 열처리는 다음의 타이밍에 수행될 수 있다: 상기 소스 전극과 드레인 전극의 형성 이후, 상기 소스 전극과 상기 드레인 전극 위에 상기 절연층의 형성 이후 등.
다음에, 소스 전극 또는 드레인 전극(상기 전극과 동일한 층을 이용하여 형성되는 배선을 포함)으로서 기능하는 도전막이 상기 게이트 절연층(507)과 상기 산화물 반도체층(531) 위에 형성된다. 상기 소스 전극 또는 상기 드레인 전극에 사용되는 상기 도전막으로서, 상기 실시예에서 기술된 재료가 이용될 수 있다.
제 3 포토리소그라피 공정을 통하여, 레지스트 마스크가 상기 도전막 위에 형성되고 에칭이 선택적으로 수행되어, 상기 소스 또는 드레인 전극(515a)과 상기 소스 또는 드레인 전극(515b)이 형성된다. 그 후, 상기 레지스트 마스크는 제거된다(도 8c 참조).
상기 제 3 포토리소그라피 공정에서 상기 레지스트 마스크의 형성시 노광은 자외선, KrF 레이저 빔, 또는 ArF 레이저 빔을 이용하여 수행될 수 있다. 상기 트랜지스터의 채널 길이(L)는 상기 소스 전극과 상기 드레인 전극 사이의 거리에 의존하여 결정됨에 유념한다. 따라서, 상기 트랜지스터의 채널 길이(L)가 25 ㎚ 미만인 경우, 마스크를 형성하기 위한 노광은 수 나노미터 내지 수십 나노미터의 짧은 파장의 초자외선(extreme ultraviolet light)과 함께 수행되는 것이 바람직하다. 초자외선과 함께하는 노광에 있어서, 해상도는 높고 초점 심도는 크다. 이러한 이유들 때문에, 나중에 형성될 상기 트랜지스터의 채널 길이(L)는 10 ㎚ 이상이고 1000 ㎚(1 ㎛) 이하로 될 수 있고, 상기 회로는 고속에서 동작할 수 있다. 또한, 상기 반도체 장치의 전력 소비는 소형화에 의해 저감될 수 있다.
상기 포토리소그라피 공정에서 포토마스크들의 개수와 공정들을 줄이기 위해서, 에칭 공정은 멀티-톤(multi-tone) 마스크의 사용과 함께 형성된 레지스트 마스크의 사용과 함께 수행될 수 있다. 멀티-톤 마스크의 사용과 함께 형성된 레지스트 마스크는 상이한 두께들을 갖는 영역들을 가지고 에칭에 의해 형상에서 변화될 수 있어, 상기 레지스트 마스크는 상이한 패턴들로 가공하기 위한 복수의 에칭 공정들에서 이용될 수 있다. 따라서, 적어도 두 가지 이상의 종류들의 상이한 패턴들에 대응하는 레지스트 마스크는 하나의 멀티-톤 마스크와 함께 형성될 수 있다. 따라서, 노광 마스크들의 수가 줄어들 수 있고 대응하는 포토리소그라피 공정들의 수 역시 줄어들 수 있어, 그에 의해 공정의 단순화가 실현될 수 있다.
상기 도전막이 에칭될 때 상기 산화물 반도체층(531)이 에칭되고 분단되는 것을 방지하기 위하여 에칭 조건은 최적화되는 것이 바람직함에 유념한다. 그러나, 상기 도전막만이 에칭되고 상기 산화물 반도체층(531)이 전혀 에칭되지 않는 에칭 조건을 획득하는 것은 어렵다. 일부의 경우들에서, 상기 도전막이 에칭될 때 상기 산화물 반도체층(531)의 일부는 에칭되고 따라서 홈 부분(아래로 밀린 부분)은 형성된다.
습식 에칭 또는 건식 에칭은 상기 도전막의 에칭을 위해 이용될 수 있다. 건식 에칭이 소자 소형화의 견지에서 바람직함에 유념한다. 에칭 가스와 에칭액은 피에칭 재료에 의존하여 적절하게 선택될 수 있다. 이 실시예에서, 티탄막이 상기 도전막으로서 이용되고 상기 In-Ga-Zn-O-계 재료가 상기 산화물 반도체층(531)에 이용되기 때문에, 습식 에칭이 이용될 때, 예를 들어, 암모니아 과산화물 혼합물(예를 들면, 31 wt% 과산화수소 용액: 28 wt% 암모니아수: 물 = 5:2:2)은 상기 티탄막의 에칭액으로서 이용될 수 있다.
다음에, 상기 산화물 반도체층의 노출된 표면에 부착된 수소 또는 물이 제거되도록 플라즈마 처리는 N2O, N2, 또는 Ar과 같은 가스를 이용하여 수행되는 것이 바람직하다. 상기 플라즈마 처리가 수행되는 경우, 보호 절연막으로서 기능하는 절연층(516)은 대기에 노출됨이 없이 형성된다.
상기 절연층(516)은 스퍼터링 방법과 같이, 물 또는 수소와 같은 불순물이 상기 절연층(516)에 혼입하지 않는 방법에 의해 적어도 1 ㎚ 이상의 두께로 형성되는 것이 바람직하다. 수소가 상기 절연층(516)에 포함된다면, 상기 수소는 상기 산화물 반도체층에 침입할 수 있거나 상기 산화물 반도체층에서 산소를 추출할 수 있어, 그에 의해 상기 산화물 반도체층의 백채널(backchannel)의 저항은 낮아질 수 있고(n-형이 됨) 기생 채널(parasitic channel)은 형성될 수 있다. 또한, 상기 절연층(516)으로서 산화 실리콘막, 산화질화 실리콘막, 산화 알루미늄막, 산화질화 알루미늄막 등을 이용하는 것이 바람직하다.
이 실시예에서, 상기 절연층(516)으로서, 200 ㎚ 두께의 산화 실리콘막이 스퍼터링 방법에 의해 형성된다. 성막(deposition)에서 기판 온도는 실온(25 ℃) 이상이고 300 ℃ 이하이고 이 실시예에서는 100 ℃ 이다. 상기 산화 실리콘막은 희가스(통상적으로, 아르곤) 분위기, 산소 분위기, 또는 희가스와 산소를 포함하는 혼합 분위기에서 스퍼터링 방법에 의해 형성될 수 있다. 타겟으로서는, 산화 실리콘 타겟 또는 실리콘 타겟이 이용될 수 있다.
*상기 산화물 반도체막(530)의 형성의 경우에서와 같이, 상기 절연층(516)이 형성되는 성막에서 남아있는 수분을 제거하기 위해, 기체저장식 진공 펌프(크라이오펌프와 같이)를 이용하는 것이 바람직하다. 상기 절연층(516)이 크라이오펌프를 이용하여 배기된 성막실(deposition chamber)에서 형성될 때, 상기 절연층(516)의 불순물 농도는 저감될 수 있다. 대안적으로, 상기 절연층(516)이 형성되는 성막실에 남아있는 수분을 제거하기 위한 배기 수단으로서, 냉각 트랩과 함께 제공되는 터보 펌프가 이용될 수 있다.
수소 또는 물과 같은 불순물이 제거된 고순도 가스가 상기 절연층(516)을 형성하기 위한 스퍼터링 가스로서 이용되는 것이 바람직하다.
다음에, 제 2 열처리가 불활성 가스 분위기 또는 산소 분위기에서 수행된다. 상기 열처리의 온도는 200 ℃ 이상이고 450 ℃ 이하, 바람직하게는 250 ℃ 이상이고 350 ℃ 이하이다. 예를 들어, 상기 열처리는 질소 분위기에서 한 시간 동안 250 ℃에서 수행될 수 있다. 상기 제 2 열처리는 상기 트랜지스터들의 전기적 특성의 변화를 경감시킬 수 있다. 또한, 산소가 상기 절연층(516)으로부터 상기 산화물 반도체층(531)에 공급되어 상기 산화물 반도체층(531)에서 산소 결핍을 보상하고, 그에 의해 i-형(진성) 또는 실질적으로 i-형 산화물 반도체층이 형성될 수 있다.
상기 제 2 열처리는 이 실시예에서 상기 절연층(516)이 형성된 이후에 수행된다; 그러나, 상기 제 2 열처리의 타이밍은 특별히 이에 한정되지 않음에 유념한다. 예를 들어, 상기 제 2 열처리는 상기 제 1 열처리에 이어 수행될 수 있고 또는 상기 제 1 열처리는 상기 제 2 열처리로서 겸할 수 있다.
상술된 바와 같이, 상기 제 1 열처리와 상기 제 2 열처리에 의해, 상기 산화물 반도체층(531)은 주성분들이 아닌 불순물들을 가능하면 적게 포함하고 고순도화되어, 그에 의해 상기 산화물 반도체층(531)은 i-형(진성) 산화물 반도체층이 될 수 있다.
상술된 공정들을 통하여, 상기 트랜지스터(510)가 형성된다(도 8d 참조).
보호 절연층(506)은 상기 절연층(516) 위에 더 형성되는 것이 바람직하다(도 8e 참조). 상기 보호 절연층(506)은 외부로부터 수소, 물 등의 침입을 방지한다. 상기 보호 절연층(506)으로서, 예를 들면, 질화 실리콘막, 질화 알루미늄막 등이 이용될 수 있다. 상기 보호 절연층(506)을 형성하는 방법에 특별한 제한이 없지만, RF 스퍼터링 방법이 높은 생산성을 갖기 때문에 RF 스퍼터링 방법은 적당하다. 상기 보호 절연층(506)으로서, 폴리이미드, 아크릴, 또는 벤조시클로부텐과 같은 유기 재료가 이용될 수 있다. 이러한 유기 재료의 이용과 함께, 절연성은 더욱 향상될 수 있다. 상기 보호 절연층(506)은 상기 재료들의 적층일 수 있고, 예를 들면, 폴리이미드막이 질화 실리콘막 위에 적층된 구조가 이용될 수 있다. 이러한 구조를 갖는 상기 보호 절연층(506)은 물, 수소 등의 침입을 방지하고 상기 절연성을 향상시킬 수 있다.
상기 보호 절연층(506)의 형성 이후, 열처리는 대기에서 1시간 이상이고 30시간 이하의 시간 동안 100 ℃ 이상이고 200 ℃ 이하의 온도에서 수행될 수 있다.
이 실시예에 따라 형성된 고순도화된 산화물 반도체층을 포함하는 트랜지스터에 있어서, 누설 전류는 충분하게 저감될 수 있다. 따라서, 상기 트랜지스터가 승압 회로에 이용될 때, 전위의 유지 시간은 길어질 수 있고 상기 승압 회로에서 승압 효율은 향상될 수 있다.
이 실시예에서 기술된 구성들, 방법들 등은 다른 실시예들에서 기술된 임의의 구성들, 방법들 등과 함께 적절하게 조합될 수 있다.
(실시예 6)
이 실시예에서, 상기 실시예들에서 기술된 승압 회로들과 RFID 태그에 적용될 수 있는 반도체 장치의 구성 및 제조 방법이 도 9, 도 10a 내지 도 10d, 도 11a 내지 도 11c, 도 12a 내지 도 12c, 및 도 13a와 도 13b를 참조하여 기술될 것이다.
<반도체 장치의 단면 구성 및 평면 구성>
도 9는 반도체 장치의 구성의 예를 도시한 단면도이다. 도 9에 도시된 반도체 장치에서, 제 1 반도체 재료를 포함하는 트랜지스터(660)는 하부에 제공되고 제 2 반도체 재료를 포함하는 트랜지스터(662)는 상부에 제공된다. 상기 제 1 반도체 재료와 상기 제 2 반도체 재료는 서로 상이한 것이 바람직하다. 예를 들어, 산화물 반도체 이외의 반도체 재료는 상기 제 1 반도체 재료로서 이용될 수 있고 산화물 반도체는 상기 제 2 반도체 재료로서 이용될 수 있다. 산화물 반도체 이외의 상기 반도체 재료는, 예를 들면, 실리콘, 게르마늄, 실리콘 게르마늄, 실리콘 카바이드, 및 갈륨 비소가 될 수 있고, 바람직하게는 단결정 반도체이다. 대안적으로, 유기 반도체 재료 등이 이용될 수 있다. 이러한 반도체 재료를 이용하여 형성된 트랜지스터는 고속에서 쉽게 동작할 수 있다. 한편, 산화물 반도체를 포함하는 트랜지스터는 오프 전류를 충분하게 저감시키는 것이 가능하다.
예를 들어, 실시예 3에 기술된 RFID 태그가 제조될 때, 산화물 반도체 이외의 반도체 재료를 포함하는 하부에 상기 트랜지스터(660)는 고속 동작을 요구하는 논리 회로 또는 구동 회로의 형성에 이용될 수 있다. 또한, 산화물 반도체를 포함하는 상부에 상기 트랜지스터(662)는 전하 유지를 위한 충분한 기간을 요구하는 메모리 회로, 정류 회로, 복조 회로, 변조 회로, 및 승압 효율이 향상된 상기 실시예에 기술된 승압 회로 등의 형성에 이용될 수 있다. 상기 정류 회로, 복조 회로, 변조 회로, 및 승압 회로에서, 누설 전류에 기인한 손실은 작은 것이 바람직하다. 이후, 이러한 회로들이 집적된 구성과 함께, 각 성분들의 특성의 이점들을 갖는 RFID 태그는 실현될 수 있다.
실시예 2에 기술된 아날로그 스위치(215) 및 논리 회로 등에 이용되는 CMOS 회로는 각각 n-채널 트랜지스터와 p-채널 트랜지스터를 조합하여 포함한다. 산화물 반도체 이외의 반도체 재료를 포함하는 상기 트랜지스터(660)가 p-채널 트랜지스터로서 이용되고 산화물 반도체 재료를 포함하는 상기 트랜지스터(662)가 n-채널 트랜지스터로서 이용될 때, 아날로그 스위치, CMOS 회로 등은 도 9에 도시된 반도체 장치의 이용과 함께 RFID 태그에 쉽게 제공될 수 있다.
도 9에 도시된 트랜지스터(660)는 반도체 재료(예를 들면, 실리콘)를 포함하는 기판(600) 위에 제공된 채널 형성 영역(616), 상기 채널 형성 영역(616)이 개재된 불순물 영역들(620), 상기 불순물 영역들(620)과 접촉하는 금속 화합물 영역들(624), 상기 채널 형성 영역(616) 위에 제공된 게이트 절연층(608), 및 상기 게이트 절연층(608) 위에 제공된 게이트 전극(610)을 포함한다. 소스 전극과 드레인 전극이 도면에 명시적으로 도시되지 않은 트랜지스터는 편의상 트랜지스터로 지칭될 수 있음에 유념한다. 또한, 이러한 경우에, 트랜지스터의 접속의 기재에서, 소스 영역과 소스 전극은 일괄하여 소스 전극으로 지칭될 수 있고, 드레인 영역과 드레인 전극은 일괄하여 드레인 전극으로 지칭될 수 있다. 달리 말하면, 본 명세서에서 소스 전극의 기재는 소스 영역을 포함할 수 있고 드레인 전극의 기재는 드레인 영역을 포함할 수 있다.
소자 분리 절연층(606)은 상기 트랜지스터(660)를 둘러싸도록 상기 기판(600) 위에 제공되고, 절연층(628)과 절연층(630)은 상기 트랜지스터(660) 위에 제공된다. 도시되지 않았지만, 상기 트랜지스터(660)에서 상기 금속 화합물 영역(624)의 일부는 소스 전극 또는 드레인 전극으로서 기능하는 전극을 통해 배선과 접속된다. 고집적화를 위하여, 도 9에 도시된 바와 같이, 상기 트랜지스터(660)는 측벽 절연층을 포함하지 않는 것이 바람직하다. 한편, 중요성이 상기 트랜지스터(660)의 특성에 놓여질 때, 측벽 절연층은 상기 게이트 전극(610)의 측면 상에 제공될 수 있고 상기 불순물 영역(620)은 상기 측벽 절연층과 중첩하는 영역에 제공되는 상이한 불순물 농도를 갖는 불순물 영역을 포함할 수 있다.
도 9에서 트랜지스터(662)는 절연층(630) 위에 제공된 소스 또는 드레인 전극(642a)과 소스 또는 드레인 전극(642b), 상기 소스 또는 드레인 전극(642a)과 상기 소스 또는 드레인 전극(642b)에 전기적으로 접속된 산화물 반도체층(644), 상기 소스 또는 드레인 전극(642a), 상기 소스 또는 드레인 전극(642b), 및 상기 산화물 반도체층(644)을 덮는 게이트 절연층(646), 및 상기 산화물 반도체층(644)과 중첩하도록 상기 게이트 절연층(646) 위에 제공된 게이트 전극(648a)을 포함한다.
상기 산화물 반도체층(644)은 상기 실시예에서 기술된 산화물 반도체층(403)의 그것과 유사한 산화물 반도체를 이용하여 형성되고 수소와 같은 불순물들의 충분한 제거 또는 산소의 충분한 공급에 의해 고순도화되는 것이 바람직하다.
상기 산화물 반도체층(644)을 포함하는 상기 트랜지스터(662)에서, 누설 전류는 충분하게 저감될 수 있다. 따라서, 상기 트랜지스터가 승압 회로에 이용될 때, 상기 승압 회로에서 승압 효율은 향상될 수 있다.
도 9에서, 탑-게이트 구조를 갖는 상기 트랜지스터(662)는 상부에 트랜지스터로서 도시된다; 그러나, 상기 트랜지스터의 구조에 특별한 제한은 없음에 유념한다. 예를 들어, 탑-게이트 구조 또는 바텀-게이트 구조를 갖는 스태거드형 또는 플래너형이 적절하게 채용될 수 있다. 또한, 상기 트랜지스터는 한 개의 채널 형성 영역을 포함하는 싱글-게이트 구조, 두 개의 채널 형성 영역들을 포함하는 더블-게이트 구조, 또는 세 개의 채널 형성 영역들을 포함하는 트리플-게이트 구조를 가질 수 있다. 대안적으로, 상기 트랜지스터는 게이트 절연층을 사이에 제공하여 채널 영역의 상하에 배치된 2개의 게이트 전극층들을 포함하는 듀얼-게이트 구조를 가질 수 있다. 예를 들어, 도 7a 내지 도 7d에 도시된 트랜지스터(410), 트랜지스터(420), 트랜지스터(430), 또는 트랜지스터(440)가 상기 트랜지스터(662) 대신에 이용될 수 있다.
상기 산화물 반도체층(644)이 양호한 평탄성과 균일성을 가질 수 있도록 상기 산화물 반도체층(644)은 절연층의 양호한 평탄성을 갖는 표면 위에 형성되는 것이 바람직하다. 양호한 평탄성과 균일성을 갖는 상기 산화물 반도체층(644)의 이용과 함께, 상기 트랜지스터(662)의 특성은 향상될 수 있다.
절연층(650)은 상기 트랜지스터(662) 위에 형성되고, 절연층(652)은 상기 절연층(650) 위에 형성된다. 또한, 상기 트랜지스터(660) 또는 상기 트랜지스터(662)에 접속되는 배선(656)은 상기 절연층(652) 위에 형성된다.
<반도체 장치를 제조하는 방법>
*다음에, 상기 반도체 장치를 제조하는 방법의 예가 기술될 것이다. 하기 기재에서, 우선, 하부에 상기 트랜지스터(660)를 제조하는 방법은 도 10a 내지 도 10d 및 도 11a 내지 도 11c를 참조하여 기술될 것이고, 이후, 상부에 상기 트랜지스터(662)를 제조하는 방법은 도 12a 내지 도 12c 및 도 13a와 도 13b를 참조하여 기술될 것이다.
<하부에 트랜지스터를 제조하는 방법>
우선, 반도체 재료를 포함하는 상기 기판(600)이 준비된다(도 10a 참조). 반도체 재료를 포함하는 상기 기판(600)으로서, 실리콘, 실리콘 카바이드 등으로 이루어진 단결정 반도체 기판 또는 다결정성 반도체 기판; 실리콘 게르마늄 등으로 이루어진 화합물 반도체 기판; SOI 기판 등이 이용될 수 있다. 여기에서, 반도체 재료를 포함하는 상기 기판(600)으로서 단결정 실리콘 기판을 이용하는 예가 기술된다. 일반적으로, "SOI 기판"의 용어는 실리콘 반도체층이 절연 표면 상에 제공된 기판을 의미함에 유념한다. 본 명세서 등에서, "SOI 기판"의 용어는 그 범주에 실리콘 이외의 재료를 이용하여 형성된 반도체층이 절연 표면 상에 제공된 기판을 역시 포함한다. 즉, 상기 "SOI 기판"에 포함되는 반도체층은 실리콘 반도체층에만 한정되지 않는다. 또한, 상기 SOI 기판은 절연층을 사이에 개재하여, 반도체층이 유리 기판과 같은 절연 기판 위에 제공된 구성을 갖는 기판이 될 수 있다.
소자 분리 절연층을 형성하는 마스크로서 기능하는 보호층(602)은 상기 기판(600) 위에 형성된다(도 10a 참조). 상기 보호층(602)으로서, 예를 들어, 산화 실리콘, 질화 실리콘, 산화질화 실리콘 등을 이용하여 형성된 절연층이 이용될 수 있다. 이 공정 전후에, n-형 도전성을 부여하는 불순물 원소 또는 p-형 도전성을 부여하는 불순물 원소는 상기 트랜지스터의 문턱값 전위를 제어하기 위해 상기 기판(600)에 첨가될 수 있음에 유념한다. 상기 기판(600)에 포함된 반도체 재료가 실리콘일 때, n-형 도전성을 부여하는 불순물로서, 인 또는 비소 등이 이용될 수 있고; p-형 도전성을 부여하는 불순물로서, 붕소, 알루미늄, 갈륨 등이 이용될 수 있다.
다음에, 상기 보호층(602)으로 덮여지지 않은 영역에(달리 말하면, 노출된 영역에) 상기 기판(600)의 부분은 상기 보호층(602)을 마스크로 이용하여, 에칭에 의해 제거된다. 따라서, 다른 반도체 영역들로부터 분리된 반도체 영역(604)이 형성된다(도 10b 참조). 상기 에칭으로서, 건식 에칭이 수행되는 것이 바람직하지만, 습식 에칭이 수행될 수 있다. 에칭 가스와 에칭액은 피에칭층의 재료에 의존하여 적절하게 선택될 수 있다.
이후, 절연층이 상기 반도체 영역(604)을 덮도록 형성되고 상기 반도체 영역(604)과 중첩하는 영역에 절연층이 선택적으로 제거되어, 소자 분리 절연층들(606)이 형성된다(도 10c 참조). 상기 절연층은 산화 실리콘, 질화 실리콘, 산화질화 실리콘 등을 이용하여 형성된다. 상기 절연층을 제거하는 방법으로서, 에칭 처리, 화학적 기계적 연마(CMP)와 같은 연마 처리 등이 제공되고 그들 중 임의의 것이 이용될 수 있다. 상기 반도체 영역(604)의 형성 이후 또는 상기 소자 분리 절연층들(606)의 형성 이후 상기 보호층(602)은 제거됨에 유념한다.
상기 소자 분리 절연층(606)을 형성하는 방법으로서, 절연 영역이 산소의 도입 등에 의해 형성되는 방법은 상기 절연층이 선택적으로 에칭되는 방법 대신에 이용될 수 있음에 유념한다.
다음에, 절연층이 상기 반도체 영역(604)의 표면 위에 형성되고, 도전 재료를 포함한 층이 상기 절연층 위에 형성된다.
상기 절연층은 나중에 게이트 절연층으로서 기능하고, 예를 들어, 상기 반도체 영역(604)의 표면의 열처리(열산화 처리, 열질화 처리 등)에 의해 형성될 수 있다. 열처리 대신에, 고밀도 플라즈마 처리가 수행될 수 있다. 고밀도 플라즈마 처리는 예를 들어, He, Ar, Kr, 또는 Xe과 같은 희가스와 산소, 산화 질소, 암모니아, 질소, 또는 수소와 같은 가스의 혼합 가스를 이용하여, 수행될 수 있다. 물론, 상기 절연층은 CVD 방법, 스퍼터링 방법 등에 의해서 형성될 수 있다. 상기 절연층은 산화 실리콘, 산화질화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 산화 탄탈, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x > 0, y > 0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x > 0, y > 0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy(x > 0, y > 0)) 등 중 임의의 것을 포함하는 막을 이용하여 단층 구조 또는 적층 구조를 가지는 것이 바람직하다. 상기 절연층의 두께는, 예를 들면, 1 ㎚ 이상이고 100 ㎚ 이하, 바람직하게는 10 ㎚ 이상이고 50 ㎚ 이하가 될 수 있다.
도전 재료를 포함한 층은 알루미늄, 구리, 티탄, 탄탈, 또는 텅스텐과 같은 금속 재료를 이용하여 형성될 수 있다. 도전 재료를 포함한 상기 층은 다결정성 실리콘과 같은 반도체 재료를 이용하여 형성될 수 있다. 도전 재료를 포함하는 상기 층을 형성하는 방법에는 특별한 제한은 없고, 증착 방법(evaporation method), CVD 방법, 스퍼터링 방법, 또는 스핀 코팅(spin coating) 방법과 같은 다양한 성막 방법들이 이용될 수 있다. 이 실시예는 도전 재료를 포함하는 상기 층이 금속 재료를 이용하여 형성되는 경우의 예를 보여줌에 유념한다.
그 후, 상기 절연층과 도전 재료를 포함한 상기 층이 선택적으로 에칭되어, 상기 게이트 절연층(608)과 상기 게이트 전극(610)이 형성된다(도 10c 참조).
다음에, 상기 채널 형성 영역(616)과 상기 불순물 영역들(620)이 상기 반도체 영역(604)에 인(P), 비소(As) 등을 첨가함으로써 형성된다(도 10d 참조). 여기에서, 인 또는 비소는 n-채널 트랜지스터를 형성하기 위해 첨가되고; 붕소(B) 또는 알루미늄(Al)과 같은 불순물 원소는 p-채널 트랜지스터를 형성할 경우에 첨가될 수 있음에 유념한다. 이 때, 첨가되는 불순물의 농도는 적절하게 설정될 수 있고; 반도체 소자가 고도로 소형화될 때 농도는 높은 것이 바람직하다.
측벽 절연층은 불순물 원소들이 상이한 농도들로 첨가되는 불순물 영역을 형성하도록 상기 게이트 전극(610)의 주위에 형성될 수 있음에 유념한다.
이후, 금속층(622)이 상기 게이트 전극(610), 상기 불순물 영역들(620) 등을 덮도록 형성된다(도 11a 참조). 진공 증착 방법(vacuum evaporation method), 스퍼터링 방법, 또는 스핀 코팅 방법과 같은 다양한 성막 방법들이 상기 금속층(622)을 형성하는데 이용될 수 있다. 상기 금속층(622)은 상기 반도체 영역(604)에 포함된 반도체 재료와 반응하여 저-저항(low-resistance) 금속 화합물을 형성하는 금속 재료를 이용하여 형성되는 것이 바람직하다. 이러한 금속 재료의 예들은 티탄, 탄탈, 텅스텐, 니켈, 코발트, 및 백금이다.
다음에, 열처리는 상기 금속층(622)이 상기 반도체 재료와 반응하도록 수행된다. 따라서, 상기 불순물 영역들(620)과 접촉하는 상기 금속 화합물 영역들(624)이 형성된다(도 11a 참조). 상기 게이트 전극(610)이 다결정성 실리콘 등을 이용하여 형성될 때, 금속 화합물 영역은 또한 상기 금속층(622)과 접촉하는 상기 게이트 전극(610)의 영역에 형성됨에 유념한다.
상기 열처리로서, 예를 들어, 플래쉬 램프와 함께 조사(irradiation)가 이용될 수 있다. 다른 열처리 방법이 이용될 수 있음은 물론이지만, 극히 짧은 시간 동안 열처리가 달성될 수 있는 방법이 상기 금속 화합물의 형성에서 화학 반응의 제어성을 향상시키기 위해 이용되는 것이 바람직하다. 상기 금속 화합물 영역들은 상기 금속 재료와 상기 반도체 재료의 반응에 의해 형성되고 충분하게 높은 도전성을 갖음에 유념한다. 상기 금속 화합물 영역들의 형성은 전기 저항을 적절하게 저감시키고 소자 특성을 향상시킬 수 있다. 상기 금속 화합물 영역들(624)이 형성된 이후에 상기 금속층(622)은 제거됨에 유념한다.
이후, 상기 절연층(628)과 상기 절연층(630)은 상기 공정들에서 형성된 성분들을 덮도록 형성된다(도 11b 참조). 상기 절연층(628)과 상기 절연층(630)은 산화 실리콘, 산화질화 실리콘, 산화 알루미늄, 질화산화 실리콘, 또는 질화 실리콘과 같은 무기 절연 재료를 포함하는 재료를 이용하여 형성될 수 있다. 전극들 또는 배선들의 중첩에 기인한 용량(capacitance)이 충분하게 저감될 수 있기 때문에 상기 절연층(628)과 상기 절연층(630)에 낮은 유전율(낮은-k) 재료를 이용하는 것은 특히 바람직하다. 이러한 재료를 이용하여 형성된 다공성 절연층이 상기 절연층(628)과 상기 절연층(630)으로서 이용될 수 있음에 유념한다. 다공성 절연층은 고밀도를 갖는 절연층보다 낮은 유전율을 가지고; 따라서, 전극들 또는 배선들에 기인한 용량은 더욱 저감될 수 있다.
상기 절연층(628)과 상기 절연층(630)의 적층된 구조가 여기에서 이용되었지만, 개시하는 발명의 일 실시예는 이에 한정되지 않음에, 유념한다. 단층 구조 또는 3층들 이상의 적층 구조가 또한 이용될 수 있다.
본 명세서에서, "산화질화 실리콘"은 질소보다 많은 산소를 포함하고, "질화산화 실리콘"은 산소보다 많은 질소를 포함함에 유념한다.
상기 공정들을 통해, 반도체 재료를 포함하는 상기 기판(600)을 이용한 상기 트랜지스터(660)가 형성된다(도 11b 참조).
그 후, 상기 트랜지스터(662)의 형성 이전에 수행되는 처리로서, 상기 절연층(628)과 상기 절연층(630)의 표면들이 평탄화되도록 상기 절연층(628)과 상기 절연층(630)은 화학적 기계적 연마(CMP) 처리가 실시되는 것이 바람직하다(도 11c 참조). 상기 절연층(628)과 상기 절연층(630)을 평탄화하기 위한 처리로서, 에칭 처리 등이 CMP 처리 대신에 수행될 수 있다. 상기 산화물 반도체층(644)의 평탄성과 균일성을 향상시키고 상기 트랜지스터(662)의 특성을 향상시키기 위해, 상기 절연층(628)과 상기 절연층(630)의 표면들이 양호한 평탄성을 가지도록 평탄화가 수행되는 것이 바람직하다.
상기 공정들의 각각의 이전 또는 이후에, 부가적인 전극, 배선, 반도체층, 절연층 등을 형성하기 위한 공정이 수행될 수 있음에 유념한다. 예를 들면, 절연층과 도전층이 적층된 다층 배선 구조가 배선 구조로서 이용되어, 고집적화된 반도체 장치가 제공될 수 있다.
<상부에 트랜지스터를 제조하는 방법>
다음에, 도전층이 상기 게이트 전극(610), 상기 절연층(628), 상기 절연층(630) 등 위에 형성되고, 상기 도전층이 선택적으로 에칭되어, 상기 소스 또는 드레인 전극(642a)과 상기 소스 또는 드레인 전극(642b)이 형성된다(도 12a 참조).
상기 도전층은 스퍼터링 방법에 의해 전형화된 PVD 방법, 또는 플라즈마 CVD 방법과 같은 CVD 방법에 의해 형성될 수 있다. 상기 도전층의 재료로서, 상기 실시예에서 기재된 상기 소스 또는 드레인 전극(405a)과 상기 소스 또는 드레인 전극(405b)의 그것과 유사한 재료가 이용될 수 있다. 따라서, 상기 실시예가 자세한 내용을 위해 참조될 수 있다.
상기 소스 또는 드레인 전극(642a)과 상기 소스 또는 드레인 전극(642b)의 가장자리 부분들이 테이퍼 형상이 되도록 상기 도전층은 에칭되는 것이 바람직하다. 여기에서, 테이퍼 각은 예를 들면, 30°이상이고 60°이하인 것이 바람직하다. 상기 소스 또는 드레인 전극(642a)과 상기 소스 또는 드레인 전극(642b)의 가장자리 부분들이 테이퍼 형상이 되도록 에칭이 수행될 때, 나중에 형성될 상기 게이트 절연층(646)의 피복성(coverage)은 향상될 수 있고 단절은 방지될 수 있다.
상부에 상기 트랜지스터의 채널 길이(L)는 상기 소스 또는 드레인 전극(642a)의 하단부와 상기 소스 또는 드레인 전극(642b)의 하단부 사이의 거리에 의해 결정됨에 유념한다. 상기 트랜지스터의 채널 길이(L)가 25 ㎚ 미만인 경우, 마스크를 형성하기 위한 노광은 수 나노미터 내지 수십 나노미터의 짧은 파장의 초자외선과 함께 수행되는 것이 바람직함에 유념한다. 초자외선과 함께하는 노광에 있어서, 해상도는 높고 초점 심도는 크다. 이러한 이유들 때문에, 나중에 형성될 상기 트랜지스터의 채널 길이(L)는 10 ㎚ 이상이고 1000 ㎚(1 ㎛) 이하로 될 수 있고, 상기 회로는 고속에서 동작할 수 있다. 또한, 상기 반도체 장치의 전력 소비는 소형화에 의해 저감될 수 있다.
기저로서 기능하는 절연층은 상기 절연층(628)과 상기 절연층(630) 위에 제공될 수 있음에 유념한다. 상기 절연층은 PVD 방법, CVD 방법 등에 의해 형성될 수 있다.
다음에, 산화물 반도체층이 상기 소스 또는 드레인 전극(642a)과 상기 소스 또는 드레인 전극(642b)을 덮도록 형성되고, 이후 상기 산화물 반도체층이 선택적으로 에칭되어, 상기 산화물 반도체층(644)이 형성된다(도 12b 참조).
상기 산화물 반도체층(644)은 상기 실시예에서 기재된 상기 산화물 반도체층(531)의 그것들과 유사한 재료와 방법을 이용하여 형성될 수 있다. 상기 실시예가 자세한 내용을 위해 참조될 수 있다.
상기 산화물 반도체층이 스퍼터링 방법에 의해 형성되기 이전에, 아르곤 가스가 도입되고 플라즈마가 생성되는 역스퍼터링은 상기 산화물 반도체층이 형성될 표면(예를 들면, 상기 절연층(630)의 표면)에 부착된 물질을 제거하도록 수행되는 것이 바람직함에 유념한다. 여기에서, 이온들이 스퍼터링 타겟과 충돌하는 통상의 스퍼터링과 반대로, 상기 역스퍼터링은 표면이 개질되도록 이온들이 상기 기판의 처리 표면과 충돌하는 방법이다. 이온들이 처리 표면과 충돌하도록 하는 방법의 예는 플라즈마가 상기 피처리물의 부근에 생성되도록 고주파 전압이 아르곤 분위기에서 상기 처리 표면에 인가되는 방법이다. 질소, 헬륨, 산소 등의 분위기가 아르곤 분위기 대신에 이용될 수 있음에 유념한다.
그 후, 열처리(제 1 열처리)가 상기 산화물 반도체층 상에 수행되는 것이 바람직하다. 상기 산화물 반도체층에서 과잉 수소(물과 수산기를 포함)가 상기 제 1 열처리에 의해 제거되고 상기 산화물 반도체층의 구조가 개선되어, 상기 산화물 반도체층의 에너지 갭에서 결함 준위가 저감될 수 있다. i-형(진성) 또는 실질적으로 i-형 산화물 반도체층이 획득되도록 불순물들은 상기 제 1 열처리에 의해 저감된다. 따라서, 매우 뛰어난 특성을 가진 트랜지스터가 실현될 수 있다. 상기 제 1 열처리는 실시예 5에서 기재된 그것과 동일하거나 실질적으로 동일한 방법에 의해 수행될 수 있고 따라서 실시예 5는 상기 제 1 열처리의 방법의 자세한 내용을 위해 참조될 수 있음에 유념한다.
상기 열처리(제 1 열처리)는 수소, 물 등을 제거하는 효과가 있고 따라서 탈수화 처리, 탈수소화 처리 등으로 지칭될 수 있다. 상기 산화물 반도체층의 형성, 상기 게이트 절연층의 형성, 상기 게이트 전극의 형성 등 이후에, 상기 탈수화 처리 또는 상기 탈수소화 처리는 수행될 수 있다. 이러한 탈수화 처리 또는 탈수소화 처리는 1회 또는 수회 수행될 수 있다.
상기 산화물 반도체층은 상기 열처리 이전 또는 이후에 에칭될 수 있다. 소자들의 소형화의 견지에서, 건식 에칭이 이용되는 것이 바람직하다; 그러나, 습식 에칭이 이용될 수 있다. 에칭 가스와 에칭액은 피에칭층들의 재료에 의존하여 적절하게 선택될 수 있다. 소자에서 누설 전류가 문제를 유발하지 않는 경우에, 상기 산화물 반도체층은 섬 형상을 갖도록 처리됨이 없이 이용될 수 있음에 유념한다.
다음에, 상기 산화물 반도체층(644)과 접촉하는 상기 게이트 절연층(646)이 형성되고, 이후 상기 게이트 전극(648a)이 상기 게이트 절연층(646) 위에 상기 산화물 반도체층(644)과 중첩하는 영역에 형성된다(도 12c 참조).
상기 게이트 절연층(646)은 CVD 방법, 스퍼터링 방법 등에 의해서 형성될 수 있다. 상기 게이트 절연층(646)은 산화 실리콘, 질화 실리콘, 산화질화 실리콘, 산화 알루미늄, 산화 탄탈, 산화 하프늄, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x > 0, y > 0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x > 0, y > 0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy(x > 0, y > 0)) 등을 포함하는 것이 바람직하다. 상기 게이트 절연층(646)은 단층 구조 또는 적층 구조를 가질 수 있다. 상기 게이트 절연층(646)의 두께에 특별한 제한은 없고; 상기 반도체 장치가 소형화되는 경우에, 상기 게이트 절연층(646)은 상기 트랜지스터의 동작을 확보하기 위해 얇은 것이 바람직하다. 산화 실리콘을 이용하는 경우, 상기 절연층(646)의 두께는 예를 들면, 1 ㎚ 이상이고 100 ㎚ 이하, 바람직하게는 10 ㎚ 이상이고 50 ㎚ 이하가 될 수 있다.
상기 게이트 절연층(646)의 형성을 위해, 제 2 열처리는 불활성 가스 분위기 또는 산소 분위기에서 수행되는 것이 바람직하다. 상기 열처리의 온도는 200 ℃ 이상이고 450 ℃ 이하, 바람직하게는 250 ℃ 이상이고 350 ℃ 이하이다. 예를 들어, 상기 열처리는 질소 분위기에서 한 시간 동안 250 ℃에서 수행될 수 있다. 상기 제 2 열처리는 상기 트랜지스터들의 전기적 특성의 변화를 경감시킬 수 있다. 또한, 상기 게이트 절연층(646)이 산소를 포함하는 경우, 산소는 상기 산화물 반도체층(644)에 공급되어 상기 산화물 반도체층(644)에서 산소 결핍을 보상하여, 그에 의해 i-형(진성) 또는 실질적으로 i-형 산화물 반도체층이 형성될 수 있다.
이 실시예에서, 상기 게이트 절연층(646)이 형성된 이후에 상기 제 2 열처리는 수행되고; 상기 제 2 열처리의 타이밍은 이에 한정되지 않음에 유념한다. 예를 들어, 상기 게이트 전극이 형성된 이후에 상기 제 2 열처리는 수행될 수 있다. 대안적으로, 상기 제 2 열처리는 상기 제 1 열처리에 이어 수행될 수 있고, 상기 제 1 열처리는 상기 제 2 열처리로서 겸할 수 있고, 또는 상기 제 2 열처리는 상기 제 1 열처리로서 겸할 수 있다.
상술된 바와 같이, 상기 제 1 열처리와 상기 제 2 열처리 중 적어도 하나는 수행되고, 그에 의해 상기 산화물 반도체층(644)은 주성분들이 아닌 불순물들을 가능하면 적게 포함하도록 고순도화될 수 있다.
상기 게이트 전극(648a)은 도전층이 상기 게이트 절연층(646) 위에 형성되고 이후 선택적으로 에칭되는 것과 같은 방식으로 형성될 수 있다. 상기 게이트 전극(648a)으로 가공될 상기 도전층은 스퍼터링 방법에 의해 전형화된 PVD 방법 또는 플라즈마 CVD 방법과 같은 CVD 방법에 의해 형성될 수 있다. 자세한 내용은 상기 소스 또는 드레인 전극(642a) 등의 그것들과 유사하고; 따라서, 그것에 관한 기재가 참조될 수 있다.
다음에, 상기 절연층(650)과 상기 절연층(652)이 상기 게이트 절연층(646)과 상기 게이트 전극(648a) 위에 형성된다(도 13a 참조). 상기 절연층(650)과 상기 절연층(652)은 PVD 방법, CVD 방법 등에 의해 형성될 수 있다. 산화 실리콘, 산화질화 실리콘, 질화 실리콘, 산화 하프늄, 또는 산화 알루미늄과 같은 무기 절연 재료를 포함하는 재료가 상기 절연층(650)과 상기 절연층(652)에 이용될 수 있다.
상기 절연층(650)과 상기 절연층(652)이 각각 낮은 유전율을 갖게 될 때, 배선들, 전극들 등 사이에서 발생되는 용량은 저감될 수 있고 따라서, 고속 동작은 획득될 수 있기 때문에 낮은 유전율을 갖는 저유전율 재료 또는 구조(예를 들면, 다공성 구조)가 상기 절연층(650)과 상기 절연층(652)에 대해 이용되는 것이 바람직함에 유념한다.
상기 절연층(650)과 상기 절연층(652)의 적층된 구조가 이 실시예에서 이용되었지만, 개시하는 발명의 일 실시예는 이에 한정되지 않음에, 유념한다. 단층 구조 또는 3층들 이상의 적층 구조가 또한 이용될 수 있다. 대안적으로, 절연층이 제공되지 않는 구성을 이용하는 것은 가능하다.
상기 절연층(652)은 평탄화된 표면을 가지도록 형성되는 것이 바람직함에 유념한다. 평탄화된 표면을 가지도록 상기 절연층(652)을 형성함으로써, 예를 들어, 반도체 장치가 소형화되는 경우에도 전극, 배선 등은 상기 절연층(652) 위에 양호하게 형성될 수 있다. 상기 절연층(652)은 CMP와 같은 방법을 이용하여 평탄화될 수 있다.
상기 트랜지스터(660) 또는 상기 트랜지스터(662)와 상기 배선(656)을 전기적으로 접속하기 위한 전극(도시되지 않음)이 형성되고, 이후 상기 배선(656)이 상기 절연층(652) 위에 형성된다(도 13b 참조). 물론, 이들 소자들의 전부가 서로 전기적으로 접속될 필요는 없다. 나머지 소자들로부터 독립한 소자가 포함될 수 있다.
상기 배선(656)은 도전층이 스퍼터링 방법에 의해 전형화된 PVD 방법 또는 플라즈마 CVD 방법과 같은 CVD 방법에 의해 형성되고 이후 상기 도전층이 패턴화되는 것과 같은 방식으로 형성된다. 상기 도전층의 재료로서, 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴, 및 텅스텐으로부터 선택된 원소; 이들 원소들 중 임의의 것을 성분으로 포함하는 합금 등이 이용될 수 있다. 또한, 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 및 스칸듐으로부터 선택된 하나 이상의 재료들이 이용될 수 있다. 자세한 내용은 상기 소스 또는 드레인 전극(642a) 등의 그것들과 유사하다.
상기 공정들을 통해, 상기 고순도화된 산화물 반도체층(644)을 포함하는 상기 트랜지스터(662)가 완성된다(도 13b 참조).
상기 고순도화된 진성 산화물 반도체층(644)의 사용과 함께, 상기 트랜지스터(662)의 오프 전류는 충분하게 저감될 수 있다.
상술된 바와 같이, 상기 반도체 장치는 제공될 수 있으며, 산화물 반도체 이외의 반도체 재료를 포함하는 상기 트랜지스터는 하부에 포함되고 산화물 반도체를 포함하는 상기 트랜지스터는 상부에 포함된다.
상술된 바와 같이 산화물 반도체 이외의 반도체 재료를 포함하는 상기 트랜지스터와 산화물 반도체를 포함하는 상기 트랜지스터의 조합과 함께, 각 트랜지스터들의 특성의 이점들을 이용하는 신규한 RFID 태그가 달성될 수 있다.
이 실시예에 따라 형성된 고순도화된 산화물 반도체층을 포함하는 트랜지스터에 있어서, 누설 전류는 충분하게 저감될 수 있다. 따라서, 상기 트랜지스터가 승압 회로에 이용될 때, 전위의 유지 시간은 길어질 수 있고 승압 효율은 상기 승압 회로에서 향상될 수 있다.
그 외에도, 상기 반도체 장치는 제공될 수 있으며, 트랜지스터 특성이 양호한 평탄성을 갖는 표면 위에 상기 산화물 반도체층을 제공함으로써 향상된 상기 트랜지스터는 산화물 반도체 이외의 반도체 재료를 포함하는 상기 트랜지스터 위에 적층된다.
이 실시예에서 기술된 구성들, 방법들 등은 다른 실시예들에서 기술된 임의의 구성들, 방법들 등과 함께 적절하게 조합될 수 있다.
본 출원은 2010년 3월 2일자로 일본 특허청에 제출된 일본 특허 출원 일련번호 제 2010-045752 호에 기초하고, 전체 내용은 참조로서 본원에 포함된다.
101: 트랜지스터, 102: 용량 소자, 103: 트랜지스터, 106: 용량 소자, 107: 트랜지스터, 111: 단위 승압 회로, 120: 용량 소자, 121: 클럭 신호선, 122: 클럭 신호선, 123: 리셋 신호선, 201: 트랜지스터, 202: 용량 소자, 203: 트랜지스터, 204: 트랜지스터, 205: 트랜지스터, 206: 용량 소자, 211: 단위 승압 회로, 215: 아날로그 스위치, 220: 용량 소자, 221: 클럭 신호선, 222: 클럭 신호선, 300: RFID 태그, 301: 통신기, 302: 안테나, 303: 무선 신호, 304: 안테나, 305: 정류 회로, 306: 정전압 회로, 307: 복조 회로, 308: 변조 회로, 309: 논리 회로, 310: 메모리 회로, 311: ROM, 320: 승압 회로, 400: 기판, 401: 게이트 전극, 402: 게이트 절연층, 403: 산화물 반도체층, 405a: 소스 또는 드레인 전극, 405b: 소스 또는 드레인 전극, 407: 절연층, 409: 보호 절연층, 410: 트랜지스터, 420: 트랜지스터, 427: 절연층, 430: 트랜지스터, 436a: 배선, 436b: 배선, 437: 절연층, 440: 트랜지스터, 505: 기판, 506: 보호 절연층, 507: 게이트 절연층, 510: 트랜지스터, 511: 게이트 전극, 515a: 소스 또는 드레인 전극, 515b: 소스 또는 드레인 전극, 516: 절연층, 530: 산화물 반도체막, 531: 산화물 반도체층, 600: 기판, 602: 보호층, 604: 반도체 영역, 606: 소자 분리 절연층, 608: 게이트 절연층, 610: 게이트 전극, 616: 채널 형성 영역, 620: 불순물 영역, 622: 금속층, 624: 금속 화합물 영역, 628: 절연층, 630: 절연층, 642a: 소스 또는 드레인 전극, 642b: 소스 또는 드레인 전극, 644: 산화물 반도체층, 646: 게이트 절연층, 648a: 게이트 전극, 650: 절연층, 652: 절연층, 656: 배선, 660: 트랜지스터, 662: 트랜지스터
Claims (10)
- 회로에 있어서,
제 1 게이트 전극, 제 1 소스 전극, 및 제 1 드레인 전극을 포함하는 제 1 트랜지스터;
제 2 게이트 전극, 제 2 소스 전극, 및 제 2 드레인 전극을 포함하는 제 2 트랜지스터;
제 3 게이트 전극, 제 3 소스 전극, 및 제 3 드레인 전극을 포함하는 제 3 트랜지스터; 및
제 1 전극 및 제 2 전극을 포함하는 용량 소자를 포함하고,
상기 제 1 게이트 전극은 상기 용량 소자의 상기 제 1 전극에 전기적으로 접속되고,
상기 제 1 소스 전극 및 상기 제 1 드레인 전극 중 하나는 상기 용량 소자의 상기 제 2 전극에 전기적으로 접속되고,
상기 제 2 게이트 전극은 상기 제 2 소스 전극 및 상기 제 2 드레인 전극 중 하나에 전기적으로 접속되고,
상기 제 2 소스 전극 및 상기 제 2 드레인 전극 중 다른 하나는 상기 제 1 게이트 전극에 전기적으로 접속되고,
상기 제 3 소스 전극 및 상기 제 3 드레인 전극 중 하나는 상기 제 1 소스 전극 및 상기 제 1 드레인 전극 중 상기 하나에 전기적으로 접속되고,
상기 제 3 소스 전극 및 상기 제 3 드레인 전극 중 다른 하나는 입력 단자에 전기적으로 접속되고,
상기 제 3 게이트 전극은 클럭 신호선에 전기적으로 접속되고,
상기 제 2 소스 전극 및 상기 제 2 드레인 전극 중 상기 하나는 제 1 신호가 입력되고,
상기 제 1 트랜지스터는 제 1 산화물 반도체를 포함하는 채널 형성 영역을 포함하고,
상기 제 2 트랜지스터는 제 2 산화물 반도체를 포함하는 채널 형성 영역을 포함하고,
25 ℃에서 1 ㎛의 채널 폭 당 오프 전류 밀도는 상기 제 1 트랜지스터 또는 상기 제 2 트랜지스터 내에서 1 x 10-19 A/㎛ 이하인, 회로. - 제 1 항에 있어서,
상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 둘 모두는 1 x 10-19 A/㎛ 이하의 오프 전류 밀도를 갖는, 회로. - 제 1 항에 있어서,
상기 오프 전류 밀도는 1 x 10-20 A/㎛ 이하인, 회로. - 회로에 있어서,
제 1 게이트 전극, 제 1 소스 전극, 및 제 1 드레인 전극을 포함하는 제 1 트랜지스터;
제 2 게이트 전극, 제 2 소스 전극, 및 제 2 드레인 전극을 포함하는 제 2 트랜지스터;
제 3 게이트 전극, 제 3 소스 전극, 및 제 3 드레인 전극을 포함하는 제 3 트랜지스터; 및
제 1 전극 및 제 2 전극을 포함하는 용량 소자를 포함하고,
상기 제 1 게이트 전극은 상기 용량 소자의 상기 제 1 전극에 전기적으로 접속되고,
상기 제 1 소스 전극 및 상기 제 1 드레인 전극 중 하나는 상기 용량 소자의 상기 제 2 전극에 전기적으로 접속되고,
상기 제 2 게이트 전극은 상기 제 2 소스 전극 및 상기 제 2 드레인 전극 중 하나에 전기적으로 접속되고,
상기 제 2 소스 전극 및 상기 제 2 드레인 전극 중 다른 하나는 상기 제 1 게이트 전극에 전기적으로 접속되고,
상기 제 3 소스 전극 및 상기 제 3 드레인 전극 중 하나는 상기 제 1 소스 전극 및 상기 제 1 드레인 전극 중 상기 하나에 전기적으로 접속되고,
상기 제 3 소스 전극 및 상기 제 3 드레인 전극 중 다른 하나는 입력 단자에 전기적으로 접속되고,
상기 제 3 게이트 전극은 클럭 신호선에 전기적으로 접속되고,
상기 제 2 소스 전극 및 상기 제 2 드레인 전극 중 상기 하나는 제 1 신호가 입력되고,
상기 제 1 트랜지스터는 제 1 산화물 반도체를 포함하는 채널 형성 영역을 포함하고,
상기 제 2 트랜지스터는 제 2 산화물 반도체를 포함하는 채널 형성 영역을 포함하고,
상기 제 1 산화물 반도체 또는 상기 제 2 산화물 반도체의 캐리어 농도는 1 x 1012/㎤ 보다 낮은, 회로. - 제 4 항에 있어서,
상기 제 1 산화물 반도체 및 상기 제 2 산화물 반도체 둘 모두는 1 x 1012/㎤ 보다 낮은 캐리어 농도를 갖는, 회로. - 제 1 항 또는 제 4 항에 있어서,
상기 제 1 산화물 반도체 및 상기 제 2 산화물 반도체 각각은 인듐 및 아연을 포함하는, 회로. - 제 1 항 또는 제 4 항에 있어서,
상기 제 1 소스 전극 및 상기 제 1 드레인 전극 중 다른 하나는 상기 제 2 소스 전극 및 상기 제 2 드레인 전극 중 상기 하나에 전기적으로 접속되는, 회로. - 제 1 항 또는 제 4 항에 있어서,
상기 입력 단자의 전위는 상기 제 1 신호의 전위보다 낮은, 회로. - 제 1 항 또는 제 4 항에 따른 상기 회로를 포함하는 RFID 태그.
- 제 1 항 또는 제 4 항에 따른 상기 회로를 포함하는 반도체 장치.
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