JP2014064462A - 半導体装置 - Google Patents
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Abstract
【解決手段】単位昇圧回路の出力端子に当たるノード、または当該ノードに接続されたトランジスタのゲート電極をブートストラップ動作により昇圧することで、当該トランジスタにおけるしきい値電位と同等の電位の低下を防ぎ、当該単位昇圧回路の出力電位の低下を防ぐことができる。
【選択図】図2
Description
線で送受信する半導体装置は、RFID(Radio Frequency Ident
ification)タグ、IDタグ、ICタグ、ICチップ、RFタグ、無線タグ、電
子タグ、無線チップ、トランスポンダ等と呼ばれ、現在実用化されているものは、シリコ
ン基板を用いたものが主流である。
無線により得た電力により内部の回路を動作させる構成が一般的になっている。当該構成
においては、アンテナからの電力を、電源回路や定電圧回路等を介して用いることにより
、各回路を動作させている。
が求められるようになる。例えば、メモリ素子をRFIDタグに搭載する場合、電源回路
や定電圧回路から供給される電力の高電圧化が必要とされる。高電圧化の要求を満たすた
めに、RFIDタグに昇圧回路を設ける構成が考えられている(特許文献1参照)。
続されたトランジスタと、該トランジスタのドレイン電極と一方の電極が接続され、且つ
他方の電極にクロック信号または反転クロック信号が印加される容量素子と、を有する複
数の単位昇圧回路が、直列に複数個接続された構造を取っている。当該昇圧回路は、第1
段目の単位昇圧回路のトランジスタのソース電極に入力信号を入力すると、各段の単位昇
圧回路において、クロック信号または反転クロック信号が入力された容量素子の容量結合
により昇圧され、最終段の単位昇圧回路のトランジスタのドレイン電極から入力信号を昇
圧した信号が出力される仕組みとなっている。
ると、各段の単位昇圧回路において昇圧された電位は、次の段においてその段のトランジ
スタのしきい値電位分低下するという問題がある。つまり、各段の単位昇圧回路のトラン
ジスタのしきい値電位がほぼ同等であるとすると、昇圧回路から出力される信号の電位は
、各段の単位昇圧回路のトランジスタのしきい値電位と単位昇圧回路の数との積の分低下
し、昇圧回路の昇圧効率向上の妨げとなっていた。
合により昇圧する際、トランジスタは非導通状態とする。このとき、トランジスタのオフ
電流が十分に小さくなければ、トランジスタのソース−ドレイン間においてリーク電流が
発生し、容量結合による昇圧が十分に行われないという問題もあった。
ることを課題の一とする。または、昇圧効率を向上させた昇圧回路を用いたRFIDタグ
を提供することを課題の一とする。
動作により昇圧することで、当該単位昇圧回路の出力電位の低下を防ぐことができる。
れたトランジスタのゲート電極をブートストラップ動作により昇圧することで、当該トラ
ンジスタにおけるしきい値電位と同等の電位の低下を防ぎ、当該単位昇圧回路の出力電位
の低下を防ぐことができる。
流を十分に小さくすることができる材料、例えば酸化物半導体を用いることにより、トラ
ンジスタの非導通状態におけるリーク電流を低減することができる。
電極を有する第1のトランジスタと、第2のゲート電極、第2のソース電極、および第2
のドレイン電極を有する第2のトランジスタと、第1の容量素子と、第2の容量素子と、
を有し、第1のゲート電極と、第1のソース電極またはドレイン電極の一方と、第2のソ
ース電極またはドレイン電極の一方とは、電気的に接続され、第1のソース電極またはド
レイン電極の他方と、第2のゲート電極と、第1の容量素子の電極の一方と、第2の容量
素子の電極の一方とは、電気的に接続され、第2のソース電極またはドレイン電極の他方
と、第1の容量素子の電極の他方とは、電気的に接続され、第1のソース電極またはドレ
イン電極の一方には、入力信号が入力され、第2の容量素子の電極の他方には、クロック
信号が入力され、第1のソース電極またはドレイン電極の他方から、入力信号を昇圧した
信号が出力される昇圧回路である。
かつ偶数)の単位昇圧回路を有し、単位昇圧回路は、第1のゲート電極、第1のソース電
極、および第1のドレイン電極を有する第1のトランジスタと、第2のゲート電極、第2
のソース電極、および第2のドレイン電極を有する第2のトランジスタと、第1の容量素
子と、第2の容量素子と、を有し、第1のゲート電極と、第1のソース電極またはドレイ
ン電極の一方と、第2のソース電極またはドレイン電極の一方とは、電気的に接続され、
第1のソース電極またはドレイン電極の他方と、第2のゲート電極と、第1の容量素子の
電極の一方と、第2の容量素子の電極の一方とは、電気的に接続され、第2のソース電極
またはドレイン電極の他方と、第1の容量素子の電極の他方とは、電気的に接続され、第
1段目の第1のソース電極またはドレイン電極の一方には、入力信号が入力され、2M−
1段目(Mは1乃至n/2の自然数)の第2の容量素子の電極の他方には、クロック信号
が入力され、2M段目の第2の容量素子の電極の他方には、反転クロック信号が入力され
、第n段目の第1のソース電極またはドレイン電極の他方から、入力信号を昇圧した信号
が出力される昇圧回路である。
)の単位昇圧回路を有し、単位昇圧回路は、第1のゲート電極、第1のソース電極、およ
び第1のドレイン電極を有する第1のトランジスタと、第2のゲート電極、第2のソース
電極、および第2のドレイン電極を有する第2のトランジスタと、第1の容量素子と、第
2の容量素子と、を有し、第1のゲート電極と、第1のソース電極またはドレイン電極の
一方と、第2のソース電極またはドレイン電極の一方とは、電気的に接続され、第1のソ
ース電極またはドレイン電極の他方と、第2のゲート電極と、第1の容量素子の電極の一
方と、第2の容量素子の電極の一方とは、電気的に接続され、第2のソース電極またはド
レイン電極の他方と、第1の容量素子の電極の他方とは、電気的に接続され、第1段目の
第1のソース電極またはドレイン電極の一方には、入力信号が入力され、第n段目の第1
のソース電極またはドレイン電極の他方から、入力信号を昇圧した信号が出力され、第n
段目の単位昇圧回路の第2の容量素子の電極の他方には反転クロック信号が入力され、全
てのMの値に対し(Mは1≦M≦(n−1)を満たす自然数)、nが偶数でMが奇数、ま
たはnが奇数でMが偶数のとき、第M段目の単位昇圧回路の第2の容量素子の電極の他方
には、クロック信号が入力され、n、M共に偶数または奇数のとき、第M段目の単位昇圧
回路の第2の容量素子の電極の他方には反転クロック信号が入力される昇圧回路である。
電極を有する第3のトランジスタと、を有し、第3のソース電極またはドレイン電極の一
方と、第2のソース電極またはドレイン電極の他方と、第1の容量素子の電極の他方とは
、電気的に接続され、第3のソース電極またはドレイン電極の他方と、低電位電源とは、
電気的に接続され、第3のゲート電極には、リセット信号が入力され、低電位電源は、入
力信号より低電位、とすることができる。
かつ偶数)の単位昇圧回路を有し、単位昇圧回路は、第1のゲート電極、第1のソース電
極、および第1のドレイン電極を有する第1のトランジスタと、第2のゲート電極、第2
のソース電極、および第2のドレイン電極を有する第2のトランジスタと、第3のゲート
電極、第3のソース電極、および第3のドレイン電極を有する第3のトランジスタと、第
4のゲート電極、第4のソース電極、および第4のドレイン電極を有する第4のトランジ
スタと、第1の容量素子と、第2の容量素子と、第1の端子乃至第4の端子を有するアナ
ログスイッチと、を有し、第1のゲート電極と、第1のソース電極またはドレイン電極の
一方と、第2のソース電極またはドレイン電極の一方と、第4のソース電極またはドレイ
ン電極の一方とは、電気的に接続され、第1のソース電極またはドレイン電極の他方と、
第2のゲート電極と、第1の容量素子の電極の一方と、第4のゲート電極とは、電気的に
接続され、第2のソース電極またはドレイン電極の他方と、第1の容量素子の電極の他方
と、第3のソース電極またはドレイン電極の一方とは、電気的に接続され、第3のソース
電極またはドレイン電極の他方と、低電位電源とは、電気的に接続され、第4のソース電
極またはドレイン電極の他方と、第2の容量素子の電極の一方と、アナログスイッチの第
1の端子とは、電気的に接続され、第1段目の第1のソース電極またはドレイン電極の一
方には、入力信号が入力され、2M−1段目(Mは1乃至n/2の自然数)の第3のゲー
ト電極および第2の容量素子の電極の他方には、クロック信号が入力され、2M段目の第
3のゲート電極および第2の容量素子の電極の他方には、反転クロック信号が入力され、
2M−1段目において、アナログスイッチの第2の端子には、クロック信号が、アナログ
スイッチの第3の端子には、反転クロック信号が入力され、2M段目において、アナログ
スイッチの第2の端子には、反転クロック信号が、アナログスイッチの第3の端子には、
クロック信号が入力され、第n段目の第4のソース電極またはドレイン電極の他方から、
入力信号を昇圧した信号が出力され、低電位電源は、入力信号より低電位であり、第K−
1段目(Kは2乃至nの自然数)のアナログスイッチの第4の端子は、第K段目の第1の
ソース電極またはドレイン電極の一方と電気的に接続される昇圧回路である。
)の単位昇圧回路を有し、単位昇圧回路は、第1のゲート電極、第1のソース電極、およ
び第1のドレイン電極を有する第1のトランジスタと、第2のゲート電極、第2のソース
電極、および第2のドレイン電極を有する第2のトランジスタと、第3のゲート電極、第
3のソース電極、および第3のドレイン電極を有する第3のトランジスタと、第4のゲー
ト電極、第4のソース電極、および第4のドレイン電極を有する第4のトランジスタと、
第1の容量素子と、第2の容量素子と、第1の端子乃至第4の端子を有するアナログスイ
ッチと、を有し、第1のゲート電極と、第1のソース電極またはドレイン電極の一方と、
第2のソース電極またはドレイン電極の一方と、第4のソース電極またはドレイン電極の
一方とは、電気的に接続され、第1のソース電極またはドレイン電極の他方と、第2のゲ
ート電極と、第1の容量素子の電極の一方と、第4のゲート電極とは、電気的に接続され
、第2のソース電極またはドレイン電極の他方と、第1の容量素子の電極の他方と、第3
のソース電極またはドレイン電極の一方とは、電気的に接続され、第3のソース電極また
はドレイン電極の他方と、低電位電源とは、電気的に接続され、第4のソース電極または
ドレイン電極の他方と、第2の容量素子の電極の一方と、アナログスイッチの第1の端子
とは、電気的に接続され、第1段目の第1のソース電極またはドレイン電極の一方には、
入力信号が入力され、第n段目の第4のソース電極またはドレイン電極の他方から、入力
信号を昇圧した信号が出力され、低電位電源は、入力信号より低電位であり、第K−1段
目(Kは2乃至nの自然数)のアナログスイッチの第4の端子は、第K段目の第1のソー
ス電極またはドレイン電極の一方と電気的に接続され、第n段目の単位昇圧回路の第2の
容量素子の電極の他方には反転クロック信号が入力され、全てのMの値に対し(Mは1≦
M≦(n−1)を満たす自然数)、nが偶数でMが奇数、またはnが奇数でMが偶数のと
き、第M段目の単位昇圧回路において、第3ゲート電極および第2の容量素子の電極の他
方にはクロック信号が入力され、アナログスイッチの第2の端子にはクロック信号が入力
され、アナログスイッチの第3の端子には、反転クロック信号が入力され、n、M共に偶
数または奇数のとき、第M段目の単位昇圧回路の第3ゲート電極および第2の容量素子の
電極の他方には反転クロック信号が入力され、アナログスイッチの第2の端子には反転ク
ロック信号が入力され、アナログスイッチの第3の端子には、クロック信号が入力される
昇圧回路である。
イン電極を有する、N型の第5のトランジスタと、第6のゲート電極、第6のソース電極
、および第6のドレイン電極を有する、P型の第6のトランジスタと、を有し、第5のソ
ース電極またはドレイン電極の一方と、第6のソース電極またはドレイン電極の一方とは
、電気的に接続され、アナログスイッチの第1の端子として機能し、第5のゲート電極ま
たは第6のゲート電極は、アナログスイッチの第2の端子またはアナログスイッチの第3
の端子として機能し、第5のソース電極またはドレイン電極の他方と、第6のソース電極
またはドレイン電極の他方とは、電気的に接続され、アナログスイッチの第4の端子とし
て機能することが好ましい。また、第5のトランジスタは、酸化物半導体材料を含んで構
成されることが好ましい。
材料を含んで構成されることが好ましい。
は「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極
」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外し
ない。
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合なども含む。また、「ソース」や「ドレイン」の
機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変
化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」
や「ドレイン」の用語は、入れ替えて用いることができるものとする。
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタ
などのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有す
る素子などが含まれる。
動作により昇圧することで、当該単位昇圧回路の出力電位の低下を防ぐことができるので
、昇圧効率を向上させた昇圧回路を提供することができる。
れたトランジスタのゲート電極をブートストラップ動作により昇圧することで、当該トラ
ンジスタにおけるしきい値電位と同等の電位の低下を防ぎ、当該単位昇圧回路の出力電位
の低下を防ぐことができるので、昇圧効率を向上させた昇圧回路を提供することができる
。
流を十分に小さくすることができる材料、例えば酸化物半導体を用いることにより、トラ
ンジスタの非導通状態におけるリーク電流による出力電位の低下を抑制することができる
ので、昇圧効率を向上させた昇圧回路を提供することができる。
FIDタグを提供することができる。
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。
際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必
ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
を避けるために付すものであり、数的に限定するものではないことを付記する。
本実施の形態では、開示する発明の一態様に係る昇圧回路について、図1乃至図3を用い
て説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを
示すために、OSの符号を併せて付す場合がある。
開示する発明の一態様に係る昇圧回路の回路構成の一例について、図1に示す回路図を用
いて説明する。
数)を有し、単位昇圧回路111_1乃至単位昇圧回路111_nのそれぞれが直列接続
で電気的に接続されたn段の単位昇圧回路を用いて構成される。ここで、単位昇圧回路と
は、昇圧回路の各段を形成する回路を指す。
と、容量素子102と、トランジスタ103と、容量素子106とを有する。ただし、ト
ランジスタ103のゲート絶縁層の静電容量が大きい場合、容量素子102の機能をトラ
ンジスタ103が兼ねることができるので、容量素子102を省略した構成としてもよい
。
ンジスタ101のゲート電極と、トランジスタ101のソース電極またはドレイン電極の
一方と、トランジスタ103のソース電極またはドレイン電極の一方とは、電気的に接続
されている。また、トランジスタ101のソース電極またはドレイン電極の他方と、トラ
ンジスタ103のゲート電極と、容量素子102の電極の一方と、容量素子106の電極
の一方とは、電気的に接続されている。また、トランジスタ103のソース電極またはド
レイン電極の他方と、容量素子102の電極の他方とは、電気的に接続されている。
電極またはドレイン電極の他方と、トランジスタ103のゲート電極と、容量素子102
の電極の一方と、容量素子106の電極の一方との接続箇所を、ノードN1_mとよぶ。
また、m段目の単位昇圧回路の、トランジスタ103のソース電極またはドレイン電極の
他方と、容量素子102の電極の他方との接続箇所を、ノードN2_mとよぶ。
電極またはドレイン電極の一方と、K−1段目の単位昇圧回路におけるトランジスタ10
1のソース電極またはドレイン電極の他方とは、電気的に接続される。つまり、K段目の
単位昇圧回路のトランジスタ101のソース電極またはドレイン電極の一方は、K−1段
目の単位昇圧回路のノードN1_K−1に接続されている。
位昇圧回路は、容量素子106の電極の他方がクロック信号線121に電気的に接続され
、2M段目の単位昇圧回路は、容量素子106の電極の他方がクロック信号線122に電
気的に接続される。
2にはクロック信号CLKBが入力される。もちろん、クロック信号線121にクロック
信号CLKBが入力され、クロック信号線122にクロック信号CLKが入力されるよう
にしてもよい。クロック信号CLK及びクロック信号CLKBは、位相が相反の関係であ
り、例えばクロック信号CLKがハイレベルのとき、クロック信号CLKBはローレベル
である。クロック信号CLKBとしては、例えばクロック信号CLKの反転信号を用いる
ことができ、クロック信号CLKBは、例えばインバータなどのNOT回路を用いてクロ
ック信号CLKの電位状態を反転させることにより生成することができる。クロック信号
CLK及びクロック信号CLKBにおけるハイレベル及びローレベルの電位の値は、適宜
設定することができる。また、クロック信号CLKは、例えばリングオシレータなどの発
振回路とバッファ回路を用いて生成することもできる。また、クロック信号CLK及びク
ロック信号CLKBのみに限定されず、3種類以上のクロック信号を用いることもできる
。
の場合は、図1に示すクロック信号線121と第n−1段目の単位昇圧回路との接続およ
びクロック信号線122と第n段目の単位昇圧回路との接続が、クロック信号線121と
第n段目の単位昇圧回路との接続およびクロック信号線122と第n−1段目の単位昇圧
回路との接続に入れ替わる。
101のソース電極またはドレイン電極の一方は、入力端子INとして機能し、信号IN
が入力される。ここで信号INの電位の値は、適宜設定することができる。
101のソース電極またはドレイン電極の他方は、出力端子OUTとして機能し、信号I
Nを昇圧した信号OUTが出力される。
電極の他方には、容量素子120の電極の一方が電気的に接続される。この容量素子12
0の電極の他方には、電位Vc1が与えられる。電位Vc1は任意の値でよく、例えばハ
イレベルの電位VH又はローレベルの電位VLと同じ値の電位を用いることができる。ま
た、容量素子120の容量は、単位昇圧回路における容量素子102の容量より大きくす
ることが好ましい。これにより出力端子OUTから出力される出力信号、すなわち昇圧回
路の出力信号である信号OUTの電位状態をより安定させることができる。
られるものではない。例えば、図2に示す昇圧回路のような回路構成としても良い。
単位昇圧回路111_nのそれぞれが、トランジスタ107を有するか否かである。ここ
で、トランジスタ107のソース電極またはドレイン電極の一方は、トランジスタ103
のソース電極またはドレイン電極の他方と、容量素子102の電極の他方と、電気的に接
続されている。また、トランジスタ107のソース電極またはドレイン電極の他方は、低
電位電源VSSと電気的に接続される。また、トランジスタ107のゲート電極は、リセ
ット信号線123に電気的に接続される。
ESの電位の値は、リセット信号RESの入力により、トランジスタ107が導通状態に
なる範囲で適宜設定することができる。
102で単位昇圧回路を形成する、従来の昇圧回路と比較して、トランジスタ103およ
び容量素子106が追加された構成となっている。このような構成とすることにより、従
来のクロック信号の反転によるノードN1_mの昇圧に加えて、トランジスタ103と容
量素子102のブートストラップ動作によるノードN1_mの昇圧を行うことができるの
で、昇圧回路の昇圧効率の向上を図ることができる。
とができる材料、例えば酸化物半導体を用いて形成されるのが望ましい。これにより、ト
ランジスタ101およびトランジスタ103の非導通状態におけるリーク電流によるノー
ドN1_mの電位の低下を抑制することができる。よって、上記ブートストラップ動作に
おいて、ノードN1_mの電位を長く保つことができるので、昇圧回路の昇圧効率の向上
を図ることができる。
次に図1および図2に示す昇圧回路の動作の一例について図3に示すタイミングチャート
を用いて説明する。
Bに応じて、複数の期間に分けて説明することができる。本実施の形態では、昇圧回路の
動作の一例として、クロック信号CLKの変化に応じて設定した第1の期間乃至第3の期
間における、ノードN1_1、ノードN2_1、ノードN1_2、ノードN2_2、の電
位の変化について、図3に示すタイミングチャートを用いて説明する。
Nとしてハイレベルの信号(電位VH)が入力され、クロック信号CLKをハイレベル(
電位VH)及びローレベル(電位VL≒0V)に周期的に変化するクロック信号とし、ク
ロック信号CLKBをクロック信号CLKの反転クロック信号とし、低電位電源VSSの
電位は電位VLであり、各単位昇圧回路におけるトランジスタ101、トランジスタ10
3をN型トランジスタとし、各単位昇圧回路におけるトランジスタ101およびトランジ
スタ103のしきい値電位(電位Vth)が同じ値であり、ノードN1_mおよびノード
N2_mの初期電位がVLである場合を例として説明する。
の一例について示したものであり、図1および図2に示す昇圧回路は、必ずしも図3に示
すタイミングチャート通りに動作するとは限らない。例えば、回路中の負荷、容量および
それらによるノイズによって、図3に示すタイミングチャートの動作とは差異が生じる場
合がある。
ESを入力して、単位昇圧回路111_mのトランジスタ107を導通状態にすることに
より、ノードN2_mの電位を低電位電源VSSと同じ電位(電位VL)に低下すること
ができる。これにより、トランジスタ103と容量素子102を用いてブートストラップ
動作を行う際に、ノードN1_mの電位を確実に上昇させることができる。
の期間が開始される。第1の期間では、クロック信号CLKがローレベルになり、クロッ
ク信号CLKBがハイレベルになる(図3参照)。
電位VHが印加され、トランジスタ101が導通状態になり、ノードN1_1の電位が上
昇する。
トランジスタ103のゲート電極と、ノードN2_1の電位差が、トランジスタ103の
しきい値電位Vthより大きくなると、トランジスタ103は導通状態になり、ノードN
2_1の電位が上昇する。ここで、ノードN2_1、つまり容量素子102の電極の他方
の電位が上昇するにつれて、容量素子102の電極の一方、つまりノードN1_1の電位
が容量結合により上昇する。これにより、トランジスタ103のゲート電極の電位が十分
に上昇するので、ノードN2_1の電位はVHになる。ノードN1_1の電位は電位Vt
hを基準としてノードN2_1の電位と同様に上昇するので、ノードN1_1の電位はV
H+Vthになる。このように、ノードN1_1とノードN2_1の電位を、トランジス
タ103と容量素子102の容量結合により上昇させる動作をブートストラップ動作とよ
ぶ。なお、ノードN2_1の電位がVHになると、トランジスタ103は非導通状態とな
り、ノードN2_1は浮遊状態となる。また、ノードN1_1の電位がVH−Vthにな
ると、トランジスタ101が非導通状態になる。
に接続された容量素子106の電極の他方の電位は、VLからVHに変化するので、ノー
ドN1_2の電位も、電位差VH程度だけ容量素子106の容量結合により引き上げられ
る。このようにして、ノードN1_2の電位は、VH程度まで上昇する。これにより、ノ
ードN1_2、つまりトランジスタ103のゲート電極と、ノードN2_2の電位差が、
トランジスタ103のしきい値電位Vthより大きくなるので、トランジスタ103は導
通状態になる。
る。ここで、ノードN2_2、つまり容量素子102の電極の他方の電位が上昇するにつ
れて、容量素子102の電極の一方、つまりノードN1_2の電位が容量結合により上昇
する。これにより、トランジスタ103のゲート電極の電位が十分に上昇するので、ノー
ドN2_2はノードN1_1と同電位となり、ノードN2_2の電位はVH+Vthにな
る。ノードN1_2の電位は電位VHを基準としてノードN2_2の電位と同様に上昇す
るので、ノードN1_2の電位は2VH+Vthになる。なお、ノードN2_2の電位が
VH+Vthになると、トランジスタ103は非導通状態となり、ノードN2_2は浮遊
状態となる。また、ノードN1_2の電位がVHになると、トランジスタ101が非導通
状態になる。なお、第1の期間において、ノードN1_2の電位はVHより大きいので、
トランジスタ101は非導通状態である。
プ動作により、後で行うクロック信号の反転によるノードN1_1の電位の昇圧の前に、
ノードN1_1の電位を上昇させることができる。これにより、昇圧回路の昇圧効率の向
上を図ることができる。
とができる材料、例えば酸化物半導体を用いて形成することにより、トランジスタ101
およびトランジスタ103の非導通状態におけるリーク電流によるノードN1_mの電位
の低下を抑制することができる。よって、上記ブートストラップ動作において、さらに昇
圧回路の昇圧効率の向上を図ることができる。
まり、第2の期間では、クロック信号CLKがハイレベルになり、クロック信号CLKB
がローレベルになる(図3参照)。
VLからVHに変化するので、ノードN1_1の電位も、電位差VH程度だけ容量素子1
06の容量結合により引き上げられる。このようにして、ノードN1_1の電位は、2V
H+Vth程度まで上昇する。なお、ノードN2_1の電位も容量素子102の容量結合
により引き上げられるが、これにより、トランジスタ103が導通状態となるので、すぐ
に電位VHに戻る。
酸化物半導体を用いて形成することにより、トランジスタ101の非導通状態におけるリ
ーク電流によるノードN1_1の電位の低下を抑制することができる。よって、ノードN
1_1の電位を長く保つことができるので、昇圧回路の昇圧効率の向上を図ることができ
る。
Lに変化するので、ノードN1_2の電位も、電位差VH程度だけ容量素子106の容量
結合により引き下げられる。このようにして、ノードN1_2の電位は、VH+Vth程
度まで降下する。このとき、ノードN2_2の電位も、容量素子102の容量結合により
引き下げられ、ノードN2_2の電位はVth程度まで降下する。
状態になるので、ノードN1_1の電位2VH+VthがノードN1_2およびノードN
2_2に供給され、ノードN1_2およびノードN2_2の電位が上昇する。また、ノー
ドN2_2、つまり容量素子102の電極の他方の電位が上昇するにつれて、容量素子1
02の電極の一方、つまりノードN1_2の電位が容量結合により上昇する。これにより
、トランジスタ103のゲート電極の電位が十分に上昇するので、ノードN2_2の電位
は2VH+Vthになる。ノードN1_2の電位は、電位VH+Vthを基準としてノー
ドN2_2の電位と同様に上昇するので、ノードN1_2の電位は最大で、3VH+Vt
hになる。なお、ノードN2_2の電位が2VH+Vthになると、トランジスタ103
は非導通状態となり、ノードN2_2は浮遊状態となる。また、ノードN1_2の電位が
2VHになると、トランジスタ101が非導通状態になる。
プ動作により、後で行うクロック信号の反転によるノードN1_2の電位の昇圧の前に、
ノードN1_2の電位を上昇させることができる。これにより、昇圧回路の昇圧効率の向
上を図ることができる。
とができる材料、例えば酸化物半導体を用いて形成することにより、トランジスタ101
およびトランジスタ103の非導通状態におけるリーク電流によるノードN1_mの電位
の低下を抑制することができる。よって、上記ブートストラップ動作において、さらに昇
圧回路の昇圧効率の向上を図ることができる。
。つまり、第3の期間では、クロック信号CLKがローレベルになり、クロック信号CL
KBがハイレベルになる(図3参照)。
VLからVHに変化するので、ノードN1_2の電位も、電位差VH程度だけ容量素子1
06の容量結合により引き上げられる。このようにして、ノードN1_2の電位は、4V
H+Vth程度まで上昇する。なお、ノードN2_2の電位も容量素子102の容量結合
により引き上げられるが、これにより、トランジスタ103が導通状態となるので、すぐ
に電位2VH+Vthに戻る。
同様に、ノードN1_3の電位が上昇し、トランジスタ103と容量素子102のブート
ストラップ動作により、さらにノードN1_3の電位が上昇する。
ク信号CLKBがハイレベル又はローレベルに周期的に変化するに従って前段の単位昇圧
回路と同様の動作が順次行われ、ノードN1_mの電位は、段数mが大きいほど高い電位
となる。そして、出力端子OUTから出力される信号OUTは、クロック信号CLK又は
クロック信号CLKBのハイレベル又はローレベル間での周期的変化によって電位が昇圧
される単位昇圧回路毎に昇圧され、信号INを段数に応じて昇圧した電位となる。このよ
うに図1および図2に示す昇圧回路は、信号INの電位を昇圧し、昇圧した電位の信号O
UTを出力信号として出力する。
子106の電極の他方の電位がVHからVLに変化するのに応じて、容量素子106およ
び容量素子102の容量結合により、引き下げられるが、次にクロック信号CLKが反転
したときに元の電位まで引き上げられる。以降、ノードN1_1の電位はクロック信号C
LKの反転に合わせて上下するようになる。これは、第2段目以降の各単位昇圧回路につ
いても同様である。
ク信号の反転によるノードN1_mの昇圧に加えて、トランジスタ103と容量素子10
2のブートストラップ動作によるノードN1_mの昇圧を行うことができるので、昇圧回
路の昇圧効率の向上を図ることができる。
とができる材料、例えば酸化物半導体を用いて形成することにより、トランジスタ101
およびトランジスタ103の非導通状態におけるリーク電流によるノードN1_mの電位
の低下を抑制することができる。よって、上記ブートストラップ動作において、さらに昇
圧回路の昇圧効率の向上を図ることができる。
同程度の昇圧効果を得ながら昇圧回路の段数を削減することができる。これにより、昇圧
回路のレイアウト面積を低減し、高集積化を図ることができる。
作を行うことにより、入力された信号の電位より大きい電位の信号を出力信号として出力
することができる。
宜組み合わせて用いることができる。
本実施の形態では、先の実施の形態で示した昇圧回路とは異なる昇圧回路について、図4
および図5を用いて説明する。なお、回路図においては、酸化物半導体を用いたトランジ
スタであることを示すために、OSの符号を併せて付す場合がある。
開示する発明の一態様に係る昇圧回路の回路構成の一例について、図4に示す回路図を用
いて説明する。
数)を有し、単位昇圧回路211_1乃至単位昇圧回路211_nのそれぞれが直列接続
で電気的に接続されたn段の単位昇圧回路を用いて構成される。ここで、単位昇圧回路と
は、昇圧回路の各段を形成する回路を指す。
と、容量素子202と、トランジスタ203と、トランジスタ204と、トランジスタ2
05と、容量素子206と、第1の端子乃至第4の端子を有するアナログスイッチ215
と、を有する。ただし、トランジスタ203のゲート絶縁層の静電容量が大きい場合、容
量素子202の機能をトランジスタ203が兼ねることができるので、容量素子202を
省略した構成としてもよい。
ンジスタ201のゲート電極と、トランジスタ201のソース電極またはドレイン電極の
一方と、トランジスタ203のソース電極またはドレイン電極の一方と、トランジスタ2
05のソース電極またはドレイン電極の一方とは、電気的に接続されている。また、トラ
ンジスタ201のソース電極またはドレイン電極の他方と、トランジスタ203のゲート
電極と、容量素子202の電極の一方と、トランジスタ205のゲート電極とは、電気的
に接続されている。また、トランジスタ203のソース電極またはドレイン電極の他方と
、容量素子202の電極の他方と、トランジスタ204のソース電極またはドレイン電極
の一方とは、電気的に接続されている。また、トランジスタ205のソース電極またはド
レイン電極の他方と、容量素子206の電極の一方と、アナログスイッチ215の第1の
端子とは、電気的に接続されている。また、トランジスタ204のソース電極またはドレ
イン電極の他方と、低電位電源VSSとは電気的に接続されている。なお、容量素子20
6の電極の一方が、トランジスタ205のソース電極またはドレイン電極の他方と、アナ
ログスイッチ215の第1の端子と、電気的に接続される構成とする必要はなく、アナロ
グスイッチ215の第4の端子と電気的に接続される構成としても良い。
電極またはドレイン電極の他方と、容量素子206の電極の一方と、アナログスイッチ2
15の第1の端子との接続箇所を、ノードN3_mとよぶ。また、m段目の単位昇圧回路
の、トランジスタ201のソース電極またはドレイン電極の他方と、トランジスタ203
のゲート電極と、容量素子202の電極の一方と、トランジスタ205のゲート電極との
接続箇所を、ノードN4_mとよぶ。また、m段目の単位昇圧回路の、トランジスタ20
3のソース電極またはドレイン電極の他方と、容量素子202の電極の他方と、トランジ
スタ204のソース電極またはドレイン電極の一方との接続箇所を、ノードN5_mとよ
ぶ。
電極またはドレイン電極の一方と、K−1段目の単位昇圧回路におけるアナログスイッチ
215の第4の端子とは、電気的に接続される。つまり、K段目の単位昇圧回路のトラン
ジスタ201のソース電極またはドレイン電極の一方は、アナログスイッチ215を介し
てK−1段目の単位昇圧回路のノードN3_K−1に接続されている。
位昇圧回路は、トランジスタ204のゲート電極および容量素子206の電極の他方がク
ロック信号線221に電気的に接続され、2M段目の単位昇圧回路は、トランジスタ20
4のゲート電極および容量素子206の電極の他方がクロック信号線222に電気的に接
続される。また、2M−1段目の単位昇圧回路において、アナログスイッチ215の第2
の端子が、クロック信号線221に電気的に接続され、アナログスイッチ215の第3の
端子が、クロック信号線222に電気的に接続される。また、2M段目の単位昇圧回路に
おいて、アナログスイッチ215の第2の端子が、クロック信号線222に電気的に接続
され、アナログスイッチ215の第3の端子が、クロック信号線221に電気的に接続さ
れる。
2にはクロック信号CLKBが入力される。もちろん、クロック信号線221にクロック
信号CLKBが入力され、クロック信号線222にクロック信号CLKが入力されるよう
にしてもよい。クロック信号CLK及びクロック信号CLKBは、位相が相反の関係であ
り、例えばクロック信号CLKがハイレベルのとき、クロック信号CLKBはローレベル
である。クロック信号CLKBとしては、例えばクロック信号CLKの反転信号を用いる
ことができ、クロック信号CLKBは、例えばインバータなどのNOT回路を用いてクロ
ック信号CLKの電位状態を反転させることにより生成することができる。クロック信号
CLK及びクロック信号CLKBにおけるハイレベル及びローレベルの電位の値は、クロ
ック信号CLK及びクロック信号CLKBの反転によりトランジスタ204の導通状態が
切り替わる範囲で、適宜設定することができる。また、クロック信号CLKは、例えばリ
ングオシレータなどの発振回路とバッファ回路を用いて生成することもできる。また、ク
ロック信号CLK及びクロック信号CLKBのみに限定されず、3種類以上のクロック信
号を用いることもできる。
の場合は、図4に示すクロック信号線221と第n−1段目の単位昇圧回路との接続およ
びクロック信号線222と第n段目の単位昇圧回路との接続が、クロック信号線221と
と第n段目の単位昇圧回路との接続およびクロック信号線222と第n−1段目の単位昇
圧回路との接続に入れ替わる。
子にローレベルの信号が入力されたときに導通状態となり、第2の端子にローレベルの信
号が入力され、第3の端子にハイレベルの信号が入力されたときに非導通状態となる。
合わせて作ることができる。N型のトランジスタのソース電極またはドレイン電極の一方
と、P型のトランジスタのソース電極またはドレイン電極の一方とは、電気的に接続され
てアナログスイッチ215の第1の端子として機能する。また、N型のトランジスタのゲ
ート電極は、アナログスイッチ215の第2の端子として機能する。また、P型のトラン
ジスタのゲート電極は、アナログスイッチ215の第3の端子として機能する。また、N
型のトランジスタのソース電極またはドレイン電極の他方と、P型のトランジスタのソー
ス電極またはドレイン電極の他方とは、電気的に接続されてアナログスイッチ215の第
4の端子として機能する。このようなアナログスイッチ215を用いることにより、各段
の単位昇圧回路において昇圧したノードN3_mの電位を、降下させることなく次の段の
単位昇圧回路に提供することができる。
導体を用いて形成する場合、アナログスイッチ215を構成するN型のトランジスタも、
N型のトランジスタを形成しやすい酸化物半導体を用いて形成することにより、作製工程
の簡略化を図ることができる。
201のソース電極またはドレイン電極の一方は、入力端子INとして機能し、信号IN
が入力される。ここで信号INの電位の値は、適宜設定することができる。
スイッチ215の第4の端子は、出力端子OUTとして機能し、信号INを昇圧した信号
OUTが出力される。
電極の他方には、アナログスイッチ215を介して容量素子220の電極の一方が電気的
に接続される。この容量素子220の電極の他方には、電位Vc1が与えられる。電位V
c1は任意の値でよく、例えばハイレベルの電位VH又はローレベルの電位VLと同じ値
の電位を用いることができる。また、容量素子220の容量は、単位昇圧回路における容
量素子206の容量より大きくすることが好ましい。これにより出力端子OUTから出力
される出力信号、すなわち昇圧回路の出力信号である信号OUTの電位状態をより安定さ
せることができる。
206で単位昇圧回路を形成する従来の昇圧回路と比較して、トランジスタ201、トラ
ンジスタ203および容量素子202が追加された構成となっている。従来の昇圧回路の
構成では、各単位昇圧回路において、ノードN3_mに出力される電位はトランジスタ2
05のしきい値電位の分だけ低下され、昇圧回路の段数が増えるごとに、各段におけるト
ランジスタ205のしきい値電位分の出力電位のロスは上乗せされていた。しかし、上記
のような構成とすることで、トランジスタ203と容量素子202のブートストラップ動
作により、ノードN4_mの電位、つまりトランジスタ205のゲート電極の電位をトラ
ンジスタ205のソース電極またはドレイン電極の一方より大きくすることができるので
、各単位昇圧回路において、トランジスタ205のしきい値電位分のロスなく、ノードN
3_mに電位を出力することができる。このようにして、昇圧回路の昇圧効率の向上を図
ることができる。
とができる材料、例えば酸化物半導体を用いて形成することにより、トランジスタ201
およびトランジスタ203の非導通状態におけるリーク電流によるノードN4_mの電位
の低下を抑制することができる。よって、昇圧回路の昇圧効率の向上を図ることができる
。
酸化物半導体を用いて形成されるのが望ましい。トランジスタ205として、酸化物半導
体を用いて形成されたトランジスタを用いることにより、クロック信号の反転と容量素子
206の容量結合を利用したノードN3_mの昇圧において、トランジスタ205の非導
通状態におけるリーク電流によるノードN3_mの電位の低下を抑制することができる。
これにより、ノードN3_mの電位を長く保つことができるので、昇圧回路の昇圧効率の
向上を図ることができる。
次に図4に示す昇圧回路の動作の一例について図5に示すタイミングチャートを用いて説
明する。
、複数の期間に分けて説明することができる。本実施の形態では、昇圧回路の動作の一例
として、クロック信号CLKの変化に応じて設定した第1の期間乃至第3の期間における
、ノードN3_1、ノードN3_2、ノードN4_1およびノードN4_2の電位の変化
について、図5に示すタイミングチャートを用いて説明する。
イレベルの信号(電位VH)が入力され、クロック信号CLKをハイレベル(電位VH)
及びローレベル(電位VL≒0V)に周期的に変化するクロック信号とし、クロック信号
CLKBをクロック信号CLKの反転クロック信号とし、低電位電源VSSを電位VLと
し、各単位昇圧回路におけるトランジスタ201、トランジスタ203およびトランジス
タ205をN型トランジスタとし、各単位昇圧回路におけるトランジスタ201、トラン
ジスタ203およびトランジスタ205のしきい値電位(電位Vth)が同じ値であり、
ノードN3_m、ノードN4_mおよびノードN5_mの初期電位がVLであるとして説
明する。
いて示したものであり、図4に示す昇圧回路は、必ずしも図5に示すタイミングチャート
通りに動作するとは限らない。例えば、回路中の負荷、容量およびそれらによるノイズに
よって、図5に示すタイミングチャートの動作とは差異が生じる場合がある。
される。第1の期間では、クロック信号CLKがローレベルになり、クロック信号CLK
Bがハイレベルになる(図5参照)。また、これにより、単位昇圧回路211_1のアナ
ログスイッチ215は非導通状態となる。
電位VHが印加され、トランジスタ201が導通状態になり、ノードN4_1の電位が上
昇する。
トランジスタ205のゲート電極とノードN3_1との電位差が、トランジスタ205の
しきい値電位Vthより大きくなると、トランジスタ205は導通状態になり、ノードN
3_1の電位が上昇する。
ランジスタ203のゲート電極と、ノードN5_1の電位差が、トランジスタ203のし
きい値電位Vthより大きくなると、トランジスタ203は導通状態になり、ノードN5
_1の電位が上昇する。ここで、ノードN5_1、つまり容量素子202の電極の他方の
電位が上昇するにつれて、容量素子202の電極の一方、つまりノードN4_1の電位が
容量結合により上昇する。これにより、トランジスタ203のゲート電極の電位が十分に
上昇するので、ノードN5_1の電位はVHになる。ノードN4_1の電位は、電位Vt
hを基準としてノードN5_1の電位と同様に上昇するので、ノードN4_1の電位はV
H+Vthになる。このように、ノードN4_1とノードN5_1の電位を、トランジス
タ203と容量素子202の容量結合により上昇させる動作をブートストラップ動作とよ
ぶ。なお、ノードN5_1の電位がVHになると、トランジスタ203は非導通状態とな
り、ノードN5_1は浮遊状態となる。また、ノードN4_1の電位がVH−Vthにな
ると、トランジスタ201が非導通状態になり、ノードN4_1は浮遊状態になる。
4_1の電位、つまりトランジスタ205のゲート電極の電位をトランジスタ205のソ
ース電極またはドレイン電極の一方より大きくすることができる。
ランジスタ205のゲート電極の電位がVH+Vthになるように上昇し始めると、ノー
ドN3_1の電位がVHになるまで上昇する。このようにして単位昇圧回路211_1の
出力電位をトランジスタ205のしきい値電位分のロスなくノードN3_1に出力するこ
とができるので、昇圧回路の昇圧効率の向上を図ることができる。なお、ノードN3_1
の電位がVHになると、トランジスタ205が非導通状態になる。ここで、単位昇圧回路
211_1のアナログスイッチ215は非導通状態なので、ノードN3_1は浮遊状態に
なる。
の電位は、VLからVHに変化するので、ノードN3_2の電位も、電位差VH程度だけ
容量素子206の容量結合により引き上げられる。このようにして、ノードN3_2の電
位は、VH程度まで上昇する。また、単位昇圧回路211_2のトランジスタ204のゲ
ート電極に電位VHが印加され、トランジスタ204が導通状態になり、容量素子202
の電極の他方の電位は、VLとなるので、ノードN4_2の電位はVLのままである。
まり、第2の期間では、クロック信号CLKがハイレベルになり、クロック信号CLKB
がローレベルになる(図5参照)。また、これにより、単位昇圧回路211_1のアナロ
グスイッチ215は導通状態となり、単位昇圧回路211_2のアナログスイッチ215
は非導通状態となる。
VLからVHに変化するので、ノードN3_1の電位も、電位差VH程度だけ容量素子2
06の容量結合により引き上げられる。このようにして、ノードN3_1の電位は、2V
H程度まで上昇する。
酸化物半導体を用いて形成することにより、トランジスタ205の非導通状態におけるリ
ーク電流によるノードN3_1の電位の低下を抑制することができる。よって、ノードN
3_1の電位を長く保つことができるので、昇圧回路の昇圧効率の向上を図ることができ
る。
に電位VHが印加され、トランジスタ204が導通状態になる。これにより、容量素子2
02の電極の他方の電位、つまりノードN5_1の電位は、VHからVLに変化するので
、浮遊状態であるノードN4_1の電位も、電位差VH程度だけ容量素子202の容量結
合により引き下げられる。このようにして、ノードN4_1の電位は、Vth程度まで下
げられる。
ランジスタ205のソース電極またはドレイン電極の一方との電位差をトランジスタ20
5のしきい値電位程度にすることができるので、容量素子206の容量結合によりノード
N3_1の電位が上昇しても、トランジスタ205が導通状態になってノードN3_1の
電位が低下することを、防ぐことができる。
Lに変化するので、ノードN3_2の電位も、電位差VH程度だけ容量素子206の容量
結合により引き下げられる。このようにして、ノードN3_2の電位は、VL程度まで降
下する。また、単位昇圧回路211_2のトランジスタ204のゲート電極に電位VLが
印加され、トランジスタ204が非導通状態になり、電源電位VSSとノードN5_2は
電気的に接続されなくなる。
態になるので、単位昇圧回路211_2においても、トランジスタ201のゲート電極に
2VH程度の電位が印加され、トランジスタ201が導通状態になり、単位昇圧回路21
1_1と同様にノードN4_2の電位が上昇する。
トランジスタ205のゲート電極とノードN3_2との電位差が、トランジスタ205の
しきい値電位Vthより大きくなると、トランジスタ205は導通状態になり、ノードN
3_2の電位が上昇する。
でも、ノードN4_2、つまりトランジスタ203のゲート電極と、ノードN5_2の電
位差が、トランジスタ203のしきい値電位Vthより大きくなると、トランジスタ20
3は導通状態になり、ノードN5_2の電位が上昇する。ここで、ノードN5_2、つま
り容量素子202の電極の他方の電位が上昇するにつれて、容量素子202の電極の一方
、つまりノードN4_2の電位が容量結合により上昇する。これにより、トランジスタ2
03のゲート電極の電位が十分に上昇するので、ノードN5_2の電位は2VHになる。
ノードN4_2の電位は、電位Vthを基準としてノードN5_2の電位と同様に上昇す
るので、ノードN4_2の電位は2VH+Vthになる。なお、ノードN5_2の電位が
2VHになると、トランジスタ203は非導通状態となり、ノードN5_2は浮遊状態と
なる。また、ノードN4_2の電位が2VH−Vthになると、トランジスタ201が非
導通状態になり、ノードN4_2は浮遊状態になる。
り、ノードN4_2の電位、つまりトランジスタ205のゲート電極の電位をトランジス
タ205のソース電極またはドレイン電極の一方より大きくすることができる。
ランジスタ205のゲート電極の電位が2VH+Vthになるように上昇し始めると、ノ
ードN3_2の電位が2VHになるまで上昇する。このようにして単位昇圧回路211_
2の出力電位をトランジスタ205のしきい値電位分のロスなくノードN3_2に出力す
ることができるので、昇圧回路の昇圧効率の向上を図ることができる。なお、ノードN3
_2の電位が2VHになると、トランジスタ205が非導通状態になる。ここで、単位昇
圧回路211_2のアナログスイッチ215は非導通状態なので、ノードN3_2は浮遊
状態になる。
。つまり、第3の期間では、クロック信号CLKがローレベルになり、クロック信号CL
KBがハイレベルになる(図5参照)。また、これにより、単位昇圧回路211_1のア
ナログスイッチ215は非導通状態となり、単位昇圧回路211_2のアナログスイッチ
215は導通状態となる。
VLからVHに変化するので、ノードN3_2の電位も、電位差VH程度だけ容量素子2
06の容量結合により引き上げられる。このようにして、ノードN3_2の電位は、3V
H程度まで上昇する。
に電位VHが印加され、トランジスタ204が導通状態になる。これにより、容量素子2
02の電極の他方の電位、つまりノード5_2の電位は、2VHからVLに変化するので
、浮遊状態であるノードN4_2の電位も、電位差2VH程度だけ容量素子202の容量
結合により引き下げられる。このようにして、ノードN4_2の電位は、Vth程度まで
下げられる。
ランジスタ205のソース電極またはドレイン電極の一方との電位差をトランジスタ20
5のしきい値電位程度にすることができるので、容量素子206の容量結合によりノード
N3_2の電位が上昇しても、トランジスタ205が導通状態になって、ノードN3_2
の電位が低下することを防ぐことができる。
、ノードN4_3の電位が上昇する。それからトランジスタ203と容量素子202のブ
ートストラップ動作により、トランジスタ205のゲート電極の電位をトランジスタ20
5のソース電極またはドレイン電極の一方より大きくし、単位昇圧回路211_3の出力
電位をトランジスタ205のしきい値電位分のロスなくノードN3_3に出力することが
できる。
ク信号CLKBがハイレベル又はローレベルに周期的に変化するに従って上記単位昇圧回
路と同様の動作が順次行われ、ノードN3_mの電位は、段数mに比例する電位mVHと
なる。そして、出力端子OUTから出力される信号OUTは、クロック信号CLK又はク
ロック信号CLKBのハイレベル又はローレベル間での周期的変化によって電位が昇圧さ
れる単位昇圧回路毎に昇圧され、信号INを段数nに応じて昇圧した電位nVHとなる。
このように図4に示す昇圧回路は、信号INの電位を昇圧し、昇圧した電位の信号OUT
を出力信号として出力する。
子206の電極の他方の電位がVHからVLに変化するのに応じて、容量素子206の容
量結合により引き下げられるが、次にクロック信号CLKが反転したときに元の電位まで
引き上げられる。以降、ノードN3_1の電位はクロック信号CLKの反転に合わせて上
下するようになる。これは、第2段目以降の単位昇圧回路のノードN3_mについても同
様である。また、第3の期間において、単位昇圧回路211_1のノードN4_1の電位
は、第1の期間と同様の動作で、電位VH+Vth程度になる。以降、ノードN4_1の
電位はクロック信号CLKの反転に合わせて上下するようになる。これは、第2段目以降
の単位昇圧回路のノードN4_mについても同様である。
作を行うことにより、入力された信号の電位より大きい電位の信号を出力信号として出力
することができる。
203と容量素子202のブートストラップ動作により、ノードN4_mの電位、つまり
トランジスタ205のゲート電極の電位をトランジスタ205のソース電極またはドレイ
ン電極の一方より大きくすることができるので、各単位昇圧回路において、トランジスタ
205のしきい値電位分のロスなく、ノードN3_mに電位を出力することができる。こ
のようにして、昇圧回路の昇圧効率の向上を図ることができる。
とができる材料、例えば酸化物半導体を用いて形成することにより、トランジスタ201
およびトランジスタ203の非導通状態におけるリーク電流によるノードN4_mの電位
の低下を抑制することができる。これにより、上記ブートストラップ動作において、ノー
ドN4_mの電位を長く保つことができるので、昇圧回路の昇圧効率の向上を図ることが
できる。
えば酸化物半導体を用いることにより、トランジスタ205の非導通状態におけるリーク
電流によるノードN3_mの電位の低下を抑制することができる。これにより、ノードN
3_mの電位を長く保つことができるので、昇圧回路の昇圧効率の向上を図ることができ
る。
同程度の昇圧効果を得ながら昇圧回路の段数を削減することができる。これにより、昇圧
回路のレイアウト面積を低減し、高集積化を図ることができる。
宜組み合わせて用いることができる。
本実施の形態では、上記実施の形態で述べた昇圧回路の適用例であるRFIDタグについ
て、図6を参照して説明する。
記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。この
ような特徴から、RFIDタグは、物品などの個体情報を読み取ることにより物品の識別
を行う個体認証システムなどに用いることが可能である。なお、これらの用途に用いるた
めには極めて高い信頼性が要求される。
ブロック図である。
もいう)に接続されたアンテナ302から送信される無線信号303を受信するアンテナ
304を有する。またRFIDタグ300は、整流回路305、定電圧回路306、復調
回路307、変調回路308、論理回路309、記憶回路310、ROM311、昇圧回
路320により構成されている。なお、データの伝送形式は、一対のコイルを対向配置し
て相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式
、電波を利用して交信する電波方式の3つに大別される。本実施の形態に示すRFIDタ
グ300は、そのいずれの方式に用いることも可能である。
テナ302との間で無線信号303の送受信を行うためのものである。また、整流回路3
05は、アンテナ304で無線信号を受信することにより生成される入力交流信号を整流
、例えば、半波2倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑
化することで入力電位を生成するための回路である。なお、整流回路305の入力側また
は出力側には、リミッタ回路を設けてもよい。リミッタ回路は、入力交流信号の振幅が大
きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないよう
に制御するための回路である。
回路である。なお、定電圧回路306は、内部にリセット信号生成回路を有していてもよ
い。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路30
9のリセット信号を生成するための回路である。
るための回路である。また、変調回路308は、アンテナ304より出力するデータに応
じて変調をおこなうための回路である。
入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを
有する。また、ROM311は、固有番号(ID)などを格納し、処理に応じて出力を行
うための回路である。
。メモリ素子を有する記憶回路310は論理回路309と比較して、高い電圧が要求され
るので、定電圧回路306が生成した電源電圧を昇圧回路320で昇圧して供給するのが
好ましい。なお、昇圧回路320は、上記実施の形態と同様に、昇圧効率を向上させた昇
圧回路が用いられた構成となる。また、ROM311に、昇圧回路320で昇圧した電圧
を供給してもよい。
Dタグ300に搭載している。そのため、動作に高電圧が要求されるメモリ素子を有する
記憶回路などを、RFIDタグに容易に搭載することができる。
宜組み合わせて用いることができる。
本実施の形態では、上記実施の形態で述べた昇圧回路に適用できるトランジスタの例につ
き、図7を参照して説明する。なお、トランジスタの構造は特に限定されず、例えば、ト
ップゲート構造またはボトムゲート構造の、スタガ型またはプレーナ型など、適当な構造
を採用することができる。また、トランジスタはチャネル形成領域を一つ有するシングル
ゲート構造でも、二つ有するダブルゲート構造であっても、三つ有するトリプルゲート構
造であっても良い。また、チャネル領域の上下にゲート絶縁層を介して配置された2つの
ゲート電極を有する、デュアルゲート型でもよい。
7(D)に示すトランジスタは、半導体として酸化物半導体を用いるものである。酸化物
半導体を用いることのメリットは、簡単なプロセス、低温のプロセスで、高い移動度と低
いオフ電流が実現できることといえる。
、逆スタガ型トランジスタともいう。
縁層402、酸化物半導体層403、ソース電極またはドレイン電極405a、及びソー
ス電極またはドレイン電極405bを含む。また、トランジスタ410を覆い、酸化物半
導体層403に接する絶縁層407が設けられている。絶縁層407上にはさらに保護絶
縁層409が形成されている。
)と呼ばれるボトムゲート構造のトランジスタの一例であり、逆スタガ型トランジスタと
もいう。
縁層402、酸化物半導体層403、チャネル保護層として機能する絶縁層427、ソー
ス電極またはドレイン電極405a、及びソース電極またはドレイン電極405bを含む
。また、トランジスタ420を覆う保護絶縁層409が設けられている。
トランジスタ430は、絶縁表面を有する基板400上の、ゲート電極401、ゲート絶
縁層402、ソース電極またはドレイン電極405a、ソース電極またはドレイン電極4
05b、及び酸化物半導体層403を含む。また、トランジスタ430を覆い、酸化物半
導体層403に接する絶縁層407が設けられている。絶縁層407上にはさらに保護絶
縁層409が形成されている。
上に接して設けられ、また、ゲート絶縁層402上には、ソース電極またはドレイン電極
405a、ソース電極またはドレイン電極405bが接して設けられている。そして、ゲ
ート絶縁層402、及びソース電極またはドレイン電極405a、ソース電極またはドレ
イン電極405b上に酸化物半導体層403が設けられている。
。トランジスタ440は、絶縁表面を有する基板400上の、絶縁層437、酸化物半導
体層403、ソース電極またはドレイン電極405a、及びソース電極またはドレイン電
極405b、ゲート絶縁層402、ゲート電極401を含む。そして、ソース電極または
ドレイン電極405a、ソース電極またはドレイン電極405bにそれぞれ配線436a
、配線436bが接して設けられている。
物半導体層403に用いる酸化物半導体としては、四元系金属酸化物であるIn−Sn−
Ga−Zn−O系酸化物半導体や、三元系金属酸化物であるIn−Ga−Zn−O系、I
n−Sn−Zn−O系、In−Al−Zn−O系、Sn−Ga−Zn−O系、Al−Ga
−Zn−O系、Sn−Al−Zn−O系酸化物半導体や、二元系金属酸化物であるIn−
Zn−O系、Sn−Zn−O系、Al−Zn−O系、Zn−Mg−O系、Sn−Mg−O
系、In−Mg−O、In−Ga−O系酸化物半導体や、単元系金属酸化物であるIn−
O系、Sn−O系、Zn−O系酸化物半導体などがある。また、上記酸化物半導体にSi
O2を添加してもよい。ここで、例えば、In−Ga−Zn−O系酸化物半導体とは、少
なくともInとGaとZnを含む酸化物であり、その組成比に特に制限はない。また、I
nとGaとZn以外の元素を含んでもよい。
酸化物半導体を用いることができる。ここで、Mは、Ga、Al、MnおよびCoから選
ばれた一または複数の金属元素を示す。例えば、Mとしては、Ga、Ga及びAl、Ga
及びMn、またはGa及びCoなどがある。
成比は、原子数比で、In:Zn=50:1〜1:2(モル数比に換算するとIn2O3
:ZnO=25:1〜1:4)、好ましくはIn:Zn=20:1〜1:1(モル数比に
換算するとIn2O3:ZnO=10:1〜1:2)、さらに好ましくはIn:Zn=1
5:1〜1.5:1(モル数比に換算するとIn2O3:ZnO=15:2〜3:4)と
する。例えば、In−Zn−O系酸化物半導体の形成に用いるターゲットは、原子数比が
In:Zn:O=X:Y:Zのとき、Z>1.5X+Yとする。
430、トランジスタ440は、リーク電流を十分に低減することが可能である。よって
、これを昇圧回路に用いることにより、電位の保持時間を長くし、昇圧回路の昇圧効率の
向上を図ることができる。
液晶表示装置などに用いられるガラス基板や、石英基板などを用いることができる。また
、シリコンウェハ上に絶縁層を形成した基板などを用いても良い。
いて、下地となる絶縁層を基板とゲート電極の間に設けてもよい。当該絶縁層は、基板か
らの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸
化シリコン膜、又は酸化窒化シリコン膜から選ばれた一又は複数の膜により形成すること
ができる。
ウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を
用いて形成することができる。また、その構造は、単層構造としても良いし、積層構造と
しても良い。
ン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜
、窒化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜、酸化ハフニ
ウム膜などから選ばれた一又は複数の膜により形成することができる。例えば、第1のゲ
ート絶縁層としてプラズマCVD法により膜厚50nm以上200nm以下の窒化シリコ
ン膜(SiNy(y>0))を形成し、第1のゲート絶縁層上に第2のゲート絶縁層とし
てスパッタリング法により膜厚5nm以上300nm以下の酸化シリコン膜(SiOx(
x>0))を形成して、合計膜厚55nm以上500nm以下のゲート絶縁層とすること
ができる。本実施の形態では、膜厚200nmのゲート絶縁層を用いるものとする。
リブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、ス
カンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することがで
きる。例えば、アルミニウムや銅などの金属層と、チタン、モリブデン、タングステンな
どの高融点金属層との積層構造とすることができる。ヒロックやウィスカーの発生を防止
する元素(シリコン、ネオジム、スカンジウムなど)が添加されたアルミニウム材料を用
いることで耐熱性を向上させても良い。
(これらと同じ層で形成される配線を含む)となる導電膜として、導電性の金属酸化物膜
を用いても良い。導電性の金属酸化物としては酸化インジウム(In2O3)、酸化スズ
(SnO2)、酸化亜鉛(ZnO)、酸化インジウム酸化スズ合金(In2O3―SnO
2、ITOと略記する場合がある)、酸化インジウム酸化亜鉛合金(In2O3―ZnO
)またはこれらの金属酸化物材料に酸化シリコンを含ませたもの、などを用いることがで
きる。
る配線436a、配線436bについては、ソース電極またはドレイン電極405a、ソ
ース電極またはドレイン電極405bと同様の材料を用いて形成することができる。
窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜などの無機絶縁膜
を用いることができる。
、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。
縁膜を形成してもよい。平坦化絶縁膜としては、ポリイミド、アクリル、ベンゾシクロブ
テン、等の有機材料を用いることができる。また、上記有機材料の他に、低誘電率材料(
low−k材料)等を用いることができる。なお、これらの材料で形成される絶縁膜を複
数積層させることで、平坦化絶縁膜を形成してもよい。
宜組み合わせて用いることができる。
本実施の形態では、酸化物半導体層を含むトランジスタ、およびその作製方法の一例を、
図8を用いて詳細に説明する。
示すトランジスタ510は、図7(A)に示すトランジスタ410と同様の逆スタガ型ト
ランジスタである。
から除去し、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化するこ
とによりI型(真性)の酸化物半導体、又はI型(真性)に限りなく近い酸化物半導体と
したものである。
1014/cm3未満、好ましくは1×1012/cm3未満、さらに好ましくは1×1
011/cm3未満となる。また、このようにキャリアが少ないことで、オフ状態におけ
る電流(オフ電流)は十分に小さくなる。
るチャネル幅1μmあたりのオフ電流密度を、100zA/μm(1×10−19A/μ
m)以下、さらには10zA/μm(1×10−20A/μm)以下にすることが可能で
ある。
依存性がほとんど見られず、高温状態においてもオフ電流は非常に小さいままである。
を説明する。
工程によりゲート電極511を形成する。なお、当該フォトリソグラフィ工程に用いるレ
ジストマスクは、インクジェット法で形成してもよい。レジストマスクをインクジェット
法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
いることができる。本実施の形態では基板505としてガラス基板を用いる。
縁層には、基板505からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、
酸化シリコン膜、窒化酸化シリコン膜、酸化窒化シリコン膜などから選ばれた一または複
数の膜により形成することができる。
ルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金
材料を用いて形成することができる。また、その構造は、単層構造としても良いし、積層
構造としても良い。
プラズマCVD法やスパッタリング法などを用いて形成することができる。また、酸化シ
リコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウ
ム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜、酸化ハ
フニウム膜などから選ばれた一又は複数の膜により形成することができる。
まれないようにするために、酸化物半導体膜530の成膜の前処理として、スパッタリン
グ装置の予備加熱室でゲート電極511が形成された基板505、またはゲート絶縁層5
07までが形成された基板505を予備加熱し、基板505に吸着している水素、水分な
どの不純物を脱離させることが好ましい。また、予備加熱室に設ける排気手段は、クライ
オポンプとすることが好ましい。また、当該予備加熱は、ソース電極またはドレイン電極
515a及びソース電極またはドレイン電極515bまで形成した基板505に対して行
っても良い。なお、この予備加熱の処理は省略することもできる。
上30nm以下の酸化物半導体膜530を形成する(図8(A)参照)。
物、二元系金属酸化物、In−O系、Sn−O系、Zn−O系などを用いることができる
。
Ga:Zn=1:x:y(xは0以上、yは0.5以上5以下)の組成式で表されるもの
を用いるのが好適である。例えば、In:Ga:Zn=1:1:1[atom比](x=
1、y=1)、(すなわち、In2O3:Ga2O3:ZnO=1:1:2[mol数比
])の組成比を有するターゲットなどを用いることができる。また、In:Ga:Zn=
1:1:0.5[atom比](x=1、y=0.5)、(すなわち、In2O3:Ga
2O3:ZnO=1:1:1[mol数比])の組成比を有するターゲットや、In:G
a:Zn=1:1:2[atom比](x=1、y=2)、(すなわち、In2O3:G
a2O3:ZnO=1:1:4[mol数比])の組成比を有するターゲットや、In:
Ga:Zn=1:0:1[atom比](x=0、y=1)、(すなわち、In2O3:
Ga2O3:ZnO=1:0:2[mol数比])の組成比を有するターゲットを用いる
こともできる。
物ターゲットを用いるスパッタ法により形成することとする。
さらに好ましくは99.9%以上とする。相対密度の高い金属酸化物ターゲットを用いる
ことにより、緻密な構造の酸化物半導体層を形成することが可能である。
気、または、希ガス(代表的にはアルゴン)と酸素との混合雰囲気とするのが好適である
。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度1ppm以下
(望ましくは濃度10ppb以下)にまで除去された高純度ガス雰囲気を用いるのが好適
である。
物を保持し、被処理物の温度が100℃以上550℃未満、好ましくは200℃以上40
0℃以下となるように被処理物を熱する。または、酸化物半導体膜530の形成の際の被
処理物の温度は、室温(25℃±10℃)としてもよい。そして、処理室内の水分を除去
しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化
物半導体膜530を形成する。被処理物を熱しながら酸化物半導体膜530を形成するこ
とにより、酸化物半導体層に含まれる不純物を低減することができる。また、スパッタに
よる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポ
ンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメ
ーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加
えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素
や水などを除去することができるため、酸化物半導体膜530中の不純物濃度を低減でき
る。
が170mm、圧力が0.4Pa、直流(DC)電力が0.5kW、雰囲気が酸素(酸素
100%)雰囲気、またはアルゴン(アルゴン100%)雰囲気、または酸素とアルゴン
の混合雰囲気、といった条件を適用することができる。なお、パルス直流(DC)電源を
用いると、ごみ(成膜時に形成される粉状の物質など)を低減でき、膜厚分布も均一とな
るため好ましい。酸化物半導体膜530の厚さは、1nm以上50nm以下、好ましくは
1nm以上30nm以下、より好ましくは1nm以上10nm以下とする。このような厚
さの酸化物半導体膜530を用いることで、微細化に伴う短チャネル効果を抑制すること
が可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切
な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる
。
てプラズマを発生させる逆スパッタを行い、形成表面(例えばゲート絶縁層507の表面
)の付着物を除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおい
ては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝
突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突さ
せる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付
近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム
、酸素などによる雰囲気を適用してもよい。
体層に加工する。なお、当該フォトリソグラフィ工程に用いるレジストマスクは、インク
ジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマ
スクを使用しないため、製造コストを低減できる。
膜530の加工と同時に行うことができる。
く、両方を用いてもよい。例えば、酸化物半導体膜530のウェットエッチングに用いる
エッチング液としては、燐酸と酢酸と硝酸とを混合させた溶液などを用いることができる
。また、ITO07N(関東化学社製)を用いてもよい。
1を得る(図8(B)参照)。この第1の熱処理によって酸化物半導体層中の過剰な水素
(水や水酸基を含む)を除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の
欠陥準位を低減することができる。第1の熱処理の温度は、例えば、300℃以上550
℃未満、または400℃以上500℃以下とする。
450℃、1時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせ
ず、水や水素の混入が生じないようにする。
によって、被処理物を加熱する装置を用いても良い。例えば、GRTA(Gas Rap
id Thermal Anneal)装置、LRTA(Lamp Rapid The
rmal Anneal)装置等のRTA(Rapid Thermal Anneal
)装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ
、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ラン
プなどのランプから発する光(電磁波)の輻射により、被処理物を加熱する装置である。
GRTA装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴン
などの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が
用いられる。
間熱した後、当該不活性ガス雰囲気から被処理物を取り出すGRTA処理を行ってもよい
。GRTA処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温
度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素
を含むガスに切り替えても良い。酸素を含む雰囲気において第1の熱処理を行うことで、
酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである
。
)を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ま
しい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの
純度を、6N(99.9999%)以上、好ましくは7N(99.99999%)以上(
すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下)とする。
に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実
現することができる。
当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や
、脱水素化処理は、酸化物半導体膜530の形成後、島状の酸化物半導体層に加工する前
において行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に
限らず複数回行っても良い。
ース電極およびドレイン電極上に絶縁層を形成した後、などのタイミングにおいて行うこ
とができる。
ン電極(これと同じ層で形成される配線を含む)となる導電膜を形成する。ソース電極ま
たはドレイン電極に用いる導電膜としては、上記実施の形態において示した材料を用いる
ことができる。
チングを行ってソース電極またはドレイン電極515a、ソース電極またはドレイン電極
515bを形成した後、レジストマスクを除去する(図8(C)参照)。
ーザ光やArFレーザ光を用いるとよい。なお、トランジスタのチャネル長(L)は、ソ
ース電極とドレイン電極との間隔によって決定される。このため、チャネル長(L)が2
5nm未満のトランジスタの作製に用いるマスク形成時の露光には、数nm〜数10nm
と波長の短い超紫外線(Extreme Ultraviolet)を用いるのが望まし
い。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるト
ランジスタのチャネル長(L)を、10nm以上1000nm(1μm)以下とすること
も可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導
体装置の消費電力を低減することも可能である。
調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多
階調マスクを用いて形成されたレジストマスクは異なる厚さの領域を有し、エッチングを
行うことでさらに形状を変形することができるため、異なるパターンに加工するための複
数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少な
くとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。
これにより、露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削
減できるため、工程の簡略化が可能となる。
ることのないように、エッチング条件を最適化することが望まれる。しかしながら、導電
膜のみをエッチングし、酸化物半導体層531を全くエッチングしないという条件を得る
ことは難しく、導電膜のエッチングの際に、酸化物半導体層531の一部がエッチングさ
れ溝部(凹部)が形成されることもある。
い。なお、素子の微細化という観点からはドライエッチングを用いるのが好適である。エ
ッチングガスやエッチング液については被エッチング材料に応じて適宜選択することがで
きる。本実施の形態では、導電膜としてチタン膜を用い、酸化物半導体層531にはIn
−Ga−Zn−O系の材料を用いているため、例えばウェットエッチングを適用する場合
には、チタン膜のエッチャントとしてアンモニア過水(例えば、31重量%過酸化水素水
:28重量%アンモニア水:水=5:2:2)を用いることができる。
る酸化物半導体層の表面に付着した水素や水などを除去するのが望ましい。当該プラズマ
処理を行う場合、大気に触れない条件で、保護絶縁膜となる絶縁層516を形成する。
や水素等の不純物を混入させない方法を用いて形成することが望ましい。絶縁層516に
水素が含まれると、その水素の酸化物半導体層への侵入や、水素による酸化物半導体層中
の酸素の引き抜きなどが生じ、酸化物半導体層のバックチャネルが低抵抗化(n型化)し
て寄生チャネルが形成されるおそれがあるからである。また、絶縁層516には、酸化シ
リコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜な
どを用いるのが望ましい。
ング法を用いて成膜する。成膜時の基板温度は、室温(25℃)以上300℃以下とすれ
ばよく、本実施の形態では100℃とする。酸化シリコン膜のスパッタ法による成膜は、
希ガス(代表的にはアルゴン)雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲
気下において行うことができる。また、ターゲットとして酸化シリコンターゲットまたは
シリコンターゲットを用いることができる。
ためには、吸着型の真空ポンプ(クライオポンプなど)を用いることが好ましい。クライ
オポンプを用いて排気した成膜室で成膜することにより、絶縁層516に含まれる不純物
の濃度を低減できる。また、絶縁層516の成膜室内の残留水分を除去するための排気手
段として、ターボポンプにコールドトラップを加えたものを用いても良い。
ガスであることが望ましい。
は、200℃以上450℃以下、望ましくは250℃以上350℃以下とする。例えば、
窒素雰囲気下で250℃、1時間の熱処理を行えばよい。第2の熱処理を行うことによっ
て、トランジスタの電気的特性のばらつきを軽減することができる。また、絶縁層516
から酸化物半導体層531への酸素の供給により、該酸化物半導体層531の酸素欠損を
補填して、i型(真性半導体)またはi型に限りなく近い酸化物半導体層を形成すること
もできる。
熱処理のタイミングはこれに限定されない。例えば、第1の熱処理に続けて第2の熱処理
を行っても良いし、第1の熱処理に第2の熱処理を兼ねさせても良い。
の主成分以外の不純物が極力含まれないように高純度化し、I型(真性)化することがで
きる。
)参照)。保護絶縁層506は、水素や水などが外部からの侵入を防止する。保護絶縁層
506としては、例えば、窒化シリコン膜、窒化アルミニウム膜などを用いることができ
る。成膜方法は特に限定されないが、RFスパッタ法は量産性がよいため、保護絶縁層5
06の成膜方法として適している。また、保護絶縁層506として、ポリイミド、アクリ
ル、ベンゾシクロブテン、等の有機材料を用いることができる。これらの有機材料を用い
ることにより、さらなる絶縁性の向上を図ることができる。また、保護絶縁層506は、
上記の材料を積層した構造としても良く、例えば、窒化シリコン膜上にポリイミド膜を積
層した構造とすることができる。このような構造にすることで、保護絶縁層506は、水
素や水などの侵入を防ぎ、且つ絶縁性を向上させることができる。
時間以上30時間以下の条件で、熱処理を行ってもよい。
ンジスタを用いることにより、トランジスタのリーク電流を十分に低減することが可能で
ある。よって、これを昇圧回路に用いることにより、電位の保持時間を長くし、昇圧回路
の昇圧効率の向上を図ることができる。
宜組み合わせて用いることができる。
本実施の形態では、上記実施の形態で述べた昇圧回路およびRFIDタグに適用できる半
導体装置の構成およびその作製方法について、図9乃至図13を参照して説明する。
図9は、半導体装置の構成の一例であり、半導体装置の断面を示す。図9に示される半導
体装置は、下部に第1の半導体材料を用いたトランジスタ660を有し、上部に第2の半
導体材料を用いたトランジスタ662を有するものである。ここで、第1の半導体材料と
第2の半導体材料とは異なる材料とすることが望ましい。例えば、第1の半導体材料を酸
化物半導体以外の半導体材料とし、第2の半導体材料を酸化物半導体とすることができる
。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコン
ゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体
を用いるのが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材
料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトラ
ンジスタは、オフ電流を十分に低減することを可能とする。
外の半導体材料を用いた、下部のトランジスタ660で、高速な動作が要求される論理回
路や駆動回路を形成することができる。また、酸化物半導体を用いた、上部のトランジス
タ662で、十分な電荷保持期間が要求される記憶回路や、リーク電流によるロスがない
方が望ましい整流回路、復調回路および変調回路や、上記実施の形態で説明した、昇圧効
率を向上させた昇圧回路などを形成することができる。そして、それらを一体に備える構
成とすることで、それぞれの特性の利点を活かしたRFIDタグを実現することができる
。
OS回路は、N型のトランジスタとP型のトランジスタを組み合わせた構成となる。ここ
で、図9に示す半導体装置を用いて、酸化物半導体以外の半導体材料を用いたトランジス
タ660でP型のトランジスタを形成し、酸化物半導体材料を用いたトランジスタ662
でN型のトランジスタを形成することにより、アナログスイッチやCMOS回路などを、
容易にRFIDタグに設けることができる。
00に設けられたチャネル形成領域616と、チャネル形成領域616を挟むように設け
られた不純物領域620と、不純物領域620に接する金属化合物領域624と、チャネ
ル形成領域616上に設けられたゲート絶縁層608と、ゲート絶縁層608上に設けら
れたゲート電極610と、を有する。なお、図において、明示的にはソース電極やドレイ
ン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場
合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やド
レイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書
において、ソース電極の記載には、ソース領域が含まれ、ドレイン電極の記載には、ドレ
イン領域が含まれうる。
れており、トランジスタ660上に絶縁層628および絶縁層630が設けられている。
また、図示してはいないが、トランジスタ660の金属化合物領域624の一部は、ソー
ス電極やドレイン電極として機能する電極を介して配線に接続されている。なお、高集積
化を実現するためには、図9に示すようにトランジスタ660がサイドウォール絶縁層を
有しない構成とすることが望ましい。一方で、トランジスタ660の特性を重視する場合
には、ゲート電極610の側面にサイドウォール絶縁層を設け、そのサイドウォール絶縁
層と重畳する領域に形成された不純物濃度が異なる領域を含めて不純物領域620を設け
ても良い。
イン電極642a、およびソース電極またはドレイン電極642bと、ソース電極または
ドレイン電極642a、およびソース電極またはドレイン電極642bと電気的に接続さ
れている酸化物半導体層644と、ソース電極またはドレイン電極642a、ソース電極
またはドレイン電極642b、酸化物半導体層644を覆うゲート絶縁層646と、ゲー
ト絶縁層646上に酸化物半導体層644と重畳するように設けられたゲート電極648
aと、を有する。
の酸化物半導体を用いるのが好ましく、水素などの不純物が十分に除去されることにより
、または、十分な酸素が供給されることにより、高純度化されたものであることが望まし
い。
が可能である。よって、これを昇圧回路に用いることにより、昇圧回路の昇圧効率の向上
を図ることができる。
2を示したが、トランジスタの構造は特に限定されない。例えば、トップゲート構造また
はボトムゲート構造の、スタガ型またはプレーナ型など、適当な構造を採用することがで
きる。また、トランジスタはチャネル形成領域を一つ有するシングルゲート構造でも、二
つ有するダブルゲート構造であっても、三つ有するトリプルゲート構造であっても良い。
また、チャネル領域の上下にゲート絶縁層を介して配置された2つのゲート電極層を有す
る、デュアルゲート型でもよい。例えば、トランジスタ662の代わりに、図7に示す、
トランジスタ410、トランジスタ420、トランジスタ430、トランジスタ440な
どを用いることもできる。
が好ましく、酸化物半導体層644の平坦性および均一性を良好なものとすることができ
る。さらに、平坦性および均一性が良好な酸化物半導体層644を用いることにより、ト
ランジスタ662のトランジスタ特性を向上させることができる。
層652が設けられている。そして、絶縁層652上にはトランジスタ660またはトラ
ンジスタ662と接続する配線656が形成される。
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のト
ランジスタ660の作製方法について図10および図11を参照して説明し、その後、上
部のトランジスタ662の作製方法について図12および図13を参照して説明する。
まず、半導体材料を含む基板600を用意する(図10(A)参照)。半導体材料を含む
基板600としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基
板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することがで
きる。ここでは、半導体材料を含む基板600として、単結晶シリコン基板を用いる場合
の一例について示すものとする。なお、一般に「SOI基板」は、絶縁表面上にシリコン
半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコ
ン以外の材料からなる半導体層が設けられた構成の基板も含むものとする。つまり、「S
OI基板」が有する半導体層は、シリコン半導体層に限定されない。また、SOI基板に
は、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含
まれるものとする。
る(図10(A)参照)。保護層602としては、例えば、酸化シリコンや窒化シリコン
、酸窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後
において、トランジスタのしきい値電位を制御するために、n型の導電性を付与する不純
物元素やp型の導電性を付与する不純物元素を基板600に添加してもよい。半導体がシ
リコンの場合、n型の導電性を付与する不純物としては、例えば、リンや砒素などを用い
ることができる。また、p型の導電性を付与する不純物としては、例えば、硼素、アルミ
ニウム、ガリウムなどを用いることができる。
ない領域(露出している領域)の、基板600の一部を除去する。これにより他の半導体
領域と分離された半導体領域604が形成される(図10(B)参照)。当該エッチング
には、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い
。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択すること
ができる。
の絶縁層を選択的に除去することで、素子分離絶縁層606を形成する(図10(C)参
照)。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成さ
れる。絶縁層の除去方法としては、CMP(化学的機械的研磨)などの研磨処理やエッチ
ング処理などがあるが、そのいずれを用いても良い。なお、半導体領域604の形成後、
または、素子分離絶縁層606の形成後には、上記保護層602を除去する。
素を打ち込むことにより絶縁性の領域を形成する方法などを用いることもできる。
成する。
熱酸化処理や熱窒化処理など)によって形成することができる。熱処理に代えて、高密度
プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、He、Ar、Kr、X
eなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガ
スを用いて行うことができる。もちろん、CVD法やスパッタリング法等を用いて絶縁層
を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化
ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケー
ト(HfSixOy(x>0、y>0))、窒素が添加されたハフニウムシリケート(H
fSixOy(x>0、y>0))、窒素が添加されたハフニウムアルミネート(HfA
lxOy(x>0、y>0))等を含む単層構造または積層構造とすることが望ましい。
また、絶縁層の厚さは、例えば、1nm以上100nm以下、好ましくは10nm以上5
0nm以下とすることができる。
を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電
材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、CVD法、スパッ
タリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の
形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すもの
とする。
、ゲート電極610を形成する(図10(C)参照)。
616および不純物領域620を形成する(図10(D)参照)。なお、ここではn型ト
ランジスタを形成するためにリンやヒ素を添加しているが、p型トランジスタを形成する
場合には、硼素(B)やアルミニウム(Al)などの不純物元素を添加すればよい。ここ
で、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化さ
れる場合には、その濃度を高くすることが望ましい。
濃度で添加された不純物領域を形成しても良い。
11(A)参照)。当該金属層622は、真空蒸着法やスパッタリング法、スピンコート
法などの各種成膜方法を用いて形成することができる。金属層622は、半導体領域60
4を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用
いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル
、タングステン、ニッケル、コバルト、白金等がある。
純物領域620に接する金属化合物領域624が形成される(図11(A)参照)。なお
、ゲート電極610として多結晶シリコンなどを用いる場合には、ゲート電極610の金
属層622と接触する部分にも、金属化合物領域が形成されることになる。
る。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応
の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望
ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成され
るものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成するこ
とで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物
領域624を形成した後には、金属層622は除去する。
形成する(図11(B)参照)。絶縁層628や絶縁層630は、酸化シリコン、酸化窒
化シリコン、酸化アルミニウム、窒化酸化シリコン、窒化シリコン等の無機絶縁材料を含
む材料を用いて形成することができる。特に、絶縁層628や絶縁層630に誘電率の低
い(low−k)材料を用いることで、各種電極や配線の重なりに起因する容量を十分に
低減することが可能になるため好ましい。なお、絶縁層628や絶縁層630には、これ
らの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶
縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減すること
が可能である。
一態様はこれに限定されない。1層としても良いし、3層以上の積層構造としても良い。
素の含有量が多いものを指し、「窒化酸化シリコン」とは、その組成として、酸素よりも
窒素の含有量が多いものを指す。
11(B)参照)。
的機械的研磨(Chemical Mechanical Polishing:CMP
)処理を施して、絶縁層628および絶縁層630の表面を平坦化するのが好ましい。(
図11(C)参照)。また、絶縁層628および絶縁層630を平坦化させる処理として
は、CMP処理の他にエッチング処理などを適用することも可能である。酸化物半導体層
644の平坦性および均一性を向上させ、トランジスタ662の特性を向上させるために
、絶縁層628や絶縁層630の表面が良好な平坦性を有するように、平坦化しておくこ
とが望ましい。
程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でな
る多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
次に、ゲート電極610、絶縁層628、絶縁層630などの上に導電層を形成し、該導
電層を選択的にエッチングして、ソース電極またはドレイン電極642a、ソース電極ま
たはドレイン電極642bを形成する(図12(A)参照)。
いて形成することができる。また、導電層の材料としては、先の実施の形態で示した、ソ
ース電極またはドレイン電極405a、ソース電極またはドレイン電極405bの材料と
同様の材料を用いることができる。よって詳細については、先の実施の形態の記載を参酌
することができる。
ス電極またはドレイン電極642bの端部が、テーパー形状となるように行うことが好ま
しい。ここで、テーパー角は、例えば、30°以上60°以下であることが好ましい。ソ
ース電極またはドレイン電極642a、ソース電極またはドレイン電極642bの端部を
テーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層64
6の被覆性を向上し、段切れを防止することができる。
よびソース電極またはドレイン電極642bの下端部の間隔によって決定される。なお、
チャネル長(L)が25nm未満のトランジスタを形成する場合に用いるマスク形成の露
光を行う際には、数nm〜数10nmと波長の短い超紫外線(Extreme Ultr
aviolet)を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度
も大きい。従って、後に形成されるトランジスタのチャネル長(L)を、10nm以上1
000nm(1μm)以下とすることも可能であり、回路の動作速度を高めることが可能
である。また、微細化によって、半導体装置の消費電力を低減することも可能である。
。当該絶縁層は、PVD法やCVD法などを用いて形成することができる。
42bを覆うように酸化物半導体層を形成した後、当該酸化物半導体層を選択的にエッチ
ングして酸化物半導体層644を形成する(図12(B)参照)。
同様の方法で形成することができる。よって、詳細については、先の実施の形態の記載を
参酌することができる。
ズマを発生させる逆スパッタを行い、形成表面(例えば絶縁層630の表面)の付着物を
除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッ
タターゲットにイオンを衝突させるところを、逆に、基板の処理表面にイオンを衝突させ
ることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方
法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプ
ラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素
などによる雰囲気を適用してもよい。
第1の熱処理によって酸化物半導体層中の、過剰な水素(水や水酸基を含む)を除去し、
酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる
。よって、第1の熱処理により、i型(真性半導体)またはi型に限りなく近い酸化物半
導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。な
お、第1の熱処理は、実施の形態5で示した方法と同様の方法で行うことができるので、
詳細については実施の形態5の形態の記載を参酌することができる。
当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や
、脱水素化処理は、酸化物半導体層の形成後やゲート絶縁層の形成後、ゲート電極の形成
後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱
水素化処理は、一回に限らず複数回行っても良い。
て行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好
適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液につい
ては被エッチング材料に応じて適宜選択することができる。なお、素子におけるリークな
どが問題とならない場合には、酸化物半導体層を島状に加工しないで用いても良い。
層646上において酸化物半導体層644と重畳する領域にゲート電極648aを形成す
る(図12(C)参照)。
ゲート絶縁層646は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウ
ム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート(HfS
ixOy(x>0、y>0))、窒素が添加されたハフニウムシリケート(HfSixO
y(x>0、y>0))、窒素が添加されたハフニウムアルミネート(HfAlxOy(
x>0、y>0))、などを含むように形成するのが好適である。ゲート絶縁層646は
、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されない
が、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするの
が望ましい。例えば、酸化シリコンを用いる場合には、1nm以上100nm以下、好ま
しくは10nm以上50nm以下とすることができる。
処理を行うのが望ましい。熱処理の温度は、200℃以上450℃以下、望ましくは25
0℃以上350℃以下である。例えば、窒素雰囲気下で250℃、1時間の熱処理を行え
ばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減
することができる。また、ゲート絶縁層646が酸素を含む場合、酸化物半導体層644
に酸素を供給し、該酸化物半導体層644の酸素欠損を補填して、i型(真性半導体)ま
たはi型に限りなく近い酸化物半導体層を形成することもできる。
第2の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第2の
熱処理を行っても良い。また、第1の熱処理に続けて第2の熱処理を行っても良いし、第
1の熱処理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼ねさ
せても良い。
半導体層644を、その主成分以外の不純物が極力含まれないように高純度化することが
できる。
択的にエッチングすることによって形成することができる。ゲート電極648aとなる導
電層は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用い
て形成することができる。詳細は、ソース電極またはドレイン電極642aなどの場合と
同様であり、これらの記載を参酌できる。
を形成する(図13(A)参照)。絶縁層650および絶縁層652は、PVD法やCV
D法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シ
リコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成す
ることができる。
性の構造など)を用いることが望ましい。絶縁層650や絶縁層652の誘電率を低くす
ることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることがで
きるためである。
る発明の一態様はこれに限定されない。1層としても良いし、3層以上の積層構造として
も良い。また、絶縁層を設けない構成とすることも可能である。
が平坦になるように絶縁層652を形成することで、半導体装置を微細化した場合などに
おいても、絶縁層652上に、電極や配線などを好適に形成することができるためである
。なお、絶縁層652の平坦化は、CMPなどの方法を用いて行うことができる。
するための電極(図示しない)を形成した後、絶縁層652上に配線656を形成する(
図13(B)参照)。もちろん、これらの要素が全て電気的に接続される必要はない。他
の要素から独立した要素を有していても良い。
を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。
また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデ
ン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることが
できる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウム
のいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極
またはドレイン電極642aなどと同様である。
る(図13(B)参照)。
スタ662のオフ電流を十分に低減することができる。
酸化物半導体を用いたトランジスタを有する半導体装置を提供することができる。
いたトランジスタとを一体に備える構成とすることで、それぞれの特性の利点を活かした
RFIDタグを実現することができる。
タを用いることにより、トランジスタのリーク電流を十分に低減することが可能である。
よって、これを昇圧回路に用いることにより、電位の保持時間を長くし、昇圧回路の昇圧
効率の向上を図ることができる。
を向上させたトランジスタを、酸化物半導体以外の半導体材料を用いたトランジスタに積
層した半導体装置を提供することができる。
宜組み合わせて用いることができる。
102 容量素子
103 トランジスタ
106 容量素子
107 トランジスタ
111 単位昇圧回路
120 容量素子
121 クロック信号線
122 クロック信号線
123 リセット信号線
201 トランジスタ
202 容量素子
203 トランジスタ
204 トランジスタ
205 トランジスタ
206 容量素子
211 単位昇圧回路
215 アナログスイッチ
220 容量素子
221 クロック信号線
222 クロック信号線
300 RFIDタグ
301 通信器
302 アンテナ
303 無線信号
304 アンテナ
305 整流回路
306 定電圧回路
307 復調回路
308 変調回路
309 論理回路
310 記憶回路
311 ROM
320 昇圧回路
400 基板
401 ゲート電極
402 ゲート絶縁層
403 酸化物半導体層
405a ソース電極またはドレイン電極
405b ソース電極またはドレイン電極
407 絶縁層
409 保護絶縁層
410 トランジスタ
420 トランジスタ
427 絶縁層
430 トランジスタ
436a 配線
436b 配線
437 絶縁層
440 トランジスタ
505 基板
506 保護絶縁層
507 ゲート絶縁層
510 トランジスタ
511 ゲート電極
515a ソース電極またはドレイン電極
515b ソース電極またはドレイン電極
516 絶縁層
530 酸化物半導体膜
531 酸化物半導体層
600 基板
602 保護層
604 半導体領域
606 素子分離絶縁層
608 ゲート絶縁層
610 ゲート電極
616 チャネル形成領域
620 不純物領域
622 金属層
624 金属化合物領域
628 絶縁層
630 絶縁層
642a ソース電極またはドレイン電極
642b ソース電極またはドレイン電極
644 酸化物半導体層
646 ゲート絶縁層
648a ゲート電極
650 絶縁層
652 絶縁層
656 配線
660 トランジスタ
662 トランジスタ
Claims (5)
- チャネルとして酸化物半導体を有する第1のトランジスタと、
チャネルとして酸化物半導体を有する第2のトランジスタと、
第3のトランジスタと、
第1の容量素子と、
第2の容量素子と、を有し、
前記第1のトランジスタのゲートは、前記第1のトランジスタのソースまたはドレインの一方に電気的に接続され、
前記第1のトランジスタのゲートは、前記第2のトランジスタのソースまたはドレインの一方に電気的に接続され、
前記第1のトランジスタのソースまたはドレインの他方は、前記第2のトランジスタのゲートに電気的に接続され、
前記第1のトランジスタのソースまたはドレインの他方は、前記第1の容量素子の第1の電極に電気的に接続され、
前記第1のトランジスタのソースまたはドレインの他方は、前記第2の容量素子の第1の電極に電気的に接続され、
前記第2のトランジスタのソースまたはドレインの他方は、前記第1の容量素子の第2の電極に電気的に接続され、
前記第2のトランジスタのソースまたはドレインの他方は、前記第3のトランジスタのソースまたはドレインの一方に電気的に接続され、
前記第3のトランジスタのソースまたはドレインの他方は、電源と電気的に接続され、
前記第3のトランジスタのゲートは、リセット信号線に電気的に接続され、
前記第2の容量素子の第2の電極は、クロック信号線と電気的に接続され、
前記第1のトランジスタのソースまたはドレインの一方は、入力端子として機能し、
前記第1のトランジスタのソースまたはドレインの他方は、出力端子として機能することを特徴とする半導体装置。 - 直列接続で電気的に接続された、n段(nは自然数)の単位昇圧回路を有し、
前記単位昇圧回路は、
チャネルとして酸化物半導体を有する第1のトランジスタと、
チャネルとして酸化物半導体を有する第2のトランジスタと、
第3のトランジスタと、
第1の容量素子と、
第2の容量素子と、を有し、
前記第1のトランジスタのゲートは、前記第1のトランジスタのソースまたはドレインの一方に電気的に接続され、
前記第1のトランジスタのゲートは、前記第2のトランジスタのソースまたはドレインの一方に電気的に接続され、
前記第1のトランジスタのソースまたはドレインの他方は、前記第2のトランジスタのゲートに電気的に接続され、
前記第1のトランジスタのソースまたはドレインの他方は、前記第1の容量素子の第1の電極に電気的に接続され、
前記第1のトランジスタのソースまたはドレインの他方は、前記第2の容量素子の第1の電極に電気的に接続され、
前記第2のトランジスタのソースまたはドレインの他方は、前記第1の容量素子の第2の電極に電気的に接続され、
前記第2のトランジスタのソースまたはドレインの他方は、前記第3のトランジスタのソースまたはドレインの一方に電気的に接続され、
前記第3のトランジスタのソースまたはドレインの他方は、電源と電気的に接続され、
前記第3のトランジスタのゲートは、リセット信号線に電気的に接続され、
奇数段目の前記単位昇圧回路において、前記第2の容量素子の第2の電極は、第1のクロック信号線と電気的に接続され、
偶数段目の前記単位昇圧回路において、前記第2の容量素子の第2の電極は、第2のクロック信号線と電気的に接続され、
前記第1のクロック信号線の電位と前記第2のクロック信号線の電位とは、位相が相反の関係であり、
K段目(kは2乃至nの自然数)の前記単位昇圧回路における、前記第1のトランジスタのソースまたはドレインの一方と、K−1段目の前記単位昇圧回路における、前記第1のトランジスタのソースまたはドレインの他方とは、電気的に接続され、
1段目の前記単位昇圧回路における、前記第1のトランジスタのソースまたはドレインの一方は、入力端子として機能し、
n段目の前記単位昇圧回路における、前記第1のトランジスタのソースまたはドレインの他方は、出力端子として機能することを特徴とする半導体装置。 - 請求項2において、
n段目の前記単位昇圧回路における、前記第1のトランジスタのソースまたはドレインの他方は、第3の容量素子の第1の電極に電気的に接続され、
前記第3の容量素子の第2の電極には電位が与えられ、
前記第3の容量素子の容量は、前記第1の容量素子の容量より大きいことを特徴とする半導体装置。 - 請求項1乃至3のいずれか一において、
前記第1のトランジスタまたは前記第2のトランジスタが有する前記酸化物半導体は、InとZnとを含む酸化物であることを特徴とする半導体装置。 - 請求項1乃至4のいずれか一において、
前記電源の電位は、前記入力端子である前記第1のトランジスタのソースまたはドレインの一方から入力する信号の電位よりも低いことを特徴とする半導体装置。
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