JP4214879B2 - 定電流回路 - Google Patents
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Description
入力電流 Iin =(N+1)・Ib +hfe・Ib
この2式より、
Io /(N・Iin)=hfe/(N+1+hfe) (1)式従って、目標とする電流増幅率Nに対する誤差率Eは次のようになる。
出力電流 Io =hfe・N・Ib
入力電流 Iin =Ix +hfe・Ib
(N+1)・Ib =(hfe+1)・Ix
これらの式より目標とする回路の電流増幅率Nに対する誤差率Eを求めると、次のようになる。
誤差率 E=(N+1)/((N+1)+hfe・(hfe+1)) (3)式 ≒1/(1+hfe2 /(N+1))
この式に、前述の数値例と同じくトランジスタ電流増幅率hfe=100、回路の電流増幅率N=100 を代入すると、誤差率Eは0.98%となり、図9の定電流回路に比べて大幅に精度が改善される。
該第2のNPNトランジスタのコレクタが吸引する電流と、該コレクタに供給される基準定電流との誤差電流を増幅する誤差電流増幅回路と、
ベース共通、エミッタ共通に接続された第3、第4のNPNトランジスタで構成され、第3のNPNトランジスタのコレクタはプラス電源端子に接続され、前記共通接続されたベースに前記誤差電流増幅回路の出力電流を受けて第3のNPNトランジスタのコレクタに流れる電流を一定比率で減少させた電流を第4のNPNトランジスタのコレクタから吸引する第2のカレントミラー回路と、
ベース共通、エミッタ共通に接続された第5、第6のPNPトランジスタで構成され共通接続されたエミッタはプラス電源端子に接続され、第5のPNPトランジスタのベースとコレクタは共に前記第2のカレントミラー回路の第4のNPNトランジスタのコレクタに接続されて該コレクタによって電流吸引を受け、第5のPNPトランジスタのコレクタに流れる電流を一定比率で減少させた電流を第6のPNPトランジスタのコレクタから前記第1のカレントミラー回路の第1のNPNトランジスタのコレクタに供給する第3のカレントミラー回路と、により構成された回路であって、
前記第2のカレントミラー回路の共通接続されたエミッタより負荷に出力電流を供給するようにした定電流回路である。
図1は、本発明の第1の実施形態の定電流回路の回路図である。本実施形態の定電流回路は、第1、第2のNPNトランジスタQ1、Q2とからなる第1のカレントミラー回路1と、第3、第4のNPNトランジスタQ3、Q4とからなる第2のカレントミラー回路2と、第5、第6のPNPトランジスタからなる第3のカレントミラー回路3と、誤差電流増幅回路4とにより構成されている。
トランジスタQ2のコレクタは、本定電流回路の入力端子Ni に接続されており、その入力端子Ni より基準の入力定電流(基準定電流)Iinが供給される。基準入力定電流IinとトランジスタQ2のコレクタ電流I2との誤差電流ΔIは、誤差電流増幅回路4に導かれてG倍され、その出力よりG・ΔIの電流が出力される。
Io /(N・M・P・Iin)=(hfe+1)/(N・M・P/G+hfe) (4)式ここで、N・M・P/G≪hfe となるように誤差電流増幅回路4の電流増幅率Gの値を設計したとすると、(4)式の右辺は(1+1/hfe)となる。即ち、目標とする回路の電流増幅率N・M・Pに対する誤差率Eは1/hfeとなる。従って、例えば電流増幅率hfeの値が100のトランジスタを使用した場合には、誤差率Eは1.0%と小さな値となる。
トランジスタのベース電流を考慮した場合のブロック10、11の伝達関数は、(1)式を求めたと同じようにして計算すると次のようになる。
I6 /I4 =(1/M)・(1/(1+1/hfe+1/(hfe・M)))
I2 /I6 =(1/P)・(1/(1+1/hfe+1/(hfe・P)))
ここで、1/(hfe・M)≪1、1/(hfe・P)≪1 としてよいから、これらの式は次のようになる。
I6 /I4 =(1/M)・(1/(1+1/hfe))
I2 /I6 =(1/P)・(1/(1+1/hfe))
Io /(N・M・P・Iin)=(1+1/hfe)3 (5)式従って、この場合の定電流回路の電流増幅率の誤差率Eは、次のようになる。
誤差率 E=1−(1+1/hfe)3 (6)式この式の前提条件は、N・M・P/G≪hfe 、1/(hfe・M)≪1、1/(hfe・P)≪1 が成立していることである。
この誤差率の改善は、電流増幅率N・M・Pの値が大きくなる程、顕著になる。例えば、N・M・P=2000、N=M=P=12.6の場合の本実施形態の誤差率Eは、やはり3.0%にとどまるのに対して、図10の従来回路の場合には、16.5%と大きくなる。
図5は、本発明の第2の実施形態の定電流回路の回路図である。本実施形態の定電流回路は、第1の実施形態の図1の定電流回路に改善を加えたものであり図1と同一部分には同一の符号が付してある。
ベース電位を(Vcc−2・VF )に維持するために、プラス電源端子N1と接地GND間に、ベース−コレクタ間を短絡した2つのPNPトランジスタQ11、Q12と抵抗R1とを、トランジスタQ11、Q12をプラス電源端子N1側にして直列に接続し、トランジスタQ12のコレクタをトランジスタQ10のベースに接続してある。
このように本実施形態では、トランジスタQ6のコレクタ−エミッタ間電圧がトランジスタQ5のそれと等しい値に維持されるため、両トランジスタの電流増幅率hfeが等しい値となる。従って、動作時のカレントミラー比はセル比のM:1に維持されるようになり、定電流回路の電流増幅率がトランジスタQ6のアーリー効果により変動することが抑止される効果を生ずる。
次に本発明の第3の実施形態について説明する。本実施形態は、前記第1、第2の実施形態の双方に対して、更に改善を加えた実施形態である。本実施形態の改善内容は、出力電流Io が大きくなった場合、あるいは負荷RLの値が大きい場合などにより、出力端子No の電位Vo が上昇した場合に、トランジスタQ4の周辺に寄生する寄生トランジスタに電流が流れてカレントミラー回路2のカレントミラー比がセル比から外れるのを抑制した点にある。
しかし、このようなPN接合分離構造の場合には、目的とするトランジスタQ4の他に、好ましくない寄生トランジスタが同時に形成されてしまう。図中に示したトランジスタQa、Qbはその寄生トランジスタである。寄生トランジスタQaは、トランジスタQ4のP- のベース領域24をコレクタ領域に、トランジスタQ4のコレクタ領域22及び埋め込みN+ 層26をベース領域に、P型シリコン基板21をコレクタ領域としたPNPトランジスタとして寄生する。また、寄生トランジスタQbは、トランジスタQ4のN- のコレクタ領域22をコレクタ領域に、P型のアイソレーション領域28をベース領域に、素子分離された対岸のN- シリコン層22をエミッタ領域としたNPNトランジスタとして寄生する。
本実施形態の定電流回路は、このような不具合を改善するためのもので、上記問題がPN接合分離に起因して寄生トランジスタQa、Qbが形成されることによることから、それらの寄生トランジスタが形成されることのないトレンチ素子分離構造を採用したものである。
Claims (3)
- ベース共通、エミッタ共通に接続された第1、第2のNPNトランジスタで構成され、コレクタとベースとが共通に接続された第1のNPNトランジスタのコレクタに流れ込む電流を一定比率で減少させた電流を第2のNPNトランジスタのコレクタから吸引する第1のカレントミラー回路と、
該第2のNPNトランジスタのコレクタが吸引する電流と、該コレクタに供給される基準定電流との誤差電流を増幅する誤差電流増幅回路と、
ベース共通、エミッタ共通に接続された第3、第4のNPNトランジスタで構成され、第3のNPNトランジスタのコレクタはプラス電源端子に接続され、前記共通接続されたベースに前記誤差電流増幅回路の出力電流を受けて第3のNPNトランジスタのコレクタに流れる電流を一定比率で減少させた電流を第4のNPNトランジスタのコレクタから吸引する第2のカレントミラー回路と、
ベース共通、エミッタ共通に接続された第5、第6のPNPトランジスタで構成され、共通接続されたエミッタはプラス電源端子に接続され、第5のPNPトランジスタのベースとコレクタは共に前記第2のカレントミラー回路の第4のNPNトランジスタのコレクタに接続されて該コレクタによって電流吸引を受け、第5のPNPトランジスタのコレクタに流れる電流を一定比率で減少させた電流を第6のPNPトランジスタのコレクタから前記第1のカレントミラー回路の第1のNPNトランジスタのコレクタに供給する第3のカレントミラー回路と、により構成され、
前記第2のカレントミラー回路の共通接続されたエミッタより負荷に出力電流を供給する定電流回路。 - 請求項1に記載の定電流回路において、前記第1のNPNトランジスタと第6のPNPトランジスタとの間に、エミッタを第6のPNPトランジスタのコレクタに、コレクタを第1のNPNトランジスタのコレクタに接続した第7のPNPトランジスタを設け、該第7のPNPトランジスタのベース電位を、前記プラス電源端子の電位よりも第6のPNPトランジスタのベース−エミッタ間順方向電位差の2倍の電位差だけ低い電位に維持するように構成したことを特徴とする定電流回路。
- 請求項1または2に記載の定電流回路において、少なくとも前記第2のカレントミラー回路を集積回路で構成すると共に、該第2のカレントミラー回路を構成する第4のNPNトランジスタと他の素子とを、トレンチ構造で素子分離したことを特徴とする定電流回路。
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