JP4214879B2 - 定電流回路 - Google Patents

Description

本発明は、基準定電流の数百ないし千倍を超える大きな定電流を精度良く負荷に供給することのできる定電流回路に関する。

従来より、基準となる定電流を所定倍した定電流を供給する定電流回路が多くの回路で使用されている。図９は、そのような定電流回路をカレントミラー回路で実現した代表的なものである。図中のトランジスタＱ２１とＱ２２のセル比は１：Ｎに構成されている。２つのトランジスタのエミッタ接地電流増幅率ｈfeは等しいとすると、この場合次の式が成り立つ。

出力電流 Ｉo ＝ｈfe・Ｎ・Ｉb
入力電流 Ｉin ＝（Ｎ＋１）・Ｉb ＋ｈfe・Ｉb
この２式より、
Ｉo ／（Ｎ・Ｉin）＝ｈfe／（Ｎ＋１＋ｈfe） （１）式従って、目標とする電流増幅率Ｎに対する誤差率Ｅは次のようになる。

誤差率 Ｅ＝１−Ｉo ／（Ｎ・Ｉin）＝（Ｎ＋１）／（Ｎ＋１＋ｈfe） （２）式この式によれば回路の電流増幅率Ｎの値が小さく、トランジスタの電流増幅率ｈfeの値が大きい場合には誤差率Ｅは小さいが、電流増幅率Ｎの値を大きくした場合には誤差率Ｅは大きな値となる。例えば、トランジスタの電流増幅率ｈfe＝１００、回路の電流増幅率Ｎ＝１００ とした場合には、誤差率Ｅは、０．５０ 、即ち、５０％もの誤差が生じるため使用に耐えない。

上記の誤差は、トランジスタＱ２１、Ｑ２２のベース電流が基準定電流源に流れ込むことによるものである。従って、この基準定電流源に流れ込むベース電流を減少させれば誤差率Ｅを小さくすることができる。図１０はそのような考えに従いベース電流の流路に電流増幅用のトランジスタＱ２３を追加した定電流回路である。

図１０の回路では、各トランジスタの電流増幅率ｈfeの値は等しいとして次の式が成り立つ。
出力電流 Ｉo ＝ｈfe・Ｎ・Ｉb
入力電流 Ｉin ＝Ｉx ＋ｈfe・Ｉb
（Ｎ＋１）・Ｉb ＝（ｈfe＋１）・Ｉx
これらの式より目標とする回路の電流増幅率Ｎに対する誤差率Ｅを求めると、次のようになる。
誤差率 Ｅ＝（Ｎ＋１）／（（Ｎ＋１）＋ｈfe・（ｈfe＋１）） （３）式 ≒１／（１＋ｈfe² ／（Ｎ＋１））
この式に、前述の数値例と同じくトランジスタ電流増幅率ｈfe＝１００、回路の電流増幅率Ｎ＝１００ を代入すると、誤差率Ｅは０．９８％となり、図９の定電流回路に比べて大幅に精度が改善される。

しかしながら、この図１０の回路の場合も、希望とする回路の電流増幅率Ｎの値を１０００とした場合には、誤差率Ｅは９．０％と大きな値となってしまう。従って、精度が要求される用途には採用することができない。
特開平１０−９１２６０号公報

本発明は、このような従来技術の問題点を解決するためになされたもので、基準定電流の数百ないし千倍を超える大きな定電流を精度良く負荷に供給することのできる定電流回路を提供することを課題とする。

前記課題を達成するための請求項１に記載の発明は、ベース共通、エミッタ共通に接続された第１、第２のＮＰＮトランジスタで構成され、コレクタとベースとが共通に接続された第１のＮＰＮトランジスタのコレクタに流れ込む電流を一定比率で減少させた電流を第２のＮＰＮトランジスタのコレクタから吸引する第１のカレントミラー回路と、
該第２のＮＰＮトランジスタのコレクタが吸引する電流と、該コレクタに供給される基準定電流との誤差電流を増幅する誤差電流増幅回路と、
ベース共通、エミッタ共通に接続された第３、第４のＮＰＮトランジスタで構成され、第３のＮＰＮトランジスタのコレクタはプラス電源端子に接続され、前記共通接続されたベースに前記誤差電流増幅回路の出力電流を受けて第３のＮＰＮトランジスタのコレクタに流れる電流を一定比率で減少させた電流を第４のＮＰＮトランジスタのコレクタから吸引する第２のカレントミラー回路と、
ベース共通、エミッタ共通に接続された第５、第６のＰＮＰトランジスタで構成され共通接続されたエミッタはプラス電源端子に接続され、第５のＰＮＰトランジスタのベースとコレクタは共に前記第２のカレントミラー回路の第４のＮＰＮトランジスタのコレクタに接続されて該コレクタによって電流吸引を受け、第５のＰＮＰトランジスタのコレクタに流れる電流を一定比率で減少させた電流を第６のＰＮＰトランジスタのコレクタから前記第１のカレントミラー回路の第１のＮＰＮトランジスタのコレクタに供給する第３のカレントミラー回路と、により構成された回路であって、
前記第２のカレントミラー回路の共通接続されたエミッタより負荷に出力電流を供給するようにした定電流回路である。

このような構成の定電流回路によれば、特に希望する電流増幅率が数百ないし数千倍と高い場合に、従来回路に比べて電流増幅率の誤差が小さい精度の良い定電流を負荷に供給することができる。

また、請求項２に記載の発明は、請求項１に記載の定電流回路において、前記第１のＮＰＮトランジスタと第６のＰＮＰトランジスタとの間に、エミッタを第６のＰＮＰトランジスタのコレクタに、コレクタを第１のＮＰＮトランジスタのコレクタに接続した第７のＰＮＰトランジスタを設け、該第７のＰＮＰトランジスタのベース電位を、前記プラス電源端子の電位よりも第６のＰＮＰトランジスタのベース−エミッタ間順方向電位差の２倍の電位差だけ低い電位に維持するように構成したことを特徴とする定電流回路である。

このような構成の定電流回路によれば、第３のカレントミラー回路を構成する第５、第６のＰＮＰトランジスタのコレクタ−エミッタ間電圧が等しくなるため、アーリー効果によって第３のカレントミラー回路のカレントミラー比が設計値から外れることを防止することができ、定電流回路全体の電流増幅率の誤差を小さくすることができる。

また、請求項３に記載の発明は、請求項１または２に記載の定電流回路において、少なくとも前記第２のカレントミラー回路を集積回路で構成すると共に、該第２のカレントミラー回路を構成する第４のＮＰＮトランジスタと他の素子とを、トレンチ構造で素子分離したことを特徴とする定電流回路である。

このような素子分離構造を採用すれば、第４のＮＰＮトランジスタのコレクタから接地に流れる寄生トランジスタに起因する漏れ電流を少なくすることができ、出力電圧がより高い電圧範囲まで定電流回路の電流増幅率の誤差を小さく保つことができる。

（第１の実施形態）
図１は、本発明の第１の実施形態の定電流回路の回路図である。本実施形態の定電流回路は、第１、第２のＮＰＮトランジスタＱ１、Ｑ２とからなる第１のカレントミラー回路１と、第３、第４のＮＰＮトランジスタＱ３、Ｑ４とからなる第２のカレントミラー回路２と、第５、第６のＰＮＰトランジスタからなる第３のカレントミラー回路３と、誤差電流増幅回路４とにより構成されている。

第１のカレントミラー回路１を構成する第１、第２のＮＰＮトランジスタＱ１とＱ２は、セル比がＰ：１となるように形成されておりカレントミラー比はＰ：１である。第２のカレントミラー回路２を構成する第３、第４のＮＰＮトランジスタＱ３とＱ４は、セル比が（Ｎ− 1）：１となるように形成されておりカレントミラー比は（Ｎ−１）：１である。また、第３のカレントミラー回路３を構成する第５、第６のＰＮＰトランジスタＱ５とＱ６は、セル比がＭ：１に形成されておりカレントミラー比はＭ：１である。

第１のカレントミラー回路１のトランジスタＱ１のコレクタとエミッタとは共通に接続されており、その接続点に第３のカレントミラー回路３のトランジスタＱ６のコレクタ電流Ｉ６が供給される。トランジスタＱ２のコレクタには、カレントミラー動作によりベース電流を無視した場合にはＩ６／Ｐのコレクタ電流Ｉ２が流れる。
トランジスタＱ２のコレクタは、本定電流回路の入力端子Ｎi に接続されており、その入力端子Ｎi より基準の入力定電流（基準定電流）Ｉinが供給される。基準入力定電流ＩinとトランジスタＱ２のコレクタ電流Ｉ２との誤差電流ΔＩは、誤差電流増幅回路４に導かれてＧ倍され、その出力よりＧ・ΔＩの電流が出力される。

誤差電流増幅回路４の出力電流Ｇ・ΔＩは、第２のカレントミラー回路２を構成するトランジスタＱ３、Ｑ４の共通接続されたベースに供給される。トランジスタＱ３、Ｑ４のエミッタは共通接続されて本定電流回路の出力端子Ｎo に接続されており、出力端子Ｎo に接続された負荷ＲＬに出力電流Ｉo を供給する。トランジスタＱ３のコレクタはプラス電源端子Ｎ１に接続されており、ベースに前記出力電流Ｇ・ΔＩの大部分が流れることによりコレクタ電流Ｉ３が流れる。一方、トランジスタＱ４のコレクタには、カレントミラー動作によりＩ３／（Ｎ−１）のコレクタ電流Ｉ４が流れる。Ｎの値は通常、大きな値に設計されるので、出力電流Ｉo はその殆どがトランジスタＱ３を流れるコレクタ電流Ｉ３によって供給される。

トランジスタＱ４のコレクタは、第３のカレントミラー回路３のトランジスタＱ５のコレクタに接続されている。トランジスタＱ５のベースはそのコレクタに接続されており、トランジスタＱ４はその相互接続点より電流Ｉ４を吸引する。トランジスタＱ５、Ｑ６のエミッタは共にプラス電源端子Ｎ１に接続されている。トランジスタＱ６のコレクタからは、カレントミラー動作によりＩ４／Ｍのコレクタ電流Ｉ６が、第１のカレントミラー回路１のトランジスタＱ１のコレクタに供給される。

誤差電流増幅回路４は、例えば図２、図３のような回路で構成される。図２は、誤差電流ΔＩをトランジスタＱ７で電流増幅した後、更にトランジスタＱ８、Ｑ９で構成されるカレントミラー回路でＡ倍に電流増幅する回路で、トランジスタの電流増幅率をｈfeとすると、全体としてＡ・ｈfe倍の電流増幅率が得られる。図３は、トランジスタＱ７、Ｑ８の従属接続で２段増幅する回路で、全体としてｈfe・ｈfe倍の電流増幅率が得られる。

図１に示した定電流回路は、比例制御のフィードバック回路を構成しており、そのブロック線図は図４に示すようになる。基準入力定電流Ｉinとフィードバック電流Ｉ２との差が減算器５により算出され、誤差電流ΔＩとしてブロック６に入力される。減算器５は、コレクタ電流Ｉ２を吸引するトランジスタＱ２と、そのコレクタに基準定電流Ｉinを供給する定電流電源との相互接続点における挙動を表わしている。ブロック６は、誤差電流増幅回路４の入出力関係を表わすブロックで、その伝達関数は電流増幅率Ｇである。

Ｇ倍された出力電流Ｇ・ΔＩは、続くブロック７と８に入力される。ブロック７は、電流Ｇ・ΔＩと出力電流Ｉo との間の入出力関係を表わすブロックで、その伝達関数は（ｈfe＋１）である。また、ブロック８は、電流Ｇ・ΔＩと、電流（Ｉ３＋Ｉ４）との間の入出力関係を表わすブロックで、その伝達関数はｈfeである。

ブロック９は、第２のカレントミラー回路２における電流（Ｉ３＋Ｉ４）とトランジスタＱ４のコレクタ電流Ｉ４との間の入出力関係を表わすブロックで、その伝達関数は１／Ｎである。また、ブロック１０は、第３のカレントミラー回路３の入出力関係を表わすブロックで、その伝達関数は１／Ｍである。但し、ベース電流は無視してある。同じくブロック１１は、第１のカレントミラー回路１の入出力関係を表わすブロックで、その伝達関数は１／Ｐである。この場合も、ベース電流は無視してある。

図４のブロック線図により基準入力定電流Ｉinと出力電流Ｉo の関係を求めると、次のようになる。
Ｉo ／（Ｎ・Ｍ・Ｐ・Ｉin）＝（ｈfe＋１）／（Ｎ・Ｍ・Ｐ／Ｇ＋ｈfe） （４）式ここで、Ｎ・Ｍ・Ｐ／Ｇ≪ｈfe となるように誤差電流増幅回路４の電流増幅率Ｇの値を設計したとすると、（４）式の右辺は（１＋１／ｈfe）となる。即ち、目標とする回路の電流増幅率Ｎ・Ｍ・Ｐに対する誤差率Ｅは１／ｈfeとなる。従って、例えば電流増幅率ｈfeの値が１００のトランジスタを使用した場合には、誤差率Ｅは１．０％と小さな値となる。

しかし、本実施形態の場合には、この他にも誤差の原因が存在する。それは、図４中のブロック１０、１１の伝達関数が、カレントミラー回路３、１中のトランジスタのベース電流を考慮していないことによる誤差である。
トランジスタのベース電流を考慮した場合のブロック１０、１１の伝達関数は、（１）式を求めたと同じようにして計算すると次のようになる。
Ｉ6 ／Ｉ4 ＝（１／Ｍ）・（１／（１＋１／ｈfe＋１／（ｈfe・Ｍ）））
Ｉ2 ／Ｉ6 ＝（１／Ｐ）・（１／（１＋１／ｈfe＋１／（ｈfe・Ｐ）））
ここで、１／（ｈfe・Ｍ）≪１、１／（ｈfe・Ｐ）≪１ としてよいから、これらの式は次のようになる。
Ｉ6 ／Ｉ4 ＝（１／Ｍ）・（１／（１＋１／ｈfe））
Ｉ2 ／Ｉ6 ＝（１／Ｐ）・（１／（１＋１／ｈfe））

これらの式を用いて（４）式を計算し直すと次のようになる。
Ｉo ／（Ｎ・Ｍ・Ｐ・Ｉin）＝（１＋１／ｈfe）³ （５）式従って、この場合の定電流回路の電流増幅率の誤差率Ｅは、次のようになる。
誤差率 Ｅ＝１−（１＋１／ｈfe）³ （６）式この式の前提条件は、Ｎ・Ｍ・Ｐ／Ｇ≪ｈfe 、１／（ｈfe・Ｍ）≪１、１／（ｈfe・Ｐ）≪１ が成立していることである。

例えば、ｈfe＝１００、Ｎ＝Ｍ＝Ｐ＝１０、Ｎ・Ｍ・Ｐ＝１０００ の場合には、誤差率Ｅは、３．０％となる。同じ条件で従来回路の図１０の場合について（３）式で計算した誤差率Ｅは９．０％であった。従って、本実施形態の方が誤差率は小さくなる。
この誤差率の改善は、電流増幅率Ｎ・Ｍ・Ｐの値が大きくなる程、顕著になる。例えば、Ｎ・Ｍ・Ｐ＝２０００、Ｎ＝Ｍ＝Ｐ＝１２．６の場合の本実施形態の誤差率Ｅは、やはり３．０％にとどまるのに対して、図１０の従来回路の場合には、１６．５％と大きくなる。

このように本実施形態の図１の定電流回路は、１０００倍以上の非常に高い電流増幅率が要求される場合に特に効果がある。

（第２の実施形態）
図５は、本発明の第２の実施形態の定電流回路の回路図である。本実施形態の定電流回路は、第１の実施形態の図１の定電流回路に改善を加えたものであり図１と同一部分には同一の符号が付してある。

改善内容は、図中の第３のカレントミラー回路３のカレントミラー比が、第６のＰＮＰトランジスタＱ６に現れるアーリー効果により変動することを防止するようにした点にある。トランジスタＱ５とＱ６とは、同一プロセス、同一工程で形成され、所望のカレントミラー比は、そのセル面積を変えることで実現されている。従って、両トランジスタは同一のエミッタ接地電流増幅率ｈfeを持つ筈であり、同じ電流増幅率ｈfeで動作した時に、所望のカレントミラー比が実現される。

しかし、両トランジスタを同じ電流増幅率ｈfeで動作させるためには、ベース−エミッタ間電圧が同一であることだけでは不十分で、コレクタ−エミッタ間電圧も同一に保つ必要がある。両トランジスタは、共にエミッタ接地の活性領域で動作している。活性領域においてはベース電流を一定とした場合、コレクタ電流のコレクタ−エミッタ間電圧に対する依存性は低い。しかしながら、コレクタ−エミッタ間電圧の変化に対するコレクタ電流の変化率はゼロではなく、コレクタ−エミッタ間電圧が増すとコレクタ電流も僅かに増加する。この現象はアーリー効果と呼ばれ、ベース領域の幅がコレクタ−エミッタ間電圧により僅かに変化することが原因と説明されている。

図１の定電流回路における第３のカレントミラー回路３の入力側トランジスタＱ５のコレクタ−エミッタ間電圧は、コレクタがベースに接続されていることからベース−エミッタ間順方向電圧ＶF に等しい。一方、出力側トランジスタＱ６のコレクタは、第１のカレントミラー回路１のトランジスタＱ１のコレクタに接続されており、その電位は接地電位にトランジスタＱ１のベース−エミッタ間順方向電圧ＶF を加えた電位である。

従って、トランジスタＱ６のコレクタ−エミッタ間電圧は、電源電圧をＶccとすると（Ｖcc−ＶF ）となり、この値はトランジスタＱ５のコレクタ−エミッタ間電圧ＶF よりはるかに大きい。従って、トランジスタＱ６の電流増幅率ｈfeは、トランジスタＱ５のそれよりも僅かに大きくなり、カレントミラー比がセル比１：Ｍから僅かに外れることになる。このカレントミラー比が設計値から外れることは、定電流回路の電流増幅率に誤差を生じさせる原因となる。

このようなアーリー効果が現れないように、本実施形態では図５に示すように、トランジスタＱ６のコレクタとトランジスタＱ１のコレクタとの間に、第７のＰＮＰトランジスタＱ１０を追加し、そのベース電位を（Ｖcc−２・ＶF ）に維持するようにしてある。
ベース電位を（Ｖcc−２・ＶF ）に維持するために、プラス電源端子Ｎ１と接地ＧＮＤ間に、ベース−コレクタ間を短絡した２つのＰＮＰトランジスタＱ１１、Ｑ１２と抵抗Ｒ１とを、トランジスタＱ１１、Ｑ１２をプラス電源端子Ｎ１側にして直列に接続し、トランジスタＱ１２のコレクタをトランジスタＱ１０のベースに接続してある。

これにより、トランジスタＱ１０のベース電位は（Ｖcc−２・ＶF ）となり、そのコレクタはこれよりＶF だけ高い（Ｖcc−ＶF ）となる。従って、トランジスタＱ６のコレクタ−エミッタ間電圧はＶF となり、トランジスタＱ５のそれと等しくなる。
このように本実施形態では、トランジスタＱ６のコレクタ−エミッタ間電圧がトランジスタＱ５のそれと等しい値に維持されるため、両トランジスタの電流増幅率ｈfeが等しい値となる。従って、動作時のカレントミラー比はセル比のＭ：１に維持されるようになり、定電流回路の電流増幅率がトランジスタＱ６のアーリー効果により変動することが抑止される効果を生ずる。

（第３の実施形態）
次に本発明の第３の実施形態について説明する。本実施形態は、前記第１、第２の実施形態の双方に対して、更に改善を加えた実施形態である。本実施形態の改善内容は、出力電流Ｉo が大きくなった場合、あるいは負荷ＲＬの値が大きい場合などにより、出力端子Ｎo の電位Ｖo が上昇した場合に、トランジスタＱ４の周辺に寄生する寄生トランジスタに電流が流れてカレントミラー回路２のカレントミラー比がセル比から外れるのを抑制した点にある。

図６は、第２のカレントミラー回路２のトランジスタＱ４付近の構造例を示したものである。トランジスタＱ４は、Ｐ型シリコン基板２１の上に形成したコレクタ領域２２として機能するＮ^- シリコン層２２の表層部に、Ｎ⁺ のエミッタ領域２３、Ｐ^- のベース領域２４、及びコレクタ領域２２とのコンタクトを保つためのＮ⁺ のコレクタコンタクト領域２５を形成して構成されている。なお、コレクタ領域２２のＮ^- シリコン層とＰ型シリコン基板２１との間には、コレクタ領域２２の電位勾配を少なくするための埋め込みＮ⁺ 層２６が形成されている。

そして図６の構成では、トランジスタＱ４が形成されている領域と、他のトランジスタ、接地端子２７等が形成されている領域との間にＰ型のアイソレーション領域２８を形成して素子間の電気的分離が図られている。いわゆるＰＮ接合分離と呼ばれる素子分離構造である。
しかし、このようなＰＮ接合分離構造の場合には、目的とするトランジスタＱ４の他に、好ましくない寄生トランジスタが同時に形成されてしまう。図中に示したトランジスタＱａ、Ｑｂはその寄生トランジスタである。寄生トランジスタＱａは、トランジスタＱ４のＰ^- のベース領域２４をコレクタ領域に、トランジスタＱ４のコレクタ領域２２及び埋め込みＮ⁺ 層２６をベース領域に、Ｐ型シリコン基板２１をコレクタ領域としたＰＮＰトランジスタとして寄生する。また、寄生トランジスタＱｂは、トランジスタＱ４のＮ^- のコレクタ領域２２をコレクタ領域に、Ｐ型のアイソレーション領域２８をベース領域に、素子分離された対岸のＮ^- シリコン層２２をエミッタ領域としたＮＰＮトランジスタとして寄生する。

このような寄生トランジスタＱａ、Ｑｂが存在すると、それらが特定条件下で導通して電流を流し、定電流回路の電流増幅率に誤差を生じさせることがある。次にそのような場合について説明する。

トランジスタＱ４のコレクタ電位は、プラス電源電圧ＶccからトランジスタＱ５のコレクタ−エミッタ間電圧である前記ベース−エミッタ間順方向電圧ＶF を引いた一定電圧に維持されている。一方、トランジスタＱ４のエミッタは出力端子Ｎo に接続されており、その電位は出力電圧Ｖo によって変化する。

出力電圧Ｖo が低く、トランジスタＱ４のコレクタ−エミッタ間にＶF 以上の電圧が加わっている状態では、トランジスタＱ４は活性領域で動作する。この状態では、エミッタ領域２３からベース領域２４に注入された少数キャリアである電子は、その殆どがベース領域２４を拡散で通過してコレクタ領域２４に流れ込みコレクタ電流となる。ベース−コレクタ間は逆方向にバイアスされているため、寄生トランジスタＱａのベースには電流が流れず寄生トランジスタＱａが導通することはない。寄生トランジスタＱａが導通しないため、寄生トランジスタＱｂもベース電流が流れずそのコレクタ−エミッタ間が導通することはない。

この状態から出力電圧Ｖo が上昇し、トランジスタＱ４のコレクタ−エミッタ間電圧がＶF より小さくなったとする。すると、トランジスタＱ４のコレクタ−ベース接合は準方向にバイアスされるようになり、ベース領域２４からコレクタ領域２２にホールの注入が始まる。注入されたホールは、コレクタ領域２２内では少数キャリアであり、その一部が拡散により寄生トランジスタＱａのコレクタ領域であるＰ型シリコン基板２１に流れ込む。

Ｐ型シリコン基板２１に流れ込んだ電流は、寄生トランジスタＱｂのベース電流となって接地端子２７に流出する。こうして寄生トランジスタＱｂにベース電流が流れる。すると、電流増幅作用によりトランジスタＱ４のコレクタ領域２２から接地端子２７に電流が流れる。このように出力電圧Ｖo が上昇すると、トランジスタＱ４のコレクタから接地ＧＮＤに寄生電流（漏れ電流）の流路が形成される。

寄生電流（漏れ電流）が流れていない状態では、トランジスタＱ４のコレクタに流れ込む電流Ｉ４と、トランジスタＱ３のコレクタ電流との比は、セル比で決まる１：（Ｎ−１）である。しかし、上述したような寄生電流（漏れ電流）の流路が形成されると、トランジスタＱ４のコレクタ端子に流れ込む電流は、本来のコレクタ電流に寄生電流（漏れ電流）が加わって増加し、セル比で決まる比率よりも増加する。

図８は、トランジスタＱ４のコレクタ−エミッタ間電圧Ｖceが減少した場合の電流比Ｉ３／Ｉ４の変化の例を示したものである。上述したＰＮ接合分離構造の場合は、図中の“ＰＮ接合分離 "の曲線が示すように、トランジスタＱ４のコレクタ−エミッタ間電圧Ｖceの低下と共に、電流比Ｉ３／Ｉ４は急激に減少してセル比（Ｎ−１）／１から大幅に外れてくる。

このようにセル比から外れた電流Ｉ４が、第３のカレントミラー回路３のトランジスタＱ５のコレクタ−ベース共通接続点から吸引されれば、定電流回路の電流増幅率は、目的とするＮ・Ｍ・Ｐ倍から外れてくることになる。
本実施形態の定電流回路は、このような不具合を改善するためのもので、上記問題がＰＮ接合分離に起因して寄生トランジスタＱａ、Ｑｂが形成されることによることから、それらの寄生トランジスタが形成されることのないトレンチ素子分離構造を採用したものである。

図７は、本実施形態のトレンチ素子分離構造を採用したトランジスタＱ４付近の構造を示したものである。支持基板としてのＰ型シリコン基板２１の上に、アイソレーション層としてのＳｉＯ２ 膜２９を形成し、その上にＮ⁺ シリコン層２６、コレクタ領域として機能するＮ^- シリコン層２２が形成され、その表層部にベース領域２４、エミッタ領域２３、コレクタコンタクト領域２５が形成されトランジスタＱ４が構成されている。

そしてトランジスタＱ４と、他のトランジスタ素子等との間はトレンチ素子分離構造により電気的分離が図られている。トレンチ素子分離構造は、最初にトランジスタＱ４の周りに、Ｎ^- 層２２とＮ⁺ 層２９を貫きＳｉＯ２ 膜２９まで達する狭いトレンチ（溝）をエッチングで設ける。次に、その内側を酸化してＳｉＯ２ 膜３０で覆い、溝３１内にポリシリコン等を充填して形成される。素子間及び素子とＰ型シリコン基板２１とを隔てるＳｉＯ２ 膜３０、２９は良質な絶縁体であるために、それらを通して流れる漏れ電流は極めて僅かになる。また、図６のＰＮ接合分離の場合のような寄生トランジスタが形成されることもない。

従って、トランジスタＱ４のコレクタから接地ＧＮＤに流れる漏れ電流が最小限に抑えられるため、トランジスタＱ４のコレクタ−エミッタ間電圧Ｖceが低い値まで、電流比Ｉ３／Ｉ４の値が正常値に維持される。図８中の“トレンチ分離 "の曲線は、この様子を表わしている。電流比Ｉ３／Ｉ４が、セル比（Ｎ−１）／１から許容値α・（Ｎ−１）／１に減少する時のコレクタ−エミッタ間電圧Ｖceは、ＰＮ接合分離の場合は図中のａ点に相当する電圧であるのに対して、トレンチ素子分離の場合にはｂ点に相当する電圧となる。即ち、トレンチ分離構造の場合の方が低い電圧まで仕様を満足することができる。このことは、それだけ高い出力電圧Ｖo まで許容誤差内で使用可能であることを意味する。

このように、本実施形態の定電流回路は、トレンチ素子分離構造を採用したことにより、電流増幅率を許容範囲内に維持したまま、より高い出力電圧まで動作することができる。

第１の実施形態の定電流回路の回路図である。 誤差電流増幅回路の回路例である。 誤差電流増幅回路の他の回路例である。 第１の実施形態の定電流回路のブロック線図である。 第２の実施形態の定電流回路の回路図である。 ＰＮ接合分離によるトランジスタの構成例である。 トレンチ分離によるトランジスタの構成例である。 コレクタ−エミッタ間電圧に対する電流比Ｉ３／Ｉ４の変化例である。 従来の定電流回路の例である。 従来の定電流回路の他の例である。

符号の説明

図面中、１は第１のカレントミラー回路、２は第２のカレントミラー回路、３は第３のカレントミラー回路、４は誤差電流増幅回路、Ｇは誤差電流増幅回路の電流増幅率、ＧＮＤは接地、Ｉinは基準定電流、Ｉo は出力電流、Ｎ1 はプラス電源端子、Ｎi は入力端子、Ｑ１は第１のＮＰＮトランジスタ、Ｑ２は第２のＮＰＮトランジスタ、Ｑ３は第３のＮＰＮトランジスタ、Ｑ４は第４のＮＰＮトランジスタ、Ｑ５は第５のＰＮＰトランジスタ、Ｑ６は第６のＰＮＰトランジスタ、Ｑ１０は第７のＰＮＰトランジスタ、ＲＬは負荷、Ｖccはプラス電源電圧、Ｖo の出力電圧、ΔＩは誤差電流を示す。

Claims (3)

1. ベース共通、エミッタ共通に接続された第１、第２のＮＰＮトランジスタで構成され、コレクタとベースとが共通に接続された第１のＮＰＮトランジスタのコレクタに流れ込む電流を一定比率で減少させた電流を第２のＮＰＮトランジスタのコレクタから吸引する第１のカレントミラー回路と、
   該第２のＮＰＮトランジスタのコレクタが吸引する電流と、該コレクタに供給される基準定電流との誤差電流を増幅する誤差電流増幅回路と、
   ベース共通、エミッタ共通に接続された第３、第４のＮＰＮトランジスタで構成され、第３のＮＰＮトランジスタのコレクタはプラス電源端子に接続され、前記共通接続されたベースに前記誤差電流増幅回路の出力電流を受けて第３のＮＰＮトランジスタのコレクタに流れる電流を一定比率で減少させた電流を第４のＮＰＮトランジスタのコレクタから吸引する第２のカレントミラー回路と、
   ベース共通、エミッタ共通に接続された第５、第６のＰＮＰトランジスタで構成され、共通接続されたエミッタはプラス電源端子に接続され、第５のＰＮＰトランジスタのベースとコレクタは共に前記第２のカレントミラー回路の第４のＮＰＮトランジスタのコレクタに接続されて該コレクタによって電流吸引を受け、第５のＰＮＰトランジスタのコレクタに流れる電流を一定比率で減少させた電流を第６のＰＮＰトランジスタのコレクタから前記第１のカレントミラー回路の第１のＮＰＮトランジスタのコレクタに供給する第３のカレントミラー回路と、により構成され、
   前記第２のカレントミラー回路の共通接続されたエミッタより負荷に出力電流を供給する定電流回路。
2. 請求項１に記載の定電流回路において、前記第１のＮＰＮトランジスタと第６のＰＮＰトランジスタとの間に、エミッタを第６のＰＮＰトランジスタのコレクタに、コレクタを第１のＮＰＮトランジスタのコレクタに接続した第７のＰＮＰトランジスタを設け、該第７のＰＮＰトランジスタのベース電位を、前記プラス電源端子の電位よりも第６のＰＮＰトランジスタのベース−エミッタ間順方向電位差の２倍の電位差だけ低い電位に維持するように構成したことを特徴とする定電流回路。
3. 請求項１または２に記載の定電流回路において、少なくとも前記第２のカレントミラー回路を集積回路で構成すると共に、該第２のカレントミラー回路を構成する第４のＮＰＮトランジスタと他の素子とを、トレンチ構造で素子分離したことを特徴とする定電流回路。
   
   

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