KR102416199B1 - 전계 효과 트랜지스터 보호 장치 및 이를 이용한 과전류 방지 시스템 - Google Patents

전계 효과 트랜지스터 보호 장치 및 이를 이용한 과전류 방지 시스템 Download PDF

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Abstract

본 발명은 전계 효과 트랜지스터 보호 장치 및 이를 이용한 과전류 방지 시스템에 관한 것으로, 보다 구체적으로, 전계 효과 트랜지스터(Field Effect Transistor, FET) 스위치부와 저항부를 연결하고, FET 스위치부에 과전류가 인가되는 경우, 저항부의 저항값을 순간적으로 증대시킴으로써, FET 스위치부의 게이트(Gate) 전압이 정상 수준까지 안정적으로 증가하도록 할 수 있는, 전계 효과 트랜지스터 보호 장치 및 이를 이용한 과전류 방지 시스템에 관한 것이다.

Description

전계 효과 트랜지스터 보호 장치 및 이를 이용한 과전류 방지 시스템{APPARATUS FOR PROTECTING FIELD EFFECT TRANSISTOR AND SYSTEM FOR PREVENTING OVER-CURRENT USING THE SAME}
본 발명은 전계 효과 트랜지스터 보호 장치 및 이를 이용한 과전류 방지 시스템에 관한 것으로, 보다 구체적으로, 전계 효과 트랜지스터(Field Effect Transistor, FET) 스위치부와 저항부를 연결하고, FET 스위치부에 과전류가 인가되는 경우, 저항부의 저항값을 순간적으로 증대시킴으로써, FET 스위치부의 게이트(Gate) 전압이 정상 수준까지 안정적으로 증가하도록 할 수 있는, 전계 효과 트랜지스터 보호 장치 및 이를 이용한 과전류 방지 시스템 에 관한 것이다.
전계 효과 트랜지스터(Field Effect Transistor, FET)란 반도체 소자의 한 종류로써, 반도체 내의 내부 전기전도과정에 한 극성(polarity)의 반송자(전자 또는 정공)만 관여하는 단극성 트랜지스터를 의미한다.
FET은 전자나 정공 중 하나의 반송자에 의해서만 동작하는 단극성 소자이며, 접합 트랜지스터에 비해서 큰 입력 임피던스를 가지고 있다는 점에서 전압증폭소자로 사용될 수 있다. 또한, 잡음특성이 양호하여 소신호를 취급하기 좋고, 제조과정이 간단하고 집적회로에서 차지하는 공간이 적어서 집적도(集積度, packing density)를 아주 높게 할 수 있다는 이점이 있다. 이러한 이점으로 인해, FET은 다양한 분야에 적용되어 사용되고 있다.
일반적으로 FET 소자를 병렬 연결하여 스위칭 소자로 사용하는 경우, 병렬로 연결된 FET 소자의 게이트(Gate) 단자에 게이트 신호를 입력시켜 FET 소자를 도통시킴으로써, 전기 회로상에 전류가 병렬 연결된 FET 소자에 분할되어 흐를 수 있게 한다.
한편, FET 소자는 제조상의 오차 등 다양한 변수에 의해 모든 특성이 동일하도록 제작되는 것이 불가능하기 때문에, 각각의 FET 소자마자 특성이 서로 차이가 발생할 수 있다.
도 1에 도시된 바를 참조하면, FET 소자는 FET 소자의 온도와 FET 소자의 각각의 특성에 따라 문턱전압(Threshold Voltage)이 변동될 수 있다는 것을 확인할 수 있는데, FET 소자의 온도 등 다양한 요소에 의해서 FET 소자에 특성에 차이로 인해 함께 사용하는 FET 소자들 간의 불균형이 발생할 수 있다는 문제가 있다.
이러한 불균형으로 인해 병렬 연결된 복수의 FET 소자에 동시에 게이트 신호를 입력하더라도 도통 상태가 되는 시간이 달라지게 되며, 이와 같이 FET 소자마자 도통 시간이 차이가 나는 경우, 한쪽 FET 소자를 통해 과전류가 흘러 FET 소자를 손상 시킬 수 있고, 이로 인해 병렬 연결된 FET 소자들을 연쇄적으로 파괴시킬 수 있다는 문제가 있다.
한국공개특허 제10-2014-0135549호
본 발명은 상술된 문제점을 해결하기 위해 도출된 것으로서, 본 발명의 목적은 병렬 연결된 복수의 FET 소자와 복수의 저항부를 각각 연결하고, FET 소자에 과전류가 인가되는 경우, 과전류가 흐르는 FET 소자와 연결된 저항부의 저항값을 증가시켜 과전류를 차단함으로써, FET 스위치부의 게이트(Gate) 전압이 정상 수준까지 안정적으로 증가하도록 할 수 있는 전계 효과 트랜지스터 보호 장치 및 이를 이용한 과전류 방지 시스템을 제공하는 것이다.
본 발명의 일 실시예에 따른 전계 효과 트랜지스터 보호 장치는, 전기 회로상에 위치하는 전계 효과 트랜지스터(Field Effect Transistor, FET) 스위치부 및 상기 FET 스위치부의 드레인(Drain) 단자와 연결되며, 상기 FET 스위치부의 이상 여부에 따라 저항값을 조절하는 저항부를 포함할 수 있다.
일 실시예에서, 상기 FET 스위치부는 병렬 연결된 복수의 FET 소자를 포함할 수 있으며, 상기 저항부는, 상기 복수의 FET 소자와 일대일 대응되도록 상기 복수의 FET 소자의 드레인 단자와 각각 연결되는 복수의 정특성 서미스터(PTC)를 포함할 수 있다.
일 실시예에서, 상기 복수의 FET 소자는 P-채널 모스펫(Metal Oxide Semiconductor Field Effect transistor; MOSFET)일 수 있다.
일 실시예에서, 상기 저항부는, 상기 FET 스위치부에 게이트 신호가 인가된 이후 상기 FET 스위치부의 드레인 단자측 전압값의 감소 속도가 기준 속도를 초과하는 경우, 상기 저항값을 증가시키고, 상기 게이트 단자의 전압값이 기 설정된 값에 도달하는 경우, 상기 저항값을 초기의 설정값으로 조절할 수 있다.
일 실시예에서, 상기 저항부는, 상기 FET 스위치부에 게이트 신호가 인가된 이후 상기 전기 회로의 온도값이 제1 기준 온도값을 초과하는 경우, 상기 저항값을 증가시키고, 상기 전기 회로의 온도값이 제2 기준 온도값 이하로 떨어지는 경우, 상기 저항값을 초기의 설정값으로 조절할 수 있다.
본 발명의 일 실시예에 따른 과전류 방지 시스템은, 전기 회로상에 위치하는 전계 효과 트랜지스터(Field Effect Transistor, FET) 스위치부 및 상기 FET 스위치부의 드레인(Drain) 단자와 연결되는 저항부;를 포함하는 전계 효과 트랜지스터 보호 장치 및 상기 FET 스위치부의 전류값 및 전압값 중 어느 하나 이상을 이용하여 상기 FET 스위치부의 이상을 진단하고, 진단 결과에 기초하여 상기 저항부의 저항값을 조절하는 제어부를 포함할 수 있다.
일 실시예에서, 상기 제어부는, 상기 FET 스위치부에 게이트 신호가 인가된 이후 상기 FET 스위치부의 드레인 단자측 전압값의 감소 속도가 기준 속도를 초과하는 경우, 상기 저항부의 저항값을 증가시키고, 상기 게이트 단자의 전압값이 기 설정된 값에 도달하는 경우, 상기 저항부의 저항값을 초기의 설정값으로 조절할 수 있다.
일 실시예에서, 상기 제어부는, 상기 FET 스위치부에 게이트 신호가 인가된 이후 상기 전기 회로의 온도값이 제1 기준 온도값을 초과하는 경우, 상기 저항부의 저항값을 증가시키고, 상기 전기 회로의 온도값이 제2 기준 온도값 이하로 떨어지는 경우, 상기 저항부의 저항값을 초기의 설정값으로 조절할 수 있다.
본 발명은 병렬 연결된 복수의 FET 소자와 복수의 저항부를 각각 연결하고, FET 소자에 과전류가 인가되는 경우, 과전류가 흐르는 FET 소자와 연결된 저항부의 저항값을 증가시켜 과전류를 차단함으로써, FET 스위치부의 게이트(Gate) 전압이 정상 수준까지 안정적으로 증가하도록 할 수 있는 전계 효과 트랜지스터 보호 장치 및 이를 이용한 과전류 방지 시스템을 제공할 수 있다.
도 1은 전계 효과 트랜지스터의 상태 정보에 따른 전계 효과 트랜지스터의 문턱 전압의 변화를 도시한 그래프이다.
도 2는 본 발명의 일 실시예에 따른 전계 효과 트랜지스터 보호 장치(100)를 개략적으로 도시한 도면이다.
도 3은 본 발명의 일 실시예에 따른, 전계 효과 트랜지스터 보호 장치를 이용한 과전류 방지 시스템(200)을 개략적으로 도시한 도면이다.
이하, 본 발명의 이해를 돕기 위하여 바람직한 실시예를 제시한다. 그러나 하기의 실시예는 본 발명을 보다 쉽게 이해하기 위하여 제공되는 것일 뿐, 실시예에 의해 본 발명의 내용이 한정되는 것은 아니다.
도 2는 본 발명의 일 실시예에 따른 전계 효과 트랜지스터 보호 장치(100)를 개략적으로 도시한 도면이며, 도 3은 본 발명의 일 실시예에 따른, 전계 효과 트랜지스터 보호 장치를 이용한 과전류 방지 시스템(200)을 개략적으로 도시한 도면이다.
도 2 및 3을 참조하면, 본 발명의 일 실시예에 따른 전계 효과 트랜지스터 보호 장치(100)는 전계 효과 트랜지스터(Field Effect Transistor, FET) 스위치부(110) 및 저항부(120)를 포함하여 구성될 수 있다.
여기서, 도 2 및 3에 도시된 전계 효과 트랜지스터 보호 장치(100)는 일 실시예에 따른 것이고, 그 구성요소가 도 2 및 3에 도시된 실시예에 한정되는 것은 아니며, 필요에 따라 부가, 변경 또는 삭제될 수 있다. 예를 들어, 도 2 및 3에 도시된 본 발명의 일 실시예에 따른 전계 효과 트랜지스터 보호 장치(100)에서 FET 스위치(110)부는 두개의 FET 소자(110-1 내지 110-2)가 병렬 연결된 형태로 도시되어 있으나, 세개 이상의 FET 소자가 병렬 연결되거나, 하나의 FET 소자만 사용하는 형태로 구현될 수 있다.
먼저, FET 스위치부(110)는 전기 회로상에 위치하며, 전기 회로의 도통 상태를 제어할 수 있다.
여기서, 도통 상태는 전기 회로의 모든 구성 요소들이 전기적으로 연결되어 폐회로를 형성함으로써, 전기 회로 상에 전류가 흐를 수 있는 온(ON) 상태 및 전기 회로상의 구성 요소들 간의 연결이 전기적으로 단락되어 개회로를 형성함으로써, 전기 회로 상에 전류를 차단하는 오프(OFF) 상태를 의미한다.
FET 스위치부(110)는 복수의 FET 소자(110-1 및 110-2)를 포함할 수 있으며, 복수의 FET 소자(110-1 및 110-2)는 상호 병렬 연결될 수 있다.
일 실시예에서, 복수의 FET 소자(110-1 및 110-2)는 P-채널 모스펫(Metal Oxide Semiconductor Field Effect transistor; MOSFET)일 수 있다. 그러나 본 발명은 이에 한정되지 않는다.
FET 스위치부(110)는 외부에서 입력되는 게이트 신호에 기초하여 도통 상태를 제어할 수 있다. 이를 위해, 본 발명의 일 실시예에 따른 전계 효과 트랜지스터 보호 장치(100)는 게이트 신호 출력부(미도시)를 더 포함할 수 있다.
게이트 신호 출력부는 외부의 제어 시스템으로부터 출력 제어 신호를 수신하는 경우, FET 스위치부(110)에 포함된 복수의 FET 소자(110-1 및 110-2)의 게이트(Gate) 단자에 게이트 신호를 출력할 수 있다.
저항부(120)는 FET 스위치부(110)의 드레인(Drain) 단자와 연결될 수 있으며, FET 스위치부(110)의 이상 여부에 따라 저항값을 조절할 수 있다.
저항부(120)는 복수의 FET 소자(120-1 및 120-2)와 일대일 대응되도록 연결 될 수 있다. 이를 위해 저항부(120)는 복수의 정특성 서미스터(PTC, 120-1 및 120-2)를 포함할 수 있다.
복수의 PTC(120-1 및 120-2)는 복수의 FET 소자(110-1 및 110-2)의 드레인 단자와 각각 연결될 수 있다. 예를 들어, 제1 PTC(120-1)는 제1 FET 소자(110-1)의 드레인 단자와 연결될 수 있고, 제2 PTC(120-2)는 제2 FET 소자(120-2)의 드레인 단자와 연결될 수 있다. 그러나 본 발명은 이에 한정되지 않는다.
복수의 PTC(120-1 및 120-2)는 각각 연결된 복수의 FET 소자(110-1 및 110-2)의 상태 정보에 기초하여 저항값을 조절할 수 있다.
여기서, 상태 정보는 복수의 FET 소자(110-1 및 110-2)의 상태를 진단하기 위한 정보를 의미한다. 예를 들어, 상태 정보는 복수의 FET 소자(110-1 및 110-2)의 온도, 전류, 전류 증감 속도, 전압 및 전압 증감 속도 중 어느 하나 이상의 정보를 포함할 수 있다.
일 실시예에서, 저항부(120)는 FET 스위치부(110)에 게이트 신호가 인가된 이후에 FET 스위치부(110)의 드레인 단자측 전압값의 감소 속도가 기준 속도를 초과하는 경우, 복수의 PTC(120-1 및 120-2)의 저항값을 증가시킬 수 있다. 예를 들어, 제1 FET 소자(110-1)와 제2 FET 소자(110-2)에 게이트 신호를 동시에 인가하였으나, 제1 FET 소자(110-1) 및 제2 FET 소자(110-2)의 특성 차이로 인하여 제1 FET 소자(110-1)와 제2 FET 소자(110-2) 각각의 게이트 전압이 상승되는 속도에 차이가 발생할 수 있다. 이때, 제1 FET 소자(110-1)의 게이트 전압 상승 속도가 제2 FET 소자(110-1)에 비해 현저하게 낮은 경우, 제1 FET 소자(110-1)의 드레인 단자 측 저항값(R-D1)이 빠른 속도로 낮아지게 되고 이에 따라 드레인 단자 측 전압값(VD1)도 빠른 속도로 낮아지게 된다. 즉, 제1 FET 소자(110-1)는 제2 FET 소자(110-2)에 비해 상대적으로 작은 크기의 저항을 가지기 때문에, 제1 FET 소자(110-1)에 전류가 몰려 과전류가 흐르게 되고, 이에 따라 제1 FET 소자(110-1)가 파손될 수 있다. 이때, 저항부(120)는 제1 FET 소자(110-1)의 드레인 단자측 전압값(VD1)이 낮아지는 속도와 기준 속도를 비교하고, 기준 속도를 초과하는 경우 제1 FET 소자(110-1)의 드레인 단자측과 연결된 제1 PTC(120-1)의 저항값을 증가시켜 제1 FET 소자(110-1)에 과도한 전류가 흐르는 것을 방지할 수 있다. 그러나 본 발명은 이에 한정되지 않고, 저항부(120)는 제1 FET 소자(110-1)저항값(R-D1)과 기준 속도를 비교함으로써, 제1 FET 소자(110-1)의 이상을 진단할 수도 있다.
여기서, 기준 속도는, 복수의 FET 소자(110-1 및 110-2)의 전압값 감소 속도의 이상을 진단하기 위하여 기준이 되는 값을 의미하며, 복수의 FET 소자(110-1 및 110-2)의 종류 및 특성에 따라 서로 상이하게 설정될 수 있다.
이후, 제1 FET 소자(110-1)의 게이트 전압이 기 설정된 값에 도달하여 안정화가 되는 경우, 제1 FET 소자(110-1)의 드레인 단자측 저항값, 전압값 또한 일정한 값을 유지하게 됨으로써 제1 FET 소자(110-1)와 제2 FET 소자(110-1)가 평형을 이루게 된다. 저항부(120)는 제1 및 2 FET 소자(110-1 및 110-2)가 평형을 이루는 경우, 제1 FET 소자(110-1)와 연결된 제1 PTC(120-1)의 저항값을 초기에 설정한 값으로 감소시킬 수 있다.
여기서, 초기에 설정한 값은, 본 발명의 일 실시예에 따른 전계 효과 트랜지스터 스위치 보호 장치(100)의 사용자가 최초에 설정한 값을 의미한다. 예를 들어, 저항부(120)는 FET 스위치부(110)가 온 상태가 된 경우에 흐르는 전류에 영향을 주지 않을 정도로 작은 값으로 설정될 수 있다.
다른 일 실시예에서, 저항부(120)는 FET 스위치부(110)에 게이트 신호가 인가된 이후에 전기 회로의 온도값이 제1 기준 온도값을 초과하는 경우, 저항값을 증가시킬 수 있다.
여기서, 제1 기준 온도값은 복수의 FET 소자(110-1 및 110-2)의 온도 이상을 진단하기 위하여 기준이 되는 값을 의미한다.
제1 FET 소자(110-1)에 이상이 발생하여, 제1 FET 소자(110-1)에 과전류가 흐르게 되는 경우, 제1 FET 소자(110-1)의 온도가 상승하게 된다. 이때, 저항부(120)는 제1 FET 소자(110-1)의 온도값이 제1 기준 온도값을 초과하는 경우, 제1 FET 소자(110-1)와 연결된 제1 PTC(120-1)의 저항값을 증가시킬 수 있다. 이후, 전기 회로의 온도값이 제2 기준 온도값 이하로 떨어지는 경우, 제1 PTC(120-1)의 저항값을 초기의 설정값으로 조절할 수 있다.
여기서, 제2 기준 온도값은, 복수의 FET 소자(110-1 및 110-2)의 온도가 정상 상태인지를 판단하기 위한 기준이 되는 값을 의미한다. 일 예로, 제1 기준 온도값과 제2 기준 온도값은 동일한 값으로 설정될 수 있다. 그러나 본 발명은 이에 한정되지 않는다.
일 실시예에서, 저항부(120)는 FET 스위치부(110)의 온도 및 전기 회로상의 구성요소들을 연결하는 전선의 온도 중 어느 하나 이상의 온도를 기반으로, 복수의 FET 소자(110-1 및 110-2))의 이상을 진단할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 배터리
110: FET 스위치부
110-1: 제1 FET 소자
110-2: 제2 FET 소자
120: 저항부
120-1: 제1 PTC
120-2: 제2 PTC
130: 제어부

Claims (7)

  1. 전기 회로상에 위치하는 전계 효과 트랜지스터(Field Effect Transistor, FET) 스위치부; 및
    상기 FET 스위치부의 드레인(Drain) 단자와 연결되며, 상기 FET 스위치부의 이상 여부에 따라 저항값을 조절하는 저항부;를 포함하고,
    상기 저항부는,
    상기 FET 스위치부에 게이트 신호가 인가된 이후 상기 FET 스위치부의 드레인 단자측 전압값의 감소 속도가 기준 속도를 초과하거나 또는 상기 전기 회로의 온도값이 제1 기준 온도값을 초과하는 경우, 상기 저항값을 증가시키는,
    전계 효과 트랜지스터 보호 장치.
  2. 제1항에 있어서,
    상기 FET 스위치부는 병렬 연결된 복수의 FET 소자를 포함하며,
    상기 저항부는,
    상기 복수의 FET 소자와 일대일 대응되도록 상기 복수의 FET 소자의 드레인 단자와 각각 연결되는 복수의 정특성 서미스터(PTC);를 포함하는 것을 특징으로 하는,
    전계 효과 트랜지스터 보호 장치.
  3. 제1항에 있어서,
    상기 저항부는,
    상기 FET 스위치부의 드레인 단자측 전압값의 감소 속도가 기준 속도를 초과하는 경우, 상기 저항값을 증가시키고, 게이트 단자의 전압값이 기 설정된 값에 도달하는 경우, 상기 저항값을 초기의 설정값으로 조절하는 것을 특징으로 하는,
    전계 효과 트랜지스터 보호 장치.
  4. 제1항에 있어서,
    상기 저항부는,
    상기 전기 회로의 온도값이 제1 기준 온도값을 초과하는 경우, 상기 저항값을 증가시키고, 상기 전기 회로의 온도값이 제2 기준 온도값 이하로 떨어지는 경우, 상기 저항값을 초기의 설정값으로 조절하는 것을 특징으로 하는,
    전계 효과 트랜지스터 보호 장치.
  5. 전기 회로상에 위치하는 전계 효과 트랜지스터(Field Effect Transistor, FET) 스위치부; 및
    상기 FET 스위치부의 드레인(Drain) 단자와 연결되는 저항부;를 포함하는 전계 효과 트랜지스터 보호 장치; 및
    상기 FET 스위치부의 전류값 및 전압값 중 어느 하나 이상을 이용하여 상기 FET 스위치부의 이상을 진단하고, 진단 결과에 기초하여 상기 저항부의 저항값을 조절하는 제어부;를 포함하고,
    상기 제어부는,
    상기 FET 스위치부에 게이트 신호가 인가된 이후 상기 FET 스위치부의 드레인 단자측 전압값의 감소 속도가 기준 속도를 초과하거나 또는 상기 전기 회로의 온도값이 제1 기준 온도값을 초과하는 경우, 상기 저항값을 증가시키는,
    과전류 방지 시스템.
  6. 제5항에 있어서,
    상기 제어부는,
    상기 FET 스위치부의 드레인 단자측 전압값의 감소 속도가 기준 속도를 초과하는 경우, 상기 저항부의 저항값을 증가시키고, 게이트 단자의 전압값이 기 설정된 값에 도달하는 경우, 상기 저항부의 저항값을 초기의 설정값으로 조절하는 것을 특징으로 하는,
    과전류 방지 시스템.
  7. 제5항에 있어서,
    상기 제어부는,
    상기 전기 회로의 온도값이 제1 기준 온도값을 초과하는 경우, 상기 저항부의 저항값을 증가시키고, 상기 전기 회로의 온도값이 제2 기준 온도값 이하로 떨어지는 경우, 상기 저항부의 저항값을 초기의 설정값으로 조절하는 것을 특징으로 하는,
    과전류 방지 시스템.
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