JP2007159159A

JP2007159159A - 半導体素子の保護装置

Info

Publication number: JP2007159159A
Application number: JP2007011932A
Authority: JP
Inventors: Shunzo Oshima; 俊藏大島
Original assignee: Yazaki Corp
Current assignee: Yazaki Corp
Priority date: 2002-07-12
Filing date: 2007-01-22
Publication date: 2007-06-21
Also published as: US7248452B2; JP2004048498A; AU2003250532A1; WO2004008500A3; EP1522089A2; US20050275990A1; JP3990218B2; DE60336560D1; KR100749181B1; CN1669118B; WO2004008500A2; EP1522089B1; KR20050016677A; CN1669118A

Abstract

【課題】半導体素子の温度、及び周囲温度を考慮して半導体素子を保護することのできる半導体素子の保護装置を提供する。
【解決手段】ＦＥＴ（Ｔ１）のドレイン、ソース間電圧ＶDSと、所定の判定電圧Ｖ４とを比較するコンパレータＣＭＰ１と、該コンパレータＣＭＰ１にて、ドレイン、ソース間電圧ＶDSが電圧Ｖ４よりも大きいと判定された際に、ＦＥＴ（Ｔ１）を遮断する手段と、を有し、ＦＥＴ（Ｔ１）のチャンネル温度が許容温度上限のときの、オン抵抗Ｒonと、ジュール熱による自己発熱によりチャンネル温度が許容温度の上限値に到達する最小の電流値と、の積を臨界電圧とし、判定電圧を、臨界電圧以下に設定することを特徴とする。
【選択図】図２

Description

本発明は、負荷と電源回路との間に配置されたスイッチ用の半導体素子を保護する半導体素子の保護装置に関する。

例えば、車両に搭載されるヘッドライト、テールランプ等の各種負荷は、バッテリより供給される直流電圧が印加されて動作する。このような各負荷は、回路の故障や動作不良等に起因して過電流が流れる場合がある。過電流が流れた場合には、半導体スイッチが過熱され、且つ、電源回路と負荷との間を接続するためのハーネスが過熱されるので、ハーネスが焼損するというトラブルが発生する場合がある。

そこで、このようなトラブルの発生を回避するために、負荷、或いは半導体スイッチに流れる電流値を検出し、該電流値が過電流となった際に、半導体スイッチを遮断する過電流保護装置が提案され実用に供されている。

しかしながら、上述した従来の過電流保護装置においては、過電流を検出しているのみであり、半導体スイッチの温度を考慮していない。即ち、半導体スイッチの温度が高く、且つ、周囲温度が高い場合には、電流値があまり大きくない場合でも、半導体スイッチが損傷する場合がある。反対に、半導体スイッチの温度が低い場合には、電流値が大きい場合であっても、損傷の恐れがないにも関わらず、回路が遮断されてしまう。

この発明は、このような従来の課題を解決するためになされたものであり、その目的とするところは、半導体素子に流れる電流値に加え、該半導体素子の温度、及び周囲温度を考慮して半導体素子を保護することのできる半導体素子の保護装置を提供することにある。

上記目的を達成するため、本願請求項１に記載の発明は、直流電源と負荷との間に介置された半導体素子を有し、該半導体素子をオン、オフ操作することにより、前記負荷の駆動、停止を切り換えると共に、前記半導体素子を保護する機能を具備した半導体素子の保護装置において、前記直流電源、半導体素子、及び負荷からなる負荷回路の過熱遮断を、前記半導体素子の第１の主電極と第２の主電極との間の電圧降下の大きさに基づいてのみ行う制御回路を有し、前記制御回路は、前記第１の主電極と第２の主電極との間の電圧降下分と、所定の判定電圧とを比較する比較回路と、前記比較手段にて、前記電圧降下分が前記判定電圧よりも大きいと判定された際に、前記半導体素子を遮断する駆動回路と、を備え、前記比較回路は、前記半導体素子のチャンネル温度が許容温度上限のときの、当該半導体素子のオン抵抗値と、正常電流値以上となる電流である過電流であって、そのジュール熱による温度上昇が動作周囲温度上限で、且つ、熱平衡状態であっても、前記半導体素子の許容温度を超えることのない電流と、の積からなる電圧、またはそれ以下の電圧を前記所定の判定電圧とすることを特徴とする。

請求項２に記載の発明は、請求項１の記載内容を発展させたものであり、周囲温度に対する半導体素子の温度上昇量は半導体素子のオン抵抗に電流が流れることによって発生するジュール熱に比例し、このジュール熱の大きさは前記半導体素子の主電極間電圧の２乗に比例するという事実に基づいている。即ち、前記比較回路は、動作周囲温度上限で前記半導体素子が動作するとき、ジュール熱により当該半導体素子の温度が熱平衡状態において、許容温度上限に至るような主電極間電圧を臨界電圧とするとき、前記判定電圧を臨界電圧以下に設定することを特徴とする。

請求項３に記載の発明は、前記判定電圧は、前記半導体素子の第１の主電極と接地レベル間の電圧を分圧することにより生成されることを特徴とする。

本発明によれば、半導体素子のチャンネル温度が許容温度上限値（例えば、１５０℃）に達する前に、この半導体素子が遮断されるように動作するので、半導体素子を確実に保護することができる。また、半導体素子を接続するための配線は、半導体素子よりも熱的に強いので、半導体素子を熱的に保護することにより、配線をも保護することができる。

更に、本発明では、半導体素子のチャンネル温度、ひいては該半導体素子のオン抵抗の大きさを検出する方式を採用しているので、従来の電流検出方式と比較して、熱暴走に至るという問題を回避することができる。また、たとえ電流値が増大した場合でも、チャンネル温度が許容温度に達していなければ、半導体素子のオン状態を維持することができるので、半導体素子の性能を最大限に活用できる。

以下、本発明の実施形態を図面に基づいて説明する。図１は、本発明に係る半導体素子の保護装置の原理を示す説明図であり、まず、同図を参照して本実施形態の原理について説明する。

図１に示すように、この回路は、直流電源ＶBと、例えば車両に搭載されるランプ等の負荷ＲLと、直流電源ＶBと負荷ＲLとの間に介置されたＦＥＴ（Ｔ１；半導体素子）とを有している。直流電源ＶBとＦＥＴ（Ｔ１）との間には、配線の抵抗Ｒｗ、及び配線のインダクタンスＬｗが存在しており、該配線とＦＥＴ（Ｔ１）との接続点ｐ１、即ち、ＦＥＴ（Ｔ１）のドレイン（第１の主電極）は、トランジスタＴ４、抵抗Ｒ１、及び抵抗Ｒ２を介してグランドに接続されている。

また、トランジスタＴ４と抵抗Ｒ１との接続点ｐ２は、抵抗Ｒ３、トランジスタＴ２、及び抵抗Ｒ５を介してグランドに接続されている。抵抗Ｒ３とトランジスタＴ２との接続点は、抵抗Ｒ７を介してアンプＡＭＰ１のプラス端子に接続され、更に、該アンプＡＭＰ１のマイナス端子は、抵抗Ｒ８を介してＦＥＴ（Ｔ１）のソースと接続されている。アンプＡＭＰ１の出力端子は、抵抗Ｒ９を介して、トランジスタＴ２のゲートに接続されている。

また、ＦＥＴ（Ｔ１）のソースは、抵抗Ｒ４と、ダイオードＤ１を介して抵抗Ｒ１と抵抗Ｒ２との接続点ｐ３に接続され、この点ｐ３は、コンパレータＣＭＰ１のマイナス端子に接続されている。また、該コンパレータＣＭＰ１のプラス端子は、トランジスタＴ２と抵抗Ｒ５との接続点ｐ４に接続されている。

そして、ＦＥＴ（Ｔ１）の、所定のしきい値温度Ｎ℃（以下、典型的な例として、Ｎ＝１５０とする）のときのオン抵抗Ｒon（＠１５０℃）が、以下に示す（１）式が成立するように、各種の回路定数を設定すれば、ＦＥＴ（Ｔ１）の温度が１５０℃を超えることのないように制御することができる。

α*β*Ｒon（＠１５０℃）＜ＲL ・・・（１）
但し、後述するように、αは分圧比、βはＶDSの増倍率である。

以下、（１）式について、詳細に説明する。本実施形態では、ＦＥＴ（Ｔ１）のチャンネル温度が増大すると、これに伴って、該ＦＥＴ（Ｔ１）のオン抵抗Ｒonが単調増加的に増加することを利用し、予めＦＥＴ（Ｔ１）のチャンネル温度が１５０℃となったときのオン抵抗Ｒon（＠１５０℃）を求め、このオン抵抗に到達する前に、ＦＥＴ（Ｔ１）を遮断するように、各種回路素子の定数を設定する。

図１に示した回路において、ＦＥＴ（Ｔ１）のオン抵抗Ｒonとドレイン電流ＩDとの積として求められる電圧降下（ＶDS；ドレイン・ソース間電圧）が、所定の判定電圧を超えたときに、異常（過電流）であると判定し、ＦＥＴ（Ｔ１）を遮断する。この際、判定電圧は、電源電圧ＶBに比例したレベルとする。

具体的には、ドレイン・ソース間電圧ＶDSをβ倍に増幅してβ*ＶDSを取得し、且つ、電源電圧ＶBをαで除した電圧ＶB／αを判定電圧として取得し、この電圧β*ＶDSと、ＶB／αとを比較する。そして、β*ＶDSの方が大きくなったとき（β*ＶDS＞ＶB／α）に、ＦＥＴ（Ｔ１）を遮断する。即ち、ＦＥＴ（Ｔ１）のドレイン・ソース間電圧が所定の判定電圧を超えたときに、ＦＥＴ（Ｔ１）を遮断して、当該ＦＥＴ（Ｔ１）、及びその他の回路を保護する。

ここで、分圧比αは、点ｐ３に発生する電圧Ｖ４であり、Ｖ４＝ＶB／αである。

また、増倍率βは、Ｒ５／Ｒ３で示すことができるので、β*ＶDSは、点ｐ４に発生する電圧Ｖ５となる。つまり、アンプＡＭＰ１及びトランジスタＴ２は、ＦＥＴ（Ｔ１）のドレイン・ソース間電圧と、抵抗Ｒ３の両端電圧とが等しくなるように、抵抗Ｒ３に流れる電流値を制御するので、点ｐ４の電圧Ｖ５は、（Ｒ５／Ｒ３）*ＶDSとなる。

ここで、ＦＥＴ（Ｔ１）の動作周囲温度の上限をＴＡmaxとし、ＦＥＴ（Ｔ１）のチャンネル→雰囲気温度への熱抵抗をＲth（ch-Ａ）とし、動作周囲温度が上限値ＴＡmaxのとき自己発熱によりチャンネル温度が１５０℃となるドレイン電流をＩD（＠１５０℃＆ＴＡmax）とすると、以下に示す（２）式、（３）式が成立する。

｛ＩD（＠１５０℃＆ＴＡmax）｝^２*Ｒon（＠１５０℃）*Ｒth（ch-Ａ）
＋ＴＡmax＝１５０℃ ・・・（２）
ＩD（＠１５０℃＆ＴＡmax）*Ｒon（＠１５０℃）≧ＶB／α／β・・・（３）
（２）式は、ＦＥＴ（Ｔ１）のチャンネル温度が１５０℃となるドレイン電流ＩDの最小値を規定する。ＴＡmaxは仕様によって決定されるものであり、通常は８０〜９５℃である。

（３）式は、ＩD（＠１５０℃＆ＴＡmax）が流れたときにＦＥＴ（Ｔ１）を遮断する条件である。（３）式の左辺は、ＦＥＴ（Ｔ１）のチャンネル温度が許容温度上限（１５０℃）のときのオン抵抗値と、ジュール熱による自己発熱によりチャンネル温度が許容温度の上限値に到達する最小の電流値と、の積として表されており（臨界電圧）、電源電圧ＶBに比例する判定値（ＶB／α／β）がこの積（臨界電圧）以下となるように設定される。

（３）式より、以下に示す（４）式を満足する負荷については、全てこのＦＥＴ（Ｔ１）を使用することができる。

ＩD*Ｒon（＠１５０℃）＜ＶB／α／β ・・・（４）
ここで、負荷抵抗をＲLとすると、（４）式は、以下の（５）式となる。

α*β*Ｒon（＠１５０℃）＜ＶB／ＩD＝ＲL ・・・（５）
即ち、前述した（１）式が得られる。

ここで、点ｐ４における電圧Ｖ５が、点ｐ３における電圧Ｖ４以上となったときに、ＦＥＴ（Ｔ１）が遮断されるように制御される。即ち、（３）式より、（β*ＶDS≧ＶB／α）が得られ、左辺のβ*ＶDSは、図１に示す電圧Ｖ５であり、右辺のＶB／αは、電圧Ｖ４であるので、Ｖ５≧Ｖ４となったときに、ＦＥＴ（Ｔ１）が遮断される。つまり、後述する図２に示す回路に示すように、コンパレータＣＭＰ１の出力が、Ｈレベルとなったときに、ＦＥＴ（Ｔ１）が遮断される。

従って、（１）式が成立するようなα、βが得られるように、各回路素子の定数（抵抗値等）を設定すれば良い。逆に言えば、（１）式が成立するような温度特性を有するＦＥＴ（Ｔ１）を採用すれば良い。

以下、具体的な回路について説明する。図１に示した回路において、ＶB≒Ｖ１≒Ｖ２、Ｖ４＝ＶB／α＝（Ｉ１＋Ｉ２）Ｒ２とすると、（６）式、（７）式が得られる。

Ｉ１*Ｒ４＋０．７＋（Ｉ１＋Ｉ２）Ｒ２＝Ｖ１・・・（６）
但し、「０．７」は、ダイオードＤ１の電圧降下分である。

Ｉ２*Ｒ１＋（Ｉ１＋Ｉ２）Ｒ２＝Ｖ１・・・（７）
但し、トランジスタＴ４の電圧降下をゼロと見なす。

（６）式、（７）式より、次の（８）式、（９）式が得られる。

Ｉ１（Ｒ４＋Ｒ２）＋Ｉ２*Ｒ２＝Ｖ１−０．７・・・（８）
Ｉ１*Ｒ２＋Ｉ２（Ｒ１＋Ｒ２）＝Ｖ１・・・（９）
更に、（８）式、（９）式より、次の（１０）式、（１１）式が得られる。

Ｉ１＝｛Ｖ１*Ｒ１−０．７*（Ｒ１＋Ｒ２）｝
／（Ｒ１Ｒ２＋Ｒ２Ｒ４＋Ｒ４Ｒ１）
・・・（１０）
Ｉ２＝｛Ｖ１*Ｒ４＋Ｒ２*０．７｝
／（Ｒ１Ｒ２＋Ｒ２Ｒ４＋Ｒ４Ｒ１）
・・・（１１）
（１０）式、（１１）式より、以下の（１２）式が得られる。

Ｖ４＝（Ｉ１＋Ｉ２）Ｒ２
＝Ｒ２｛Ｖ１（Ｒ１＋Ｒ４）−０．７*Ｒ１｝
／（Ｒ１Ｒ２＋Ｒ２Ｒ４＋Ｒ４Ｒ１）・・・（１２）
ここで、Ｒ１＝Ｒ２＝１０［ＫΩ］、Ｒ４＝２［ＫΩ］とすると、（１３）式が得られる。

Ｖ４＝（６／７）*Ｖ１−０．５
≒（６／７）*Ｖ１・・・（１３）
図１に示す負荷、及び該負荷に接続される各配線が正常状態であるとき、（１４）式が得られる。

Ｖ５＝β*ＶDS＝β*ＩD*Ｒon＝β*Ｖ１／ＲL*Ｒon ・・・（１４）
そして、上述したように、Ｖ５＞Ｖ４となると、コンパレータＣＭＰ１の出力は「Ｈ」レベルとなり、ＦＥＴ（Ｔ１）は遮断される。また、Ｖ５＜Ｖ４であれば、遮断されない。

上述した（１）式が成立していれば、Ｒon＜Ｒon（＠１５０℃）であるから、次の（１５）式が成立する。

Ｖ５＝β*ＩD*Ｒon＜β*ＩD*Ｒon（＠１５０℃）
＜β*ＶB／α／β＝ＶB／α＝Ｖ４・・・（１５）
即ち、（１）、（３）、（４）式を満足するように、ＦＥＴ（Ｔ１）を選定すれば、配線及び負荷が正常である限り、ＦＥＴ（Ｔ１）は遮断されず、且つ、該ＦＥＴ（Ｔ１）の温度が１５０℃を超えることがない。

また、過電流状態になると、Ｖ５＝Ｖ４となる。このときのドレイン電流をＩDs、ドレイン・グランド間の抵抗をＲsとすると、以下の（１６）式が得られる。

Ｖ５＝β*ＩDs*Ｒon＝β*Ｖ２／Ｒs*Ｒon＝Ｖ４＝Ｖ２／α
・・・（１６）
従って、Ｒs＝αβＲon、ＩDs＝Ｖ２／Ｒsなる関係が得られる。つまり、抵抗Ｒsは、抵抗Ｒonに比例する。また、Ｒon（＠１５０℃）のとき、Ｒsは最大となり、ＩDsは最小となる。

ここで、αは（１３）式より、α＝７／６となり、また、β＝Ｒ５／Ｒ３＝４１であるので、次の（１７）式が得られる。但し、Ｒ５＝８．２［ＫΩ］、Ｒ３＝２００［Ω］としている。

Ｒs＝αβＲon＝４７．８*Ｒon ・・・（１７）
従って、過電流状態の最大抵抗値（＝正常時の最小抵抗値）を４７．８で割った値がＲon（＠１５０℃）となるように、ＦＥＴ（Ｔ１）を選定すれば良い。

また、ＦＥＴ（Ｔ１）にドレイン電流が流れることにより、チャンネル温度が１５０℃になる電流値をＩD（１５０）とすると、ＩD（１５０）≧ＩD（＠１５０℃＆ＴＡmax）であるから、（３）式により、ＩD（１５０）は、正常電流範囲内に存在し得ず、過電流領域の値となる。ＩD（１５０）は一定値ではなく、周囲温度により変化する。電流ＩD（１５０）の値は、周囲温度が高くなるにつれて小さくなり、周囲温度上限で最小、即ち、ＩD（＠１５０℃＆ＴＡmax）となる。

このとき、β*ＩD（１５０）*Ｒon（＠１５０℃）＞Ｖ４となるから、ＩDが過電流状態となって、周囲温度で決まるＩD（１５０）を超えると、ＦＥＴ（Ｔ１）は遮断される。周囲温度が低いほど、遮断電流値ＩD（１５０）と正常電流値との差は大きくなる。ＩD（１５０）＞ＩDであれば、過電流であってもチャンネル温度は１５０℃以下である。

つまり、周囲温度に依存して電流値ＩD（１５０）が変化するので、チャンネル温度が１５０℃となる直前の状態で、ＦＥＴ（Ｔ１）を遮断することができる。

図３に、チャンネル温度が許容温度上限（ここでは１５０℃とする）のときのオン抵抗値Ｒon（＠１５０℃）、動作周囲温度が上限値ＴＡmaxのとき自己発熱によりチャンネル温度が許容温度上限（１５０℃）に到達する最小の電流値ＩD（＠１５０℃＆ＴＡmax）、臨界電圧、判定電圧Ｖ４、および点ｐ４に発生するＶ５電圧の関係を図示する。

図３において、横軸はＦＥＴ（Ｔ１）を流れるドレイン電流ＩDを示し、縦軸はＶ５とチャンネル温度を示している。ＩDが増加するとＶ５はオン抵抗Ｒonで決まる勾配で増加し、チャンネル温度が上昇するに連れて、Ｒonが大きくなるので、ＩDに対するＶ５電圧直線の勾配は大きくなる。

Ｒonは理論上、絶対温度Ｔの３／２乗に比例し、常温に対して１５０℃では約１．７倍になる。動作周囲温度上限ＴＡmaxからジュール熱による自己発熱によりチャンネル温度が上昇し、１５０℃に到達する最小のドレイン電流がＩD（＠１５０℃＆ＴＡmax）である。この電流値に対応して、Ｒon（＠１５０℃）の勾配で表されるＶ５直線上の点の電圧がβ＊臨界電圧となる。

判定電圧Ｖ４をβ＊臨界電圧より低い値に設定するとドレイン電流ＩD（＠１５０℃＆ＴＡmax）では、チャンネル温度が１５０℃に到達する前にＦＥＴ（Ｔ１）は遮断される。Ｖ４に到達できる最小電流値をＩDｓとするとＩDｓは自己発熱でチャンネル温度が１５０℃に到達できないので、Ｖ４に到達するときのチャンネル温度は１５０℃−δとなる。

ＩDｓより小さなドレイン電流ではＶ４に到達することがないので、この範囲の電流ではＦＥＴ（Ｔ１）は遮断されない。負荷ＲLに流れる正常電流（突入電流を除く）がＩDｓ以下になるように負荷とＦＥＴ（Ｔ１）の関係を設定しておくと負荷が正常である限り、ＦＥＴ（Ｔ１）は遮断されない。正常範囲を超える過電流が流れた場合、それがＩDs以下であればＦＥＴ（Ｔ１）は遮断されない。

しかし、このときチャンネル温度は１５０℃に到達しないから、ＦＥＴ（Ｔ１）はダメージを受けることはない。ＩDｓ以上の過電流が流れた場合はＲon＊ＩDがＶ４を上回るとＦＥＴ（Ｔ１）は遮断されるが、このときも、チャンネル温度は１５０℃−δを上回ることはない。ＩDとＩDsとの差（ＩD−ＩDｓ）が大きくなるほど低いチャンネル温度でＦＥＴ（Ｔ１）は遮断される。

ＦＥＴ（Ｔ１）のチャンネル温度が最大になるのはＩDｓのときでそのときのチャンネル温度は１５０℃−δである。即ち、正常範囲のドレイン電流はもちろん、異常状態のいかなる過電流が流れても、チャンネル温度は１５０℃−δを超えることはないので、ＦＥＴ（Ｔ１）はダメージを受けることなく、確実に保護される。判定値Ｖ４をβ＊臨界電圧と等しい値に設定するとＩD（＠１５０℃＆ＴＡmax）でチャンネル温度は１５０℃に到達するが、それ以上にはならない。オン抵抗等のばらつきを考慮して、Ｖ４はβ＊臨界電圧以下に設定するのが望ましい。

図２は、図１に示した回路を含む、半導体素子の保護装置の構成を示す回路図である。同図に示すように、この半導体素子の保護装置１００は、ＦＥＴ（Ｔ１）のオン、オフを切り換えるためのスイッチＳＷ１と、駆動回路１と、タイマ２と、パルスカウンタ３と、を有している。また、オア回路ＯＲ１〜ＯＲ３、アンド回路ＡＮＤ１〜ＡＮＤ３、及びラッチＤＦ１〜ＤＦ３を有している。

スイッチＳＷ１は、オア回路ＯＲ２の一方の入力端に接続され、該オア回路ＯＲ２の他方の入力端は、ラッチＤＦ１の出力端と接続されている。

更に、オア回路ＯＲ２の出力端は、オア回路ＯＲ３の一方の入力端に接続され、他方の入力端は、コンパレータＣＭＰ１の出力端と接続されている。該オア回路ＯＲ３の出力端は、駆動回路１に接続されると共に、タイマ２にも接続されている。駆動回路１の出力端は、抵抗Ｒ１０を介してＦＥＴ（Ｔ１）のゲートに接続されている。コンパレータＣＭＰ１の出力端は、パルスカウンタ３と接続されている。

また、抵抗Ｒ５に対して並列に、３つの抵抗Ｒ６１、Ｒ６０、Ｒ６がそれぞれ配設され、抵抗Ｒ６１は、トランジスタＴ３２を介してグランドに接続されている。同様に、抵抗Ｒ６０はトランジスタＴ３１を介してグランドに接続され、抵抗Ｒ６はトランジスタＴ３を介してグランドに接続されている。

トランジスタＴ３のゲートは、タイマ２の出力端に接続され、トランジスタＴ３１のゲートはアンド回路ＡＮＤ３の出力端に接続され、トランジスタＴ３２のゲートはアンド回路ＡＮＤ２の出力端に接続されている。

また、アンプＡＭＰ１の入力側には、ダイオードＤ２，Ｄ３，Ｄ４、及び抵抗Ｒ３０が設けられている。

次に、図２に示した半導体素子の保護装置１００の動作について説明する。ＳＷ１がオフのとき、ラッチＤＦ１はリセットされ、オア回路ＯＲ２につながるラッチＤＦ１の出力端はＬレベルになる。操作者がＳＷ１をオンとすると、オア回路ＯＲ２の入力端につながる配線の電位がＬレベルになるので、オア回路ＯＲ２の出力はＨレベルからＬレベルに変化する。ＣＭＰ１の出力はＦＥＴ（Ｔ１）がオフのときは、Ｌレベルとなっているので、オア回路ＯＲ３の出力はＬレベルとなり、駆動回路１には、Ｌレベルの信号が供給される。

これにより、該駆動回路１は、ＦＥＴ（Ｔ１）のゲートに駆動信号を出力する。その結果、該ＦＥＴ（Ｔ１）が導通するので、電源ＶBから負荷ＲLに電流が流れ、該負荷ＲLが駆動する。負荷ＲLがランプである場合には、ランプが点灯する。

また、オア回路ＯＲ３の出力信号は、タイマ２に供給されており、該タイマ２がスタートする。タイマ２には２０ms間Ｈレベルになる出力（＋Ｑ）と、２００ms間Ｈレベルになる出力が含まれており、そのうちの２０ｍｓ出力（＋Ｑ）によりトランジスタＴ３、Ｔ３１、Ｔ３２がオンし、抵抗Ｒ５に並列に抵抗Ｒ６、Ｒ６０、Ｒ６１を接続する。

これにより、増倍率βは、β=（Ｒ５‖Ｒ６‖Ｒ６０‖Ｒ６１）／Ｒ３となり、標準値Ｒ５／Ｒ３より小さくなる。このため、ＦＥＴ（Ｔ１）を流れるドレイン電流ＩDに対するＶ５の電圧は、βが小さくなった分だけ小さくなり、Ｖ５電圧がＶ４電圧を上回り難くなる。これはＳＷ１をオンしたとき、過渡的に流れる突入電流に対応するための処置である。

２０ms経過すると２０msタイマ出力（＋Ｑ）はＬレベルになり、トランジスタＴ３、Ｔ３１、Ｔ３２はオフし、βは標準値Ｒ５／Ｒ３に戻る。同時にラッチＤＦ２がトリガされ、ＤＦ２の出力（−Ｑ）がＨレベルからＬレベルに変化する。

このときＶ５＜Ｖ４であれば、ＣＭＰ１出力がＬレベルを維持し、トランジスタＴ３、Ｔ３１、Ｔ３２はオフのままとなるが、Ｖ５＞Ｖ４となるとＣＭＰ１出力がＨレベルになり、再度タイマ２がスタートし、２０msタイマの出力（＋Ｑ）がＨレベルとなる。このとき、トランジスタＴ３とＴ３１はオンするが、Ｔ３２はラッチＤＦ２の出力（−Ｑ）がＬになっているためＡＮＤ２出力がＬレベルとなるので、オフのままとなる。

βは（Ｒ５‖Ｒ６‖Ｒ６０）／Ｒ３となり、最初の値よりは大きくなるが標準値よりは小さくなる。２０msタイマの２回目の出力期間が終ったとき、ラッチＤＦ３がトリガされるので、２０msタイマが３回目およびそれ以降に出力された場合には、Ｔ３のみがオンし、Ｔ３１、Ｔ３２はオフのままとなる。２０msタイマの出力回数をカウンタ３がカウントアップし、８回を超えると異常状態と判断して、ラッチＤＦ１をトリガし、ＳＷ１がオンであってもＦＥＴ（Ｔ１）を遮断する。

従って、ＳＷ１投入時に突入電流が発生しも、正常な突入電流、すなわち指数関数的に減少して安定値に至る突入電流に対しては、それが流れることにより回路が遮断されるというトラブルを回避することができる。

ここで、スイッチＳＷ１をオンとしてから暫くして、電流値が安定しているとき、軽微な過電流（例えばレアショート）、が流れると、該ＦＥＴ（Ｔ１）の、２つの主電極間（ドレイン、ソース間）の電圧ＶDSが上昇する。

アンプＡＭＰ１は、抵抗Ｒ３の両端に発生する電圧と、ＦＥＴ（Ｔ１）のドレイン、ソース間電圧ＶDSとが等しくなるように、トランジスタＴ２を制御するので、抵抗Ｒ３を流れる電流が増大する方向に変化する。

従って、点ｐ４における電圧Ｖ５（＝β*ＶDS）が増大し、コンパレータＣＭＰ１のプラス側入力端に供給される電圧が増大する（このとき、トランジスタＴ３２，Ｔ３１，Ｔ３は全てオフとなっている）。

そして、この電圧Ｖ５が基準電圧Ｖ４を上回ると、コンパレータＣＭＰ１の出力信号がＬレベルからＨレベルへ反転し、パルスカウンタ３をインクリメントする。

これと同時に、タイマ２がトリガされ、２０msタイマの出力（＋Ｑ）がＨになり、スタート時の突入電流処置と同じように、３つのトランジスタＴ３２、Ｔ３１、Ｔ３はそれぞれ時間２０msだけオンとなり、増倍率βが小さくなるので、点ｐ４における電圧Ｖ５は低下し、電圧Ｖ４よりも低くなる（電圧Ｖ５が低下してもなお電圧Ｖ４より低くならない場合については後述する）。

その後、２０msの時間が経過すると、トランジスタＴ３２、Ｔ３１、Ｔ３はオフとなり、ラッチＤＦ２がトリガされ、且つ、βは標準値に戻るので、Ｖ５＞Ｖ４となり、タイマ２がトリガされ２０msタイマが２回目の動作をスタートさせ、出力（＋Ｑ）がＨになる。

これによりトランジスタＴ３１、Ｔ３はオンするが、Ｔ３２はラッチＤＦ２の出力（−Ｑ）がＬになっているので、オフのままとなる。増倍率βは（Ｒ５‖Ｒ６‖Ｒ６０）／Ｒ３となる。このβでＶ５＞Ｖ４となるとＣＭＰ１出力がＨになる。

２０msタイマ出力（＋Ｑ）とＣＭＰ１出力が共にＨとなるので、アンド回路ＡＮＤ１出力がＬからＨに変化し、オア回路ＯＲ１を介してラッチＤＦ１をトリガし、ＤＦ１の出力がＨになって、ＦＥＴは遮断される。一方、Ｖ５＜Ｖ４となった場合はＣＭＰ１出力がＬレベルを維持するので、２０ms間、ＦＥＴ（Ｔ１）はオンを続ける。２０msタイマの２回目出力が終了するとラッチＤＦ３がトリガされ、ＤＦ３の出力（−Ｑ）がＨからＬに変化する。トランジスタＴ３１、Ｔ３がオフし、βは標準値に戻る。Ｖ５＞Ｖ４となるので２０msタイマが３回目のスタートを行う。

３回目はＴ３のみがオンし、Ｔ３２、Ｔ３１はオフのままなので、β＝（Ｒ５‖Ｒ６）／Ｒ３となる。このとき、Ｖ５＞Ｖ４となると、ＡＮＤ１出力がＨになり、ラッチＤＦ１がトリガされて、ＦＥＴ（Ｔ１）は遮断される。Ｖ５＜Ｖ４となると２０ms間ＦＥＴ（Ｔ１）はオンを続ける。２０msタイマが終了すると、Ｖ５＞Ｖ４となるので２０msタイマが４回目のスタートを行う。

トランジスタＴ３のみがオンするがＶ５＜Ｖ４なので、２０ms間ＦＥＴ（Ｔ１）はオンを続ける。その後、５回目、６回目、７回目まで２０msタイマ動作が繰り返され、タイマ作動回数をカウンタ３がカウントアップする。

８回目のタイマ動作がスタートした時点で、カウンタ３がオーバーフローしてラッチＤＦ１がトリガされ、ＦＥＴ（Ｔ１）は遮断される。以上の説明は異常状態（過電流）が連続的に発生している場合であるが、異常状態が間欠的に発生するケースもある。また、誤作動で２０msタイマがスタートするケースも考えられる。

これらに対応するため、２０msタイマが２００ms以上再スタートしなかった場合はカウンタ３及びラッチＤＦ２、ＤＦ３をリセットするようにしている。タイマ２に含まれる２００msタイマがこの役目を果たしている。以上により、過電流が大きくなるに連れて、遮断までの時間が短くなるという方法で、ＦＥＴ（Ｔ１）、及び該ＦＥＴ（Ｔ１）に接続される回路を確実に保護することができる。

次に、負荷ＲLの短絡またはＦＥＴ（Ｔ１）と負荷ＲLを結ぶ配線の接地により、重度の過電流（デッドショート）が発生した場合について説明する。この場合には、配線インダクタンス、及び配線抵抗が無視できなくなり、上述した（６）式を算出する際に用いた、ＶB≒Ｖ１≒Ｖ２という関係が成立せず、Ｖ４＝ＶB／αの関係も成立しない。従って、ＶB＞Ｖ１＞Ｖ２となり、γ＝ＶB／Ｖ２とすると、以下の（１８）式が成立する。

Ｖ４＝Ｖ２／α＝ＶB／α／γ ・・・（１８）
（１８）式より、電圧Ｖ４は、通常時と比較して、１／γとなっている。これは、ＦＥＴ（Ｔ１）の遮断電流値が１／γになったことと同じであり、ＦＥＴ（Ｔ１）の遮断が早まる。

つまり、デッドショート時には、点ｐ４における電圧Ｖ５が上昇すると共に、電圧Ｖ４が低下するので（１／γになるので）、コンパレータＣＭＰ１の反転が早まり、過電流のピーク値を抑制することができる。

そして、デッドショート時には、たとえ２０msタイマの出力（＋Ｑ）がＨになり、トランジスタＴ３２，Ｔ３１，Ｔ３がオンとなって、電圧Ｖ５を低下させても、なお且つ電圧Ｖ５は電圧Ｖ４を上回るので、コンパレータＣＭＰ１の出力信号は、Ｈレベルを維持することになる。これにより、アンド回路ＡＮＤ１の出力信号がＨレベルとなり、ラッチＤＦ１により、駆動回路１が遮断される。

従って、デッドショート時には、パルスカウンタ３による計数（例えば８回）が行われずに、即時に駆動回路１が停止され、ＦＥＴ（Ｔ１）が遮断される。

このようにして、本実施形態に係る半導体素子の保護装置１００では、負荷ＲLに過電流が流れた場合において、ＦＥＴ（Ｔ１）のチャンネル温度が所定の温度（この例では、１５０℃）に達する前に、該ＦＥＴ（Ｔ１）が遮断され、負荷ＲLへの電圧の供給が停止されるので、ＦＥＴ（Ｔ１）の損傷を防止することができる。

つまり、チャンネル温度上昇に連れてオン抵抗Ｒonが単調に増加するという特性を利用して、許容チャンネル温度の上限値に対応するオン抵抗Ｒon以下でＦＥＴを動作させる。そのために、オン抵抗Ｒonに依存し、Ｒonが大きくなるに連れて増加するＦＥＴ（Ｔ１）のドレイン〜ソース間電圧降下を用いて、Ｒonの大きさを管理し、この電圧降下が所定のレベルに達したときに回路を遮断する。この制御により、ＦＥＴ（Ｔ１）のチャンネル温度はいかなる場合でも許容温度の上限を超えないので、確実に素子を保護することができる。

また、チャンネル温度の上昇を伴わない過電流が発生した場合には、正常電流（通常動作時の電流）の２倍〜４倍のときには、例えば１６０ｍｓの時間経過後に回路を遮断し、４倍〜８倍のときには、４０ｍｓの時間経過後に回路を遮断し、８〜１６倍のときには、２０ｍｓの時間経過後に回路を遮断するように設定している（この倍率は、抵抗Ｒ６１，Ｒ６０，Ｒ６，Ｒ５の大きさにより決定される）。また、１６倍以上（デッドショート時）には、約２５０μｓの時間経過後に回路を遮断する。従って、過電流の大きさに応じた回路の遮断が可能となる。

また、デッドショート時には、判定電圧の圧縮効果（電圧Ｖ４が１／γとなる効果）が生じるので、より早く素子を遮断して、素子、及び配線を保護することができる。

次に、ＦＥＴ（Ｔ１）のオン抵抗Ｒonのバラツキについて説明する。同一の仕様、規格を有するＦＥＴ（Ｔ１）であっても、個々の素子に応じて、バラツキが存在する。

ここで、ＦＥＴ（Ｔ１）のオン抵抗Ｒonが大きくなると、ＦＥＴ（Ｔ１）のドレイン〜ソース間電圧が判定値に達するときのドレイン電流ＩDが反比例して減少するので、ＦＥＴ（Ｔ１）の遮断が早まることになる。

また、ＦＥＴ（Ｔ１）のオン抵抗Ｒonが最小値のときに、遮断電流ＩDs、及びチャンネル発熱量ΔＴchが最大となる。従って、チャンネル温度が１５０℃のときのオン抵抗Ｒon（＠１５０℃）のバラツキがある場合には、このバラツキのうち、最小となる値を採用して、前述した（１）式の特性を設定すれば良い。

また、チャンネル温度が１５０℃のときのオン抵抗Ｒon（＠１５０℃）は、経時劣化により大きくなることはあっても、小さくなることはない。このため、チャンネル発熱量ΔＴchの最大値は、明確な上限が存在し、安定した保護性能を実現することができる。

ここで、従来より用いられている電流検出方式の保護装置との対比について説明する。電流検出方式とは、例えばシャント抵抗を用いた場合のように、負荷電流が所定の電流値を超えたときに、これを検出して、回路を遮断する方式である。

電流検出方式では、オン抵抗Ｒonが大きくなると、チャンネル発熱量ΔＴchはこれに比例して大きくなり、この変化は電流変化として現れないので、オン抵抗Ｒonの増大を検出することができない。そして、オン抵抗Ｒonが増大すると、チャンネルの発熱量はより一層増大し、熱暴走に至る。従って、従来の電流検出方式では、別途過熱遮断機能を組み込む必要がある。

つまり、本実施形態に係る過電流保護装置では、オン抵抗Ｒonが増大すると、遮断電流値が減少するので、オン抵抗増大によるチャンネル自己発熱を抑制でき、熱暴走に至ることはない。従って電流検出方式のように、別途過熱遮断機能を組み込む必要がない。

また、チャンネル温度が１５０℃に達する前に確実に、素子が遮断されるので、チャンネルにダメージを与える要因を削除することことができ、オン故障の発生を低減することができ、素子の信頼性を向上させることができる。

更に、周囲温度が低い場合には、オン抵抗Ｒonが小さくなり、大電流を流す余裕があるが（多少の過電流が発生した場合でも回路を遮断することなく動作させることができるが）、従来の過電流検出方式では、オン抵抗Ｒonの低下を検出することができず、電流値の増大が検知された際には周囲温度と関係なく回路を遮断してしまうので、この余裕を利用することができない。従って、この点でも利点がある。

以上、本発明の半導体素子の保護装置を図示の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置き換えることができる。

例えば、本実施形態では、負荷ＲLのプラス側端子と電源ＶBのプラス側との間にＦＥＴ（Ｔ１）を搭載する例について説明したが、本発明はこれに限定されるものではなく、負荷ＲLのマイナス側にＦＥＴ（Ｔ１）を設ける構成とすることができる。

本発明に係る半導体素子の保護装置の、主要部の構成を示す回路図である。本発明に係る半導体素子の保護装置の、一実施形態の構成を示す回路図である。チャンネル温度が許容温度上限のときの、オン抵抗値Ｒon（＠１５０℃）、動作周囲温度が上限値ＴＡmaxのとき自己発熱によりチャンネル温度が許容温度上限（１５０℃）に到達する最小の電流値ＩD（＠１５０℃＆ＴＡmax）、臨界電圧、判定電圧Ｖ４、および点ｐ４に発生するＶ５電圧の関係を示す特性図である。

符号の説明

１駆動回路
２タイマ
３パルスカウンタ
１００半導体素子の保護装置
Ｔ１ＦＥＴ（半導体素子）
ＣＭＰ１コンパレータ（比較手段）

Claims

直流電源と負荷との間に介置された半導体素子を有し、該半導体素子をオン、オフ操作することにより、前記負荷の駆動、停止を切り換えると共に、前記半導体素子を保護する機能を具備した半導体素子の保護装置において、
前記直流電源、半導体素子、及び負荷からなる負荷回路の過熱遮断を、前記半導体素子の第１の主電極と第２の主電極との間の電圧降下の大きさに基づいてのみ行う制御回路を有し、
前記制御回路は、前記第１の主電極と第２の主電極との間の電圧降下分と、所定の判定電圧とを比較する比較回路と、
前記比較手段にて、前記電圧降下分が前記判定電圧よりも大きいと判定された際に、前記半導体素子を遮断する駆動回路と、を備え、
前記比較回路は、前記半導体素子のチャンネル温度が許容温度上限のときの、当該半導体素子のオン抵抗値と、正常電流値以上となる電流である過電流であって、そのジュール熱による温度上昇が動作周囲温度上限で、且つ、熱平衡状態であっても、前記半導体素子の許容温度を超えることのない電流と、の積からなる電圧、またはそれ以下の電圧を前記所定の判定電圧とすること
を特徴とする半導体素子の保護装置。
直流電源と負荷との間に介置された半導体素子を有し、該半導体素子をオン、オフ操作することにより、前記負荷の駆動、停止を切り換えると共に、前記半導体素子を保護する機能を具備した半導体素子の保護装置において、
前記直流電源、半導体素子、及び負荷からなる負荷回路の過熱遮断を、前記半導体素子の第１の主電極と第２の主電極との間の電圧降下の大きさに基づいてのみ行う制御回路を有し、
前記制御回路は、前記第１の主電極と第２の主電極との間の電圧降下分と、所定の判定電圧とを比較する比較回路と、
前記比較手段にて、前記電圧降下分が前記判定電圧よりも大きいと判定された際に、前記半導体素子を遮断する駆動回路と、を備え、
前記比較回路は、動作周囲温度上限で前記半導体素子が動作するとき、ジュール熱により当該半導体素子の温度が熱平衡状態において許容温度上限に至る主電極間電圧を臨界電圧とするとき、前記判定電圧を臨界電圧以下に設定すること
を特徴とする半導体素子の保護装置。
前記判定電圧は、前記半導体素子の第１の主電極と接地レベル間の電圧を分圧することにより生成されることを特徴とする請求項１または請求項２のいずれかに記載の半導体素子の保護装置。