KR101836798B1

KR101836798B1 - 이상 입력 전압에 대한 보호 회로

Info

Publication number: KR101836798B1
Application number: KR1020160003864A
Authority: KR
Inventors: 이강윤; 김시동; 이동수; 조성훈; 고낙영; 류호철
Original assignee: 센시리온오토모티브솔루션즈코리아 주식회사; 성균관대학교산학협력단
Priority date: 2016-01-12
Filing date: 2016-01-12
Publication date: 2018-03-12
Also published as: KR20170084755A

Abstract

이상 전압이 입력될 때 내부 회로를 보호하는 보호 회로에 관한 기술이 제안된다. 입력단자 양단에 연결된 전압분할회로에 의하여 과전압이 검출된다. 분할 저항들의 값을 조절하여, 원하는 정격 전압 이상의 전압이 입력될 때 과전압 차단부는 차단된다. 일 실시예에 따르면, 과전압이 인가되었을 때 차단하는 과전압 차단부와, 역전압이 인가되었을 때 차단하는 역전압 차단부가 하나의 회로로 구현된다. 부가적인 양상에 따르면, 역전압 차단부는 입력단자 중 부(-)단자와 전체 회로의 접지 사이에 연결되어 역전압 인가시 회로를 끊어준다.

Description

이상 입력 전압에 대한 보호 회로{protection circuit against abnormal input voltage}

전기 회로에서 신호를 입력받는 입력단의 회로, 특히 이상 전압이 입력될 때 내부 회로를 보호하는 보호 회로에 관한 기술이 제안된다.

회로의 입력, 예를 들어 반도체 소자의 구동 전력을 공급하는 전원 입력단자에 과도한 전압이나 역전압이 걸렸을 때 이를 차단하여 내부 회로를 보호하는 기술이 알려져 있다. 과전압 보호 회로(over voltage protection circuit)는 정격 이상의 과전압이 인가되었을 때 이를 차단하는 회로이다. 역전압 보호 회로(reverse voltage protection circuit)는 정격과 반대 극성의 전압이 인가되었을 때 이를 차단하는 회로이다. 일반적으로 과전압 보호 회로는 내부에 기준 전압을 전압 분할 회로 등을 이용하여 생성하고, 이 기준전압과 입력 전압을 비교하여 정격 이상의 전압이 인가될 경우 입력단을 끊어서 차단하는 방식을 채택하고 있다. 자동차와 같이 내부 전원의 레벨이 불안정한 경우, 이러한 방식은 기준 전압이 불안정해지므로 문제가 있을 수 있다.

제안된 발명은 공급 전압이 불안정한 경우에도 차단 기준 전압을 안정적으로 유지할 수 있는 과전압 보호 회로를 제공하는 것을 목적으로 한다.

나아가 과전압 보호 회로와 역전압 보호 회로를 하나의 반도체에서 함께 구성하는 것을 또다른 목적으로 한다.

더 나아가 반도체 집적회로의 역전압 보호 회로를 간단한 구조로 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위한 일 양상에 따르면, 입력단자 양단에 연결된 전압분할회로에 의하여 과전압이 검출된다. 분할 저항들의 값을 조절하여, 원하는 정격 전압 이상의 전압이 입력될 때 과전압 차단부는 차단된다.

또다른 양상에 따르면, 과전압이 인가되었을 때 차단하는 과전압 차단부와, 역전압이 인가되었을 때 차단하는 역전압 차단부가 하나의 회로로 구현된다. 부가적인 양상에 따르면, 역전압 차단부는 입력단자 중 부(-)단자와 전체 회로의 접지 사이에 연결되어 역전압 인가시 회로를 끊어준다. 보다 구체적인 양상에 따르면, 역전압 차단부는 LD MOS 트랜지스터의 공통 서브스트레이트(substrate)가 구성하는 공통 접지단과 입력단자 중 부(-) 단자 사이를 역전압 인가시 끊어준다.

과전압 차단과 역전압 차단을 하나의 집적회로로 구현하는 것이 달성된다. 기준 전압을 필요로 하지 않기 때문에 구조가 간단하고 외부 전원의 변동에 대해 보다 안정된 동작이 가능하다.

도 1은 일 실시예에 따른 이상전압 보호회로의 개략적인 구성을 도시한 블럭도이다.
도 2는 일 실시예에 따른 이상전압 보호회로의 보다 구체적인 구성을 도시한 회로도이다.

전술한, 그리고 추가적인 양상들은 후술하는 실시예들을 통해 더욱 명확해질 것이다. 이하에서는 이러한 양상들을 첨부된 도면을 참조하여 설명되는 실시예들을 통해 당업자가 용이하게 이해하고 재현할 수 있을 정도로 상세히 설명한다.

도 1은 일 실시예에 따른 이상전압 보호회로의 개략적인 구성을 도시한 블럭도이다. 도시된 바와 같이, 일 실시예에 따른 이상전압 보호회로는 전압 검출부(110)와, 과전압 차단부(130)를 포함한다. 입력단자쌍은 예를 들면 반도체 집적회로에 전원을 공급하는 전원공급 단자쌍이다. 일 양상에 따르면, 입력단자 양단에 연결된 전압분할회로에 의하여 과전압이 검출된다. 분할 저항들의 값을 조절하여, 원하는 정격 전압 이상의 전압이 입력될 때 과전압 차단부는 차단된다.

또다른 양상에 따르면, 과전압이 인가되었을 때 차단하는 과전압 차단부와, 역전압이 인가되었을 때 차단하는 역전압 차단부가 하나의 회로로 구현된다. 예를 들면 제안된 발명에 따른 이상전압 보호회로는 반도체 집적회로의 전원 입력단에 적용된다. 외부 소자를 부가할 필요없이 역전압 차단부가 반도체 집적회로에 함께 집적된다.

부가적인 양상에 따르면, 역전압 차단부는 입력단자 중 부(-)단자와 전체 회로의 접지 사이에 연결되어 역전압 인가시 회로를 끊어준다. 보다 구체적인 양상에 따르면, 역전압 차단부는 LD MOS 트랜지스터의 공통 서브스트레이트(substrate)가 구성하는 공통 접지단과 입력단자 중 부(-) 단자 사이를 역전압 인가시 끊어준다.

도 2는 일 실시예에 따른 이상전압 보호회로의 보다 구체적인 구성을 도시한 회로도이다. 도시된 바와 같이, 일 실시예에 따른 이상전압 보호회로는 전압 검출부(110)와, 과전압 차단부(130)를 포함한다. 입력단자쌍은 예를 들면 반도체 집적회로에 전원을 공급하는 전원공급 단자쌍이다. 일 양상에 따르면, 입력단자 양단에 연결된 전압분할회로에 의하여 과전압이 검출된다. 분할 저항들의 값을 조절하여, 원하는 정격 전압 이상의 전압이 입력될 때 과전압 차단부는 차단된다.

일 실시예에서, 전압 검출부(110)는 입력단자 양단에 연결되며, 입력단자 양단에 걸리는 전압을 분할하여 과전압을 검출한다. 일 실시예에서, 전압 검출부(110)는 입력단자 양단에 연결된 제1 전압 분할부(R1, R2)와, 제 1 전압 분할부(R1, R2)에서 분할된 전압에 의해 스위칭되는 제1 NMOS 트랜지스터(Q1)와, 제1 NMOS 트랜지스터(Q1)와 입력단자의 정(+)단자 사이에 연결되는 제2 전압 분할부(R4, R5)와, 제2 전압 분할부(R4,R5)의 분할된 전압에 의해 스위칭되는 제2 PMOS 트랜지스터(Q2), 그리고 제 2 PMOS 트랜지스터(Q2)의 드레인에 연결된 제3 전압분할부(R6,R7,R8)를 포함한다.

과전압 차단부 (130)는 입력단과 출력단 사이에 연결되며, 전압 검출부(110)에 의해 스위칭된다. 일 실시예에서 과전압 차단부(130)는 제3 전압분할부(R6,R7,R8)의 제1 분할 전압에 의해 절체되는 제3 트랜지스터(Q3)와, 제3 전압분할부(R6,R7,R8)의 제2 분할 전압에 의해 절체되는 제4 트랜지스터(Q4)를 포함한다. 과전압 차단부(130)를 2개의 트랜지스터들(Q3,Q4)로 구현하여 입력단자로 입력되는 정격 전압을 높일 수 있다.

정격 전압, 예를 들어 0-9V의 전압이 입력단자에 인가되면 제1 NMOS 트랜지스터(Q1)는 오프상태에 있도록 R1, R2의 값이 조정된다. 이에 따라 제2 전압분할부(R4,R5)의 분할된 전압에 의해 절체되는 제2 PMOS 트랜지스터(Q2)도 오프 상태에 있다. 이에 따라 제3 전압분할부(R6,R7,R8)에 의해 절체되는 차단부(130)의 두 PMOS 트랜지스터(Q3,Q4)들은 온 상태로 되어 입력단자로 입력된 전원 신호가 출력 단자로 전달되어 부하로 공급된다.

정격 전압이 넘는 전압이 입력단자에 인가되면, 제1 NMOS 트랜지스터(Q1)는 온상태로 절체된다. 이에 따라 제2 전압분할부(R4,R5)의 분할된 전압에 의해 절체되는 제2 PMOS 트랜지스터(Q2)도 온상태로 절체된다. 이에 따라 제3 전압분할부(R6,R7,R8)에 의해 절체되는 차단부(130)의 두 PMOS 트랜지스터(Q3,Q4)들은 오프 상태로 되어 입력단자로 입력된 전원 신호가 출력 단자로 전달되는 것이 차단된다.

또다른 양상에 따르면, 과전압이 인가되었을 때 차단하는 과전압 차단부(130)와, 역전압이 인가되었을 때 차단하는 역전압 차단부(150)가 하나의 회로로 구현된다. 예를 들면 제안된 발명에 따른 이상전압 보호회로는 반도체 집적회로의 전원 입력단에 적용된다. 외부 소자를 부가할 필요없이 역전압 차단부가 반도체 집적회로에 함께 집적된다.

역전압 차단부(150)는 입력단자 중 부(-)단자와 전체 회로의 접지 사이에 연결되며, 전압 검출부의 출력에 따라 입력단자에 역전압 인가시 끊어진다.

일 실시예에 있어서, 이상전압 보호회로의 스위치들(Q1 내지 Q5)이 LD MOS(laterally diffused metal oxide semiconductor)로 구현되고, 역전압 차단부(150)는 전압 검출부(110)의 제1 NMOS 트랜지스터(Q1)의 드레인 전압에 의해 제어되어 역전압 인가시 끊어지며, LDMOS 스위치들의 공통 서브스트레이트(substrate)와 입력단자 중 부(-)단자 간을 절체하는 LDMOS 트랜지스터(Q5)를 포함한다.

LDMOS 트랜지스터는 마이크로웨이브나 전력 증폭기에 주로 사용되는 소자로, 공통의 서브스트레이트가 공통 접지단을 구성하고, 그 위에 에피텍셜(Epitaxial) 층이 형성되며, 그 위에 FET가 구성된다. 도시된 실시예에서, 높은 정격 전압을 달성하기 위해 LDMOS 트랜지스터가 채용된다.

입력단자 중 부(-) 단자와 이 공통의 서브스트레이트 사이에 하나의 NMOS 트랜지스터를 추가함으로써, 그리고 이 NMOS 트랜지스터가 제1 NMOS 트랜지스터의 드레인 전압에 의해 스위칭되도록 연결하여, 역전압이 인가되었을 때 간단히 전원 루프를 끊어줄 수 있다.

이상에서 도시된 실시예들을 중심으로 발명을 설명하였지만, 이에 한정되는 것은 아니다. 발명의 범주는 이들 실시예에 개시된 구성들이 기술적으로 모순되지 않는 한 다양하게 조합되는 실시예들을 포괄할 뿐 아니라, 이러한 실시예들로부터 당업자가 자명하게 도출할 수 있는 자명한 변형예들을 포괄하도록 청구범위를 통해 의도되었다.

110 : 전압 검출부 130 : 과전압 차단부
150 : 역전압 차단부

Claims

입력단자 양단에 연결되며, 입력단자 양단에 걸리는 전압을 분할하여 과전압을 검출하는 전압 검출부와;
입력단과 출력단 사이에 연결되며, 상기 전압 검출부에 의해 스위칭되는 과전압 차단부; 및
입력단자 중 부(-)단자와 전체 회로의 접지 사이에 연결되는 NMOS 트랜지스터를 포함하며, 전압 검출부의 출력을 NMOS 트랜지스터의 게이트에 인가되는 전압으로 하여 전압 검출부의 출력에 따라 스위칭되도록 하여 입력단자에 역전압 인가시 끊어지는 역전압 차단부;
를 포함하되,
전압 검출부는 입력단자 양단에 연결된 제1 전압 분할부와, 제1 전압 분할부에서 분할된 전압에 의해 스위칭되는 제1 NMOS 트랜지스터와, 상기 제1 NMOS 트랜지스터와 입력단자의 정(+)단자 사이에 연결되는 제2 전압 분할부와, 상기 제2 전압 분할부의 분할된 전압에 의해 스위칭되는 제2 PMOS 트랜지스터, 및 제2 PMOS 트랜지스터의 드레인에 연결된 제3 전압분할부를 포함하고,
과전압 차단부는 제3 전압분할부의 제1 분할 전압에 의해 절체되는 제3 PMOS 트랜지스터와, 제3 전압분할부의 제2 분할 전압에 의해 절체되는 제4 PMOS 트랜지스터를 포함하고,
역전압 차단부의 NMOS 트랜지스터의 게이트는 전압 검출부의 제1 NMOS 트랜지스터의 드레인 전압에 의해 스위칭되도록 연결되는 이상전압 보호회로.
제 1 항에 있어서, 이상전압 보호회로의 스위치들이 LD MOS(laterally diffused metal oxide semiconductor)트랜지스터들로 구현되고,
역전압 차단부는 전압 검출부의 출력에의해 제어되어 역전압 인가시 끊어지며, LDMOS 트랜지스터의 공통 서브스트레이트(substrate)와 입력단자 중 부(-)단자 간을 절체하는 LDMOS 트랜지스터를 포함하는 이상전압 보호회로.
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제 1 항에 있어서, 이상전압 보호회로의 스위치들이 LD MOS(laterally diffused metal oxide semiconductor) 트랜지스터들로 구현되고,
역전압 차단부는 전압 검출부의 제1 NMOS 트랜지스터의 드레인 전압에 의해 제어되어 역전압 인가시 끊어지며, LDMOS 트랜지스터들의 공통 서브스트레이트(substrate)와 입력단자 중 부(-)단자 간을 절체하는 LDMOS 트랜지스터를 포함하는 이상전압 보호회로.