JP2003070150A - 回路の保護回路 - Google Patents

回路の保護回路

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JP2003070150A
JP2003070150A JP2001258891A JP2001258891A JP2003070150A JP 2003070150 A JP2003070150 A JP 2003070150A JP 2001258891 A JP2001258891 A JP 2001258891A JP 2001258891 A JP2001258891 A JP 2001258891A JP 2003070150 A JP2003070150 A JP 2003070150A
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rise
voltage
detection circuit
transistor
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Yoshiaki Nakano
義明 中野
Hiromi Miyamoto
洋巳 宮本
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Fujitsu Ltd
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Fujitsu Ltd
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Abstract

(57)【要約】 【課題】 本発明は回路の保護回路に関し、落雷等によ
る雷サージから内部回路を保護することができる回路の
保護回路を提供することを目的としている。 【解決手段】 1次電圧入力部に負端子と直列に接続さ
れた逆電圧防止素子10と、電源の立上がりを検出する
立上がり検出回路11と、1次電圧の過電圧を検出する
過電圧検波回路12と、該立上がり検出回路11と過電
圧検波回路12の出力を受けて動作する立上がり・立下
がり時間設定回路2とを含んで構成される

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は回路の保護回路に関
し、更に詳しくは雷サージから回路を保護する回路の保
護回路に関する。
【0002】
【従来の技術】近年の電子機器は、システムの性能向上
を目的として、屋外に設置されるケースが増加し、落雷
による雷サージの耐力の向上が求められている。
【0003】図13は、従来回路のブロック図である。
図において、1は1次電圧入力間に接続され、雷サージ
から回路を守る雷サージ保護素子、2は電源ライン間に
接続され、電圧の立上がり・立下がり時間を設定する立
上がり・立下がり時間設定回路、3は所定の電圧を発生
する電源ユニット、4は電源ラインに直列に挿入され、
電源オン時の突入力電流を抑止するスイッチ素子であ
る。該スイッチ素子4には、上がり・立下がり時間設定
回路2から制御信号が与えられている。
【0004】図14は従来回路の具体的構成例を示す図
であり、図13に示す回路を具体的に構成したものであ
る。1は雷サージ保護素子、2は立上がり・立下がり時
間設定回路である。雷サージ保護素子1としては、例え
ば、アレスタ、バリスタ、サージアブソーバー、サイリ
スタ等が用いられている。上がり・立下がり時間設定回
路2は、抵抗R1、R2、R3及びコンデンサC1より
構成されている。抵抗R1とR2は直列に接続され、電
源ライン間に接続されている。コンデンサC1は、抵抗
R2に並列に接続されている。
【0005】4はスイッチ素子としてのFET(電界効
果トランジスタ)である。該FET4のドレイン
(D)、ソース(S)は、電源ラインに直列に接続さ
れ、ドレインの一端は電源ユニット3に接続されてい
る。該スイッチ素子4のゲート(G)には、抵抗R1、
R2の接続点の電位が抵抗R3を介して接続されてい
る。このように構成された回路の動作を概説すれば、以
下の通りである。
【0006】この回路は、1次電圧を電源ユニット3に
入力し、安定な2次電圧を出力する電源回路である。1
次電圧入力が印可されると、抵抗R1とコンデンサC1
より構成される充電時定数でコンデンサC1に電荷が注
入され、コンデンサCの電圧Vaは漸増する。この電圧
Vaがスイッチ素子4のゲートに印可されるので、スイ
ッチ素子4のゲート・ソース間抵抗は電圧投入時にはほ
とんど無限大の抵抗である。そして、電圧Vaが漸増し
ていくにつれて、ゲート・ソース間抵抗は、だんだん小
さくなっていく。このようにして、このスイッチ素子4
は、電源投入時の回路に流れるラッシュカレントを抑制
する。そして、電源ユニット3からは2次電圧が出力さ
れ、回路に供給されることになる。
【0007】ここで、電源ラインに雷サージが発生した
時には、雷サージ保護素子1が働き、電源ライン間の電
圧を抑制する。
【0008】
【発明が解決しようとする課題】図15は従来のシミュ
レーション回路例を示す図である。図14と同一のもの
は、同一の符号を付して示す。図において、50は雷サ
ージに対応するパルスを発生するパルス発生器である。
図では、3個のパルス発生器が3個直列に接続された場
合を示しているが、これに限るものではない。R1とR
2の直列回路が電源ライン間に接続されており、抵抗R
2には並列にコンデンサC1が接続されている。抵抗R
1は1kΩ、R2は50Ωである。コンデンサC1は2
2μFである。
【0009】4はスイッチ素子としてのトランジスタで
ある。抵抗R1とR2の接続点の電位は、抵抗R3を介
してトランジスタ4のベースに接続されている。R4は
負荷として接続された抵抗、C2は抵抗R4と並列に接
続されたコンデンサである。抵抗R4は240Ω、C2
は22μFである。このように構成された回路のサージ
電圧によるシミュレーションを行なう。
【0010】図16は従来回路のシミュレーション結果
例を示す図である。(a)は1次入力電圧Vinを、
(b)は2次出力電圧Voutを、また(c)は1次入
力電圧Vinを、(d)は2次出力電圧Voutをそれ
ぞれ示す。(a)が正負両方向にパルス電圧を振ったも
ので、(c)は(a)の90[msec]〜110[m
sec]の範囲を拡大したものを示している。
【0011】このシミュレーション結果は、雷サージ電
圧が、雷サージ保護素子で±200Vまで制限され、そ
の電圧が電源回路に入力され、出力側に発生する出力電
圧を示したものである。つまり、雷サージ保護素子後の
回路において、抑圧できる電圧値を示している。1次電
圧入力は−48Vとしている。図の特性によれば、±2
00Vが、抑圧されずにそのまま出力電圧として発生し
ており、電源ユニット等の内部回路部品を保護すること
ができずに、通信機器のシステム等に大きな影響を及ぼ
していた。
【0012】本発明はこのような課題に鑑みて、なされ
たものであって、落雷等による雷サージから内部回路を
保護することができる回路の保護回路を提供することを
目的としている。
【0013】
【課題を解決するための手段】(1)図1は本発明の原
理ブロック図である。図13と同一のものは、同一の符
号を付して示す。図において、1は1次電圧入力間に接
続される雷サージ保護素子、10は負の電源ラインに直
列に接続された逆電圧防止用の逆電圧防止素子、11は
電源ライン間に接続れさた、入力電圧の立上がりを検出
する立上がり検出回路、12は電源ライン間に接続され
た過電圧を検出する過電圧検波回路、2は電源オン/オ
フ時の立上がりと立下がり時間を設定する立上がり・立
下がり時間設定回路である。
【0014】立上がり検出回路11と過電圧検波回路1
2の出力は、立上がり・立下がり時間設定回路2に入力
されている。4は電源ラインに直列に接続されたラッシ
ュカレント防止用のスイッチ素子、3は電源ラインに接
続される電源ユニットである。該電源ユニット3は、所
定の少なくとも1種類の電圧を発生する。この電圧は、
電気回路の動作電圧として使用される。
【0015】このように構成すれば、1次側に印可され
る逆方向電圧は逆電圧防止素子10により阻止され、一
方、もう片方の雷サージ電圧は、波高値に対しては、過
電圧検波回路12により制限し、立上がり時間に対して
は立上がり検出回路11により検出し、スイッチ素子4
をオフとする動作により、雷サージ電圧を抑止する。こ
れにより、落雷等による雷サージから内部回路を保護す
ることができる。
【0016】(2)請求項2記載の発明は、前記立上が
り検出回路と過電圧検波回路とを兼用回路としたことを
特徴とする。このように構成すれば、回路を簡略化する
ことができる。
【0017】(3)請求項3記載の発明は、前記立上が
り検出回路を構成するものであって、前記立上がりに応
じた電圧をそのベースに受けるトランジスタに温度補償
型ダイオードを付加したことを特徴とする。
【0018】このように構成すれば、温度特性による検
出回路の電圧のばらつきが軽減され、サージ電圧の抑圧
特性が良好な保護回路を実現することが可能となる。 (4)請求項4記載の発明は、前記立上がり検出回路と
過電圧検波回路とを兼用回路としたものにおいて、立上
がりに応じた電圧をそのベースに受けるトランジスタの
ベースに温度補償型ダイオードを付加したことを特徴と
する。
【0019】このように構成すれば、温度特性による検
出回路の電圧のばらつきが軽減され、サージ電圧の抑圧
特性が良好な保護回路を簡単な構成で実現することが可
能となる。
【0020】(5)請求項5記載の発明は、前記立上が
り検出回路の立上がりに応じた電圧をそのベースに受け
るスイッチング素子に、トランジスタを使用したことを
特徴とする。
【0021】このように構成すれば、雷サージが印可さ
れた場合に、電源ラインをオフにして回路を保護するこ
とができる。この発明において、前記立上がり検出回路
の立上がりに応じた電圧をそのゲートに受けるスイッチ
ング素子に、FETを使用したことを特徴とする。
【0022】このように構成すれば、雷サージが印可さ
れた場合に、電源ラインをオフにして回路を保護するこ
とができる。また、この発明において、前記立上がり検
出回路兼過電圧検波回路の立上がりに応じた電圧をその
ベースに受けるスイッチング素子にトランジスタを使用
したことを特徴とする。
【0023】このように構成すれば、雷サージが印可さ
れた場合に、電源ラインをオフにして回路を保護するこ
とができる。また、この発明において、前記立上がり検
出回路兼過電圧検波回路の立上がりに応じた電圧をその
ゲートにおけるスイッチング素子にFETを使用したこ
とを特徴とする。
【0024】このように構成すれば、雷サージが印可さ
れた場合に、電源ラインをオフにして回路を保護するこ
とができる。また、この発明において、前記立上がり検
出回路のスイッチング素子に立上がりに応じた電圧をそ
のベースに受けるトランジスタを使用したことを特徴と
する。
【0025】このように構成すれば、温度が変化して
も、雷サージが印可された場合に、電源ラインをオフに
して回路を保護することができる。また、この発明にお
いて、前記立上がり検出回路のスイッチング素子に立上
がりに応じた電圧をそのゲートに受けるFETを使用し
たことを特徴とする。
【0026】このように構成すれば、温度が変化して
も、雷サージが印可された場合に、電源ラインをオフに
して回路を保護することができる。また、この発明にお
いて、前記立上がり検出回路兼過電圧検波回路の立上が
りに応じた電圧をそのベースに受けるスイッチング素子
にトランジスタを用いたことを特徴とする。
【0027】このように構成すれば、温度が変化して
も、雷サージが印可された場合に、電源ラインをオフに
して回路を保護することができる。また、この発明にお
いて、前記立上がり検出回路兼電圧検波回路の立上がり
に応じた電圧をそのゲートに受けるFETを使用したこ
とを特徴とする。
【0028】このように構成すれば、温度が変化して
も、雷サージが印可された場合に、電源ラインをオフに
して回路を保護することができる。
【0029】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態例を詳細に説明する。図2は本発明回路の第1
の具体的構成例を示す図である。図1と同一のものは、
同一の符号を付して示す。図において、1は雷サージ保
護素子、10は逆電圧防止素子D、11は立上がり検出
回路、12は過電圧検波回路、2は立上がり・立下がり
時間設定回路、4はスイッチ素子Q1、3は電源ユニッ
トである。雷サージ保護素子1としては、例えばアレス
タ、バリスタ、サージアブソーバ、サイリスタ等が用い
られる。1次電圧入力としては、例えば−48Vが接続
されている。逆電圧防止素子10(D)はそのアノード
が1次電源側に接続されている。
【0030】立上がり検出回路11は、抵抗R7とR8
の直列回路、抵抗R9とコンデンサC3の直列回路及び
トランジスタQ3より構成されている。抵抗R7とR8
の直列回路は電源ライン間に接続されており、抵抗R9
とコンデンサC3の直列回路は、抵抗R7の両端に接続
されている。抵抗R7とR8の接続点はトランジスタQ
3のベースに接続され、エミッタはコモンラインに接続
されている。
【0031】過電圧検波回路12は、抵抗R5とR6の
直列回路及びトランジスタQ2より構成されている。抵
抗R5とR6の直列回路は、電源ライン間に接続されて
おり、抵抗R5とR6の接続点はトランジスタQ2のベ
ースに接続され、エミッタはコモンラインに接続されて
いる。
【0032】立上がり・立下がり時間設定回路2は、抵
抗R1とR2、コンデンサC1と抵抗R3より構成され
ている。抵抗R1とR2の直列回路は電源ラインの両端
に接続されており、コンデンサC1は抵抗R2に並列接
続されている。抵抗R1とR2の接続点は抵抗R3を介
してスイッチ素子4としてのFETQ1のゲートに接続
されている。抵抗R1とR2の接続点には、トランジス
タQ2とQ3のコレクタがそれぞれ共通接続されてい
る。電源ユニット3は、電源ライン間に接続されてい
る。FETQ1は、電源ラインに直列に接続されてい
る。このように構成された回路の動作を説明すれば、以
下の通りである。
【0033】雷サージ電圧の1次電源電圧に対して、逆
方向電圧は逆電圧防止素子Dで制限される。一方、もう
片方の雷サージ電圧は、波高値に対しては過電圧検波回
路12が制限する。即ち、トランジスタQ2がオンにな
り、スイッチ素子Q1のゲート・ソース間を短絡し、ス
イッチ素子Q1をオフにする。立上がり検出回路11
は、雷サージ電圧が急激に印可された場合、トランジス
タQ3がオンになり、スイッチ素子Q1のゲート・ソー
ス間を短絡し、スイッチ素子Q1をオフにする。
【0034】一方、立上がり・立下がり時間設定回路2
は、1次電圧の立上がりは抵抗R1とコンデンサC1に
より充電時定数で決まり、2次電圧の立下がりは抵抗R
2とコンデンサC1による放電時定数で決まり、それぞ
れ立上がり、立下がりが徐々に行なわれ、回路を保護す
る。
【0035】このように、本発明によれば、1次側に印
可される逆方向電圧は逆電圧防止素子Dにより阻止さ
れ、一方、もう片方の雷サージ電圧は、波高値に対して
は、過電圧検波回路12により制限し、立上がり時間に
対して立上がり検出回路11により検出し、スイッチ素
子Q1をオフとする動作により、雷サージ電圧を阻止す
る。これにより、雷等による雷サージから内部回路を保
護することができる。
【0036】図3は本発明の第1の形態例を示すブロッ
ク図である。図1と同一のものは、同一の符号を付して
示す。この回路は、立上がり検出回路11と過電圧検波
回路12とを兼用した立上がり検出回路兼過電圧検波回
路13としたものである。その他の構成は、図1と同じ
である。
【0037】図4は本発明回路の第2の具体的構成例を
示す図である。この回路は、図3に示すブロック図を具
体的回路としたものである。図2と同一のものは、同一
の符号を付して示す。図4の回路と図2の回路を比較す
ると明らかなように、図2の立上がり検出回路11を、
過電圧検波回路12としても用いるようにしたものであ
る。このように構成された回路の動作を説明すれば、以
下の通りである。
【0038】雷サージ電圧に対しては、雷サージ保護素
子1が保護する。雷サージ電圧の1次電源電圧に対し
て、逆方向電圧は逆電圧防止素子Dで制限される。一
方、もう片方の雷サージ電圧は、波高値に対しては立上
がり検出回路兼過電圧検波回路13が制限する。即ち、
トランジスタQ3がオンになり、スイッチ素子Q1のゲ
ート・ソース間を短絡し、スイッチ素子Q1をオフにす
る。また、雷サージ電圧が急激に印可された場合、トラ
ンジスタQ3がオンになり、スイッチ素子Q1のゲート
・ソース間を短絡し、スイッチ素子Q1をオフにする。
【0039】一方、立上がり・立下がり時間設定回路2
は、1次電圧の立上がりは抵抗R1とコンデンサC1に
より充電時定数で決まり、2次電圧の立下がりは抵抗R
2とコンデンサC1による放電時定数で決まり、それぞ
れ立上がり、立下がりが徐々に行なわれ、回路を保護す
る。
【0040】この実施の形態例によれば、落雷等による
雷サージから内部回路を保護することができる回路の保
護回路を簡単な構成で実現することができる。図5は本
発明のシミュレーション回路例を示す図である。図にお
いて、50は雷サージに対応するパルスを発生するパル
ス発生器である。図では、3個のパルス発生器が3個直
列に接続された場合を示しているが、これに限るもので
はない。抵抗R7とR8の直列回路が電源ライン間に接
続されており、抵抗R7には並列に抵抗R9とコンデン
サC3の直列回路が接続されている。抵抗R7は5kΩ
てR2は80Ω、R9は10Ωである。コンデンサC3
は0.01μFである。
【0041】Q2はトランジスタである。抵抗R7とR
8の接続点はトランジスタQ2のベースに接続されてい
る。トランジスタQ2のエミッタは、コモンラインに接
続されている。抵抗R1とR2の直列回路は電源ライン
間に接続されており、R1とR2の接続点は、トランジ
スタQ2のコレクタに接続されている。また、トランジ
スタQ2のコレクタ・エミッタ間には、コンデンサC1
が接続されている。抵抗R1は1kΩ、R2は50Ω、
コンデンサC1は22μFである。抵抗R1とR2の接
続点は、抵抗R3を介してスイッチ素子として機能する
トランジスタQ1のベースに接続されている。抵抗R3
は10Ωである。また、電源ラインには、抵抗R4とコ
ンデンサC2が接続されている。R4は200Ω、C2
は22μFである。このように構成された回路のサージ
電圧によるシミュレーションを行なう。
【0042】図6は本発明のシミュレーション結果例を
示す図である。(a)は1次電圧入力Vin、(b)は
2次電圧出力Vout、(c)は1次電圧入力Vin、
(d)は2次電圧出力Voutである。(a)が正負両
方向にパルス電圧を振ったもので、(c)は(a)の9
0[msec]〜110[msec]の範囲を拡大した
ものを示している。
【0043】このシミュレーション結果は、雷サージ電
圧が雷サージ保護素子1で±200Vまで制限され、そ
の電圧が電源回路に入力され、出力側に発生する出力電
圧を示したものである。つまり、雷サージ保護素子後の
回路において、抑圧できる電圧値を示している。1次電
圧入力は−48Vとしている。
【0044】これから、本発明の回路では、+200V
は抑圧されて出力に電圧は発生しておらず、また、−2
00Vについても、約−50V(−48Vは1次電圧入
力値)まで制限されており、電源ユニット等の内部回路
部品を保護することができる。入力した+200Vが出
力に発生していないのは、逆電圧防止素子であるダイオ
ードDにより抑圧されているからである。以上のよう
に、本発明は内部回路部品を雷サージから保護すること
ができ、通信機器のシステム等に影響を及ぼさず、安定
動作が可能となる。
【0045】図7は本発明回路の第3の具体的構成例を
示す図である。図2と同一のものは、同一の符号を付し
て示す。図に示す回路と、図2に示す回路の違いは、温
度補償型ダイオードを回路に付加した点である。図にお
いて、D1が温度補償型ダイオードであり、抵抗R7と
R8の接続点とトランジスタQ3のベースとの間に接続
されている。その他の構成は、図2に示すそれと同一で
ある。
【0046】このように構成された回路においては、温
度補償型ダイオードD1が温度変化による検出回路の電
圧のばらつきを軽減する。即ち、温度変化によるトラン
ジスタQ3がオンになる電圧が変動するのを抑圧する。
これによれば、温度特性による検出回路の電圧のばらつ
きが軽減され、サージ電圧の抑圧特性が良好な保護回路
を実現することが可能となる。
【0047】図8は本発明回路の第4の具体的構成例を
示す図である。図4、図7と同一のものは、同一の符号
を付して示す。この回路は、立上がり検出回路兼過電圧
検波回路に温度補償型ダイオードD1を付加した実施例
である。その動作は、図4に示す回路と同様であるが、
トランジスタQ3のベースに温度補償型ダイオードD1
を設けることにより、温度変化によるトランジスタQ3
がオンになる電圧が変動するのを抑圧する。これによれ
ば、温度特性による検出回路の電圧のばらつきが軽減さ
れ、サージ電圧の抑圧特性が良好な保護回路を簡単な構
成で実現することが可能となる。
【0048】上述の実施の形態例では、立上がり検出回
路11又は13のスイッチング素子Q3にトランジスタ
を使用している。このように構成すれば、雷サージが印
可された場合に、電源ラインをオフにして回路を保護す
ることができる。
【0049】図9は本発明回路の第5の具体的構成例を
示す図である。図2と同一のものは、同一の符号を付し
て示す。この実施の形態例は、立上がり検出回路11、
過電圧検波回路12のスイッチング素子Q3、Q2とし
てFET(電界効果トランジスタ)を用いたものであ
る。FETは、電流制御素子ではなく、電圧制御素子で
ある点でトランジスタと異なっているが、スイッチング
素子してみた場合には、双方には特に差違はない。
【0050】従って、この回路も雷サージが印可された
場合に、電源ラインをオフにして回路を保護することが
できる。図10は本発明回路の第6の具体的構成例を示
す図である。図4と同一のものは、同一の符号を付して
示す。この回路は、立上がり検出回路兼過電圧検波回路
13にスイッチング素子としてFETを使用したもので
ある。動作原理としては、図4に示す回路と同じであ
る。このように構成すれば、雷サージが印可された場合
に、電源ラインをオフにして回路を保護することができ
る。
【0051】図11は本発明回路の第7の具体的構成例
を示す図である。図9と同一のものは、同一の符号を付
して示す。この実施の形態例は、立上がり検出回路11
のスイッチング素子Q3にFETを用いたものである。
そして、ゲートに温度補償型ダイオードD1が接続され
ている。その動作は、図9と同じである。このように構
成すれば、温度が変化しても、雷サージが印可された場
合に、電源ラインをオフにして回路を保護することがで
きる。
【0052】上述の効果は、立上がり検出回路兼過電圧
検波回路13のスイッチング素子Q3(図8参照)に、
トランジスタを用いても同様である。図8のトランジス
タQ3には、トランジスタを用いている。更に、そのベ
ースには温度補償型ダイオードD1を接続しているの
で、温度変化に対しても動作が安定なスイッチングを行
なうことができ、雷サージが印可された場合に、電源ラ
インをオフにして回路を保護することができる。
【0053】図12は本発明回路の第8の具体的構成例
を示す図である。この実施の形態例では、立上がり検出
回路兼過電圧検波回路13のFETQ3のゲートに温度
補償型ダイオードD1を使用している。従って、図10
の回路と同じ動作を行なう他に、温度変化に対しても動
作が安定なスイッチングを行なうことができる。
【0054】このように構成すれば、温度特性による検
出回路の電圧のばらつきが軽減され、サージ電圧の抑圧
特性が良好な保護回路を簡単な構成で実現することが可
能となる。
【0055】上述の実施の形態例では、保護する回路と
して電源ユニットを用いた場合を例にとったが、本発明
はこれに限るものではなく、雷サージが印可されるおそ
れのあるその他のあらゆる電気回路に適用することがで
きる。
【0056】(付記1)1次電圧入力部に負端子と直列
に接続された逆電圧防止素子と、電源の立上がりを検出
する立上がり検出回路と、1次電圧の過電圧を検出する
過電圧検波回路と、該立上がり検出回路と過電圧検波回
路の出力を受けて動作する立上がり・立下がり時間設定
回路とを含んで構成される回路の保護回路。
【0057】(付記2)前記立上がり検出回路と過電圧
検波回路とを兼用回路としたことを特徴とする付記1記
載の回路の保護回路。 (付記3)前記立上がり検出回路を構成するものであっ
て、前記立上がりに応じた電圧をそのベースに受けるト
ランジスタに温度補償型ダイオードを付加したことを特
徴とする付記1記載の回路の保護回路。
【0058】(付記4)前記立上がり検出回路と過電圧
検波回路とを兼用回路としたものにおいて、立上がりに
応じた電圧をそのベースに受けるトランジスタのベース
に温度補償型ダイオードを付加したことを特徴とする付
記1記載の回路の保護回路。
【0059】(付記5)前記立上がり検出回路の立上が
りに応じた電圧をそのベースに受けるスイッチング素子
に、トランジスタを使用したことを特徴とする付記1記
載の回路の保護回路。
【0060】(付記6)前記立上がり検出回路の立上が
りに応じた電圧をそのゲートに受けるスイッチング素子
に、FETを使用したことを特徴とする付記2記載の回
路の保護回路。
【0061】(付記7)前記立上がり検出回路兼過電圧
検波回路の立上がりに応じた電圧をそのベースに受ける
スイッチング素子にトランジスタを使用したことを特徴
とする付記2記載の回路の保護回路。
【0062】(付記8)前記立上がり検出回路兼過電圧
検波回路の立上がりに応じた電圧をそのゲートにおける
スイッチング素子にFETを使用したことを特徴とする
付記2記載の回路の保護回路。
【0063】(付記9)前記立上がり検出回路のスイッ
チング素子に立上がりに応じた電圧をそのベースに受け
るトランジスタを使用したことを特徴とする付記3記載
の回路の保護回路。
【0064】(付記10)前記立上がり検出回路のスイ
ッチング素子に立上がりに応じた電圧をそのゲートに受
けるFETを使用したことを特徴とする付記3記載の回
路の保護回路。
【0065】(付記11)前記立上がり検出回路兼過電
圧検波回路の立上がりに応じた電圧をそのベースに受け
るスイッチング素子にトランジスタを用いたことを特徴
とする付記4記載の回路の保護回路。
【0066】(付記12)前記立上がり検出回路兼電圧
検波回路の立上がりに応じた電圧をそのゲートに受ける
FETを使用したことを特徴とする付記4記載の回路の
保護回路。
【0067】
【発明の効果】以上説明したように、本発明によれば以
下の効果が得られる。 (1)請求項1記載の発明によれば、1次側に印可され
る逆方向電圧は逆電圧防止素子により阻止され、一方、
もう片方の雷サージ電圧は、波高値に対しては、過電圧
検波回路により制限し、立上がり時間に対しては立上が
り検出回路により検出し、スイッチ素子をオフとする動
作により、雷サージ電圧を抑止する。これにより、落雷
等による雷サージから内部回路を保護することができ
る。
【0068】(2)請求項2記載の発明によれば、回路
を簡略化することができる。 (3)請求項3記載の発明によれば、温度特性による検
出回路の電圧のばらつきが軽減され、サージ電圧の抑圧
特性が良好な保護回路を実現することが可能となる。
【0069】(4)請求項4記載の発明によれば、温度
特性による検出回路の電圧のばらつきが軽減され、サー
ジ電圧の抑圧特性が良好な保護回路を簡単な構成で実現
することが可能となる。
【0070】(5)請求項5記載の発明によれば、雷サ
ージが印可された場合に、電源ラインをオフにして回路
を保護することができる。このように、本発明によれ
ば、落雷等による雷サージから内部回路を保護すること
ができる回路の保護回路を提供することができる。
【0071】このように、本発明によれば、落雷等によ
る雷サージから内部回路を保護することができる回路の
保護回路を提供することができる。
【図面の簡単な説明】
【図1】本発明の原理ブロック図である。
【図2】本発明回路の第1の具体的構成例を示す図であ
る。
【図3】本発明の第1の形態例を示すブロック図であ
る。
【図4】本発明回路の第2の具体的構成例を示す図であ
る。
【図5】本発明のシミュレーション回路例を示す図であ
る。
【図6】本発明のシミュレーション結果例を示す図であ
る。
【図7】本発明回路の第3の具体的構成例を示す図であ
る。
【図8】本発明回路の第4の具体的構成例を示す図であ
る。
【図9】本発明回路の第5の具体的構成例を示す図であ
る。
【図10】本発明回路の第6の具体的構成例を示す図で
ある。
【図11】本発明回路の第7の具体的構成例を示す図で
ある。
【図12】本発明回路の第8の具体的構成例を示す図で
ある。
【図13】従来回路のブロック図である。
【図14】従来回路の具体的構成例を示す図である。
【図15】従来のシミュレーション回路例を示す図であ
る。
【図16】従来回路のシミュレーション結果例を示す図
である。
【符号の説明】
1 雷サージ保護素子 2 立上がり・立下がり時間設定回路 3 電源ユニット 4 スイッチ素子 10 逆電圧防止素子 11 立上がり検出回路 12 過電圧検波回路
フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H03K 17/08 H03K 17/08 C 17/687 17/687 A Fターム(参考) 5G004 AA04 AB02 BA07 CA06 DC01 DC04 DC10 EA01 5G013 AA02 AA04 AA14 AA16 AA17 BA02 CB01 DA00 5G053 AA09 AA10 BA04 CA01 CA05 DA01 EA03 EC03 FA06 5H740 AA01 BA12 MM01 5J055 AX26 AX32 AX56 AX64 BX16 CX24 DX12 DX61 EX01 EX02 EX06 EY01 EY10 EY13 EY17 EZ01 EZ51 GX01 GX02 GX04

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 1次電圧入力部に負端子と直列に接続さ
    れた逆電圧防止素子と、 電源の立上がりを検出する立上がり検出回路と、 1次電圧の過電圧を検出する過電圧検波回路と、 該立上がり検出回路と過電圧検波回路の出力を受けて動
    作する立上がり・立下がり時間設定回路とを含んで構成
    される回路の保護回路。
  2. 【請求項2】 前記立上がり検出回路と過電圧検波回路
    とを兼用回路としたことを特徴とする請求項1記載の回
    路の保護回路。
  3. 【請求項3】 前記立上がり検出回路を構成するもので
    あって、前記立上がりに応じた電圧をそのベースに受け
    るトランジスタに温度補償型ダイオードを付加したこと
    を特徴とする請求項1記載の回路の保護回路。
  4. 【請求項4】 前記立上がり検出回路と過電圧検波回路
    とを兼用回路としたものにおいて、立上がりに応じた電
    圧をそのベースに受けるトランジスタのベースに温度補
    償型ダイオードを付加したことを特徴とする請求項1記
    載の回路の保護回路。
  5. 【請求項5】 前記立上がり検出回路の立上がりに応じ
    た電圧をそのベースに受けるスイッチング素子に、トラ
    ンジスタを使用したことを特徴とする請求項1記載の回
    路の保護回路。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015174939A1 (en) 2014-05-16 2015-11-19 Aselsan Elektronik Sanayi Ve Ticaret Anonim Sirketi Power input protection compatible with mil-std-1275 mil-std-704 standards
JP2016152286A (ja) * 2015-02-17 2016-08-22 株式会社アマダミヤチ レーザ装置
KR101836798B1 (ko) * 2016-01-12 2018-03-12 센시리온오토모티브솔루션즈코리아 주식회사 이상 입력 전압에 대한 보호 회로

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WO2015174939A1 (en) 2014-05-16 2015-11-19 Aselsan Elektronik Sanayi Ve Ticaret Anonim Sirketi Power input protection compatible with mil-std-1275 mil-std-704 standards
JP2016152286A (ja) * 2015-02-17 2016-08-22 株式会社アマダミヤチ レーザ装置
KR101836798B1 (ko) * 2016-01-12 2018-03-12 센시리온오토모티브솔루션즈코리아 주식회사 이상 입력 전압에 대한 보호 회로

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