JP2003070150A

JP2003070150A - 回路の保護回路

Info

Publication number: JP2003070150A
Application number: JP2001258891A
Authority: JP
Inventors: Yoshiaki Nakano; 義明中野; Hiromi Miyamoto; 洋巳宮本
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2001-08-29
Filing date: 2001-08-29
Publication date: 2003-03-07

Abstract

(57)【要約】【課題】本発明は回路の保護回路に関し、落雷等によ
る雷サージから内部回路を保護することができる回路の
保護回路を提供することを目的としている。【解決手段】１次電圧入力部に負端子と直列に接続さ
れた逆電圧防止素子１０と、電源の立上がりを検出する
立上がり検出回路１１と、１次電圧の過電圧を検出する
過電圧検波回路１２と、該立上がり検出回路１１と過電
圧検波回路１２の出力を受けて動作する立上がり・立下
がり時間設定回路２とを含んで構成される

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は回路の保護回路に関
し、更に詳しくは雷サージから回路を保護する回路の保
護回路に関する。

【０００２】

【従来の技術】近年の電子機器は、システムの性能向上
を目的として、屋外に設置されるケースが増加し、落雷
による雷サージの耐力の向上が求められている。

【０００３】図１３は、従来回路のブロック図である。
図において、１は１次電圧入力間に接続され、雷サージ
から回路を守る雷サージ保護素子、２は電源ライン間に
接続され、電圧の立上がり・立下がり時間を設定する立
上がり・立下がり時間設定回路、３は所定の電圧を発生
する電源ユニット、４は電源ラインに直列に挿入され、
電源オン時の突入力電流を抑止するスイッチ素子であ
る。該スイッチ素子４には、上がり・立下がり時間設定
回路２から制御信号が与えられている。

【０００４】図１４は従来回路の具体的構成例を示す図
であり、図１３に示す回路を具体的に構成したものであ
る。１は雷サージ保護素子、２は立上がり・立下がり時
間設定回路である。雷サージ保護素子１としては、例え
ば、アレスタ、バリスタ、サージアブソーバー、サイリ
スタ等が用いられている。上がり・立下がり時間設定回
路２は、抵抗Ｒ１、Ｒ２、Ｒ３及びコンデンサＣ１より
構成されている。抵抗Ｒ１とＲ２は直列に接続され、電
源ライン間に接続されている。コンデンサＣ１は、抵抗
Ｒ２に並列に接続されている。

【０００５】４はスイッチ素子としてのＦＥＴ（電界効
果トランジスタ）である。該ＦＥＴ４のドレイン
（Ｄ）、ソース（Ｓ）は、電源ラインに直列に接続さ
れ、ドレインの一端は電源ユニット３に接続されてい
る。該スイッチ素子４のゲート（Ｇ）には、抵抗Ｒ１、
Ｒ２の接続点の電位が抵抗Ｒ３を介して接続されてい
る。このように構成された回路の動作を概説すれば、以
下の通りである。

【０００６】この回路は、１次電圧を電源ユニット３に
入力し、安定な２次電圧を出力する電源回路である。１
次電圧入力が印可されると、抵抗Ｒ１とコンデンサＣ１
より構成される充電時定数でコンデンサＣ１に電荷が注
入され、コンデンサＣの電圧Ｖａは漸増する。この電圧
Ｖａがスイッチ素子４のゲートに印可されるので、スイ
ッチ素子４のゲート・ソース間抵抗は電圧投入時にはほ
とんど無限大の抵抗である。そして、電圧Ｖａが漸増し
ていくにつれて、ゲート・ソース間抵抗は、だんだん小
さくなっていく。このようにして、このスイッチ素子４
は、電源投入時の回路に流れるラッシュカレントを抑制
する。そして、電源ユニット３からは２次電圧が出力さ
れ、回路に供給されることになる。

【０００７】ここで、電源ラインに雷サージが発生した
時には、雷サージ保護素子１が働き、電源ライン間の電
圧を抑制する。

【０００８】

【発明が解決しようとする課題】図１５は従来のシミュ
レーション回路例を示す図である。図１４と同一のもの
は、同一の符号を付して示す。図において、５０は雷サ
ージに対応するパルスを発生するパルス発生器である。
図では、３個のパルス発生器が３個直列に接続された場
合を示しているが、これに限るものではない。Ｒ１とＲ
２の直列回路が電源ライン間に接続されており、抵抗Ｒ
２には並列にコンデンサＣ１が接続されている。抵抗Ｒ
１は１ｋΩ、Ｒ２は５０Ωである。コンデンサＣ１は２
２μＦである。

【０００９】４はスイッチ素子としてのトランジスタで
ある。抵抗Ｒ１とＲ２の接続点の電位は、抵抗Ｒ３を介
してトランジスタ４のベースに接続されている。Ｒ４は
負荷として接続された抵抗、Ｃ２は抵抗Ｒ４と並列に接
続されたコンデンサである。抵抗Ｒ４は２４０Ω、Ｃ２
は２２μＦである。このように構成された回路のサージ
電圧によるシミュレーションを行なう。

【００１０】図１６は従来回路のシミュレーション結果
例を示す図である。（ａ）は１次入力電圧Ｖｉｎを、
（ｂ）は２次出力電圧Ｖｏｕｔを、また（ｃ）は１次入
力電圧Ｖｉｎを、（ｄ）は２次出力電圧Ｖｏｕｔをそれ
ぞれ示す。（ａ）が正負両方向にパルス電圧を振ったも
ので、（ｃ）は（ａ）の９０［ｍｓｅｃ］〜１１０［ｍ
ｓｅｃ］の範囲を拡大したものを示している。

【００１１】このシミュレーション結果は、雷サージ電
圧が、雷サージ保護素子で±２００Ｖまで制限され、そ
の電圧が電源回路に入力され、出力側に発生する出力電
圧を示したものである。つまり、雷サージ保護素子後の
回路において、抑圧できる電圧値を示している。１次電
圧入力は−４８Ｖとしている。図の特性によれば、±２
００Ｖが、抑圧されずにそのまま出力電圧として発生し
ており、電源ユニット等の内部回路部品を保護すること
ができずに、通信機器のシステム等に大きな影響を及ぼ
していた。

【００１２】本発明はこのような課題に鑑みて、なされ
たものであって、落雷等による雷サージから内部回路を
保護することができる回路の保護回路を提供することを
目的としている。

【００１３】

【課題を解決するための手段】（１）図１は本発明の原
理ブロック図である。図１３と同一のものは、同一の符
号を付して示す。図において、１は１次電圧入力間に接
続される雷サージ保護素子、１０は負の電源ラインに直
列に接続された逆電圧防止用の逆電圧防止素子、１１は
電源ライン間に接続れさた、入力電圧の立上がりを検出
する立上がり検出回路、１２は電源ライン間に接続され
た過電圧を検出する過電圧検波回路、２は電源オン／オ
フ時の立上がりと立下がり時間を設定する立上がり・立
下がり時間設定回路である。

【００１４】立上がり検出回路１１と過電圧検波回路１
２の出力は、立上がり・立下がり時間設定回路２に入力
されている。４は電源ラインに直列に接続されたラッシ
ュカレント防止用のスイッチ素子、３は電源ラインに接
続される電源ユニットである。該電源ユニット３は、所
定の少なくとも１種類の電圧を発生する。この電圧は、
電気回路の動作電圧として使用される。

【００１５】このように構成すれば、１次側に印可され
る逆方向電圧は逆電圧防止素子１０により阻止され、一
方、もう片方の雷サージ電圧は、波高値に対しては、過
電圧検波回路１２により制限し、立上がり時間に対して
は立上がり検出回路１１により検出し、スイッチ素子４
をオフとする動作により、雷サージ電圧を抑止する。こ
れにより、落雷等による雷サージから内部回路を保護す
ることができる。

【００１６】（２）請求項２記載の発明は、前記立上が
り検出回路と過電圧検波回路とを兼用回路としたことを
特徴とする。このように構成すれば、回路を簡略化する
ことができる。

【００１７】（３）請求項３記載の発明は、前記立上が
り検出回路を構成するものであって、前記立上がりに応
じた電圧をそのベースに受けるトランジスタに温度補償
型ダイオードを付加したことを特徴とする。

【００１８】このように構成すれば、温度特性による検
出回路の電圧のばらつきが軽減され、サージ電圧の抑圧
特性が良好な保護回路を実現することが可能となる。（４）請求項４記載の発明は、前記立上がり検出回路と
過電圧検波回路とを兼用回路としたものにおいて、立上
がりに応じた電圧をそのベースに受けるトランジスタの
ベースに温度補償型ダイオードを付加したことを特徴と
する。

【００１９】このように構成すれば、温度特性による検
出回路の電圧のばらつきが軽減され、サージ電圧の抑圧
特性が良好な保護回路を簡単な構成で実現することが可
能となる。

【００２０】（５）請求項５記載の発明は、前記立上が
り検出回路の立上がりに応じた電圧をそのベースに受け
るスイッチング素子に、トランジスタを使用したことを
特徴とする。

【００２１】このように構成すれば、雷サージが印可さ
れた場合に、電源ラインをオフにして回路を保護するこ
とができる。この発明において、前記立上がり検出回路
の立上がりに応じた電圧をそのゲートに受けるスイッチ
ング素子に、ＦＥＴを使用したことを特徴とする。

【００２２】このように構成すれば、雷サージが印可さ
れた場合に、電源ラインをオフにして回路を保護するこ
とができる。また、この発明において、前記立上がり検
出回路兼過電圧検波回路の立上がりに応じた電圧をその
ベースに受けるスイッチング素子にトランジスタを使用
したことを特徴とする。

【００２３】このように構成すれば、雷サージが印可さ
れた場合に、電源ラインをオフにして回路を保護するこ
とができる。また、この発明において、前記立上がり検
出回路兼過電圧検波回路の立上がりに応じた電圧をその
ゲートにおけるスイッチング素子にＦＥＴを使用したこ
とを特徴とする。

【００２４】このように構成すれば、雷サージが印可さ
れた場合に、電源ラインをオフにして回路を保護するこ
とができる。また、この発明において、前記立上がり検
出回路のスイッチング素子に立上がりに応じた電圧をそ
のベースに受けるトランジスタを使用したことを特徴と
する。

【００２５】このように構成すれば、温度が変化して
も、雷サージが印可された場合に、電源ラインをオフに
して回路を保護することができる。また、この発明にお
いて、前記立上がり検出回路のスイッチング素子に立上
がりに応じた電圧をそのゲートに受けるＦＥＴを使用し
たことを特徴とする。

【００２６】このように構成すれば、温度が変化して
も、雷サージが印可された場合に、電源ラインをオフに
して回路を保護することができる。また、この発明にお
いて、前記立上がり検出回路兼過電圧検波回路の立上が
りに応じた電圧をそのベースに受けるスイッチング素子
にトランジスタを用いたことを特徴とする。

【００２７】このように構成すれば、温度が変化して
も、雷サージが印可された場合に、電源ラインをオフに
して回路を保護することができる。また、この発明にお
いて、前記立上がり検出回路兼電圧検波回路の立上がり
に応じた電圧をそのゲートに受けるＦＥＴを使用したこ
とを特徴とする。

【００２８】このように構成すれば、温度が変化して
も、雷サージが印可された場合に、電源ラインをオフに
して回路を保護することができる。

【００２９】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態例を詳細に説明する。図２は本発明回路の第１
の具体的構成例を示す図である。図１と同一のものは、
同一の符号を付して示す。図において、１は雷サージ保
護素子、１０は逆電圧防止素子Ｄ、１１は立上がり検出
回路、１２は過電圧検波回路、２は立上がり・立下がり
時間設定回路、４はスイッチ素子Ｑ１、３は電源ユニッ
トである。雷サージ保護素子１としては、例えばアレス
タ、バリスタ、サージアブソーバ、サイリスタ等が用い
られる。１次電圧入力としては、例えば−４８Ｖが接続
されている。逆電圧防止素子１０（Ｄ）はそのアノード
が１次電源側に接続されている。

【００３０】立上がり検出回路１１は、抵抗Ｒ７とＲ８
の直列回路、抵抗Ｒ９とコンデンサＣ３の直列回路及び
トランジスタＱ３より構成されている。抵抗Ｒ７とＲ８
の直列回路は電源ライン間に接続されており、抵抗Ｒ９
とコンデンサＣ３の直列回路は、抵抗Ｒ７の両端に接続
されている。抵抗Ｒ７とＲ８の接続点はトランジスタＱ
３のベースに接続され、エミッタはコモンラインに接続
されている。

【００３１】過電圧検波回路１２は、抵抗Ｒ５とＲ６の
直列回路及びトランジスタＱ２より構成されている。抵
抗Ｒ５とＲ６の直列回路は、電源ライン間に接続されて
おり、抵抗Ｒ５とＲ６の接続点はトランジスタＱ２のベ
ースに接続され、エミッタはコモンラインに接続されて
いる。

【００３２】立上がり・立下がり時間設定回路２は、抵
抗Ｒ１とＲ２、コンデンサＣ１と抵抗Ｒ３より構成され
ている。抵抗Ｒ１とＲ２の直列回路は電源ラインの両端
に接続されており、コンデンサＣ１は抵抗Ｒ２に並列接
続されている。抵抗Ｒ１とＲ２の接続点は抵抗Ｒ３を介
してスイッチ素子４としてのＦＥＴＱ１のゲートに接続
されている。抵抗Ｒ１とＲ２の接続点には、トランジス
タＱ２とＱ３のコレクタがそれぞれ共通接続されてい
る。電源ユニット３は、電源ライン間に接続されてい
る。ＦＥＴＱ１は、電源ラインに直列に接続されてい
る。このように構成された回路の動作を説明すれば、以
下の通りである。

【００３３】雷サージ電圧の１次電源電圧に対して、逆
方向電圧は逆電圧防止素子Ｄで制限される。一方、もう
片方の雷サージ電圧は、波高値に対しては過電圧検波回
路１２が制限する。即ち、トランジスタＱ２がオンにな
り、スイッチ素子Ｑ１のゲート・ソース間を短絡し、ス
イッチ素子Ｑ１をオフにする。立上がり検出回路１１
は、雷サージ電圧が急激に印可された場合、トランジス
タＱ３がオンになり、スイッチ素子Ｑ１のゲート・ソー
ス間を短絡し、スイッチ素子Ｑ１をオフにする。

【００３４】一方、立上がり・立下がり時間設定回路２
は、１次電圧の立上がりは抵抗Ｒ１とコンデンサＣ１に
より充電時定数で決まり、２次電圧の立下がりは抵抗Ｒ
２とコンデンサＣ１による放電時定数で決まり、それぞ
れ立上がり、立下がりが徐々に行なわれ、回路を保護す
る。

【００３５】このように、本発明によれば、１次側に印
可される逆方向電圧は逆電圧防止素子Ｄにより阻止さ
れ、一方、もう片方の雷サージ電圧は、波高値に対して
は、過電圧検波回路１２により制限し、立上がり時間に
対して立上がり検出回路１１により検出し、スイッチ素
子Ｑ１をオフとする動作により、雷サージ電圧を阻止す
る。これにより、雷等による雷サージから内部回路を保
護することができる。

【００３６】図３は本発明の第１の形態例を示すブロッ
ク図である。図１と同一のものは、同一の符号を付して
示す。この回路は、立上がり検出回路１１と過電圧検波
回路１２とを兼用した立上がり検出回路兼過電圧検波回
路１３としたものである。その他の構成は、図１と同じ
である。

【００３７】図４は本発明回路の第２の具体的構成例を
示す図である。この回路は、図３に示すブロック図を具
体的回路としたものである。図２と同一のものは、同一
の符号を付して示す。図４の回路と図２の回路を比較す
ると明らかなように、図２の立上がり検出回路１１を、
過電圧検波回路１２としても用いるようにしたものであ
る。このように構成された回路の動作を説明すれば、以
下の通りである。

【００３８】雷サージ電圧に対しては、雷サージ保護素
子１が保護する。雷サージ電圧の１次電源電圧に対し
て、逆方向電圧は逆電圧防止素子Ｄで制限される。一
方、もう片方の雷サージ電圧は、波高値に対しては立上
がり検出回路兼過電圧検波回路１３が制限する。即ち、
トランジスタＱ３がオンになり、スイッチ素子Ｑ１のゲ
ート・ソース間を短絡し、スイッチ素子Ｑ１をオフにす
る。また、雷サージ電圧が急激に印可された場合、トラ
ンジスタＱ３がオンになり、スイッチ素子Ｑ１のゲート
・ソース間を短絡し、スイッチ素子Ｑ１をオフにする。

【００３９】一方、立上がり・立下がり時間設定回路２
は、１次電圧の立上がりは抵抗Ｒ１とコンデンサＣ１に
より充電時定数で決まり、２次電圧の立下がりは抵抗Ｒ
２とコンデンサＣ１による放電時定数で決まり、それぞ
れ立上がり、立下がりが徐々に行なわれ、回路を保護す
る。

【００４０】この実施の形態例によれば、落雷等による
雷サージから内部回路を保護することができる回路の保
護回路を簡単な構成で実現することができる。図５は本
発明のシミュレーション回路例を示す図である。図にお
いて、５０は雷サージに対応するパルスを発生するパル
ス発生器である。図では、３個のパルス発生器が３個直
列に接続された場合を示しているが、これに限るもので
はない。抵抗Ｒ７とＲ８の直列回路が電源ライン間に接
続されており、抵抗Ｒ７には並列に抵抗Ｒ９とコンデン
サＣ３の直列回路が接続されている。抵抗Ｒ７は５ｋΩ
てＲ２は８０Ω、Ｒ９は１０Ωである。コンデンサＣ３
は０．０１μＦである。

【００４１】Ｑ２はトランジスタである。抵抗Ｒ７とＲ
８の接続点はトランジスタＱ２のベースに接続されてい
る。トランジスタＱ２のエミッタは、コモンラインに接
続されている。抵抗Ｒ１とＲ２の直列回路は電源ライン
間に接続されており、Ｒ１とＲ２の接続点は、トランジ
スタＱ２のコレクタに接続されている。また、トランジ
スタＱ２のコレクタ・エミッタ間には、コンデンサＣ１
が接続されている。抵抗Ｒ１は１ｋΩ、Ｒ２は５０Ω、
コンデンサＣ１は２２μＦである。抵抗Ｒ１とＲ２の接
続点は、抵抗Ｒ３を介してスイッチ素子として機能する
トランジスタＱ１のベースに接続されている。抵抗Ｒ３
は１０Ωである。また、電源ラインには、抵抗Ｒ４とコ
ンデンサＣ２が接続されている。Ｒ４は２００Ω、Ｃ２
は２２μＦである。このように構成された回路のサージ
電圧によるシミュレーションを行なう。

【００４２】図６は本発明のシミュレーション結果例を
示す図である。（ａ）は１次電圧入力Ｖｉｎ、（ｂ）は
２次電圧出力Ｖｏｕｔ、（ｃ）は１次電圧入力Ｖｉｎ、
（ｄ）は２次電圧出力Ｖｏｕｔである。（ａ）が正負両
方向にパルス電圧を振ったもので、（ｃ）は（ａ）の９
０［ｍｓｅｃ］〜１１０［ｍｓｅｃ］の範囲を拡大した
ものを示している。

【００４３】このシミュレーション結果は、雷サージ電
圧が雷サージ保護素子１で±２００Ｖまで制限され、そ
の電圧が電源回路に入力され、出力側に発生する出力電
圧を示したものである。つまり、雷サージ保護素子後の
回路において、抑圧できる電圧値を示している。１次電
圧入力は−４８Ｖとしている。

【００４４】これから、本発明の回路では、＋２００Ｖ
は抑圧されて出力に電圧は発生しておらず、また、−２
００Ｖについても、約−５０Ｖ（−４８Ｖは１次電圧入
力値）まで制限されており、電源ユニット等の内部回路
部品を保護することができる。入力した＋２００Ｖが出
力に発生していないのは、逆電圧防止素子であるダイオ
ードＤにより抑圧されているからである。以上のよう
に、本発明は内部回路部品を雷サージから保護すること
ができ、通信機器のシステム等に影響を及ぼさず、安定
動作が可能となる。

【００４５】図７は本発明回路の第３の具体的構成例を
示す図である。図２と同一のものは、同一の符号を付し
て示す。図に示す回路と、図２に示す回路の違いは、温
度補償型ダイオードを回路に付加した点である。図にお
いて、Ｄ１が温度補償型ダイオードであり、抵抗Ｒ７と
Ｒ８の接続点とトランジスタＱ３のベースとの間に接続
されている。その他の構成は、図２に示すそれと同一で
ある。

【００４６】このように構成された回路においては、温
度補償型ダイオードＤ１が温度変化による検出回路の電
圧のばらつきを軽減する。即ち、温度変化によるトラン
ジスタＱ３がオンになる電圧が変動するのを抑圧する。
これによれば、温度特性による検出回路の電圧のばらつ
きが軽減され、サージ電圧の抑圧特性が良好な保護回路
を実現することが可能となる。

【００４７】図８は本発明回路の第４の具体的構成例を
示す図である。図４、図７と同一のものは、同一の符号
を付して示す。この回路は、立上がり検出回路兼過電圧
検波回路に温度補償型ダイオードＤ１を付加した実施例
である。その動作は、図４に示す回路と同様であるが、
トランジスタＱ３のベースに温度補償型ダイオードＤ１
を設けることにより、温度変化によるトランジスタＱ３
がオンになる電圧が変動するのを抑圧する。これによれ
ば、温度特性による検出回路の電圧のばらつきが軽減さ
れ、サージ電圧の抑圧特性が良好な保護回路を簡単な構
成で実現することが可能となる。

【００４８】上述の実施の形態例では、立上がり検出回
路１１又は１３のスイッチング素子Ｑ３にトランジスタ
を使用している。このように構成すれば、雷サージが印
可された場合に、電源ラインをオフにして回路を保護す
ることができる。

【００４９】図９は本発明回路の第５の具体的構成例を
示す図である。図２と同一のものは、同一の符号を付し
て示す。この実施の形態例は、立上がり検出回路１１、
過電圧検波回路１２のスイッチング素子Ｑ３、Ｑ２とし
てＦＥＴ（電界効果トランジスタ）を用いたものであ
る。ＦＥＴは、電流制御素子ではなく、電圧制御素子で
ある点でトランジスタと異なっているが、スイッチング
素子してみた場合には、双方には特に差違はない。

【００５０】従って、この回路も雷サージが印可された
場合に、電源ラインをオフにして回路を保護することが
できる。図１０は本発明回路の第６の具体的構成例を示
す図である。図４と同一のものは、同一の符号を付して
示す。この回路は、立上がり検出回路兼過電圧検波回路
１３にスイッチング素子としてＦＥＴを使用したもので
ある。動作原理としては、図４に示す回路と同じであ
る。このように構成すれば、雷サージが印可された場合
に、電源ラインをオフにして回路を保護することができ
る。

【００５１】図１１は本発明回路の第７の具体的構成例
を示す図である。図９と同一のものは、同一の符号を付
して示す。この実施の形態例は、立上がり検出回路１１
のスイッチング素子Ｑ３にＦＥＴを用いたものである。
そして、ゲートに温度補償型ダイオードＤ１が接続され
ている。その動作は、図９と同じである。このように構
成すれば、温度が変化しても、雷サージが印可された場
合に、電源ラインをオフにして回路を保護することがで
きる。

【００５２】上述の効果は、立上がり検出回路兼過電圧
検波回路１３のスイッチング素子Ｑ３（図８参照）に、
トランジスタを用いても同様である。図８のトランジス
タＱ３には、トランジスタを用いている。更に、そのベ
ースには温度補償型ダイオードＤ１を接続しているの
で、温度変化に対しても動作が安定なスイッチングを行
なうことができ、雷サージが印可された場合に、電源ラ
インをオフにして回路を保護することができる。

【００５３】図１２は本発明回路の第８の具体的構成例
を示す図である。この実施の形態例では、立上がり検出
回路兼過電圧検波回路１３のＦＥＴＱ３のゲートに温度
補償型ダイオードＤ１を使用している。従って、図１０
の回路と同じ動作を行なう他に、温度変化に対しても動
作が安定なスイッチングを行なうことができる。

【００５４】このように構成すれば、温度特性による検
出回路の電圧のばらつきが軽減され、サージ電圧の抑圧
特性が良好な保護回路を簡単な構成で実現することが可
能となる。

【００５５】上述の実施の形態例では、保護する回路と
して電源ユニットを用いた場合を例にとったが、本発明
はこれに限るものではなく、雷サージが印可されるおそ
れのあるその他のあらゆる電気回路に適用することがで
きる。

【００５６】（付記１）１次電圧入力部に負端子と直列
に接続された逆電圧防止素子と、電源の立上がりを検出
する立上がり検出回路と、１次電圧の過電圧を検出する
過電圧検波回路と、該立上がり検出回路と過電圧検波回
路の出力を受けて動作する立上がり・立下がり時間設定
回路とを含んで構成される回路の保護回路。

【００５７】（付記２）前記立上がり検出回路と過電圧
検波回路とを兼用回路としたことを特徴とする付記１記
載の回路の保護回路。（付記３）前記立上がり検出回路を構成するものであっ
て、前記立上がりに応じた電圧をそのベースに受けるト
ランジスタに温度補償型ダイオードを付加したことを特
徴とする付記１記載の回路の保護回路。

【００５８】（付記４）前記立上がり検出回路と過電圧
検波回路とを兼用回路としたものにおいて、立上がりに
応じた電圧をそのベースに受けるトランジスタのベース
に温度補償型ダイオードを付加したことを特徴とする付
記１記載の回路の保護回路。

【００５９】（付記５）前記立上がり検出回路の立上が
りに応じた電圧をそのベースに受けるスイッチング素子
に、トランジスタを使用したことを特徴とする付記１記
載の回路の保護回路。

【００６０】（付記６）前記立上がり検出回路の立上が
りに応じた電圧をそのゲートに受けるスイッチング素子
に、ＦＥＴを使用したことを特徴とする付記２記載の回
路の保護回路。

【００６１】（付記７）前記立上がり検出回路兼過電圧
検波回路の立上がりに応じた電圧をそのベースに受ける
スイッチング素子にトランジスタを使用したことを特徴
とする付記２記載の回路の保護回路。

【００６２】（付記８）前記立上がり検出回路兼過電圧
検波回路の立上がりに応じた電圧をそのゲートにおける
スイッチング素子にＦＥＴを使用したことを特徴とする
付記２記載の回路の保護回路。

【００６３】（付記９）前記立上がり検出回路のスイッ
チング素子に立上がりに応じた電圧をそのベースに受け
るトランジスタを使用したことを特徴とする付記３記載
の回路の保護回路。

【００６４】（付記１０）前記立上がり検出回路のスイ
ッチング素子に立上がりに応じた電圧をそのゲートに受
けるＦＥＴを使用したことを特徴とする付記３記載の回
路の保護回路。

【００６５】（付記１１）前記立上がり検出回路兼過電
圧検波回路の立上がりに応じた電圧をそのベースに受け
るスイッチング素子にトランジスタを用いたことを特徴
とする付記４記載の回路の保護回路。

【００６６】（付記１２）前記立上がり検出回路兼電圧
検波回路の立上がりに応じた電圧をそのゲートに受ける
ＦＥＴを使用したことを特徴とする付記４記載の回路の
保護回路。

【００６７】

【発明の効果】以上説明したように、本発明によれば以
下の効果が得られる。（１）請求項１記載の発明によれば、１次側に印可され
る逆方向電圧は逆電圧防止素子により阻止され、一方、
もう片方の雷サージ電圧は、波高値に対しては、過電圧
検波回路により制限し、立上がり時間に対しては立上が
り検出回路により検出し、スイッチ素子をオフとする動
作により、雷サージ電圧を抑止する。これにより、落雷
等による雷サージから内部回路を保護することができ
る。

【００６８】（２）請求項２記載の発明によれば、回路
を簡略化することができる。（３）請求項３記載の発明によれば、温度特性による検
出回路の電圧のばらつきが軽減され、サージ電圧の抑圧
特性が良好な保護回路を実現することが可能となる。

【００６９】（４）請求項４記載の発明によれば、温度
特性による検出回路の電圧のばらつきが軽減され、サー
ジ電圧の抑圧特性が良好な保護回路を簡単な構成で実現
することが可能となる。

【００７０】（５）請求項５記載の発明によれば、雷サ
ージが印可された場合に、電源ラインをオフにして回路
を保護することができる。このように、本発明によれ
ば、落雷等による雷サージから内部回路を保護すること
ができる回路の保護回路を提供することができる。

【００７１】このように、本発明によれば、落雷等によ
る雷サージから内部回路を保護することができる回路の
保護回路を提供することができる。

【図面の簡単な説明】

【図１】本発明の原理ブロック図である。

【図２】本発明回路の第１の具体的構成例を示す図であ
る。

【図３】本発明の第１の形態例を示すブロック図であ
る。

【図４】本発明回路の第２の具体的構成例を示す図であ
る。

【図５】本発明のシミュレーション回路例を示す図であ
る。

【図６】本発明のシミュレーション結果例を示す図であ
る。

【図７】本発明回路の第３の具体的構成例を示す図であ
る。

【図８】本発明回路の第４の具体的構成例を示す図であ
る。

【図９】本発明回路の第５の具体的構成例を示す図であ
る。

【図１０】本発明回路の第６の具体的構成例を示す図で
ある。

【図１１】本発明回路の第７の具体的構成例を示す図で
ある。

【図１２】本発明回路の第８の具体的構成例を示す図で
ある。

【図１３】従来回路のブロック図である。

【図１４】従来回路の具体的構成例を示す図である。

【図１５】従来のシミュレーション回路例を示す図であ
る。

【図１６】従来回路のシミュレーション結果例を示す図
である。

【符号の説明】

１雷サージ保護素子２立上がり・立下がり時間設定回路３電源ユニット４スイッチ素子１０逆電圧防止素子１１立上がり検出回路１２過電圧検波回路

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０３Ｋ 17/08 Ｈ０３Ｋ 17/08 Ｃ 17/687 17/687 ＡＦターム(参考） 5G004 AA04 AB02 BA07 CA06 DC01 DC04 DC10 EA01 5G013 AA02 AA04 AA14 AA16 AA17 BA02 CB01 DA00 5G053 AA09 AA10 BA04 CA01 CA05 DA01 EA03 EC03 FA06 5H740 AA01 BA12 MM01 5J055 AX26 AX32 AX56 AX64 BX16 CX24 DX12 DX61 EX01 EX02 EX06 EY01 EY10 EY13 EY17 EZ01 EZ51 GX01 GX02 GX04

Claims

【特許請求の範囲】

【請求項１】１次電圧入力部に負端子と直列に接続さ
れた逆電圧防止素子と、電源の立上がりを検出する立上がり検出回路と、１次電圧の過電圧を検出する過電圧検波回路と、該立上がり検出回路と過電圧検波回路の出力を受けて動
作する立上がり・立下がり時間設定回路とを含んで構成
される回路の保護回路。
【請求項２】前記立上がり検出回路と過電圧検波回路
とを兼用回路としたことを特徴とする請求項１記載の回
路の保護回路。
【請求項３】前記立上がり検出回路を構成するもので
あって、前記立上がりに応じた電圧をそのベースに受け
るトランジスタに温度補償型ダイオードを付加したこと
を特徴とする請求項１記載の回路の保護回路。
【請求項４】前記立上がり検出回路と過電圧検波回路
とを兼用回路としたものにおいて、立上がりに応じた電
圧をそのベースに受けるトランジスタのベースに温度補
償型ダイオードを付加したことを特徴とする請求項１記
載の回路の保護回路。
【請求項５】前記立上がり検出回路の立上がりに応じ
た電圧をそのベースに受けるスイッチング素子に、トラ
ンジスタを使用したことを特徴とする請求項１記載の回
路の保護回路。