JP2005312099A - インテリジェントパワーデバイス及びその負荷短絡保護方法 - Google Patents

Abstract

【課題】異常時の駆動スイッチング素子の損失を効率よく低減する。
【解決手段】駆動スイッチング素子のドレイン−ソース間電圧Ｖｄｓにより複数の状態領域ＡＲ１〜ＡＲ４に区分し、状態領域ＡＲ１〜ＡＲ３において、駆動スイッチング素子のゲート−ソース間電圧Ｖｇｓを所定の閾値と比較して負荷１１の短絡を検出し、またその閾値にマージンを設けた別の閾値以上となったとき（電流ＩｄがＧ４ｔｈ，Ｇ５ｔｈ，Ｇ６ｔｈ以上のとき）に、駆動スイッチング素子のゲート−ソース間電圧Ｖｇｓをその別の閾値に制限する。状態領域ＡＲ１〜ＡＲ３毎に別々の電流制限回路で電流制限を行うことで、電流Ｉｄを所定のレベルＧ４，Ｇ５，Ｇ６に制限する。
【選択図】図３

Description

この発明は、負荷を駆動しつつ、この負荷の短絡を検出して保護するインテリジェントパワーデバイス及びその負荷短絡保護方法に関する。

自動車には、エンジン系、車体電動系または情報系等の様々な車載負荷が搭載されており、特に近年の電子技術の発展により、車載負荷としての各種電子ユニット等が数多く搭載されてきている。

ところで従来、図１１の如く、負荷１と電源２とを結ぶ電流経路３にフューズ４を設置することで、各種の過電流保護を行ってきた（従来技術１）。尚、図１１中の符合５はメカニカルリレーである。

しかしながら、過電流保護のために上記のようなフューズ４を使用する場合、このフューズ４が頻繁に切れると、それを交換する作業も頻繁になる。また、一般に、複数のフューズ４をひとまとめにユニット化したフューズボックスが使用されるが、このフューズボックスの体積が大きく、他の車載電装品の搭載スペースが少なくなる。さらに、フューズ４の交換作業を考慮すると、フューズボックスの搭載位置が限定される。

これらに鑑みて、フューズボックスに代えて半導体リレーを用いた負荷駆動回路を設置することも行われている。

具体的には以下の２つの方法がある。

ひとつには、過電流をシャント抵抗またはセンスまたはＭＯＳＦＥＴで検出し、マイクロコンピュータまたは外部回路で過電流の判定をするもの（従来技術２）がある。この場合、突入電流は外部回路の基準電圧変更かマイクロコンピュータのソフトウェアプログラムにより対応することになる。

あるいは、図１２に示すように、電流検出機能と判定機能を有する自己保護型のＩＰＤ（インテリジェントパワーデバイス）６を使用するもの（従来技術３）もある。

この従来技術３のＩＰＤ６は、図１３の如く、インテリジェントパワーデバイス自身に過電流が流れたり過温度となった場合に、その旨を検出して電流を遮断する自己保護型の過電流保護機能を有するものである。この場合は、図１２におけるフューズ４を省略することも可能である。

このＩＰＤ６は、図１３の如く、基本的には、負荷１１に対する駆動のオンオフ切替えをパワーＭＯＳＦＥＴからなる第１のスイッチング素子（駆動スイッチング素子）１２で行う構成となっている。

具体的には、操作者が操作スイッチ１３でオンオフ切替操作を行ったときに、その操作スイッチ１３のオンオフ状態を入力インターフェース回路１５が検知する。入力インターフェース回路１５が操作スイッチ１３のオン状態を検知したときには、ＦＥＴとしての第２のスイッチング素子１７がオン状態となり、保護用論理回路２１及びチャージポンプ２３に電源（＋Ｂ）１９が投入されて動作する。

この場合、チャージポンプ２３は、第１のスイッチング素子１２のゲートをそのソースよりも高電位に保つためＮチャネルＦＥＴ及び発振用コンデンサ等を用いて電源（＋Ｂ）１９の電圧を昇圧（例えば２倍）する。

この際、電流制限部２５は、第１のスイッチング素子（駆動スイッチング素子）１２のドレイン−ソース間の電圧降下が所定のしきい値を超えたか否かを判断し、第１のスイッチング素子１２のドレイン−ソース間の電圧降下が所定のしきい値を超えた場合に、そのゲート−ソース間を短絡させて当該ゲートへの入力電圧を低減させ、第１のスイッチング素子１２に流れる電流を低減させる。

そして、このＩＰＤ６には、過電流を検知してその旨を保護用論理回路２１に報知する過電流検知回路２９と、過温度を検出して保護用論理回路２１に報知する過温度検出回路３１とが設けられており、保護用論理回路２１は、過電流検知回路２９が過電流を検知し、または過温度検出回路３１が過温度を検出したときに、チャージポンプ２３を介して、第１のスイッチング素子１２のゲート電圧の供給を遮断または断続的に停止することで電流及び温度を調整する。

ただし、負荷１１に対してサージ電流が発生した場合に、負荷１１に対する電流供給の遮断を行った場合に負サージにより電圧の過低下を抑制するため、ダイナミッククランプ回路２７は、負サージが発生している間だけ、第１のスイッチング素子１２をオンにしてインテリジェントパワーデバイス内の各部位を保護するよう機能する。

そして、過電流検知回路２９が過電流を検知し、または過温度検出回路３１が過温度を検出したときに、その出力の論理和を論理和回路３３が論理判断し、ＦＥＴである第３のスイッチング素子３７をオン切り換えして、プルアップ抵抗３５を利用して例えば警告ランプ等の外部の警告装置等（図示省略）にその旨を報知する。

これらの従来技術２，３によると、それまで必要であったフューズ４の交換回数が大幅に低減し、その分の手間が必要なくなる。さらに、フューズボックス自体を省略することも可能であり、この場合には、必要となる搭載スペースを縮小することができる。

参考のために、この発明に関連する先行技術文献を以下に示しておく。

特開２０００−３１２４３３号公報

上記した従来技術２，３では、負荷１１が異常の場合に第１のスイッチング素子１２がオンすると、この第１のスイッチング素子１２に大電流が流れ、その大電流が所定のしきい値電流を超えた場合、あるいはその大電流によって第１のスイッチング素子１２の温度が上昇して所定のしきい値温度を超えた場合に、負荷１１の異常を検出し、第１のスイッチング素子１２のゲート−ソース間を短絡し、あるいは第１のスイッチング素子１２のゲート電圧の供給を遮断または断続的に停止することで、第１のスイッチング素子１２に流れる電流を制限する。

しかしこの場合、第１のスイッチング素子１２に大電流を流した後からの電流制限となるため、第１のスイッチング素子１２に加わる熱ストレスが大きく、これを頻繁に繰り返すと第１のスイッチング素子１２が破壊に至るという問題があった。

そこで、この発明の課題は、異常時の駆動スイッチング素子（上記第１のスイッチング素子）の電力損失を低減することのできるインテリジェントパワーデバイス及びその負荷短絡保護方法を提供することにある。

上記課題を解決すべく、請求項１に記載の発明は、負荷への通電を行うパワーＭＯＳ−ＦＥＴとしての駆動スイッチング素子と、前記駆動スイッチング素子のゲート入力を制御する保護用論理回路と、前記駆動スイッチング素子に流れる電流を制限する電流制限部とを備え、前記電流制限部は少なくとも１つの電流制限回路を有し、前記電流制限回路は、前記駆動スイッチング素子のドレイン−ソース間電圧Ｖｄｓと所定の第１の閾値Ｖｔｈ１に対して、Ｖｄｓ≧Ｖｔｈ１となる条件が成立したことを判断する第１の回路と、前記駆動スイッチング素子のゲート−ソース間電圧Ｖｇｓと所定の第２の閾値Ｖｔｈ２に対して、Ｖｄｓ≧Ｖｔｈ２となる条件が成立したことを判断する第２の回路と、前記駆動スイッチング素子のドレイン−ソース間電圧Ｖｄｓが前記第１の閾値Ｖｔｈ１以上である場合に、前記駆動スイッチング素子のゲート−ソース間電圧Ｖｇｓを所定の第３の閾値Ｖｔｈ３となる様に制限する第３の回路とを備え、前記第２の閾値Ｖｔｈ２が前記第３の閾値Ｖｔｈ３より小さく設定されているものである。

請求項２に記載の発明は、請求項１に記載のインテリジェントパワーデバイスであって、前記電流制限部は、前記駆動スイッチング素子のドレイン−ソース間電圧Ｖｄｓと所定の第１の閾値Ｖｔｈ１に対して、Ｖｄｓ≧Ｖｔｈ１となる条件が成立し、且つ、前記駆動スイッチング素子のゲート−ソース間電圧Ｖｇｓと所定の第２の閾値Ｖｔｈ２に対して、Ｖｄｓ≧Ｖｔｈ２となる条件が成立した場合に、前記負荷が短絡していると見なし、その検出結果を前記保護用論理回路に伝達する負荷短絡検出回路を更に有し、前記負荷短絡検出回路が前記負荷が短絡していると見なした場合に、前記負荷短絡検出回路からの信号に基づいて、前記保護用論理回路がゲート入力を制御することで前記駆動スイッチング素子を遮断するものである。

請求項３に記載の発明は、請求項１、または請求項２に記載のインテリジェントパワーデバイスであって、前記電流制限回路が、前記第２及び第３の閾値を決定するためのＦＥＴと、前記ＦＥＴのゲートとソース間に挿入された温度補償用のダイオードとを備えるものである。

請求項４に記載の発明は、請求項１から請求項３のいずれかに記載のインテリジェントパワーデバイスであって、前記電流制限回路を複数備え、当該各電流制限回路によって、前記第１の閾値、前記第２の閾値及び第３の閾値のうちの１つ以上が変更して設定されたものである。

請求項５に記載の発明は、請求項２から請求項４のいずれかに記載のインテリジェントパワーデバイスであって、前記保護用論理回路が前記負荷の短絡を検出し前記駆動スイッチング素子を遮断した後に、前記駆動スイッチング素子を周期的にオン動作させるものである。

請求項６に記載の発明は、保護用論理回路がパワーＭＯＳＦＥＴとしての駆動スイッチング素子のゲート入力を制御し、前記駆動スイッチング素子を通じて負荷への通電を行うにあたって、前記駆動スイッチング素子に流れる電流を電流制限部により制限するインテリジェントパワーデバイスの負荷短絡保護方法であって、前記電流制限部が、負荷への通電をパワーＭＯＳＦＥＴとしての駆動スイッチング素子で行うにあたり、前記駆動スイッチング素子のドレイン−ソース間電圧Ｖｄｓと所定の第１の閾値Ｖｔｈ１に対して、Ｖｄｓ≧Ｖｔｈ１となる条件が成立した場合に、前記駆動スイッチング素子のゲート−ソース間電圧Ｖｇｓと所定の第２の閾値Ｖｔｈ２に対して、Ｖｄｓ≧Ｖｔｈ２となる条件が成立するか否かを判断するとともに、前記駆動スイッチング素子のゲート−ソース間電圧を前記第２の閾値Ｖｔｈ２よりも所定の値だけ高い所定の第３の閾値Ｖｔｈ３となるように制限する。

請求項７に記載の発明は、請求項６に記載のインテリジェントパワーデバイスの負荷短絡保護方法であって、前記電流制限部が、前記駆動スイッチング素子のドレイン−ソース間電圧Ｖｄｓと所定の第１の閾値Ｖｔｈ１に対して、Ｖｄｓ≧Ｖｔｈ１となる条件が成立し、且つ、前記駆動スイッチング素子のゲート−ソース間電圧Ｖｇｓと所定の第２の閾値Ｖｔｈ２に対して、Ｖｄｓ≧Ｖｔｈ２となる条件が成立したときに、前記負荷が短絡しているか否かを判断し、その判断結果が肯定的であった場合に、前記保護用論理回路を通じて前記駆動スイッチング素子を遮断する。

請求項８に記載の発明は、請求項６または請求項７に記載のインテリジェントパワーデバイスの負荷短絡保護方法であって、前記電流制限部において、前記第３の閾値Ｖｔｈ３を決定するためのＦＥＴのゲートとソース間に挿入されたダイオードにより温度補償を行う。

請求項９に記載の発明は、請求項６から請求項８のいずれかに記載のインテリジェントパワーデバイスの負荷短絡保護方法であって、前記電流制限部内に複数の電流制限回路を設け、当該各電流制限回路毎に、前記第１の閾値Ｖｔｈ１、前記第２の閾値Ｖｔｈ２及び第３の閾値Ｖｔｈ３のうちの１つ以上を変更して予め設定する。

請求項１０に記載の発明は、請求項７に記載のインテリジェントパワーデバイスの負荷短絡保護方法であって、前記負荷が短絡しているか否かの判断において判断結果が肯定的であった場合に、前記負荷の短絡を検出して前記駆動スイッチング素子を遮断した後に、前記駆動スイッチング素子を周期的にオン動作させる。

請求項１及び請求項６に記載の発明によると、駆動スイッチング素子のドレイン−ソース間電圧が第１の閾値以上となる条件が成立した場合に、駆動スイッチング素子のゲート−ソース間電圧が所定の第２の閾値以上となる条件が成立するか否かを判断するとともに、駆動スイッチング素子のゲート−ソース間電圧を第２の閾値よりも所定の値だけ高い所定の第３の閾値となるように制限することで、第１のスイッチング素子及び負荷に大電流が流れないように電流を素早く制限することができる。

請求項２及び請求項７に記載の発明によると、第３の閾値よりも早く第２の閾値での電圧判断を行って、駆動スイッチング素子及び負荷に大電流が流れ始める前に当該負荷の異常を確実にして直ちに電流制限を開始することが可能となる。

請求項３及び請求項８に記載の発明によると、温度補償用のダイオードにより、温度変動に対し、安定した電流制限を行うことが可能である。

請求項４及び請求項９に記載の発明によると、第１の閾値、第２の閾値及び第３の閾値のうちの１つ以上を変更して設定された複数の電流制限回路により電流制限を行うことができるので、状況によって精密な電流制限を行うことができる。

請求項５及び請求項１０に記載の発明によると、負荷が短絡しているか否かの判断において判断結果が肯定的であった場合に、負荷の短絡を検出して駆動スイッチング素子を遮断した後に、駆動スイッチング素子を周期的にオン動作させるので、可及的に供給電力を制限しながらも効率よく駆動スイッチング素子を復帰させることができる。

＜構成＞
図１は、この発明の一実施形態に係るインテリジェントパワーデバイスを示すブロック図である。尚、この実施の形態においては、図１３に示した従来技術３内の各要素と同等の機能を有する要素について同一符合を付して説明している。また、図２は電流制限部２５ａの内部構成を示す回路図である。

このインテリジェントパワーデバイスは、図１において、第１のスイッチング素子（駆動スイッチング素子）１２に大電流が流れ始める前に電流を制限し、また大電流が流れ始める前に負荷１１の短絡を検出し、さらに温度変動に対して安定した電流制限を行うようにしている。そして、図３のように、起動時等において第１のスイッチング素子（駆動スイッチング素子）１２のドレイン−ソース間電圧Ｖｄｓが高い第１の状態領域ＡＲ１と、起動後に第１のスイッチング素子１２のドレイン−ソース間電圧Ｖｄｓが低下する過渡的段階の第２の状態領域ＡＲ２と、その後に第１のスイッチング素子１２のドレイン−ソース間電圧Ｖｄｓが低いレベルで安定するまでの第３の状態領域ＡＲ３と、さらにその後に第１のスイッチング素子１２のドレイン−ソース間電圧Ｖｄｓが低いレベルで安定する第４の状態領域ＡＲ４の４段階に分け、それぞれの段階で電流Ｉｄの抑制条件及び抑制レベルを変更することで、負荷１１の短絡による第１のスイッチング素子１２の電力損失等を低減し、その熱ストレスに対する耐性を向上する。

具体的に、このインテリジェントパワーデバイスは、従来技術３と同様、第１のスイッチング素子（駆動スイッチング素子）１２と、入力インターフェース回路１５と、第２のスイッチング素子１７と、保護用論理回路２１と、チャージポンプ２３と、電流制限部２５ａと、ダイナミッククランプ回路２７と、過電流検知回路２９と、過温度検出回路３１と、論理和回路３３と、第３のスイッチング素子３７とを備える。

第１のスイッチング素子（駆動スイッチング素子）１２は、例えばエンハンスト型のＮチャネルパワーＭＯＳＦＥＴ（電界効果型トランジスタ）が使用されて負荷１１に対する駆動のオンオフ切替えを行うものであって、そのゲート−ソース間電圧のオンオフ閾値が２．３Ｖのものが適用される。

入力インターフェース回路１５は、負荷１１の駆動について操作者がオンオフ切替操作を行うための操作スイッチ１３のオンオフ状態を検知するものである。

第２のスイッチング素子１７は、ＭＯＳＦＥＴ（ＭＯＳ型電界効果型トランジスタ）が使用されて入力インターフェース回路１５が操作スイッチ１３のオン状態を検知したときにオン状態となるものである。

保護用論理回路２１は、電源（＋Ｂ）１９からの給電を受けて動作するようになっており、電流制限部２５ａが負荷１１の短絡を含む異常状態を検出し、過電流検知回路２９が過電流を検知し、または過温度検出回路３１が過温度を検出したときに、これらの各回路２５ａ，２９，３１からの信号に基づいてチャージポンプ２３を介し第１のスイッチング素子１２のゲート電圧の供給を遮断または断続的に停止（チョッピング）して、第１のスイッチング素子１２に流れるドレイン電流Ｉｄ及び温度を調整するものである。尚、電流制限部２５ａによる負荷１１の電流Ｉｄの制限等については後述する。

チャージポンプ２３は、第１のスイッチング素子１２のゲートをそのソースよりも高電位に保つためＮチャネルＦＥＴ及び発振用コンデンサ等を用いて電源（＋Ｂ）１９の電圧を昇圧（例えば２倍）するものである。

電流制限部２５ａは、第１のスイッチング素子１２のドレイン、ソース及びゲートのそれぞれに接続され、この第１のスイッチング素子１２に流れる電流を制限するとともに、負荷１１の短絡を含む異常時にその旨を保護用論理回路２１に通知するものであり、図２に示した回路として実現される。

この電流制限部２５ａの機能について説明する。図３（Ａ）は、図１の回路構造における第１のスイッチング素子１２のドレイン−ソース間電圧Ｖｄｓと第１のスイッチング素子１２に流れるドレイン電流Ｉｄとの関係及びその電流制限基準について示す図、図３（Ｂ）は、ドレイン−ソース間電圧Ｖｄｓと消費電力との関係を示す図、図４は第１のスイッチング素子１２のドレイン−ソース間電圧Ｖｄｓとゲート−ソース間電圧Ｖｇｓの経時的変化を示す図である。

図３（Ａ）において、横軸は第１のスイッチング素子１２のドレイン−ソース間電圧Ｖｄｓを示しており、縦軸はそのドレイン−ソース間電圧Ｖｄｓに応じて第１のスイッチング素子１２に流れるドレイン電流Ｉｄを示している。そして、図３（Ａ）中の線Ｇ１は、想定される負荷の最小の抵抗値をもとに導出した負荷線であり、また線Ｇ２は、第１のスイッチング素子１２のオン抵抗特性を示すオン抵抗線である。ここでは、基本的に、電流Ｉｄが図３中のオン抵抗線Ｇ２を上回ることはないものとして説明する。

負荷１１が短絡していないなどの正常な場合、第１のスイッチング素子１２がオンした際のドレイン−ソース間電圧Ｖｄｓ及び電流Ｉｄの安定点は、負荷線Ｇ１とオン抵抗線Ｇ２との交点Ａとなる。即ち、第１のスイッチング素子１２及び負荷１１の耐久性等を考慮した場合、第１のスイッチング素子１２のドレイン−ソース間電圧Ｖｄｓ及び電流Ｉｄの値は、第１のスイッチング素子１２のオン状態が維持されるのに伴って、点Ｂ（Ｖｄｓ＝Ｖｄ＝＋Ｂ（１４Ｖ），Ｉｄ＝０）から、負荷線Ｇ１に沿って矢印Ｑの方向に変化し、安定点Ａに到達した時点で安定するのが理想的である。

しかしながら、負荷１１が短絡しているなどの異常事態が発生している場合、起動時に点Ｂから出発しても、その負荷１１での電圧降下が極めて少なくなるため、第１のスイッチング素子１２のソース電圧Ｖｓがほとんど上昇しない。即ち、第１のスイッチング素子１２に流れるドレイン電流Ｉｄが上昇しても、第１のスイッチング素子１２のドレイン−ソース間電圧Ｖｄｓが変化しないため、線Ｇ３に示すように、電流Ｉｄが点Ｂから出発して急激に上昇してしまう。このような負荷１１の短絡時における電流Ｉｄの異常な上昇を速やかに防止しなければ、第１のスイッチング素子１２に熱ストレスが生じ、耐久性を阻害する。

そこで、電流制限部２５ａは、第１のスイッチング素子１２のドレイン−ソース間電圧Ｖｄｓの大小に応じて４段階の状態領域ＡＲ１，ＡＲ２，ＡＲ３，ＡＲ４に分割し、特に第１のスイッチング素子１２のオン抵抗特性（オン抵抗線Ｇ２）で制限できない３つの状態領域ＡＲ１，ＡＲ２，ＡＲ３、即ち、第１のスイッチング素子１２のドレイン−ソース間電圧Ｖｄｓが比較的大きい３つの状態領域ＡＲ１，ＡＲ２，ＡＲ３において、所定の判断基準に基づいて、第１のスイッチング素子１２のゲート−ソース間を短絡させ、当該ゲートへの入力電圧を低減させることで、第１のスイッチング素子１２に流れるドレイン電流Ｉｄを図３中の線Ｇ４，Ｇ５，Ｇ６に低減させるとともに、併せて、負荷１１の短絡時にその短絡を検出し、保護用論理回路２１を通じて、第１のスイッチング素子１２のゲート電圧の供給を遮断して、第１のスイッチング素子１２に流れるドレイン電流Ｉｄを停止する。

電流制限部２５ａの内部構成を、図２に戻って説明する。この電流制限部２５ａは、負荷１１の短絡及びその短絡に伴う過電流を検出する負荷短絡検出回路４５と、第１のスイッチング素子１２のドレイン−ソース間電圧Ｖｄｓが所定の閾値（第１の閾値）Ｖｔｈ１ａ以上（即ち、図３及び図４中の第１の状態領域ＡＲ１）であって当該第１のスイッチング素子１２のゲート−ソース間Ｖｇｓが所定の閾値（第２の閾値）Ｖｔｈ２ａ（図４）以上である場合に負荷短絡検出回路４５を起動させるとともに当該ゲート−ソース間Ｖｇｓが所定の閾値（第３の閾値）Ｖｔｈ３ａ（図４）以上となった場合に当該ゲート−ソース間Ｖｇｓをその第３の閾値Ｖｔｈ３ａになるよう制御することで第１のスイッチング素子１２に流れるドレイン電流Ｉｄを制限する第１の電流制限回路４１と、第１のスイッチング素子１２のドレイン−ソース間電圧Ｖｄｓが所定の閾値（第１の閾値）Ｖｔｈ１ｂ以上（即ち、図３及び図４中の第２の状態領域ＡＲ２）であって当該第１のスイッチング素子１２のゲート−ソース間Ｖｇｓが所定の閾値（第２の閾値）Ｖｔｈ２ｂ（図４）以上である場合に負荷短絡検出回路４５を起動させるとともに当該ゲート−ソース間Ｖｇｓが所定の閾値（第３の閾値）Ｖｔｈ３ｂ（図４）以上となった場合に当該ゲート−ソース間Ｖｇｓをその第３の閾値Ｖｔｈ３ｂになるよう制御することで第１のスイッチング素子１２に流れるドレイン電流Ｉｄを制限する第２の電流制限回路４２と、第１のスイッチング素子１２のドレイン−ソース間電圧Ｖｄｓが所定の閾値（第１の閾値）Ｖｔｈ１ｃ以上（即ち、図３及び図４中の第３の状態領域ＡＲ３）であって当該第１のスイッチング素子１２のゲート−ソース間Ｖｇｓが所定の閾値（第２の閾値）Ｖｔｈ２ｃ（図４）以上である場合に負荷短絡検出回路４５を起動させるとともに当該ゲート−ソース間Ｖｇｓが所定の閾値（第３の閾値）Ｖｔｈ３ｃ（図４）以上となった場合に当該ゲート−ソース間Ｖｇｓをその第３の閾値Ｖｔｈ３ｃになるよう制御することで第１のスイッチング素子１２に流れるドレイン電流Ｉｄを制限する第３の電流制限回路４３とを備える。

第１の電流制限回路４１は、上述のように、図３及び図４中の第１の状態領域ＡＲ１において電流Ｉｄを制限するもので、図２及び図５の如く、第１のスイッチング素子１２のドレイン−ソース間に接続される抵抗５１と、この抵抗５１と第１のスイッチング素子１２のドレインとの間に接続されて保護用論理回路２１からのゲート入力によりオンオフ動作する第１ＦＥＴ５３と、第１のスイッチング素子１２のゲート−ソース間に接続された４個の分圧抵抗５５，５６，５７，５８と、ハイ側の分圧抵抗５５と第１のスイッチング素子１２のゲートとの間に接続された第２ＦＥＴ５９と、この第２ＦＥＴ５９のソース（即ち、分圧抵抗５５のハイ側）と第１のスイッチング素子１２のソースとの間に接続されるとともに分圧抵抗５６，５７同士の接続点がゲート入力される第３ＦＥＴ６０と、ソースが第１のスイッチング素子１２のソースに接続され且つ分圧抵抗５５，５６同士の接続点がゲート入力されるとともにドレインが抵抗６５を通じて第１のスイッチング素子１２のドレインに接続される第４ＦＥＴ６１と、分圧抵抗５８に並列接続される温度補償用のダイオード６２とを備える。

第１ＦＥＴ５３は、例えばエンハンスト型のＰチャネルＭＯＳＦＥＴが使用され、第１の電流制限回路４１を機能させるための起動スイッチであって、保護用論理回路２１からのゲート入力によってオンする。

抵抗５１は、第１ＦＥＴ５３がオンのときに印加される第１のスイッチング素子１２のドレイン−ソース間電圧Ｖｄｓにより、第２ＦＥＴ５９のゲート入力を行うものであり、第１ＦＥＴ５３がオンとなって電源（＋Ｂ）１９からの電流が流れて、この抵抗５１の両端電圧を第２ＦＥＴ５９のゲートに入力するようになっている。

第２ＦＥＴ５９は、例えばエンハンスト型のＮチャネルＭＯＳＦＥＴが使用され、そのゲートが抵抗５１と第１ＦＥＴ５３との接続点に接続されて、分圧抵抗５５，５６，５７，５８に対して直列に接続されており、抵抗５１の両端電圧が第１の閾値Ｖｔｈ１ａとなったときにオンして、第２ＦＥＴ５９と分圧抵抗５５，５６，５７，５８とからなる直列回路に電流が流れるようになっている。このことから、抵抗５１と第２ＦＥＴ５９とからなる回路は、第１のスイッチング素子１２のドレイン−ソース間電圧Ｖｄｓが第１の閾値Ｖｔｈ１ａ（図３及び図４）以上となったときに、その旨を抵抗５１の両端電圧に基づいて検出し電流が流れるドレイン−ソース間電圧検出回路として機能する。尚、この直列回路の第１の閾値Ｖｔｈ１ａは、図３に示すように、安定点Ａにおけるドレイン−ソース間電圧Ｖｄｓよりも高い値である。

第３ＦＥＴ６０は、例えばエンハンスト型のＮチャネルＭＯＳＦＥＴが使用され、第２ＦＥＴ５９がオン状態の際に、分圧抵抗５５〜５８の分圧電圧がゲート入力され、第１のスイッチング素子１２のゲート−ソース間電圧Ｖｇｓが所定の第３の閾値Ｖｔｈ３ａ（図４参照）以上となったときにオンして、このゲート−ソース間電圧Ｖｇｓを短絡させることで、第１のスイッチング素子１２のドレイン電流Ｉｄを抑制する第１の電流抑制素子として機能する。即ち、第３ＦＥＴ６０は、第２ＦＥＴ５９がオンとなった場合に、分圧抵抗５６と分圧抵抗５７との接続点の電圧がゲート入力され、電圧Ｖｇｓが図４中の第３の閾値Ｖｔｈ３ａ（図３中の線Ｇ４）以上となったときにオンして、迂回電流Ｉ１が流れる。この場合、この迂回電流Ｉ１により、第１のスイッチング素子１２のゲート−ソース間電圧Ｖｇｓが短絡する。また、このときの短絡により電圧Ｖｇｓが図４中の第３の閾値Ｖｔｈ３ａ未満になったときには、第３ＦＥＴ６０は再びオフとなる。この第３ＦＥＴ６０のオンオフを繰り返すことで、第１のスイッチング素子１２のゲート−ソース間電圧Ｖｇｓは第３の閾値Ｖｔｈ３ａに収束的に制限され、これにより第１のスイッチング素子１２のドレイン電流Ｉｄが図３中の線Ｇ４に制限される。尚、この第３ＦＥＴ６０は、後述の第４ＦＥＴ６１と同等の特性を有するものが使用される。

分圧抵抗５６は第３ＦＥＴ６０及び第４ＦＥＴ６１のゲート−ソース間電圧Ｖｔｓの差を補償するために設けられたもので、両端に、第３ＦＥＴ６０及び第４ＦＥＴ６１の電気的特性のばらつき、即ち、両ＦＥＴ６０，６１のゲート−ソース間電圧Ｖｔｓの差を補償するために設けられており、例えば１０ｍＶ以上の電位差を発生させることで、第３ＦＥＴ６０がオンする時には、この第３ＦＥＴ６０よりもゲート電圧の高い第４ＦＥＴ６１が必ずオンしているように、この第４ＦＥＴ６１の動作保証を行う。

また、分圧抵抗５５，５７は、抵抗値がそれぞれＲ２ａ，Ｒ１ａとされ、これらの２つの分圧抵抗５５，５７の温度係数は同等とされている。

第４ＦＥＴ６１は、第２ＦＥＴ５９がオンして分圧抵抗５５〜５８に電流が流れる際に、このうちの分圧抵抗５６のハイ側の電圧が与えられるようになっており、第１のスイッチング素子１２のゲート−ソース間電圧Ｖｇｓが第２の閾値Ｖｔｈ２ａ（図４）以上となった場合にオンし、このオン動作により負荷短絡検出回路４５の第１４ＦＥＴ１１５をオンするためのものである。上述のように、この第４ＦＥＴ６１は、第３ＦＥＴ６０と同等の特性を有するものが使用されるが、実際には素子の個体差等により、第３ＦＥＴ６０
と第４ＦＥＴ６１はそれぞれ電気的特性にばらつきが生じることがある。そこで、両ＦＥＴ６０，６１の両ゲート間に分圧抵抗５６の両端電圧を介在させることで、第２ＦＥＴ５９がオンして分圧抵抗５５〜５８に電流が流れる際には、第４ＦＥＴ６１のゲート電圧が常に分圧抵抗５６の両端電圧分だけ第３ＦＥＴ６０よりも高くなるよう設定しておき、これにより、第３ＦＥＴ６０がオンする時には、この第３ＦＥＴ６０よりもゲート電圧の高い第４ＦＥＴ６１が必ずオンするようにして、第３ＦＥＴ６０でのＶｇｓの短絡よりも優先して負荷短絡検出回路４５を機能させるようにしている。このことは、第４ＦＥＴ６１の動作条件となるゲート−ソース間電圧Ｖｇｓについての第２の閾値Ｖｔｈ２ａが、第３ＦＥＴ６０の動作条件となる第３の閾値Ｖｔｈ３ａよりも、分圧抵抗５６の両端電圧分（各ＦＥＴ６０，６１の電気的特性のばらつきを補償する電圧分）だけ低く設定されることを意味している。尚、ゲート−ソース間電圧Ｖｇｓが第２の閾値Ｖｔｈ２ａとなったときの電流Ｉｄは、図３中の点線Ｇ４ｔｈの状態となる。

最もロー側の分圧抵抗５８は、温度補償用のダイオード６２が並列に順方向接続されており、この分圧抵抗５８とダイオード６２とからなる並列回路により、第３ＦＥＴ６０及び第４ＦＥＴ６１の各ゲート電位を温度によらず安定させるようになっている。分圧抵抗５８は比較的大きい抵抗値を有している。ここで、図５のように、温度補償用のダイオード６２の順方向電圧がＶｆであり、第３ＦＥＴ６０及び第４ＦＥＴ６１のゲート−ソース間電圧がＶｔｓであり、分圧抵抗５７の抵抗値がＲ１ａであり、分圧抵抗５８の抵抗値がＲ４ａである場合に、次の（１）式が成立する。

Ｖｆ／Ｒ４ａ＜＜（Ｖｔｓ−Ｖｆ）／Ｒ１ａ … （１）
この（１）式において、例えば、Ｖｔｓが１．１５Ｖ、Ｖｆが０．６Ｖであるとし、このときのそれぞれの温度係数について、ΔＶｔｓが−２ｍＶ／ｋ、ΔＶｆが−２ｍＶ／ｋであるとする。また、第１のスイッチング素子１２のゲート−ソース間電圧Ｖｇｓの温度変化量は、規格としては例えば−５ｍＶ／ｋというように設定されるが、実際には図３に示したＶｇｓとＩｄとの関係によりどの領域かによって温度変化量が異なり、例えば第１の電流制限回路４１が関わる第１の状態領域ＡＲ１においては、第１のスイッチング素子１２のゲート−ソース間電圧Ｖｇｓの温度係数ΔＶｇｓは−２ｍＶ／ｋとなるものとする。

この場合、第１の状態領域ＡＲ１においては、第１のスイッチング素子１２のゲート−ソース間電圧Ｖｇｓは、次の（２）式で表すことができる。

Ｖｇｓ＝（Ｖｔｓ−Ｖｆ）×（Ｒ２ａ＋Ｒ３ａ）／Ｒ１ａ＋Ｖｔｓ …（２）
この（２）式中の（Ｖｔｓ−Ｖｆ）は温度によらずほぼ一定の値となる。また、（Ｒ２ａ＋Ｒ３ａ）／Ｒ１ａも温度によらずほぼ一定の値となる。したがって、第１のスイッチング素子１２のゲート−ソース間電圧Ｖｇｓの温度変化量ΔＶｇｓはΔＶｔｓとほぼ同等の−２ｍＶ／ｋとなる。即ち、温度変化による電流制限値及びショート検知電流値の変化を補正できることになる。

尚、図３及び図４中の第１の状態領域ＡＲ１における第１のスイッチング素子１２のゲート−ソース間電圧Ｖｇｓの動作領域は、次の（３）式の範囲とされる。

Ｖｄｓ＞３×Ｖｔｓ …（３）
かかる第１の電流制限回路４１の構成により、（３）式に示される第１の状態領域ＡＲ１においては、第１のスイッチング素子１２のドレイン−ソース間電圧Ｖｄｓが第１の閾値Ｖｔｈ１ａ以上であり、且つ第１のスイッチング素子１２のゲート−ソース間電圧Ｖｇｓが第２の閾値Ｖｔｈ２ａ以上という条件が成立したときに、負荷短絡検出回路４５が起動するとともに、この第１の電流制限回路４１の第３ＦＥＴ６０のオンオフ動作により、第１のスイッチング素子１２のゲート−ソース間電圧Ｖｇｓが第３の閾値Ｖｔｈ３ａに収束的に制限され、これにより第１のスイッチング素子１２に流れる電流Ｉｄが図３中の線Ｇ４に制限されることになる。

第２の電流制限回路４２は、上述のように、図３及び図４中の第２の状態領域ＡＲ２において電流Ｉｄを制限する目的で設けられたもので、図２及び図６の如く、第１のスイッチング素子１２のソースに接続される抵抗７１と、第１のスイッチング素子１２のドレインに接続されて保護用論理回路２１からのゲート入力によりオンオフ動作する第５ＦＥＴ７３と、この第５ＦＥＴ７３と抵抗７１との間で順方向にダイオード接続された第６ＦＥＴ７４と、第１のスイッチング素子１２のゲート−ソース間に接続された４個の分圧抵抗７５，７６，７７，７８と、最もロー側の分圧抵抗７８と第１のスイッチング素子１２のソースとの間に接続された第７ＦＥＴ７９と、ソースが第７ＦＥＴ７９を介して第１のスイッチング素子１２のソースに接続され且つドレインが第１のスイッチング素子１２のゲートに接続されるとともに分圧抵抗７６，７７同士の接続点がゲート入力される第８ＦＥＴ８０と、ソースが第７ＦＥＴ７９を介して第１のスイッチング素子１２のソースに接続され且つドレインが抵抗６５を通じて第１のスイッチング素子１２のドレインに接続されるとともに分圧抵抗７５，７６同士の接続点がゲート入力される第９ＦＥＴ８１と、最もロー側の分圧抵抗７８に並列接続される温度補償用のダイオード８２とを備える。

第５ＦＥＴ７３は、第２の電流制限回路４２を機能させるための起動スイッチであって、保護用論理回路２１からのゲート入力によってオンする。

第６ＦＥＴ７４は、ドレインフォロワでダイオード接続されており、これによりこの第６ＦＥＴ７４が順方向のダイオードとして機能する。ここで、第１のスイッチング素子１２は、負荷１１が正常に駆動している状態では、ドレイン−ソース間電圧Ｖｄｓが極めてゼロ値に近くなるが、過電流等の異常が発生すると、そのドレイン−ソース間電圧Ｖｄｓが時系列的に増大する。このような時系列的な推移において、第６ＦＥＴ７４が順方向のダイオードとして機能することで、第３の電流制限回路４３がドレイン−ソース間電圧Ｖｄｓの増大を検知するよりも、そのダイオード（第６ＦＥＴ７４）の順方向電圧の分だけ、第２の電流制限回路４２でドレイン−ソース間電圧Ｖｄｓの増大を検知する方が遅延することになる。これにより、ダイオードとしての第６ＦＥＴ７４は、第２の電流制限回路４２よりも第３の電流制限回路４３を優先的に機能させることになる。

抵抗７１は、第５ＦＥＴ７３がオンのときに印加される第１のスイッチング素子１２のドレイン−ソース間電圧Ｖｄｓにより、第７ＦＥＴ７９のゲート入力を行うものであり、第５ＦＥＴ７３がオンとなって電源（＋Ｂ）１９からの電流が流れて、この抵抗７１の両端電圧を第７ＦＥＴ７９のゲートに入力するようになっている。

第７ＦＥＴ７９は、分圧抵抗７５，７６，７７，７８の下流側に直列に接続されており、抵抗７１の両端電圧により第７ＦＥＴ７９がオンしたときに、分圧抵抗７５，７６，７７，７８と第７ＦＥＴ７９とからなる直列回路に電流が流れる。この場合の第７ＦＥＴ７９のオンとなるタイミングは、第１のスイッチング素子１２のドレイン−ソース間電圧Ｖｄｓが第１の閾値Ｖｔｈ１ｂ（図３及び図４）以上となったときに設定される。尚、この直列回路の第１の閾値Ｖｔｈ１ｂは、図３に示すように、安定点Ａにおけるドレイン−ソース間電圧Ｖｄｓよりも高い値であり、且つ上述した第１の電流制限回路４１における第１の閾値Ｖｔｈ１ａよりも低く設定される。

第８ＦＥＴ８０は、第７ＦＥＴ７９がオン状態である際に、第１のスイッチング素子１２のゲート−ソース間電圧Ｖｇｓが第３の閾値Ｖｔｈ３ｂ（図４参照）以上となったときに、分圧抵抗７５〜７８での分圧電圧に基づいてオンして電流Ｉ２を流すことでゲート−ソース間電圧Ｖｇｓを短絡させ、逆にゲート−ソース間電圧Ｖｇｓが第３の閾値Ｖｔｈ３ｂ未満となったときにオフすることで、そのゲート−ソース間電圧Ｖｇｓを第３の閾値Ｖｔｈ３ｂに収束的に制限するものである。機能動作としては第１の電流制限回路４１の第３ＦＥＴ６０と共通しているが、その接続構成は異なっている。即ち、この第８ＦＥＴ８０は、図７及び図８に示す如く、Ｎ型基板８３が第１のスイッチング素子１２のドレインとして構成された半導体装置として構成されている。そして、第８ＦＥＴ８０のＰ−ｗｅｌｌ８４が第１のスイッチング素子１２のソースに接続され、そのドレイン８５が第１のスイッチング素子１２のゲートに接続され、そのソース８６が第７ＦＥＴ７９のドレインに接続され、そのゲート８７が分圧抵抗７６，７７同士の接続点に接続される。尚、第１のスイッチング素子１２のゲート−ソース間電圧Ｖｇｓが第３の閾値Ｖｔｈ３ｂに制限されたときには、第１のスイッチング素子１２に流れるドレイン電流Ｉｄは図３中の線Ｇ５に制限されることになる。

尚、この第２の状態領域ＡＲ２における第３の閾値Ｖｔｈ３ｂは、第３の状態領域ＡＲ３における第３の閾値Ｖｔｈ３ｃより小さく設定されている。したがって、第３の電流制限回路４３と第２の電流制限回路４２とが共に機能する場合には、相対的に低い電圧である第２の電流制限回路４２によって制御される第３の閾値Ｖｔｈ３ｂが優先的に第１のスイッチング素子１２のゲート−ソース間電圧Ｖｇｓとして適用されることになる。

分圧抵抗７６は、第１の電流制限回路４１の第３ＦＥＴ６０及び第４ＦＥＴ６１に対する分圧抵抗５６と同様に、第８ＦＥＴ８０及び第９ＦＥＴ８１の電気的特性のばらつき、即ち、ゲート−ソース間電圧Ｖｔｓの差を補償するために設けられたもので、両端に１０ｍＶ以上の電位差を発生させることで、第８ＦＥＴ８０がオンする時には必ず第９ＦＥＴ８１がオンすることになる。

また、分圧抵抗７５，７７は、抵抗値がそれぞれＲ２ｂ，Ｒ１ｂとされ、これらの２つの分圧抵抗７５，７７の温度係数は同等とされている。

第９ＦＥＴ８１は、図７及び図８に示したように、第８ＦＥＴ８０と同等の構成を有しており、第７ＦＥＴ７９がオンして分圧抵抗７５〜７８に電流が流れる際に、このうちの分圧抵抗７６のハイ側の電圧が与えられ、第１のスイッチング素子１２のゲート−ソース間電圧Ｖｇｓが第２の閾値Ｖｔｈ２ｂ（図４）以上となった場合にオンし、このオン動作により負荷短絡検出回路４５の第１４ＦＥＴ１１５をオンするようになっている。上述のように、この第９ＦＥＴ８１は、第８ＦＥＴ８０と同等の特性を有するものが使用されるが、素子の個体差等により第８ＦＥＴ８０と第９ＦＥＴ８１とで電気的特性にばらつきが生じても、両ＦＥＴ８０，８１の両ゲート間に介装された分圧抵抗７６の両端電圧により、第８ＦＥＴ８０がオンする時には、この第８ＦＥＴ８０よりもゲート電圧の高い第９ＦＥＴ８１が必ずオンして、第８ＦＥＴ８０でのＶｇｓの短絡よりも優先して負荷短絡検出回路４５を機能させるようにしている。このことは、第９ＦＥＴ８１の動作条件となるゲート−ソース間電圧Ｖｇｓについての第２の閾値Ｖｔｈ２ｂが、第８ＦＥＴ８０の動作条件となる第３の閾値Ｖｔｈ３ｂよりも、分圧抵抗７６の両端電圧分（各ＦＥＴ８０，８１の電気的特性のばらつきを補償する電圧分）だけ低く設定されることを意味している。尚、ゲート−ソース間電圧Ｖｇｓが第２の閾値Ｖｔｈ２ｂとなったときの電流Ｉｄは、図３中の点線Ｇ５ｔｈの状態となる。

最もロー側の分圧抵抗７８は、第１の電流制限回路４１の第３ＦＥＴ６０及び第４ＦＥＴ６１に対する分圧抵抗５８と同様に、第８ＦＥＴ８０及び第９ＦＥＴ８１の各ゲート電位を安定させるために設けられており、温度補償用のダイオード８２の順方向電圧をＶｆとし、第８ＦＥＴ８０及び第９ＦＥＴ８１のゲート−ソース間電圧をＶｔｓとし、分圧抵抗７７の抵抗値をＲ１ｂ、分圧抵抗７８の抵抗値をＲ４ｂとした場合に、次の（４）式が成立する。

Ｖｆ／Ｒ４ｂ＜＜（Ｖｔｓ−Ｖｆ）／Ｒ１ｂ … （４）
そして第２の状態領域ＡＲ２においては、第１のスイッチング素子１２のゲート−ソース間電圧Ｖｇｓは、上記の（２）式と同様に、次の（５）式で表すことができる。

Ｖｇｓ＝（Ｖｔｓ−Ｖｆ）×（Ｒ２ｂ＋Ｒ３ｂ）／Ｒ１ｂ＋Ｖｔｓ …（５）
この（５）式中の（Ｖｔｓ−Ｖｆ）は温度によらずほぼ一定の値となる。また、（Ｒ２ｂ＋Ｒ３ｂ）−Ｒ１ｂも温度によらずほぼ一定の値となる。したがって、第１のスイッチング素子１２のゲート−ソース間電圧Ｖｇｓの温度変化量について、第１の電流制限回路４１と同様に、温度変化による電流制限値及びショート検知電流値の変化を補正できることになる。

尚、図３及び図４中の第２の状態領域ＡＲ２における第１のスイッチング素子１２のゲート−ソース間電圧Ｖｇｓの動作領域は、次の（６）式の範囲とされる。

Ｖｄｓ＞２×Ｖｔｓ …（６）
かかる第２の電流制限回路４２の構成により、第１のスイッチング素子１２のドレイン−ソース間電圧Ｖｄｓが第１の閾値Ｖｔｈ１ｂ以上であり、且つ第１のスイッチング素子１２のゲート−ソース間電圧Ｖｇｓが第２の閾値Ｖｔｈ２ｂ以上という条件が成立したときに、負荷短絡検出回路４５が起動するとともに、この第２の電流制限回路４２が第１のスイッチング素子１２のゲート−ソース間電圧Ｖｇｓを第３の閾値Ｖｔｈ３ｂとなるよう制限することで、第１のスイッチング素子１２に流れる電流Ｉｄを図３中の線Ｇ５に制限して過電流を防止することになる。

第３の電流制限回路４３は、上述のように、図３及び図４中の第３の状態領域ＡＲ３において電流Ｉｄを制限する目的で設けられたもので、図２及び図９の如く、第１のスイッチング素子１２のソースに接続される抵抗９１と、第１のスイッチング素子１２のドレインと抵抗９１との間に接続されて保護用論理回路２１からのゲート入力によりオンオフ動作する第１０ＦＥＴ９３と、第１のスイッチング素子１２のゲート−ソース間に接続された４個の分圧抵抗９５，９６，９７，９８と、最もロー側の分圧抵抗９８と第１のスイッチング素子１２のソースとの間に接続された第１１ＦＥＴ９９と、ソースが第１１ＦＥＴ９９を介して第１のスイッチング素子１２のソースに接続され且つドレインが第１のスイッチング素子１２のゲートに接続されるとともに分圧抵抗９６，９７同士の接続点がゲート入力される第１２ＦＥＴ１００と、ソースが第１１ＦＥＴ９９を介して第１のスイッチング素子１２のソースに接続され且つドレインが抵抗１０５を通じて第１のスイッチング素子１２のドレインに接続されるとともに分圧抵抗９５，９６同士の接続点がゲート入力される第１３ＦＥＴ１０１と、分圧抵抗９８に並列接続される温度補償用のダイオード１０２とを備える。

この第３の電流制限回路４３の抵抗９１、第１０ＦＥＴ９３、分圧抵抗９５，９６，９７，９８、第１１ＦＥＴ９９、第１２ＦＥＴ１００、第１３ＦＥＴ１０１及び温度補償用のダイオード１０２は、第２の電流制限回路４２の抵抗７１、第５ＦＥＴ７３、分圧抵抗７５，７６，７７，７８、第７ＦＥＴ７９、第８ＦＥＴ８０、第９ＦＥＴ８１及び温度補償用のダイオード８２にそれぞれ対応しており、これらの回路内での基本的な役割もほぼ類似している。

ただし、この第３の電流制限回路４３の抵抗９１の抵抗値及び各分圧抵抗９５，９６，９７，９８の分圧比が、第２の電流制限回路４２の抵抗７１及び分圧抵抗７５，７６，７７，７８と異なっている。具体的には、図４の如く、第３の電流制限回路４３の抵抗９１によって決定される第１の閾値Ｖｔｈ１ｃが、第２の電流制限回路４２の抵抗７１によって決定される第１の閾値Ｖｔｈ１ｂよりも低く設定され、第３の電流制限回路４３において分圧抵抗９６〜９８と分圧抵抗９５との抵抗比で決定される第２の閾値Ｖｔｈ２ｃが、第２の電流制限回路４２において分圧抵抗７６〜７８と分圧抵抗７５との抵抗比で決定される第２の閾値Ｖｔｈ２ｂよりも高く設定され、第３の電流制限回路４３において分圧抵抗９７，９８と分圧抵抗９５，９６との抵抗比で決定される第３の閾値Ｖｔｈ３ｃが、第２の電流制限回路４２において分圧抵抗７７，７８と分圧抵抗７５，７６との抵抗比で決定される第３の閾値Ｖｔｈ３ｂよりも高く設定されている。

その他の第３の電流制限回路４３の内部構成は、第２の電流制限回路４２と同様であるため、説明を省略する。

かかる第３の電流制限回路４３の構成により、第１のスイッチング素子１２のドレイン−ソース間電圧Ｖｄｓが第１の閾値Ｖｔｈ１ｃ以上であり、且つ第１のスイッチング素子１２のゲート−ソース間電圧Ｖｇｓが第２の閾値Ｖｔｈ２ｃ以上という条件が成立したときに、負荷短絡検出回路４５が起動するとともに、この第１の電流制限回路４１が第１のスイッチング素子１２のゲート−ソース間電圧Ｖｇｓを第３の閾値Ｖｔｈ３ｃとなるよう制限することで、第１のスイッチング素子１２に流れる電流Ｉｄを図３中の線Ｇ６に制限して過電流を防止することになる。

尚、各電流制限回路４１〜４３において、第２ＦＥＴ５９，第７ＦＥＴ７９、第１１ＦＥＴ９９及び抵抗５１，７１，９１は、第１のスイッチング素子１２のドレイン−ソース間電圧Ｖｄｓが第１の閾値Ｖｔｈ１ａ，Ｖｔｈ１ｂ，Ｖｔｈ１ｃ以上となる条件が成立するか否かを判断する第１の回路を構成し、第４ＦＥＴ６１，第９ＦＥＴ８１、第１３ＦＥＴ１０１及び分圧抵抗５５〜５８，７５〜７８，９５〜９８は、第１のスイッチング素子１２のゲート−ソース間電圧Ｖｇｓが第２の閾値Ｖｔｈ２ａ，Ｖｔｈ２ｂ，Ｖｔｈ２ｃ以上となる条件が成立するか否かを判断する第２の回路を構成し、第３ＦＥＴ６０，第８ＦＥＴ８０、第１２ＦＥＴ１００及び分圧抵抗５５〜５８，７５〜７８，９５〜９８は、第１のスイッチング素子１２のゲート−ソース間電圧Ｖｇｓを第３の閾値Ｖｔｈ３ａ，Ｖｔｈ３ｂ，Ｖｔｈ３ｃに制限する第３の回路を構成している。

負荷短絡検出回路４５は、負荷１１の短絡を検出して保護用論理回路２１に通知するもので、第１のスイッチング素子１２のドレインにそれぞれ接続された前述の抵抗６５，１０５と、それぞれ接地された一対のプルダウン抵抗１１１，１１３と、第１のスイッチング素子１２のドレインと各プルダウン抵抗１１１，１１３との間にそれぞれ接続されて各抵抗６５，１０５のロー側の電圧によりそれぞれオンオフする一対のＦＥＴ（第１４ＦＥＴ１１５，第１５ＦＥＴ１１７）とを備える。

第１４ＦＥＴ１１５及び第１５ＦＥＴ１１７は、それぞれエンハンスト型のＰチャネルＭＯＳＦＥＴが使用されており、両ＦＥＴ１１５，１１７のソースは第１のスイッチング素子１２のドレインに共に接続される。

第１４ＦＥＴ１１５のドレインは抵抗１１１を介して接地され、そのゲートは抵抗６５と第４ＦＥＴ６１及び第９ＦＥＴ８１との接続点に接続されており、第１の電流制限回路４１の第４ＦＥＴ６１または第２の電流制限回路４２の第９ＦＥＴ８１がオンしたときにオンして抵抗１１１に電流を流す。尚、上述したとおり、第４ＦＥＴ６１及び第９ＦＥＴ８１は、第３ＦＥＴ６０及び第８ＦＥＴ８０よりも早くオンするため、この第１４ＦＥＴ１１５は第１の電流制限回路４１及び第２の電流制限回路４２よりも優先して動作することになる。

また、第１５ＦＥＴ１１７のドレインは抵抗１１３を介して接地され、そのゲートは抵抗１０５と第１３ＦＥＴ１０１との接続点に接続されており、第３の電流制限回路４３の第１３ＦＥＴ１０１がオンしたときにオンして抵抗１１３に電流を流す。尚、上述したとおり、第１３ＦＥＴ１０１は、第１２ＦＥＴ１００よりも早くオンするため、この第１５ＦＥＴ１１７は第３の電流制限回路４３よりも優先して動作することになる。

即ち、負荷１１が短絡した場合のように第１のスイッチング素子１２に過電流が流れるときには、第１のスイッチング素子１２のドレイン−ソース間電圧Ｖｄｓの増大に伴って各ＦＥＴ１１５，１１７が即座にオンし、そのときの各プルダウン抵抗１１１，１１３のハイ側の電圧ＳＨＯＲＴ１，ＳＨＯＲＴ２が保護用論理回路２１に出力される。尚、一方のプルダウン抵抗１１１のハイ側の電圧ＳＨＯＲＴ１は、第１４ＦＥＴ１１５が第１の電流制限回路４１及び第２の電流制限回路４２からの信号によってオンすることから、図３中の第１の状態領域ＡＲ１と第２の状態領域ＡＲ２との両方の領域（符号１２１）で負荷１１等の短絡に係る第１の検出信号として出力され、また他方のプルダウン抵抗１１３のハイ側の電圧ＳＨＯＲＴ２は、第１５ＦＥＴ１１７が第３の電流制限回路４３からの信号によってオンすることから、図３中の第３の状態領域ＡＲ３（符号１２２）で負荷１１等の短絡等に伴う過電流に係る第２の検出信号として出力される。尚、図２では、第１の検出信号ＳＨＯＲＴ１及び第２の検出信号ＳＨＯＲＴ２が、別々の信号線で保護用論理回路２１に入力されるよう示しているが、例えば第１の検出信号ＳＨＯＲＴ１及び第２の検出信号ＳＨＯＲＴ２とを論理和回路に入力し、この論理和回路での論理和演算結果を１本の信号線で保護用論理回路２１に入力してもよい。そして、これらの検出信号ＳＨＯＲＴ１，ＳＨＯＲＴ２が入力された保護用論理回路２１は、第１のスイッチング素子１２のゲート入力を即座に遮断することになる。

尚、保護用論理回路２１は、負荷短絡検出回路４５での負荷１１の短絡検出により第１のスイッチング素子１２を遮断等した後にも、周期的にオン動作をすることで、自律的な復帰を図る。この場合、保護用論理回路２１内に設定されたタイマの計時動作（タイマ動作）によって復帰する。尚、ＳＨＯＲＴ１，ＳＨＯＲＴ２の検出信号によって、一方の信号ＳＨＯＲＴ１の時はデューティ比を例えば５／１００とし、他方の信号ＳＨＯＲＴ２の時はデューティ比を例えば２０／１００とするなど、保護用論理回路２１は第１のスイッチング素子を制御する様にしても良い。

このように、３つの異なる状態領域ＡＲ１〜ＡＲ３で動作する各電流制限回路４１〜４３と負荷短絡検出回路４５とを備えた電流制限部２５ａにより、第１のスイッチング素子１２のドレイン−ソース間電圧Ｖｄｓの大小に応じて設定された３つの状態領域ＡＲ１〜ＡＲ３のそれぞれにおいて、第１のスイッチング素子１２のゲート−ソース間電圧Ｖｇｓがそれぞれ異なった値として設定された第２の閾値Ｖｔｈ２ａ〜Ｖｔｈ２ｃとの大小比較を行ってそれぞれ必要な場合に負荷短絡検出回路４５を起動して保護用論理回路２１に通知するとともに、第１のスイッチング素子１２のゲート−ソース間電圧Ｖｇｓをそれぞれ異なる第３の閾値Ｖｔｈ３ａ〜Ｖｔｈ３ｃに収束的に制限することが可能となる。

図１に戻って、ダイナミッククランプ回路２７は、サージ電流の発生時に負荷１１に対する電流供給の遮断またはチョッピングを行った場合に負サージにより電圧の過低下を抑制するために第１のスイッチング素子１２をオンにしてインテリジェントパワーデバイス内の各部位を保護するためのものである。

過電流検知回路２９は、過電流を検知してその過電流が持続する間は保護用論理回路２１に所定の信号を断続的に送信し続けるものである。

過温度検出回路３１は、過温度を検出してその過温度が持続する間は保護用論理回路２１に所定の信号を断続的に送信し続けるものである。尚、この過温度検出回路３１としては、過温度が解除された際の復帰にリセット信号が必要なラッチ型と、温度が低下した場合に再オン切り換えを行う自動復帰型とがあるが、いずれが適用されても差し支えない。この場合、保護用論理回路２１内に設定されたタイマの計時動作（タイマ動作）によって復帰するようにしてもよい。

論理和回路３３は、過電流検知回路２９が過電流を検知し、または過温度検出回路３１が過温度を検出したときに、その出力の論理和をとるものである。

第３のスイッチング素子３７は、具体的にはＭＯＳＦＥＴ（ＭＯＳ型電界効果型トランジスタ）が使用され、過電流検知回路２９が過電流を検知しまたは過温度検出回路３１が過温度を検出したときに、論理和回路３３からの出力に基づいてオン状態となって、プルアップ抵抗３５を利用して警告ランプ等の外部の警報装置（図示省略）にその旨を報知するものである。

＜動作＞
次に、このインテリジェントパワーデバイスの動作を説明する。

まず、操作者が操作スイッチ１３でオンオフ切替操作を行ったときに、その操作スイッチ１３のオンオフ状態を入力インターフェース回路１５が検知する。入力インターフェース回路１５が操作スイッチ１３のオン状態を検知したときには、ＭＯＳＦＥＴとしての第２のスイッチング素子１７がオン状態となり、保護用論理回路２１及びチャージポンプ２３に電源（＋Ｂ）１９が投入されて動作する。

この場合、チャージポンプ２３は、第１のスイッチング素子１２のゲートをそのソースよりも高電位に保つために電源（＋Ｂ）１９の電圧を昇圧（例えば２倍）し、第１のスイッチング素子１２にゲート入力のための電圧を印加する。

また、保護用論理回路２１は、第１の電流制限回路４１の第１ＦＥＴ５３、第２の電流制限回路４２の第５ＦＥＴ７３及び第３の電流制限回路４３の第１０ＦＥＴ９３をオンにし、各電流制限回路４１〜４３を起動する。

ここで、回路が正常に機能している場合には、第１のスイッチング素子１２のオンに伴って、図３中の点Ｂ（Ｖｄｓ＝Ｖｄ＝＋Ｂ（１４Ｖ），Ｉｄ＝０）から、負荷線Ｇ１に沿って矢印Ｑの方向に変化し、安定点Ａに到達した時点で安定する。この場合、負荷線Ｇ１のいずれの点も、線Ｇ４ｔｈ、Ｇ５ｔｈ，Ｇ６ｔｈより下回っているため、電流制限部２５ａでの電流制限は行われない。即ち、正常時において、第１のスイッチング素子１２のゲート−ソース間電圧Ｖｇｓは、図４のように、第１の状態領域ＡＲ１〜第３の状態領域ＡＲ３にあって、所定の電圧値Ｖｔｈ０で安定しており、第４の状態領域ＡＲ４に至った後、次第に上昇するため、各電流制限回路４１〜４３においては、抵抗５１，７１，９１の両端電圧に応じて第２ＦＥＴ５９、第７ＦＥＴ７９または第１１ＦＥＴ９９がオンとなっても（即ち、それぞれの状態領域ＡＲ１〜ＡＲ３に該当している旨を検出しても）、分圧抵抗５５〜５８，７５〜７８，９５〜９８での分圧電圧が第２の閾値Ｖｔｈ２ａ〜Ｖｔｈ２ｃに満たないため、第４ＦＥＴ６１、第９ＦＥＴ８１及び第１３ＦＥＴ１０１はオフのまま維持し、よって負荷短絡検出回路４５は起動せずに負荷１１の短絡検出は行われず、また、分圧抵抗５５〜５８，７５〜７８，９５〜９８での分圧電圧が所定の第３の閾値Ｖｔｈ３ａ〜Ｖｔｈ３ｃに満たないことから、第３ＦＥＴ６０、第８ＦＥＴ８０及び第１２ＦＥＴ１００はオフのまま維持し、各電流制限回路４１〜４３において、第１のスイッチング素子１２のゲート−ソース間の短絡調整も行われない。

次に、起動時や発熱時などにおいて、第１のスイッチング素子１２のゲート−ソース間電圧Ｖｇｓが上昇した場合（異常事態）の動作について説明する。

起動時等において、図３中の点Ｂ（Ｖｄｓ＝Ｖｄ＝＋Ｂ（１４Ｖ），Ｉｄ＝０）から出発しても、例えば負荷１１が短絡しているような場合には、その負荷１１での電圧降下が極めて少なくなるため、第１のスイッチング素子１２のソース電圧はほとんど上昇しない。即ち、第１のスイッチング素子１２に流れるドレイン電流Ｉｄが上昇しても、第１のスイッチング素子１２のドレイン−ソース間電圧Ｖｄｓが変化しないため、線Ｇ３に示すように、電流Ｉｄが点Ｂから出発して急激に上昇してしまう。

そこで、第１の状態領域ＡＲ１においては電流制限部２５ａの第１の電流制限回路４１が、第２の状態領域ＡＲ２においては電流制限部２５ａの第２の電流制限回路４２が、第３の状態領域ＡＲ３においては電流制限部２５ａの第３の電流制限回路４３が、各状態領域ＡＲ１〜ＡＲ３に応じて予め設定された第２の閾値Ｖｔｈ２ａ，Ｖｔｈ２ｂ，Ｖｔｈ２ｃ（図４）と、第１のスイッチング素子１２のゲート−ソース間電圧Ｖｇｓとを比較し、ゲート−ソース間電圧Ｖｇｓが各第２の閾値Ｖｔｈ２ａ，Ｖｔｈ２ｂ，Ｖｔｈ２ｃ以上となったときに、負荷短絡検出回路４５を起動して負荷１１の短絡等を検出し、その検出結果に応じて保護用論理回路２１が適切な制御を行うとともに、各電流制限回路４１〜４３において、それぞれゲート−ソース間電圧Ｖｇｓが第３の閾値Ｖｔｈ３ａ，Ｖｔｈ３ｂ，Ｖｔｈ３ｃ以上となったときにこれらの第３の閾値Ｖｔｈ３ａ，Ｖｔｈ３ｂ，Ｖｔｈ３ｃに制限する。

具体的に、第１の状態領域ＡＲ１においては、電流制限部２５ａの第１の電流制限回路４１の第２ＦＥＴ５９が、抵抗５１の両端電圧に基づいて、第１のスイッチング素子１２のドレイン−ソース間電圧Ｖｄｓが第１の閾値Ｖｔｈ１ａ（図３及び図４）以上となったか否か検出し、この検出結果が肯定的であった場合（即ち、第１の状態領域ＡＲ１である場合）に第２ＦＥＴ５９がオンし、分圧抵抗５５〜５８に電流が流れる。このとき、第２ＦＥＴ５９のドレイン−ソース間電圧がほぼゼロであるとして、分圧抵抗５５〜５８の両端には第１のスイッチング素子１２のゲート−ソース間電圧Ｖｇｓが印加される。

次に、第４ＦＥＴ６１は、分圧抵抗５５と分圧抵抗５６との接続点の電圧に基づいて、第１のスイッチング素子１２のゲート−ソース間電圧Ｖｇｓが第２の閾値Ｖｔｈ２ａ（図３及び図４）以上となったか否か検出し、この検出結果が肯定的であった場合に第４ＦＥＴ６１がオンする。このことは、第１のスイッチング素子１２に流れる電流Ｉｄが図３中の点線Ｇ４ｔｈ上にあることを意味する。

そうすると、負荷短絡検出回路４５の第１４ＦＥＴ１１５がオンとなり、第１のスイッチング素子１２のドレイン電圧Ｖｄ（＋Ｂ）がプルダウン抵抗１１１に印加されて、そのドレイン電圧Ｖｄが電圧ＳＨＯＲＴ１として保護用論理回路２１に入力される。保護用論理回路２１は、この電圧ＳＨＯＲＴ１に基づいて負荷１１の短絡等について判断し、負荷１１の短絡等の重大な異常事態が発生していると判断した場合には、即座に第１のスイッチング素子１２を遮断するようにチャージポンプ２３の制御を行う。

この場合、保護用論理回路２１は、負荷短絡検出回路４５での負荷１１の短絡検出により第１のスイッチング素子１２を遮断等した後にも、周期的にオン動作をすることで、自律的な復帰を図る。この場合、保護用論理回路２１内に設定されたタイマの計時動作（タイマ動作）によって復帰する。

また、第３ＦＥＴ６０は、分圧抵抗５６と分圧抵抗５７との接続点の電圧に基づいて、第１のスイッチング素子１２のゲート−ソース間電圧Ｖｇｓが第３の閾値Ｖｔｈ３ａ（図４）以上となったか否か検出し、この検出結果が肯定的であった場合に第３ＦＥＴ６０はオンとなって電流Ｉ１を流し、第１のスイッチング素子１２のゲート−ソース間を短絡させて当該第１のスイッチング素子１２をオフにする。また、第１のスイッチング素子１２のゲート−ソース間電圧Ｖｇｓが第３の閾値Ｖｔｈ３ａ未満に低下すると、第３ＦＥＴ６０はオフとなり、第１のスイッチング素子１２のゲート−ソース間が復帰して当該第１のスイッチング素子１２がオンとなる。このようにして、第３ＦＥＴ６０がオンオフを繰り返すことにより、第１のスイッチング素子１２のオンオフが繰り返され、その結果、第１のスイッチング素子１２のゲート−ソース間電圧Ｖｇｓは第３の閾値Ｖｔｈ３ａに制限される。このことは、第１のスイッチング素子１２に流れる電流Ｉｄが図３中の線Ｇ４上に制限されることを意味する。

第２の状態領域ＡＲ２においては、電流制限部２５ａの第２の電流制限回路４２の第７ＦＥＴ７９が、抵抗７１の両端電圧に基づいて、第１のスイッチング素子１２のドレイン−ソース間電圧Ｖｄｓが第１の閾値Ｖｔｈ１ｂ（図３及び図４）以上となったか否か検出し、この検出結果が肯定的であった場合（即ち、第２の状態領域ＡＲ２である場合）に第７ＦＥＴ７９がオンし、分圧抵抗７５〜７８に電流が流れる。このとき、第７ＦＥＴ７９のドレイン−ソース間電圧がほぼゼロであるとして、分圧抵抗７５〜７８の両端には第１のスイッチング素子１２のゲート−ソース間電圧Ｖｇｓが印加される。

次に、第９ＦＥＴ８１は、分圧抵抗７５と分圧抵抗７６との接続点の電圧に基づいて、第１のスイッチング素子１２のゲート−ソース間電圧Ｖｇｓが第２の閾値Ｖｔｈ２ｂ（図４）以上となったか否か検出し、この検出結果が肯定的であった場合に第９ＦＥＴ８１がオンする。このことは、第１のスイッチング素子１２に流れる電流Ｉｄが図３中の点線Ｇ５ｔｈ上にあることを意味する。

そうすると、負荷短絡検出回路４５の第１４ＦＥＴ１１５がオンとなり、第１のスイッチング素子１２のドレイン電圧Ｖｄ（＋Ｂ）がプルダウン抵抗１１１に印加されて、そのドレイン電圧Ｖｄが電圧ＳＨＯＲＴ１として保護用論理回路２１に入力される。保護用論理回路２１は、この電圧ＳＨＯＲＴ１に基づいて負荷１１の短絡等について判断し、負荷１１の短絡等の重大な異常事態が発生していると判断した場合には、即座に第１のスイッチング素子１２を遮断するようにチャージポンプ２３の制御を行う。

この場合、保護用論理回路２１は、負荷短絡検出回路４５での負荷１１の短絡検出により第１のスイッチング素子１２を遮断等した後にも、周期的にオン動作をすることで、自律的な復帰を図る。この場合、保護用論理回路２１内に設定されたタイマの計時動作（タイマ動作）によって復帰する。

また、第８ＦＥＴ８０は、分圧抵抗７６と分圧抵抗７７との接続点の電圧に基づいて、第１のスイッチング素子１２のゲート−ソース間電圧Ｖｇｓが第３の閾値Ｖｔｈ３ｂ（図４）以上となったか否か検出し、この検出結果が肯定的であった場合に第８ＦＥＴ８０はオンとなって電流Ｉ２を流し、第１のスイッチング素子１２のゲート−ソース間を短絡させて当該第１のスイッチング素子１２をオフにする。また、第１のスイッチング素子１２のゲート−ソース間電圧Ｖｇｓが第３の閾値Ｖｔｈ３ｂ未満に低下すると、第８ＦＥＴ８０はオフとなり、第１のスイッチング素子１２のゲート−ソース間が復帰して当該第１のスイッチング素子１２がオンとなる。このようにして、第８ＦＥＴ８０がオンオフを繰り返すことにより、第１のスイッチング素子１２のオンオフが繰り返され、その結果、第１のスイッチング素子１２のゲート−ソース間電圧Ｖｇｓは第３の閾値Ｖｔｈ３ｂに制限される。このことは、第１のスイッチング素子１２に流れる電流Ｉｄが図３中の線Ｇ５上に制限されることを意味する。

第３の状態領域ＡＲ３においては、電流制限部２５ａの第３の電流制限回路４３の第１１ＦＥＴ９９が、抵抗９１の両端電圧に基づいて、第１のスイッチング素子１２のドレイン−ソース間電圧Ｖｄｓが第１の閾値Ｖｔｈ１ｃ（図３及び図４）以上となったか否か検出し、この検出結果が肯定的であった場合（即ち、第３の状態領域ＡＲ３である場合）に第１１ＦＥＴ９９がオンし、分圧抵抗９５〜９８に電流が流れる。このとき、第１１ＦＥＴ９９のドレイン−ソース間電圧がほぼゼロであるとして、分圧抵抗９５〜９８の両端には第１のスイッチング素子１２のゲート−ソース間電圧Ｖｇｓが印加される。

次に、第１３ＦＥＴ１０１は、分圧抵抗９５と分圧抵抗９６との接続点の電圧に基づいて、第１のスイッチング素子１２のゲート−ソース間電圧Ｖｇｓが第２の閾値Ｖｔｈ２ｃ（図４）以上となったか否か検出し、この検出結果が肯定的であった場合に第１３ＦＥＴ１０１がオンする。このことは、第１のスイッチング素子１２に流れる電流Ｉｄが図３中の点線Ｇ６ｔｈ上にあることを意味する。

そうすると、負荷短絡検出回路４５の第１５ＦＥＴ１１７がオンとなり、第１のスイッチング素子１２のドレイン電圧Ｖｄ（＋Ｂ）がプルダウン抵抗１１３に印加されて、そのドレイン電圧Ｖｄが電圧ＳＨＯＲＴ２として保護用論理回路２１に入力される。保護用論理回路２１は、この電圧ＳＨＯＲＴ２に基づいて負荷１１の短絡等について判断し、負荷１１の短絡等の重大な異常事態が発生していると判断した場合には、即座に第１のスイッチング素子１２を遮断するようにチャージポンプ２３の制御を行う。

この場合、保護用論理回路２１は、負荷短絡検出回路４５での負荷１１の短絡検出により第１のスイッチング素子１２を遮断等した後にも、周期的にオン動作をすることで、自律的な復帰を図る。この場合、保護用論理回路２１内に設定されたタイマの計時動作（タイマ動作）によって復帰する。

また、第１２ＦＥＴ１００は、分圧抵抗９６と分圧抵抗９７との接続点の電圧に基づいて、第１のスイッチング素子１２のゲート−ソース間電圧Ｖｇｓが第３の閾値Ｖｔｈ３ｃ（図４）以上となったか否か検出し、この検出結果が肯定的であった場合に第１２ＦＥＴ１００はオンとなって電流Ｉ３を流し、第１のスイッチング素子１２のゲート−ソース間を短絡させて当該第１のスイッチング素子１２をオフにする。また、第１のスイッチング素子１２のゲート−ソース間電圧Ｖｇｓが第３の閾値Ｖｔｈ３ｃ未満に低下すると、第１２ＦＥＴ１００はオフとなり、第１のスイッチング素子１２のゲート−ソース間が復帰して当該第１のスイッチング素子１２がオンとなる。このようにして、第１２ＦＥＴ１００がオンオフを繰り返すことにより、第１のスイッチング素子１２のオンオフが繰り返され、その結果、第１のスイッチング素子１２のゲート−ソース間電圧Ｖｇｓは第３の閾値Ｖｔｈ３ｃに制限される。このことは、第１のスイッチング素子１２に流れる電流Ｉｄが図３中の線Ｇ６上に制御されることを意味する。

これと併行して、過電流検知回路２９は過電流か否かを検出し、過電流であった場合にその旨の信号を保護用論理回路２１に出力する。また、過温度検出回路３１は、過温度か否かを検出し、過温度であった場合にその旨の信号を保護用論理回路２１に出力する。これらに応じて、保護用論理回路２１は、チャージポンプ２３を介して第１のスイッチング素子１２のゲート電圧の供給を遮断または断続的に停止（チョッピング）することで回路温度を調整する。

ただし、負荷１１に対してサージ電流が発生した場合に、負荷１１に対する電流供給の遮断またはチョッピングを行った場合に負サージにより電圧の過低下を抑制するため、ダイナミッククランプ回路２７は、負サージが発生している間だけ、第１のスイッチング素子１２をオンにしてインテリジェントパワーデバイス内の各部位を保護するよう機能する。

そして、過電流検知回路２９が過電流を検知し、または過温度検出回路３１が過温度を検出したときに、その出力の論理和を論理和回路３３が論理判断し、第３のスイッチング素子３７をオン切り換えして、プルアップ抵抗３５を利用して例えば警告ランプ等の外部の警告装置等（図示省略）にその旨を報知する。

以上のように、電流制限部２５ａの各電流制限回路４１〜４３において、第１のスイッチング素子１２が第１の閾値Ｖｔｈ１ａ〜Ｖｔｈ１ｃ以上となる条件が成立し、且つ、第１のスイッチング素子１２のゲート−ソース間電圧Ｖｇｓが第２の閾値Ｖｔｈ２ａ〜Ｖｔｈ２ｃ以上となる条件が成立したときに、負荷短絡検出回路４５で即座に負荷１１の短絡等の判断を行って保護用論理回路２１により適切な制御を行うとともに、各電流制限回路４１〜４３において、第１のスイッチング素子１２のゲート−ソース間電圧Ｖｇｓを第３の閾値Ｖｔｈ３ａ〜Ｖｔｈ３ｃとなるように制限するので、第１のスイッチング素子１２及び負荷１１に大電流が流れないように電流Ｉｄを素早く制限することができる。したがって、過電流による加熱を抑制するとともに、図３（Ｂ）に示したような過剰な消費電力を抑制することができる。

特に、分圧抵抗５７，５８，７７，７８，９７，９８と第３ＦＥＴ６０、第８ＦＥＴ８０及び第１２ＦＥＴ１００とで第１のスイッチング素子１２のゲート−ソース間電圧Ｖｇｓが第３の閾値Ｖｔｈ３ａ〜Ｖｔｈ３ｃ以上となっている旨を検出したときには、第３ＦＥＴ６０、第８ＦＥＴ８０及び第１２ＦＥＴ１００よりも分圧抵抗５６，７６，９６の両端電圧だけゲート電圧の高い第４ＦＥＴ６１、第９ＦＥＴ８１及び第１３ＦＥＴ１０１が必ずオンして負荷短絡検出回路４５が起動するようになっているので、第３の閾値Ｖｔｈ３ａ〜Ｖｔｈ３ｃよりも早く第２の閾値Ｖｔｈ２ａ〜Ｖｔｈ２ｃでの電圧判断を行うことができる。したがって、第１のスイッチング素子１２及び負荷１１に大電流が流れ始める前に当該負荷１１の異常を負荷短絡検出回路４５で確実に検出することができ、その検出結果に基づいて直ちに保護用論理回路２１が電流制限を開始することが可能となる。

そして、各電流制限回路４１〜４３により、複数の状態領域ＡＲ１〜ＡＲ４のそれぞれについて、適正な別々の第２の閾値Ｖｔｈ２ａ〜Ｖｔｈ２ｃ及び第３の閾値Ｖｔｈ３ａ〜Ｖｔｈ３ｃを以て異常判断を行うことができ、電流抑制度を高めることができる。

さらに、各電流制限回路４１〜４３において、第３、第８及び第１２ＦＥＴ６０，８０，１００及び第４、第９及び第１３ＦＥＴ６１，８１，１０１のゲート−ソース間に温度補償用のダイオード６２，８２，１０２が挿入されているので、温度変動に対し、安定した電流制限を行うことが可能である。

さらにまた、負荷短絡検出回路４５での負荷１１の短絡検出により保護用論理回路２１で第１のスイッチング素子１２を遮断等した後にも、周期的にオン動作をすることで、自律的な復帰を図るので、可及的に供給電力を制限しながらも効率よく第１のスイッチング素子１２を復帰させることができる。

尚、上記実施の形態では、各電流制限回路４１〜４３を、図２、図５、図６及び図９に示したような構成としていたが、これらの構成に限られるものではない。

また、図２中に示した抵抗６５，１０５に代えて、図１０に示したカレントミラー回路等の定電流源を設けても差し支えない。

この発明の一実施形態に係るインテリジェントパワーデバイスを示すブロック図である。 この発明の一実施形態に係るインテリジェントパワーデバイス中の電流制限部の内部構成を示す回路図である。 第１のスイッチング素子のドレイン−ソース間電圧と駆動電流との関係、及びその電流制限基準について示す図である。 第１のスイッチング素子のドレイン−ソース間電圧とゲート−ソース間電圧の経時的変化を示す図である。 第１の電流制限回路を示す回路図である。 第２の電流制限回路を示す回路図である。 １つのＦＥＴの構成を示す断面図である。 １つのＦＥＴの構成を示す等価回路図である。 第３の電流制限回路を示す回路図である。 変形例を示す回路図である。 従来技術１に係るインテリジェントパワーデバイスを示すブロック図である。 従来技術３に係るインテリジェントパワーデバイスを示すブロック図である。 従来技術３に係るインテリジェントパワーデバイスのＩＰＤを示すブロック図である。

符号の説明

１１ 負荷
１２ スイッチング素子
１３ 操作スイッチ
１５ 入力インターフェース回路
１７ スイッチング素子
１９ 電源
２１ 保護用論理回路
２３ チャージポンプ
２５ａ 電流制限部
２７ ダイナミッククランプ回路
２９ 過電流検知回路
３１ 過温度検出回路
３３ 論理和回路
３５ プルアップ抵抗
３７ スイッチング素子
４１〜４３ 電流制限回路
４５ 負荷短絡検出回路
５１，７１，９１ 抵抗
５３ 第１ＦＥＴ
５９ 第２ＦＥＴ
６０ 第３ＦＥＴ
６１ 第４ＦＥＴ
５５〜５８，７５〜７８，９５〜９８ 分圧抵抗
７３ 第５ＦＥＴ
６２，８２，１０２ 温度補償用ダイオード
６５，１０５ 抵抗
７４ 第６ＦＥＴ
７９ 第７ＦＥＴ
８０ 第８ＦＥＴ
８１ 第９ＦＥＴ
９３ 第１０ＦＥＴ
９９ 第１１ＦＥＴ
１００ 第１２ＦＥＴ
１０１ 第１３ＦＥＴ
１１１，１１３ プルダウン抵抗
１１５ 第１４ＦＥＴ
１１７ 第１５ＦＥＴ
ＡＲ１〜ＡＲ４ 状態領域
ＳＨＯＲＴ１，ＳＨＯＲＴ２ 検出信号
Ｖｔｈ１ａ〜Ｖｔｈ１ｃ 第１の閾値
Ｖｔｈ２ａ〜Ｖｔｈ２ｃ 第２の閾値
Ｖｔｈ３ａ〜Ｖｔｈ３ｃ 第３の閾値

Claims (10)

1. 負荷への通電を行うパワーＭＯＳ−ＦＥＴとしての駆動スイッチング素子と、
   前記駆動スイッチング素子のゲート入力を制御する保護用論理回路と、
   前記駆動スイッチング素子に流れる電流を制限する電流制限部とを備え、
   前記電流制限部は少なくとも１つの電流制限回路を有し、
   前記電流制限回路は、
   前記駆動スイッチング素子のドレイン−ソース間電圧Ｖｄｓと所定の第１の閾値Ｖｔｈ１に対して、Ｖｄｓ≧Ｖｔｈ１となる条件が成立したことを判断する第１の回路と、
   前記駆動スイッチング素子のゲート−ソース間電圧Ｖｇｓと所定の第２の閾値Ｖｔｈ２に対して、Ｖｄｓ≧Ｖｔｈ２となる条件が成立したことを判断する第２の回路と、
   前記駆動スイッチング素子のドレイン−ソース間電圧Ｖｄｓが前記第１の閾値Ｖｔｈ１以上である場合に、前記駆動スイッチング素子のゲート−ソース間電圧Ｖｇｓを所定の第３の閾値Ｖｔｈ３となる様に制限する第３の回路とを備え、
   前記第２の閾値Ｖｔｈ２が前記第３の閾値Ｖｔｈ３より小さく設定されていることを特徴としたインテリジェントパワーデバイス。
2. 請求項１に記載のインテリジェントパワーデバイスであって、
   前記電流制限部は、前記駆動スイッチング素子のドレイン−ソース間電圧Ｖｄｓと所定の第１の閾値Ｖｔｈ１に対して、Ｖｄｓ≧Ｖｔｈ１となる条件が成立し、且つ、前記駆動スイッチング素子のゲート−ソース間電圧Ｖｇｓと所定の第２の閾値Ｖｔｈ２に対して、Ｖｄｓ≧Ｖｔｈ２となる条件が成立した場合に、前記負荷が短絡していると見なし、その検出結果を前記保護用論理回路に伝達する負荷短絡検出回路を更に有し、
   前記負荷短絡検出回路が前記負荷が短絡していると見なした場合に、前記負荷短絡検出回路からの信号に基づいて、前記保護用論理回路がゲート入力を制御することで前記駆動スイッチング素子を遮断する、インテリジェントパワーデバイス。
3. 請求項１、または請求項２に記載のインテリジェントパワーデバイスであって、
   前記電流制限回路が、
   前記第２及び第３の閾値を決定するためのＦＥＴと、
   前記ＦＥＴのゲートとソース間に挿入された温度補償用のダイオードとを備える、インテリジェントパワーデバイス。
4. 請求項１から請求項３のいずれかに記載のインテリジェントパワーデバイスであって、
   前記電流制限回路を複数備え、当該各電流制限回路によって、前記第１の閾値、前記第２の閾値及び第３の閾値のうちの１つ以上が変更して設定された、インテリジェントパワーデバイス。
5. 請求項２から請求項４のいずれかに記載のインテリジェントパワーデバイスであって、
   前記保護用論理回路が前記負荷の短絡を検出し前記駆動スイッチング素子を遮断した後に、前記駆動スイッチング素子を周期的にオン動作させる、インテリジェントパワーデバイス。
6. 保護用論理回路がパワーＭＯＳＦＥＴとしての駆動スイッチング素子のゲート入力を制御し、前記駆動スイッチング素子を通じて負荷への通電を行うにあたって、前記駆動スイッチング素子に流れる電流を電流制限部により制限するインテリジェントパワーデバイスの負荷短絡保護方法であって、
   前記電流制限部が、負荷への通電をパワーＭＯＳＦＥＴとしての駆動スイッチング素子で行うにあたり、前記駆動スイッチング素子のドレイン−ソース間電圧Ｖｄｓと所定の第１の閾値Ｖｔｈ１に対して、Ｖｄｓ≧Ｖｔｈ１となる条件が成立した場合に、前記駆動スイッチング素子のゲート−ソース間電圧Ｖｇｓと所定の第２の閾値Ｖｔｈ２に対して、Ｖｄｓ≧Ｖｔｈ２となる条件が成立するか否かを判断するとともに、前記駆動スイッチング素子のゲート−ソース間電圧を前記第２の閾値Ｖｔｈ２よりも所定の値だけ高い所定の第３の閾値Ｖｔｈ３となるように制限するインテリジェントパワーデバイスの負荷短絡保護方法。
7. 請求項６に記載のインテリジェントパワーデバイスの負荷短絡保護方法であって、
   前記電流制限部が、前記駆動スイッチング素子のドレイン−ソース間電圧Ｖｄｓと所定の第１の閾値Ｖｔｈ１に対して、Ｖｄｓ≧Ｖｔｈ１となる条件が成立し、且つ、前記駆動スイッチング素子のゲート−ソース間電圧Ｖｇｓと所定の第２の閾値Ｖｔｈ２に対して、Ｖｄｓ≧Ｖｔｈ２となる条件が成立したときに、前記負荷が短絡しているか否かを判断し、その判断結果が肯定的であった場合に、前記保護用論理回路を通じて前記駆動スイッチング素子を遮断する、インテリジェントパワーデバイスの負荷短絡保護方法。
8. 請求項６または請求項７に記載のインテリジェントパワーデバイスの負荷短絡保護方法であって、
   前記電流制限部において、
   前記第３の閾値Ｖｔｈ３を決定するためのＦＥＴのゲートとソース間に挿入されたダイオードにより温度補償を行う、インテリジェントパワーデバイスの負荷短絡保護方法。
9. 請求項６から請求項８のいずれかに記載のインテリジェントパワーデバイスの負荷短絡保護方法であって、
   前記電流制限部内に複数の電流制限回路を設け、当該各電流制限回路毎に、前記第１の閾値Ｖｔｈ１、前記第２の閾値Ｖｔｈ２及び第３の閾値Ｖｔｈ３のうちの１つ以上を変更して予め設定する、インテリジェントパワーデバイスの負荷短絡保護方法。
10. 請求項７に記載のインテリジェントパワーデバイスの負荷短絡保護方法であって、
    前記負荷が短絡しているか否かの判断において判断結果が肯定的であった場合に、前記負荷の短絡を検出して前記駆動スイッチング素子を遮断した後に、前記駆動スイッチング素子を周期的にオン動作させる、インテリジェントパワーデバイスの負荷短絡保護方法。

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