JP5351694B2 - 半導体スイッチの保護装置 - Google Patents

Description

本発明は、半導体スイッチの保護装置に係り、特に、直流電源−負荷間に設けた半導体スイッチが加熱したときに当該半導体スイッチをオフして前記半導体スイッチを保護する半導体スイッチの保護装置に関するものである。

従来、半導体スイッチの保護回路として、例えば図５に示されたものが提案されている（特許文献１）。同図に示すように、半導体スイッチの保護回路１００は、直流電源ＶＢと、例えば車両に搭載されるランプ等の負荷ＲＬと、直流電源ＶＢ−負荷ＲＬとの間に設けた半導体スイッチとしての電界効果トランジスタ（以下ＦＥＴ）Ｑ₁₀₀と、を備えている。上記ＦＥＴＱ₁₀₀のドレインＤは、ＦＥＴＱ₁₀₁、抵抗Ｒ₁₀₀及び抵抗Ｒ₁₀₁を介してグランドに接続されている。

また、ＦＥＴＱ₁₀₁と抵抗Ｒ₁₀₀との接続点は、抵抗Ｒ₁₀₂、ＦＥＴＱ₁₀₂及び抵抗Ｒ₁₀₃を介してグランドに接続されている。上記抵抗Ｒ₁₀₂とＦＥＴＱ₁₀₂との接続点は、抵抗Ｒ₁₀₄を介してアンプＡＭＰ１のプラス入力に接続され、さらにアンプＡＭＰ１のマイナス入力は抵抗Ｒ₁₀₅を介してＦＥＴＱ₁₀₀のソースＳに接続されている。アンプＡＭＰ１の出力は抵抗Ｒ₁₀₆を介してＦＥＴＱ₁₀₂のゲートに接続されている。

上述したアンプＡＭＰ１は、プラス入力とマイナス入力との電位が等しくなるように、即ち抵抗Ｒ₁₀₂の両端電圧とＦＥＴＱ₁₀₀のドレイン−ソース間電圧Ｖ_DSとが等しくなるように、ＦＥＴＱ₁₀₂を制御して抵抗Ｒ₁₀₂に流れる電流を制御する。よって、ＦＥＴＱ₁₀₂と抵抗Ｒ₁₀₃との接続点の電圧Ｖ₁₀₀は、下記の式（１）に示すようにＦＥＴＱ₁₀₀のドレイン−ソース間電圧Ｖ_DSに応じた値となる。
Ｖ₁₀₀＝β×Ｖ_DS …（１）
β＝Ｒ₁₀₃／Ｒ₁₀₂

上記電圧Ｖ₁₀₀は、コンパレータＣＭＰ１のプラス入力に供給される。このコンパレータＣＭＰ１のマイナス入力には電源電圧ＶＢを抵抗Ｒ₁₀₀と抵抗Ｒ₁₀₁とで分圧して得た判定電圧Ｖ₁₀₁が供給されている。なお、上記β及び判定電圧Ｖ₁₀₁は、ＦＥＴＱ₁₀₀のドレイン−ソース間電圧Ｖ_DSが下記の式（２）で表す値に達したときに電圧Ｖ₁₀₀が判定電圧Ｖ₁₀₁を超えるように設定されている。
Ｖ_DS＝Ｉ_D（＠１５０℃＆ＴＡ_max）×Ｒ_on（＠１５０℃） …（２）
Ｉ_D（＠１５０℃＆ＴＡ_max）：最大周囲温度ＴＡ_maxのときにＦＥＴＱ₁₀₀のオン抵抗Ｒ_onの自己発熱によりチャンネル温度が例えば１５０℃（＝チャンネル温度の許容上限）となるようなドレイン電流、Ｒ_on（＠１５０℃）：１５０℃でのＦＥＴＱ₁₀₀のオン抵抗

以上の構成の半導体スイッチの保護装置１００によれば、過電流が流れてＦＥＴＱ₁₀₀のチャンネル温度が増大してチャンネル温度が１５０℃を超えると、これに伴ってドレイン−ソース間電圧Ｖ_DSが増加して、このドレイン−ソース間電圧Ｖ_DSに応じた電圧Ｖ₁₀₀が判定電圧Ｖ₁₀₁を超える。そして、電圧Ｖ₁₀₀が判定電圧Ｖ₁₀₁を超えると、コンパレータＣＭＰ１の出力がＬレベルからＨレベルに反転してＦＥＴＱ₁₀₀が遮断されるようになっている。これにより、ＦＥＴＱ₁₀₀の１５０℃を超えるとＦＥＴＱ₁₀₀を遮断して、ＦＥＴＱ₁₀₀を保護することができる。

また、特許文献１には、突入電流での誤動作を防止するために、タイマーによりコンパレータＣＭＰ１の出力がＨレベルに維持されている時間を計測し、計測した時間が所定時間を越えたときにＦＥＴＱ₁₀₀を遮断することが記載されている。

特開２００７−１５９１５９号公報

上述した従来の半導体スイッチの保護装置では、例えば２５℃でオン抵抗Ｒ_on＝１０ｍΩのＦＥＴＱ₁₀₀を用い、β＝１００に設定したとき、アンプＡＭＰ１の入力オフセット電圧が１０ｍＶ生じると電圧Ｖ₁₀₀は１Ｖ（＝１０ｍＶ×１００）変化してしまう。そのため、ＦＥＴＱ₁₀₀の誤遮断を避けようとすると判定電圧Ｖ₁₀₁を上げる必要があるが、そうすると今度は入力オフセット電圧がほとんど生じていない場合にチャンネル温度が１５０℃を超えているにも関わらず電圧Ｖ₁₀₀が判定電圧Ｖ₁₀₁を下回り、ＦＥＴＱ₁₀₀を保護することができない。

そこで、オン抵抗Ｒ_onを下げて自己発熱を抑えることにより自己発熱によるチャンネル温度の上昇を抑える必要がある。電圧Ｖ₁₀₁の値を１０Ｖ近辺で設定すると±１Ｖの誤差は約±１０％となり、入力オフセット電圧を許容するには６．９ｍΩに下げる必要がある。このため、ＦＥＴＱ₁₀₀の面積が増えることにより装置が大型化する、という問題があった。

さらに、突入電流の誤遮断を防止するために時間を計測するためのタイマーやカウンタ、それらを制御するためのロジック回路、ロジック回路のための電源などを必要とするため、装置が複雑化、大型化する、という問題があった。

そこで、本発明は、検出精度の向上を図りつつ、簡素化、小型化を図った半導体スイッチの保護装置を提供することを課題とする。

上述した課題を解決するための請求項１記載の発明は、直流電源−負荷間に設けた半導体スイッチが過熱したときに当該半導体スイッチをオフして前記半導体スイッチを保護する半導体スイッチの保護装置において、互いにカレントミラー接続された一対の第１半導体スイッチから構成され、前記直流電源−負荷間に設けた半導体スイッチのドレイン−ソース間電圧を当該電圧値に応じた電流に変換する第１カレントミラー回路と、互いにカレントミラー接続された一対の第２半導体スイッチから構成され、定電流を出力する第２カレントミラー回路と、前記第２カレントミラー回路により出力された定電流によって放電されると共に前記第１カレントミラー回路により出力される電流により充電されるコンデンサと、前記コンデンサの両端電圧がしきい値を超えたときに前記半導体スイッチをオフする遮断手段と、を備えたことを特徴とする半導体スイッチの保護装置に存する。

請求項２記載の発明は、１つの第３基準側半導体スイッチ及び当該第３基準側半導体スイッチに対してそれぞれカレントミラー接続された一対の第３ミラー側半導体スイッチから構成され、前記一対の第３ミラー側半導体スイッチの一方が前記一対の第１半導体スイッチの基準側とグランドとの間に設けられ前記第１半導体スイッチの基準側に定電流を供給すると共に前記一対の第３ミラー側半導体スイッチの他方が前記一対の第２半導体スイッチの基準側とグランドとの間に設けられ前記第２半導体スイッチの基準側に前記第１半導体スイッチに供給される定電流と等しい定電流を供給する第３カレントミラー回路をさらに備えたことを特徴とする請求項１に記載の半導体スイッチの保護装置に存する。

請求項３記載の発明は、前記直流電源−負荷間に設けた前記半導体スイッチがオフのとき、前記第３基準側半導体スイッチをオフして前記第１カレントミラー回路及び前記第２カレントミラー回路の動作を停止させる停止手段をさらに備えたことを特徴とする請求項２に記載の半導体スイッチの保護装置に存する。

請求項４記載の発明は、互いにカレントミラー接続された一対の第４半導体スイッチから構成され、前記第４半導体スイッチの基準側が前記一対の第１半導体スイッチのうちミラー側とグランドとの間に設けられた第４カレントミラー回路と、互いにカレントミラー接続された一対の第５半導体スイッチから構成され、前記第５半導体スイッチの基準側が前記一対の第２半導体スイッチのうちミラー側とグランドとの間に設けられた第５カレントミラー回路と、を備えたことを特徴とする請求項２又は３に記載の半導体スイッチの保護装置に存する。

以上説明したように請求項１記載の発明によれば、半導体スイッチが過熱されて半導体スイッチのドレイン−ソース間電圧が上昇して第１カレントミラー回路から出力される電流が第２カレントミラー回路から出力される定電流を上回ると、コンデンサが充電されたその両端電圧が上昇する。そして、上記定電流を上回った状態が継続するとコンデンサの両端電圧がしきい値を越えて半導体スイッチがオフされる。従って、２つのカレントミラー回路から出力される電流によってコンデンサの充放電を行うことにより、互いのカレントミラー回路の出力電流に生じるオフセットを相殺することができ、オフセットが生じないようにして検出精度の向上を図ることができる。また、コンデンサの両端電圧がしきい値を越えたときに半導体スイッチをオフすることにより、突入電流が流れて第１カレントミラー回路から出力される電流が第２カレントミラー回路から出力される定電流を一瞬上回ったとしても半導体スイッチがオフされることがなく、タイマーや複雑なロジック回路、その電源などを必要としない簡素な構成で突入電流による誤遮断を防止することができる。

請求項２記載の発明によれば、基準側の第１半導体スイッチ及び第２半導体スイッチに定電流を供給する第３カレントミラー回路を設けることにより、回路の対称性を高めてより一層オフセットが生じないようにしつつミラー側の第１半導体スイッチから半導体スイッチのドレイン−ソース間電圧に応じた電流を出力させることができる。

請求項３記載の発明によれば、半導体スイッチがオフのときに第１カレントミラー回路及び第２カレントミラー回路の動作を停止させることができる。

請求項４記載の発明によれば、第１及び第２カレントミラー回路の基準側に第３ミラー側半導体スイッチをそれぞれ設けた場合であっても、第４及び第５カレントミラー回路を設けることにより、第１及び第２カレントミラー回路のミラー側にも半導体スイッチを設けることができるので、回路の対称性を高めてより一層、検出精度の向上を図ることができる。

本発明の半導体スイッチの保護装置の一実施形態を示す回路図である。 スイッチＳＷ１のオンオフ状態、ＦＥＴＱのドレイン電圧ＶＤ、ソース電圧ＶＳ、駆動電圧Ｖｐ、ＦＥＴＱのゲート電圧ＶＧ、コンデンサＣの両端電圧ＶＣ１、負荷電流ＩＬのタイムチャートである。 他の実施形態における図１に示すＦＥＴＱの詳細回路である。 他の実施形態における半導体スイッチの保護装置を示す回路図である。 従来の半導体スイッチの保護回路の一例を示す回路図である。

以下、本発明の実施の形態を図１及び図２に基づいて説明する。同図に示すように半導体スイッチの保護装置１は、直流電源ＶＢと、例えば車両に搭載されるランプ等の負荷ＲＬと、直流電源ＶＢ−負荷ＲＬ間に設けた半導体スイッチとしての電界効果トランジスタ（以下ＦＥＴ）Ｑと、を有している。上記直流電源ＶＢとＦＥＴＱとの間には、配線の抵抗Ｒｗ及び配線のインダクタンスＬｗが存在している。上記ＦＥＴＱとしてはＮｃｈ型を用いていて、ＦＥＴＱのドレインが直流電源ＶＢ側、ソースが負荷ＲＬ側に接続されている。

また、半導体スイッチの保護装置１は、ＦＥＴＱをオンオフして負荷ＲＬの駆動を制御する回路である駆動回路２と、第１〜第６カレントミラー回路Ｃ１〜Ｃ６と、コンデンサＣと、遮断手段としての遮断スイッチＭ１と、停止手段としての停止スイッチＭ２と、放電スイッチＭ３と、を備えている。

上記駆動回路２は、直流電圧ＶＢを昇圧するチャージポンプ２１と、トランジスタＴｄ１、Ｔｄ２と、ＦＥＴＭｄと、を備えている。上記チャージポンプ２１は、直流電圧ＶＢを昇圧して電源電圧ＶＢよりも例えば４．５Ｖ〜１０程度高い駆動電圧Ｖｐを出力する。上記トランジスタＴｄ１及びＴｄ２は、チャージポンプ２１の出力−グランド間に互いに直列に接続されていて、互いの接続点が抵抗を介して上述したＦＥＴＱのゲートに接続されている。また、トランジスタＴｄ１及びＴｄ２のベースは、ＦＥＴＭｄのドレインに接続されている。ＦＥＴＭｄは、ドレインがトランジスタＴｄ１及びＴｄ２のベースに接続され、ソースがグランドに接続され、ゲートがスイッチＳＷ１のオン接点Ｏｎ及びオフ接点Ｏｆｆに接続されている。

以上の構成によれば、スイッチＳＷ１の接点をオフ接点Ｏｆｆ側に接続すると、ＦＥＴＭｄのゲートにＨレベルの信号が供給されてＦＥＴＭｄがオンする。ＦＥＴＭｄがオンすると、トランジスタＴｄ１及びＴｄ２のベースにＬレベルの信号が供給されるため、トランジスタＴｄ１がオフすると共にトランジスタＴｄ２がオンして、ＦＥＴＱのゲートにはＬレベルの信号が供給される。これにより、ＦＥＴＱがオフして、負荷ＲＬに対する電源供給が遮断される。一方、スイッチＳＷ１の接点をオン接点Ｏｎ側に接続すると、ＦＥＴＭｄのゲートにＬレベルの信号が供給されてＦＥＴＭｄがオフする。ＦＥＴＭｄがオフすると、トランジスタＴｄ１及びＴｄ２のベースにＨレベルの信号が供給されるため、トランジスタＴｄ１がオンすると共にトランジスタＴｄ２がオフして、ＦＥＴＱのゲートにはＨレベルの信号が供給される。これにより、ＦＥＴＱがオンして、負荷ＲＬに対する電源供給が行われる。

上記第１カレントミラー回路Ｍ１は、互いにカレントミラー接続された一対の第１半導体スイッチとしての第１トランジスタＴ１１及びＴ１２から構成されている。上記一対の第１トランジスタＴ１１及びＴ１２のうち基準側の第１トランジスタＴ１１はエミッタが抵抗Ｒ１を介してＦＥＴＱのソースに接続され、ミラー側の第１トランジスタＴ１２は抵抗Ｒ３を介してＦＥＴＱのドレインに接続されている。

上記第２カレントミラー回路Ｍ２は、互いにカレントミラー接続された一対の第２半導体スイッチとしての第２トランジスタＴ２１及びＴ２２から構成されている。上記一対の第２トランジスタＴ２１及びＴ２２のうち基準側の第２トランジスタＴ２１はエミッタが抵抗Ｒ１及びＲ３を介してＦＥＴＱのドレインＤに接続され、ミラー側の第２トランジスタＴ２２は抵抗Ｒ３を介してＦＥＴＱのドレインＤに接続されている。

上記第３カレントミラー回路Ｍ３は、第３基準側半導体スイッチとしての１つの基準側の第３トランジスタＴ３１と、第３ミラー側半導体スイッチとしての２つのミラー側の第３トランジスタＴ３２及びＴ３３と、から構成されている。上記基準側の第３トランジスタＴ３１はエミッタがグランドに接続されていて、コレクタが抵抗Ｒ４を介して直流電源ＶＢに接続されている。上記ミラー側の第３トランジスタＴ３２は、コレクタが基準側の第１トランジスタＴ１１のコレクタに接続され、エミッタがグランドに接続されている。また、上記ミラー側の第３トランジスタＴ３３は、コレクタが基準側の第２トランジスタＴ２１のコレクタに接続され、エミッタがグランドに接続されている。上記第３カレントミラー回路Ｍ３の第３トランジスタＴ３２及びＴ３３には、基準側の第３トランジスタＴ３１に流れる電流に応じた互いに等しい定電流Ｉ１、Ｉ３が流れる（即ちＩ１＝Ｉ３）。即ち、この第３カレントミラー回路Ｍ３によって、基準側の第１トランジスタＴ１１及び第２トランジスタＴ２１に互いに等しい定電流Ｉ１、Ｉ３が供給される。

以上の構成によれば、ＦＥＴＱのドレイン−ソース間電圧Ｖ_DSが小さくなると、第１トランジスタＴ１１のエミッタ電位が高くなる。第１トランジスタＴ１１のエミッタ電位が高くなっても、第１トランジスタＴ１１には定電流Ｉ１が流れているので、エミッタ−ベース間電圧は変わらない。このため、基準側の第１トランジスタＴ１１のベース電位が高くなり、ミラー側の第１トランジスタＴ１２のベース電位も高くなる。これにより、ミラー側の第１トランジスタＴ１２のベース−エミッタ間電圧が小さくなり、第１トランジスタＴ１２に流れる電流Ｉ２が小さくなる。

これに対して、ＦＥＴＱのドレイン−ソース間電圧Ｖ_DSが大きくなると、第１トランジスタＴ１１のエミッタ電位が低くなる。第１トランジスタＴ１１のエミッタ電位が低くなっても、第１トランジスタＴ１１には定電流Ｉ１が流れているので、エミッタ−ベース間電圧は変わらない。このため、基準側の第１トランジスタＴ１１のベース電位が低くなり、ミラー側の第１トランジスタＴ１２のベース電位も低くなる。これにより、ミラー側の第１トランジスタＴ１２のベース−エミッタ間電圧が大きくなり、第１トランジスタＴ１２い流れる電流Ｉ２が大きくなる。即ち、第１カレントミラー回路Ｍ１は、ＦＥＴＱのドレイン−ソース間電圧Ｖ_DSを当該電圧値に応じた電流Ｉ２に変換して、ミラー側の第１トランジスタＴ１２から出力している。上記第２カレントミラー回路Ｍ２は、抵抗Ｒ１、Ｒ２、Ｒ３及び定電流Ｉ３に応じた定電流Ｉ４が第２トランジスタＴ２２から出力される。

ここで、第１トランジスタＴ１１のエミッタとＦＥＴＱのソースとの間に接続された抵抗Ｒ１と、第２トランジスタＴ２１のエミッタとＦＥＴＱのドレインとの間に接続された抵抗Ｒ１と、が同じ抵抗値であるとすると、上記抵抗Ｒ２は、ＦＥＴＱのドレイン−ソース電圧Ｖ_DSが下記の式（３）で表す値に達したときに第１トランジスタＴ１１と第２トランジスタＴ２１とのエミッタ電位が等しくなるように設定されている。
Ｖ_DS＝ＩＬｌｉｍ×Ｒ_on …（３）
ＩＬｌｉｍ：最大周囲温度ＴＡ_maxのときにＦＥＴＱのオン抵抗Ｒ_onの自己発熱によりチャンネル温度が例えば１５０℃（＝チャンネル温度の許容上限）となるようなドレイン電流、Ｒ_on：ＦＥＴＱのオン抵抗
即ち、Ｖ_DS＝ＩＬｌｉｍ×Ｒ_on＝Ｉ３×Ｒ２となるように抵抗Ｒ２が設定されている。

このとき、第１トランジスタＴ１１と第２トランジスタＴ２１とのエミッタ電位は等しくなる。また、第１トランジスタＴ１１と第２トランジスタＴ２１とは等しい定電流Ｉ１＝Ｉ３が供給されているので、第１トランジスタＴ１１及び第２トランジスタＴ２１のベース−エミッタ電圧が等しい。よって、ミラー側の第１トランジスタＴ１２と第２トランジスタＴ２２とのベース電位も互いに等しくなり、第１トランジスタＴ１２と第２トランジスタＴ２２とのエミッタには同じ抵抗Ｒ３が接続されているので、ミラー側の第１、第２トランジスタＴ１２、Ｔ２２のベース−エミッタ間電圧も互いに等しくなり、互いに流れる電流Ｉ２と電流Ｉ４とが等しくなる。

よって、ＦＥＴＱのチャンネル温度が１５０℃よりも低い正常時には、Ｖ_DS＜ＩＬｌｉｍ×Ｒ_onとなり、第１トランジスタＴ１１のエミッタ電位が第２トランジスタＴ２１のエミッタ電位よりも高くなるため、電流Ｉ２＜電流Ｉ４となる。一方、ＦＥＴＱのチャンネル温度が１５０℃よりも高い過熱時には、Ｖ_DS＞ＩＬｌｉｍ×Ｒ_onとなり、第２トランジスタＴ２１のエミッタ電位が第１トランジスタＴ１１のエミッタ電位よりも高くなるため、電流Ｉ２＞電流Ｉ４となる。

上記電流Ｉ２は、第４カレントミラー回路Ｍ４及び第６カレントミラー回路Ｍ６を介してコンデンサＣに供給される。上記第４カレントミラー回路Ｍ４は、互いにカレントミラー接続された第４半導体スイッチとしての一対の第４トランジスタＴ４１及びＴ４２から構成され、基準側の第４トランジスタＴ４１がミラー側の第１トランジスタＴ１２とグランドとの間に設けられている。ミラー側の第４トランジスタＴ４２のエミッタはグランドに接続されている。以上の構成によれば、基準側の第４トランジスタＴ４１に流れる電流Ｉ２と同じ電流が第４トランジスタＴ４２に流れる。

第６カレントミラー回路Ｍ６は、互いにカレントミラー接続された一対の第６トランジスタＴ６１及びＴ６２から構成され、基準側の第６トランジスタＴ６１がミラー側の第４トランジスタＴ４２と直流電源ＶＢとの間に設けられている。ミラー側の第６トランジスタＴ６１は、直流電源ＶＢとグランドとの間にコンデンサＣに対して直列に接続されている。以上の構成によれば、基準側の第６トランジスタＴ６１に流れる電流Ｉ２と同じ電流が第６トランジスタＴ６２に流れ、コンデンサＣに対して直流電源ＶＢからグランドに向かう方向に電流Ｉ２を供給する。これにより、コンデンサＣが電流Ｉ２により充電される。

上記電流Ｉ４は、第５カレントミラー回路Ｍ５を介してコンデンサＣに供給される。上記第５カレントミラー回路Ｍ５は、互いにカレントミラー接続された第５半導体スイッチとしての一対の第５トランジスタＴ５１及びＴ５２から構成され、基準側の第５トランジスタＴ５１がミラー側の第２トランジスタＴ２２とグランドとの間に設けられている。ミラー側の第５トランジスタＴ５２は、コンデンサＣに並列に接続されている。以上の構成によれば、基準側の第５トランジスタＴ５１に流れる電流Ｉ４と同じ電流が第５トランジスタＴ５２に流れ、コンデンサＣに対してグランドから直流電源ＶＢに向かう方向に電流Ｉ３を供給する。これにより、コンデンサＣが電流Ｉ４により放電される。

上記コンデンサＣの両端は、ＦＥＴから成る遮断スイッチＭ１のゲート−ソース間に接続されている。遮断スイッチＭ１は、ドレインがＦＥＴＱのゲートに接続され、ソースがグランドに接続される。よって、過電流が発生して電流Ｉ２＞電流Ｉ４となり、コンデンサＣが差電流（Ｉ２−Ｉ４）＞０により充電される状態が継続すると、コンデンサＣの両端電圧が遮断スイッチＭ１のしきい値を超えて遮断スイッチＭ１がオンする。この遮断スイッチＭ１のオンによりＦＥＴＱのゲート−ソース間が短絡されてＦＥＴＱがオフして、負荷ＲＬに対する電源供給が遮断されて、ＦＥＴＱを保護することができる。

また、上記停止スイッチＭ２は、Ｎ型のＦＥＴから構成され、ドレインが第３トランジスタＴ３１のコレクタ、ソースが第３トランジスタＴ３１のエミッタ、ベースがスイッチＳＷ１のオン接点Ｏｎ及びオフ接点Ｏｆｆに接続されている。よって、スイッチＳＷ１の接点をオフ接点Ｏｆｆ側に接続すると、停止スイッチＭ２のゲートにＨレベルの信号が供給されて停止スイッチＭ２がオンする。停止スイッチＭ２がオンすると、第３トランジスタＴ３１〜Ｔ３３のベース−エミッタ間が短絡されて、第３トランジスタＴ３１〜Ｔ３３がオフされるため、定電流Ｉ１及びＩ２を遮断して第１カレントミラー回路Ｍ１及び第２カレントミラー回路Ｍ２の動作を停止させる。

また、上記放電スイッチＭ３は、Ｎ型のＦＥＴから構成され、ドレインが放電抵抗Ｒ６を介してコンデンサＣの直流電源ＶＢ側に接続され、ソースがコンデンサＣのグランド側に接続され、ベースがスイッチＳＷ１のオン接点Ｏｎ及びオフ接点Ｏｆｆに接続されている。よって、スイッチＳＷ１の接点をオフ接点Ｏｆｆ側に接続すると、放電スイッチＭ３のゲートにＨレベルの信号が供給されて放電スイッチＭ３がオンする。放電スイッチＭ３がオンすると、コンデンサＣの両端が短絡されてコンデンサＣに蓄積された電化が放電抵抗Ｒ６により放電される。

上述した構成の半導体スイッチの保護装置１の動作を図２のタイムチャートを参照して以下説明する。図中、負荷電流ＩＬの値がマイナス方向になっているのは、負荷ＲＬへの電流の流れ込みを表している。まず、スイッチＳＷ１の接点がオフ接点Ｏｆｆ側に接続されていると、ゲート電圧ＶＧがＬレベルとなりＦＥＴＱがオフしているので、ソース電圧ＶＳが０Ｖとなる。このとき、停止スイッチＭ２のゲートはＨレベルとなっているので、停止スイッチＭ２がオンして、第３トランジスタＴ３１〜Ｔ３３のベース−エミッタ間電圧が短絡されて第３トランジスタＴ３１〜Ｔ３３がオフされて定電流Ｉ１、Ｉ３が遮断されるため、第１カレントミラー回路Ｍ１及び第２カレントミラー回路Ｍ２の動作が停止される。また、放電スイッチＭ３のゲートもＨレベルとなっているので、放電スイッチＭ３がオンして、コンデンサＣが放電されてその両端電圧ＶＣ１が０Ｖとなっている。

スイッチＳＷ１の接点がオン接点Ｏｎ側に接続されると、駆動回路２からＦＥＴＱのゲートに駆動電圧Ｖｐが供給されて、ＦＥＴＱのゲート電圧ＶＧがＨレベルになり、ソース電圧ＶＳもゲート電圧ＶＧと共に上昇して、負荷ＲＬに負荷電流ＩＬが流れる。ここで、上述した式（３）で説明したように、ＦＥＴＱのチャンネル温度が許容上限（１５０℃）を越えることがないように上記Ｌｌｉｍが設定されるので、例えばＲ_on＝５ｍΩ、ＩＬｌｉｍ＝１２Ａとすると、ＩＬｌｉｍは突入電流のピーク値よりも小さい値となる。そのため、しばらくはＦＥＴＱのオン直後に流れる突入電流によりＶ_DS＞ＩＬｌｉｍ×Ｒ_onとなり、電流Ｉ２＞電流Ｉ４となってコンデンサＣが充電されて両端電圧Ｖｃ１が上昇するがすぐに下がるため、両端電圧ＶＣ１が遮断スイッチＭ１のしきい値を超えることはなく、遮断スイッチＭ１がオンすることはない。

ＦＥＴＱをオンしてからしばらくたった定常電流状態ではドレイン電圧ＶＤとソース電圧ＶＳとは図２中ではほぼ同じとなっているが、例えば負荷電流ＩＬ＝５Ａ、Ｒ_on＝５ｍΩならばドレイン電圧ＶＤとソース電圧ＶＳとの差であるドレイン−ソース電圧Ｖ_DSは０．０２５Ｖとなる。

次に、負荷ＲＬの抵抗が異常に下がって過電流状態になると負荷電流ＩＬがＩＬｌｉｍを越えて再び電流Ｉ２＞Ｉ４となり、その状態が継続するので、コンデンサＣが充電され続けてその両端電圧ＶＣ１が上昇し、しきい値を超えたところで遮断スイッチＭ１がオンしてＦＥＴＱのゲート電圧ＶＧがＬレベルに下げられる。これにより、ＦＥＴＱがオフして、ソース電圧ＶＳが０Ｖになって負荷電流ＩＬが０Ａに低下する。過電流の度合いが大きいほど電流Ｉ２は大きくなり両端電圧ＶＣ１の上昇率が上がるので遮断までの時間は短くなる。

ＦＥＴＱが遮断されてソース電圧ＶＳが０Ｖになると第１トランジスタＴ１１のベース−エミッタ間が逆バイアスになるので、第１トランジスタＴ１１がオフされるため電流Ｉ１が全て第１トランジスタＴ１２のベース電流となるので、第１トランジスタＴ１２のコレクタ電流である電流Ｉ２が急上昇してコンデンサＣを急速に充電する。コンデンサＣの両端電圧ＶＣ１は直流電源ＶＢ付近まで上がり、遮断スイッチＭ１のオン状態が維持さえる。そのため、ラッチ回路などを付加することなく遮断状態が維持される。さらに、その後スイッチＳＷ１がオフとなってもコンデンサＣの電荷は放電抵抗Ｒ６を通してゆっくりと放電されるので、コンデンサＣの両端電圧ＶＣ１がしきい値よりも下がるまではＦＥＴＱをオンすることができず、再オンを繰り返して過電流状態を短い期間で連続させてしまうことによるＦＥＴＱの温度上昇を防ぐことができる。

上述した半導体スイッチの保護装置１によれば、ＦＥＴＱが過熱されてＦＥＴＱのドレイン−ソース間電圧Ｖ_DSが上昇して第１カレントミラー回路Ｃ１から出力される電流Ｉ２が第２カレントミラー回路Ｍ２から出力される定電流Ｉ４を上回ると、コンデンサＣが充電されたその両端電圧ＶＣ１が上昇する。そして、上記定電流Ｉ４を上回った状態が継続するとコンデンサＣの両端電圧ＶＣ１がしきい値を越えてＦＥＴＱがオフされる。従って、２つのカレントミラー回路Ｍ１、Ｍ２から出力される電流Ｉ２、Ｉ４によってコンデンサＣの充放電を行うことにより、互いのカレントミラー回路Ｍ１、Ｍ２の出力電流Ｉ１、Ｉ２に生じるオフセットを相殺することができ、オフセットが生じないようにして検出精度の向上を図ることができる。また、コンデンサＣの両端電圧ＶＣ１がしきい値を越えたときにＦＥＴＱをオフすることにより、突入電流が流れて第１カレントミラー回路Ｍ１から出力される電流Ｉ２が第２カレントミラー回路Ｍ２から出力される定電流Ｉ４を一瞬上回ったとしてもＦＥＴＱがオフされることがなく、タイマーや複雑なロジック回路、その電源などを必要としない簡素な構成で突入電流による誤遮断を防止することができる。

また、上述した半導体スイッチの保護装置１によれば、基準側の第１トランジスタＴ１１及び第２トランジスタＴ２１に定電流Ｉ１、Ｉ２を供給する第３カレントミラー回路Ｍ３を設けることにより、回路の対称性を高めてより一層オフセットが生じないようにしつつミラー側の第１トランジスタＴ２２からＦＥＴＱのドレイン−ソース間電圧Ｖ_DSに応じた電流Ｉ２を出力させることができる。

また、上述した半導体スイッチの保護装置１によれば、ＦＥＴＱがオフのときに停止スイッチＭ２をオンして第３トランジスタＴ３１をオフすることにより、第１カレントミラー回路Ｍ１及び第２カレントミラー回路Ｍ２の動作を停止させることができる。

さらに、上述した半導体スイッチの保護装置１によれば、第４カレントミラー回路Ｃ４の第４トランジスタＴ４１を第１トランジスタＴ１２とグランドとの間に設け、第５カレントミラー回路Ｃ５の第５トランジスタＴ５１を第２トランジスタＴ２２とグランドとの間に設けている。これにより、第１及び第２カレントミラー回路Ｃ１、Ｃ２の基準側に第３トランジスタＴ３２、Ｔ３３をそれぞれ設けた場合であっても、第４及び第５カレントミラー回路Ｃ１、Ｃ２を設けることにより、第１及び第２カレントミラー回路Ｃ１、Ｃ２のミラー側にもトランジスタを設けることができるので、回路の対称性を高めてより一層、検出精度の向上を図ることができる。

なお、ＦＥＴＱとして、図３に示すように、過熱遮断機能を持たせたものを用いてもよい。このＦＥＴＱは、メインＦＥＴＱｍと、ドレインがメインＦＥＴＱｍのゲートに、ソースがメインＦＥＴＱｍのソースに接続される遮断用ＦＥＴＱｓとを備えている。

そして、温度が上がるとダイオードＤ１及びＤ２の順方向電圧が下がることを利用して、ある温度異常でコンパレータＣＰがＬレベルからＨレベルに反転し、遮断ＦＥＴＱｓをオンする。これによりメインＦＥＴＱｍのゲート−ソースが同電位となり、メインＦＥＴＱｍがオフして、負荷電流ＩＬが遮断される。このメインＦＥＴＱｍがオフして温度が下がるとコンパレータＣＰが反転し、遮断用ＦＥＴＱｓがオフとなるため、メインＦＥＴＱｍは再びオンする。

また、上述した実施形態では、ＦＥＴＱとしてはＮｃｈ型を用いていたが、本発明はこれに限ったものではない。例えば、図４に示すようにＦＥＴＱとしてＰｃｈ型を用いてもよい。この場合、ＦＥＴＱのソースＳが直流電源ＶＢ側に接続され、ドレインＤが負荷ＲＬ側に接続される。この場合、スイッチＳＷ１の接点がオフ接点Ｏｆｆに接続されたときにＦＥＴＱのゲートにＨレベルの信号が供給されてＦＥＴＱがオフし、オン接点Ｏｎに接続されたときにＦＥＴＱのゲートにＬレベルの信号が供給されてＦＥＴＱがオンするようになっている。また、ＦＥＴＱのゲート−ソース間にトランジスタＴ７を設けて、このトランジスタＴ７のベースに遮断スイッチＭ１のドレインが接続されている。よって、ＦＥＴＱが過熱して遮断スイッチＭ１がオンされると、トランジスタＴ７のベースにＬレベルの信号が供給されるためトランジスタＴ７がオンしてＦＥＴＱがオフされる。

また、上述した実施形態では、第２カレントミラー回路Ｃ２は直流電源ＶＢに応じた定電流Ｉ４を出力しているが、本発明はこれに限ったものではない。第２カレントミラー回路Ｃ２としては単に定電流を出力する構成であればよく、例えば直流電源ＶＢとは別の電源から定電流を作って直流電源ＶＢに依存しない定電流としてもよい。

また、上述した実施形態では、第１カレントミラー回路Ｃ１からの電流Ｉ２は、回路の対称性をよくするために第４カレントミラー回路Ｃ４及び第６カレントミラー回路Ｃ６で折り返してコンデンサＣに供給されていたが、本発明はこれに限ったものではない。例えば、第１カレントミラー回路Ｃ１からの電流Ｉ２を直接、コンデンサＣに供給するようにしてもよい。

また、上述した実施形態では、第２カレントミラー回路Ｃ２からの電流Ｉ４は、回路の対称性を良くするために第３カレントミラー回路Ｃ３で折り返してコンデンサＣに供給していたが、本発明はこれに限ったものではない。例えば、第２カレントミラー回路Ｃ２からの電流Ｉ４を直接、コンデンサＣに供給するようにしてもよい。

また、前述した実施形態は本発明の代表的な形態を示したに過ぎず、本発明は、実施形態に限定されるものではない。即ち、本発明の骨子を逸脱しない範囲で種々変形して実施することができる。

１ 半導体スイッチの保護装置
Ｑ ＦＥＴ（半導体スイッチ）
Ｃ コンデンサ
Ｃ１ 第１カレントミラー回路
Ｃ２ 第２カレントミラー回路
Ｃ３ 第３カレントミラー回路
Ｃ４ 第４カレントミラー回路
Ｃ５ 第５カレントミラー回路
Ｍ１ 遮断スイッチ（遮断手段）
Ｍ２ 停止スイッチ（停止手段）
ＲＬ 負荷
Ｔ１１ 第１トランジスタ（第１半導体スイッチの基準側）
Ｔ１２ 第１トランジスタ（第１半導体スイッチのミラー側）
Ｔ２１ 第２トランジスタ（第２半導体スイッチの基準側）
Ｔ２２ 第２トランジスタ（第２半導体スイッチのミラー側）
Ｔ３１ 第３トランジスタ（第３基準側半導体スイッチ）
Ｔ３２ 第３トランジスタ（第３ミラー側半導体スイッチ）
Ｔ３３ 第３トランジスタ（第３ミラー側半導体スイッチ）
Ｔ４１ 第４トランジスタ（第４半導体スイッチの基準側）
Ｔ４２ 第４トランジスタ（第４半導体スイッチのミラー側）
Ｔ５１ 第５トランジスタ（第５半導体スイッチの基準側）
Ｔ５２ 第５トランジスタ（第５半導体スイッチのミラー側）
ＶＢ 直流電源

Claims (4)

1. 直流電源−負荷間に設けた半導体スイッチが過熱したときに当該半導体スイッチをオフして前記半導体スイッチを保護する半導体スイッチの保護装置において、
   互いにカレントミラー接続された一対の第１半導体スイッチから構成され、前記直流電源−負荷間に設けた半導体スイッチのドレイン−ソース間電圧を当該電圧値に応じた電流に変換する第１カレントミラー回路と、
   互いにカレントミラー接続された一対の第２半導体スイッチから構成され、定電流を出力する第２カレントミラー回路と、
   前記第２カレントミラー回路により出力された定電流によって放電されると共に前記第１カレントミラー回路により出力される電流により充電されるコンデンサと、
   前記コンデンサの両端電圧がしきい値を超えたときに前記半導体スイッチをオフする遮断手段と、
   を備えたことを特徴とする半導体スイッチの保護装置。
2. １つの第３基準側半導体スイッチ及び当該第３基準側半導体スイッチに対してそれぞれカレントミラー接続された一対の第３ミラー側半導体スイッチから構成され、前記一対の第３ミラー側半導体スイッチの一方が前記一対の第１半導体スイッチの基準側とグランドとの間に設けられ前記第１半導体スイッチの基準側に定電流を供給すると共に前記一対の第３ミラー側半導体スイッチの他方が前記一対の第２半導体スイッチの基準側とグランドとの間に設けられ前記第２半導体スイッチの基準側に前記第１半導体スイッチに供給される定電流と等しい定電流を供給する第３カレントミラー回路をさらに備えた
   ことを特徴とする請求項１に記載の半導体スイッチの保護装置。
3. 前記直流電源−負荷間に設けた前記半導体スイッチがオフのとき、前記第３基準側半導体スイッチをオフして前記第１カレントミラー回路及び前記第２カレントミラー回路の動作を停止させる停止手段をさらに備えた
   ことを特徴とする請求項２に記載の半導体スイッチの保護装置。
4. 互いにカレントミラー接続された一対の第４半導体スイッチから構成され、前記第４半導体スイッチの基準側が前記一対の第１半導体スイッチのうちミラー側とグランドとの間に設けられた第４カレントミラー回路と、
   互いにカレントミラー接続された一対の第５半導体スイッチから構成され、前記第５半導体スイッチの基準側が前記一対の第２半導体スイッチのうちミラー側とグランドとの間に設けられた第５カレントミラー回路と、
   を備えたことを特徴とする請求項２又は３に記載の半導体スイッチの保護装置。

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