WO2009148063A1

WO2009148063A1 - 負荷回路の過電流保護装置

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Publication number: WO2009148063A1
Application number: PCT/JP2009/060094
Authority: WO
Inventors: 大島　俊藏
Original assignee: 矢崎総業株式会社
Priority date: 2008-06-04
Filing date: 2009-06-02
Publication date: 2009-12-10
Also published as: EP2293442A4; US8295021B2; JP5171402B2; CN102057573A; CN102057573B; JP2009296263A; EP2293442A1; US20110075309A1

Abstract

　アンプ（ＡＭＰ１）のオフセット電圧Ｖoffの影響を受けることなく、高精度な過電流検出が可能な負荷回路の過電流保護装置を提供する。　アンプ（ＡＭＰ１）にオフセット電圧Ｖoffが存在し、このオフセット電圧Ｖoffが正の値（Ｖoff＞０）である場合には、電流源ＩＡにより抵抗Ｒ１に流れる電流Ｉ１から電流Ｉａを差し引いた電流を抵抗Ｒ３に流すようにする。また、オフセット電圧Ｖoffが負の値（Ｖoff＜０）である場合には、電流源ＩＢにより抵抗Ｒ２に電圧降下を発生させ、電圧Ｖdsと抵抗Ｒ１に生じる電圧とが等しくなるように制御する。これにより、抵抗Ｒ３に生じる電圧Ｖ３はオフセット電圧Ｖoffの影響が除去された電圧となるので、オフセット電圧Ｖoffの影響を除去した高精度な過電流判定が可能となる。

Description

負荷回路の過電流保護装置

　本発明は、負荷回路に過電流が流れた際にこれを検知して負荷回路を保護する過電流保護装置に係り、特に、オペアンプが有するオフセット電圧による影響を回避する技術に関する。

　例えば、車両に搭載される各種ランプ、モータ等の負荷は、半導体素子を介してバッテリ（電源）と接続され、該半導体素子のオン、オフを切り換えることにより負荷の動作を制御する。このようなバッテリ、半導体素子、および負荷を含んで構成される負荷回路は、負荷回路または負荷回路に接続された各種回路の故障や動作不良等に起因して過電流が流れる場合がある。過電流が流れた場合には半導体素子が過熱され、且つ、負荷と電源とを接続するハーネスが過熱されるというトラブルが発生する。そこで、過電流が発生した際にいち早くこれを検知して負荷回路へ流れる電流を遮断する過電流保護装置が種々提案されている。

　図２は、従来における過電流保護装置が設けられた負荷回路の構成を示す回路図である（特許文献１参照）。図２に示すように、負荷回路は、バッテリＶＢと、半導体素子であるＭＯＳＦＥＴ（Ｔ１０１）と、ランプ、モータ等の負荷ＲＬと、の直列接続回路を有している。そして、ＭＯＳＦＥＴ（Ｔ１０１）のゲートが抵抗Ｒ１１０を介してドライバ回路１０１に接続されている。従って、ドライバ回路１０１より出力される駆動信号により、ＭＯＳＦＥＴ（Ｔ１０１）がオン、オフ動作して、負荷ＲＬの駆動、停止を切り換えることができる。

　また、ＭＯＳＦＥＴ（Ｔ１０１）のドレインは、抵抗Ｒ１０４とＲ１０５の直列接続回路を介してグランドに接地され、更に、このドレインは、抵抗Ｒ１０１、トランジスタＴ１０２、抵抗Ｒ１０３の直列接続回路を介してグランドに接地されている。そして、トランジスタＴ１０２と抵抗Ｒ１０１の接続点は、アンプＡＭＰ１０１の反転入力端子に接続され、該アンプＡＭＰ１０１の正転入力端子はＭＯＳＦＥＴ（Ｔ１０１）のソースに接続される。更に、アンプＡＭＰ１０１の出力端子は、トランジスタＴ１０２のゲートに接続されている。

　また、トランジスタ（Ｔ２）と抵抗Ｒ１０３との接続点（電圧Ｖ３）は、コンパレータＣＭＰ１０１の反転入力端子に接続され、抵抗Ｒ１０４とＲ１０５との接続点（電圧Ｖ４）はコンパレータＣＭＰ１０１の正転入力端子に接続されている。

　そして、ＭＯＳＦＥＴ（Ｔ１０１）がオンとされて負荷回路に電流ＩＤが流れると、これに伴って抵抗Ｒ１０１、トランジスタＴ１０２、抵抗Ｒ１０３からなる直列接続回路に電流Ｉ１が流れる。この際、アンプＡＭＰ１０１は、ＭＯＳＦＥＴ（Ｔ１０１）のドレイン～ソース間電圧Ｖdsと、抵抗Ｒ１０１の両端に生じる電圧が等しくなるように、トランジスタＴ１０２に流れる電流Ｉ１を制御する。

　従って、抵抗Ｒ１０３に生じる電圧Ｖ３は、電圧Ｖdsをｍ倍（ｍ＝Ｒ１０３／Ｒ１０１）した電圧となる。増幅された電圧Ｖ３がコンパレータＣＭＰ１０１の反転入力端子に入力され、コンパレータＣＭＰ１０１の正転入力端子には電圧Ｖ１を抵抗Ｒ１０４とＲ１０５で分圧した電圧Ｖ４が過電流判定電圧として入力される。負荷電流ＩＤが過電流状態になると、電圧Ｖdsが大きくなり、Ｖ３＞Ｖ４となってコンパレータＣＭＰ１０１出力が反転することにより、過電流状態が検出される。

　ここで、電圧Ｖdsは、ＭＯＳＦＥＴ（Ｔ１０１）のドレイン電圧をＶ１、ソース電圧をＶ２、オン抵抗をＲonとすると、以下の（１）式で示される。

　Ｖds＝Ｖ１－Ｖ２＝Ｒon＊ＩＤ　　　・・・（１）
　電圧Ｖdsは、抵抗Ｒ１０１、Ｒ１０３、トランジスタＴ１０２、アンプＡＭＰ１０１からなる増幅回路で増幅されることになる。ここで、アンプＡＭＰ１０１には、オフセット電圧が存在し、このオフセット電圧の存在により過電流の検出誤差が発生する。以下では、アンプＡＭＰ１０１にオフセット電圧±Ｖoffが存在する場合の検出誤差について検討する。図２ではアンプＡＭＰ１０１を一点鎖線の枠で示し、そのオフセット電圧±Ｖoffをオペアンプの記号から分離して示して記載している。従って、三角形の記号で表されるオペアンプはオフセット電圧ゼロの理想オペアンプである。

　従って、電源ＶＢ→Ｒ１０１→Ｔ１０２→Ｒ１０３→ＧＮＤの経路を流れる電流Ｉ１の大きさは、アンプＡＭＰ１０１とトランジスタＴ２により常にＶａ＝Ｖ２となるように制御される結果として定まる電流値になる。ここで、アンプＡＭＰ１０１のオフセット電圧を±Ｖoffとすると、以下の（２）式が得られる。

　Ｖds±Ｖoff＝Ｒ１０１＊Ｉ１　　　・・・（２）
　抵抗Ｒ１０３の電圧降下Ｖ３が、電圧Ｖdsを増幅した電圧となり、Ｒ１０３／Ｒ１０１＝ｍとすると、電圧Ｖ３は以下の（３）式のように示される。

　Ｖ３＝Ｒ１０３＊Ｉ１
　　　＝Ｒ１０３／Ｒ１０１＊Ｒ１０１＊Ｉ１
　　　＝Ｒ１０３／Ｒ１０１＊（Ｖds±Ｖoff）
　　　＝ｍ＊（Ｒon＊ＩＤ±Ｖoff）　　　　　　　・・・（３）
　（３）式から理解されるように、オフセット電圧（±Ｖoff）をｍ倍した電圧が、電圧Ｖ３に含まれることになり、ばらつきの原因となる。

　増幅された電圧Ｖ３がコンパレータＣＭＰ１０１の反転入力端子に入力され、コンパレータＣＭＰ１０１の正転入力端子には、電圧Ｖ１を抵抗Ｒ１０４とＲ１０５で分圧した電圧Ｖ４が過電流判定電圧として入力される。そして、負荷ＲＬに流れる電流ＩＤが過電流状態になると電圧Ｖdsが大きくなり、Ｖ３＞Ｖ４となってコンパレータＣＭＰ１０１の出力信号が反転することにより、過電流状態が検出される。過電流として検知される電流ＩＤの値をＩovcとすると、以下の（４）式が得られる。

　Ｖ３＝ｍ＊（Ｒon＊Ｉovc±Ｖoff）＝Ｖ４
　Ｉovc＝Ｖ４／ｍ／Ｒon±Ｖoff／Ｒon　　　　　　・・・（４）
　アンプＡＭＰ１０１にオフセット電圧が無ければ、電流Ｉovcは、Ｖ４、Ｒ１０１、Ｒ１０３、Ｒonで決定される一定値になるが、アンプＡＭＰ１０１にオフセット電圧（±Ｖoff）が存在すると、過電流検出値Ｉovcがばらつき、そのばらつき量は、±Ｖoff／Ｒonとなる。このオフセット電圧Ｖoffに起因するばらつきは、オフセット電圧Ｖoffをオン抵抗Ｒonで除した一定値になる。

　アンプＡＭＰ１０１のオフセット電圧（±Ｖoff）のばらつき幅は、アンプＡＭＰ１０１がＩＣ化された場合に、ＩＣ化プロセスに依存し、通常のＩＣでは±１０［ｍＶ］程度のばらつき幅となるので、Ｒon＝３［ｍΩ］とすれば、遮断電流値は±３．３［Ａ］の範囲でばらつくことになる。

日本国特開２００２－３５３７９４号公報

　上述したように、従来における負荷回路の過電流保護装置は、アンプＡＭＰ１０１にオフセット電圧Ｖoffが存在する場合には、過電流判定値Ｉovcがこのオフセット電圧Ｖoffの影響を受けてしまい、正確な過電流判定値Ｉovcで回路を遮断することができないという欠点があった。

　本発明は、このような従来の課題を解決するためになされたものであり、その目的とするところは、オペアンプのオフセット電圧Ｖoffが過電流の検知に与える影響を回避し、正確な過電流判定値Ｉovcで負荷回路を遮断することが可能な負荷回路の過電流保護装置を提供することにある。

　（１）　上記目的を達成するため、本発明の負荷回路の過電流保護装置は、
　電源と、負荷と、前記電源と前記負荷の間に配置された第１の半導体素子（Ｔ１）とを有し、前記第１の半導体素子（Ｔ１）の第１の主電極が前記電源のプラス端子に接続され第２の主電極が前記負荷を介して前記電源のマイナス端子に接続された負荷回路を、過電流から保護する過電流保護装置であって、
　増幅手段（ＡＭＰ１）と、
　前記第１の半導体素子（Ｔ１）の第１の主電極に一端が接続され、その他端が前記増幅手段（ＡＭＰ１）の反転入力端子に接続された第１の抵抗（Ｒ１）と、
　前記第１の半導体素子（Ｔ１）の第２の主電極を点ｃとするとき、前記点ｃに一端が接続され、その他端が前記増幅手段（ＡＭＰ１）の正転入力端子に接続された第２の抵抗（Ｒ２）と、
　第３の抵抗（Ｒ３）と、
　第１の主電極が第３の抵抗（Ｒ３）を経由して接地され、前記第１の抵抗（Ｒ１）と前記増幅手段（ＡＭＰ１）の反転入力端子の結合点を点ａとするとき、第２の主電極が前記点ａに接続され、制御電極が前記増幅手段の出力端子に接続された第２の半導体素子（Ｔ２）と、
　前記点ａと接地間に配置された第１の電流源（ＩＡ）と、
　を備え、
　前記負荷に電流が流れた場合であって前記増幅手段（ＡＭＰ１）のオフセット電圧により前記点ａの電圧が前記点ｃの電圧（Ｖ２）を下回るときには、前記点ｃと前記点ａの間の電圧を前記第１の抵抗（Ｒ１）の抵抗値で除した電流に等しい電流を前記第１の電流源ＩＡに通電することを特徴とする。

　（２）　また、上記目的を達成するため、本発明の負荷回路の過電流保護装置は、
　電源と、負荷と、前記電源と前記負荷の間に配置された第１の半導体素子（Ｔ１）とを有し、前記第１の半導体素子（Ｔ１）の第１の主電極が前記電源のプラス端子に接続され第２の主電極が前記負荷を介して前記電源のマイナス端子に接続された負荷回路を、過電流から保護する過電流保護装置であって、
　増幅手段（ＡＭＰ１）と、
　前記第１の半導体素子（Ｔ１）の第１の主電極に一端が接続され、その他端が前記増幅手段（ＡＭＰ１）の反転入力端子に接続された第１の抵抗（Ｒ１）と、
　前記第１の半導体素子（Ｔ１）の第２の主電極を点ｃとするとき、前記点ｃに一端が接続され、その他端が前記増幅手段（ＡＭＰ１）の正転入力端子に接続された第２の抵抗（Ｒ２）と、
　第３の抵抗（Ｒ３）と、
　第１の主電極が第３の抵抗（Ｒ３）を経由して接地され、前記第１の抵抗（Ｒ１）と前記増幅手段（ＡＭＰ１）の反転入力端子の結合点を点ａとするとき、第２の主電極が前記点ａに接続され、制御電極が前記増幅手段の出力端子に接続された第２の半導体素子（Ｔ２）と、
　前記第２の抵抗（Ｒ２）と前記増幅手段（ＡＭＰ１）の正転入力端子との結合点を点ｂとするとき、前記点ｂと接地間に配置された第２の電流源（ＩＢ）と、
　を備え、
　前記負荷に電流が流れた場合であって前記増幅手段（ＡＭＰ１）のオフセット電圧により前記点ａの電圧が前記点ｃの電圧（Ｖ２）を上回るときには、前記第２の電流源ＩＢにより前記第２の抵抗（Ｒ２）に通電して電圧降下を発生させ、前記点ａと前記点ｃの電圧がゼロになるようにしたことを特徴とする。

　（３）　また、上記（１）の構成の負荷回路の過電流保護装置において、
　前記第２の半導体素子（Ｔ２）と前記第３の抵抗（Ｒ３）との結合点（点ｅ）の電圧（Ｖ３）が一方の入力端子に入力され、前記第１の半導体素子（Ｔ１）の第１の主電極の電圧（Ｖ１）を抵抗比（Ｒ４：Ｒ５）で分圧して生成した判定電圧（Ｖ４）が他方の入力端子に入力される比較手段（ＣＭＰ１）、
をさらに備え、
　前記第１の電流源ＩＡに通電する電流値は、前記第３の抵抗値（Ｒ３）を前記第１の抵抗値（Ｒ１）で除した値（ｍ）で前記判定電圧（Ｖ４）を除して得られる電圧と等しい電圧（Ｖ４／ｍ）が前記第１の半導体素子（Ｔ１）の第１の主電極と第２の主電極間に発生した場合に、前記比較手段（ＣＭＰ１）の出力信号をＬレベルからＨレベルに反転させる電流値であることを特徴とする。

　（４）　また、上記（２）の構成の負荷回路の過電流保護装置において
　前記第２の半導体素子（Ｔ２）と前記第３の抵抗（Ｒ３）との結合点（点ｅ）の電圧（Ｖ３）が一方の入力端子に入力され、前記第１の半導体素子（Ｔ１）の第１の主電極の電圧（Ｖ１）を抵抗比（Ｒ４：Ｒ５）で分圧して生成した判定電圧（Ｖ４）が他方の入力端子に入力される比較手段（ＣＭＰ１）、
をさらに備え、
　前記第２の電流源ＩＢに通電する電流値は、前記第３の抵抗値（Ｒ３）を前記第１の抵抗値（Ｒ１）で除した値（ｍ）で前記判定電圧（Ｖ４）を除して得られる電圧と等しい電圧（Ｖ４／ｍ）が前記第１の半導体素子（Ｔ１）の第１の主電極と第２の主電極間に発生した場合に、前記比較手段の出力信号がＨレベルからＬレベルに反転させる電流値であることを特徴とする。

　上記（１）または（２）の構成の発明は、増幅手段（ＡＭＰ１）にオフセット電圧Ｖoffが存在し、このオフセット電圧Ｖoffが正の値（Ｖoff＞０）である場合には、第１の電流源（ＩＡ）により第１の抵抗（Ｒ１）に流れる電流Ｉ１から電流Ｉａを差し引いた電流を第３の抵抗（Ｒ３）に流すようにする。また、オフセット電圧Ｖoffが負の値（Ｖoff＜０）である場合には、第２の電流源（ＩＢ）により第２の抵抗（Ｒ２）に電圧降下を発生させ、電圧Ｖdsと第１の抵抗（Ｒ１）に生じる電圧とが等しくなるように制御する。これにより、第３の抵抗（Ｒ３）に生じる電圧Ｖ３はオフセット電圧Ｖoffの影響が除去された電圧となるので、オフセット電圧Ｖoffの影響を除去した高精度な過電流判定が可能となる。その結果、過電流が流れることを考慮して電線の径を太くする必要がなくなるため、負荷回路に用いる電線の径を細径化することができる。

　上記（３）または（４）の構成の発明は、第１の半導体素子（Ｔ１）の第１の主電極と第２の主電極との間に（Ｖ４／ｍ）で示される電圧を印加した際に、比較手段（ＣＭＰ１）の出力信号がＬレベルであった場合には第１の電流源（ＩＡ）を設置し、比較手段（ＣＭＰ１）の出力信号がＨレベルであった場合には第２の電流源（ＩＢ）を設置して、オフセット電圧Ｖoffの影響を除去する。このため、２つの電流源を設ける必要がなく装置構成を簡素化することができる。

本発明の一実施形態に係る過電流保護装置の構成を示す回路図である。従来における過電流保護装置の構成を示す回路図である。

　以下、本発明の実施形態を図面に基づいて説明する。図１は、本発明の一実施形態に係る過電流保護装置が設けられた負荷回路の構成を示す回路図である。図１に示すように、負荷回路は、バッテリ（電源）ＶＢと、半導体素子であるＭＯＳＦＥＴ（Ｔ１）と、ランプ、モータ等の負荷ＲＬと、の直列接続回路を有している。そして、半導体素子であるＭＯＳＦＥＴ（Ｔ１）のゲートが抵抗Ｒ１０を介してドライバ回路１０に接続されている。従って、ドライバ回路１０より出力される駆動信号により、ＭＯＳＦＥＴ（Ｔ１）がオン、オフ動作して、負荷ＲＬの駆動、停止を切り換えることができる。

　また、ＭＯＳＦＥＴ（Ｔ１）のドレイン（点ｄ；電圧Ｖ１）は、抵抗Ｒ４（例えば、１１２［ＫΩ］）とＲ５（例えば、［８ＫΩ］の直列接続回路を介してグランドに接地される。更に、このドレインは、抵抗Ｒ１（例えば、５［ＫΩ］）、トランジスタＴ２、抵抗Ｒ３（例えば、［１００ＫΩ］）の直列接続回路を介してグランドに接地されている。そして、トランジスタＴ２と抵抗Ｒ１の接続点（点ａ；電圧Ｖａ）は、アンプＡＭＰ１の反転入力端子に接続され、該アンプＡＭＰ１の正転入力端子は、抵抗Ｒ２（例えば、５［ＫΩ］）を介して、ＭＯＳＦＥＴ（Ｔ１）のソース（点ｃ；電圧Ｖ２）に接続される。更に、アンプＡＭＰ１の出力端子は、トランジスタＴ２のゲートに接続されている。ここで、アンプＡＭＰ１はオフセット電圧Ｖoffを有しており、該オフセット電圧ＶoffをアンプＡＭＰ１の記号から切り離して記載している。即ち、アンプＡＭＰ１に示される三角形の記号は理想オペアンプである。

　トランジスタＴ２と抵抗Ｒ３との接続点（点ｅ；電圧Ｖ３）は、コンパレータＣＭＰ１の反転入力端子に接続され、抵抗Ｒ４とＲ５との接続点（点ｆ；電圧Ｖ４）はコンパレータＣＭＰ１０１の正転入力端子に接続されている。

　抵抗Ｒ１とトランジスタＴ２の結合点である点ａは、抵抗Ｒ６（例えば、５［ＫΩ］）と電流源ＩＡを介してグランドに接地されている。また、アンプＡＭＰ１の正転入力端子である点ｂは、電流源ＩＢを介してグランドに接地されている。

　次に、本実施形態に係る過電流保護装置の動作について説明する。いま、アンプＡＭＰ１にオフセット電圧Ｖoffが存在しない場合、即ち、Ｖoff＝０［Ｖ］の場合には、電流源ＩＡ、ＩＢの電流をそれぞれＩａ、Ｉｂとするとき、Ｉａ＝Ｉｂ＝０［Ａ］であってもＶａ＝Ｖ２となる。

　このとき、トランジスタＴ２と抵抗Ｒ３の結合点である点ｅの電圧Ｖ３は、ｍ＝Ｒ３／Ｒ１としたとき、以下の（５）式で示される。

　Ｖ３＝Ｖds＊Ｒ３／Ｒ１＝Ｖds＊ｍ　　　・・・（５）
　即ち、電圧Ｖ３は、ＭＯＳＦＥＴ（Ｔ１）のドレイン～ソース間電圧Ｖdsを正確に増幅率ｍで増幅した電圧となる。

　ここで、アンプＡＭＰ１にオフセット電圧Ｖoffが存在し、この電圧Ｖoffが正の場合、即ち、Ｖoff＞０である場合には、Ｉａ＝Ｉｂ＝０［Ａ］のときには、ＭＯＳＦＥＴ（Ｔ１）のソース電圧Ｖ２と、点ａの電圧Ｖａ間の電圧をＶ2a（＝Ｖ２－Ｖａ）とするとＶ2a＝Ｖoff＞０となる。即ち、アンプＡＭＰ１は、（Ｖａ＋Ｖoff）とＶ２が等しくなるように電流Ｉ１を制御するので、Ｖ2a＝Ｖoffとなる。

　また、抵抗Ｒ１を流れる電流Ｉ１は、以下の（６）式で示される。

　Ｉ１＝（Ｖds＋Ｖ2a）／Ｒ１　　　・・・（６）
　そして、この電流Ｉ１が抵抗Ｒ３に流れるから、電圧Ｖ３は以下の（７）式で示される。

　Ｖ３＝Ｒ３＊（Ｖds＋Ｖ2a）／Ｒ１
　　　＝ｍ＊（Ｖds＋Ｖ2a）
　　　＝ｍ＊Ｖds＋ｍ＊Ｖ2a
　　　＝ｍ＊Ｖds＋ｍ＊Ｖoff　　　　　・・・（７）
　（７）式より、抵抗Ｒ３に生じる電圧Ｖ３には、オフセット電圧Ｖoffがｍ倍された電圧が含まれ、この電圧が誤差を発生する原因となる。

　本実施形態では、この誤差を除去するため、電流源ＩＡにＩａ＝Ｖ2a／Ｒ１となる電流を通電する。電源線とＭＯＳＦＥＴ（Ｔ１）のドレインとの接続点を点ｄとすると、電流Ｉａは点ｄ→Ｒ１→Ｒ６→ＩＡ→ＧＮＤの経路で流れる。その結果、抵抗Ｒ３に流れる電流Ｉ３は電流Ｉ１と一致せず、電流Ｉ１よりも小さくなる。即ち、電流Ｉ３は以下の（８）式で示される。

　Ｉ３＝Ｉ１－Ｉａ＝Ｉ１－Ｖ2a／Ｒ１　　　・・・（８）
　従って、以下の（９）式が得られる。

　Ｖ３＝Ｒ３＊Ｉ３
　　　＝Ｒ３＊（Ｉ１－Ｖ2a／Ｒ１）
　　　＝Ｒ３＊（（Ｖds＋Ｖ2a）／Ｒ１－Ｖ2a／Ｒ１）
　　　＝Ｒ３＊Ｖds／Ｒ１
　　　＝ｍ＊Ｖds　　　　・・・（９）
　（９）式より、電流源ＩＡに上記の電流Ｉａ（＝Ｖ2a／Ｒ１）を流せば、電圧Ｖ３は電圧Ｖdsを正確にｍ倍した電圧となり、オフセット電圧Ｖoffの影響が除去されることとなる。

　ここで、Ｉａ（＝Ｖ2a／Ｒ１）となる電流を見つけ出す方法について、以下に説明する。抵抗Ｒ６を、抵抗Ｒ１と等しい抵抗値に設定すると（Ｒ１＝Ｒ６）、抵抗Ｒ６に電流Ｉａが流れることにより発生する電圧降下ＶＲ６は、以下の（１０）式で示される。

　ＶＲ６＝Ｉａ＊Ｒ６＝Ｖ2a／Ｒ１＊Ｒ６＝Ｖ2a　　　・・・（１０）
　即ち、Ｉａ＝Ｖ2a／Ｒ１となる電流を見つけ出すためには、電流Ｉａをゼロから徐々に増加させて行き、抵抗Ｒ６に発生する電圧降下が電圧Ｖ2a、またはオフセット電圧Ｖoffに等しくなるときの電流とすればよいことになる。このとき、コンパレータＣＭＰ１の出力信号がＬレベルからＨレベルに反転することになる。

　こうして、アンプＡＭＰ１のオフセット電圧Ｖoffが正の値である場合には、上記の方法で電流Ｉａを決定し、電流源ＩＡに電流Ｉａを流すことにより、オフセット電圧Ｖoffによる影響を除去することができる。

　次に、アンプＡＭＰ１にオフセット電圧Ｖoffが存在し、このオフセット電圧Ｖoffが負の値である場合、即ち、Ｖoff＜０の場合について説明する。この場合において、Ｉａ＝Ｉｂ＝０［Ａ］のときには、ＭＯＳＦＥＴ（Ｔ１）のソース電圧Ｖ２と点ａの電圧Ｖａとの間の電圧Ｖ2aは、Ｖ2a＝Ｖoff（＜０）となる。

　この場合は、電流源ＩＡの電流はＩａ＝０のままにして、電流源ＩＢの電流Ｉｂをゼロから増大させる。電流ＩｂはＭＯＳＦＥＴ（Ｔ１）のソース（点ｃ）→Ｒ２→点ｂ→電流源ＩＢ→ＧＮＤの経路で流れ、抵抗Ｒ２に電圧降下ＶＲ２を発生させる。従って、電流Ｉｂの大きさを調整することにより、Ｖ2a＝０とすることができる。このときは、ＶＲ２＝Ｖoffとなり、さらに、このとき、コンパレータＣＭＰ１の出力信号がＨレベルからＬレベルに反転する。ここで、電流ＩｂはＭＯＳＦＥＴ（Ｔ１）にも流れ、そのオン抵抗Ｒonに電圧降下を発生させることになるが、ＭＯＳＦＥＴ（Ｔ１）のオン抵抗Ｒonは抵抗Ｒ６と対比するとはるかに小さい抵抗値であるから、電流Ｉｂがオン抵抗Ｒonに発生させる電圧降下は無視できる。ここで得られた電流Ｉｂを電流源ＩＢの電流値に設定すれば、オフセット電圧Ｖoffの影響が除去され、上述の（９）式が成立することになる。

　こうして、オフセット電圧Ｖoffが負の値であっても、該オフセット電圧Ｖoffの影響を除去することができるのである。

　このようにして、本実施形態に係る負荷回路の過電流保護装置では、アンプＡＭＰ１にオフセット電圧Ｖoffが存在する場合であっても、このオフセット電圧Ｖoffによる影響を除去して、過電流検出が可能となるので、負荷ＲＬに過電流が流れた際に確実にこれを検出して負荷回路を保護することができる。この結果、過電流が流れることを考慮して電線の径を太くする必要がなくなるため、負荷回路に用いる電線の径を細径化することができる。

　（変形例の説明）
　また、上記した実施形態では、オフセット電圧Ｖoffが正の場合（Ｖoff＞０）には、電流源ＩＡを通電させ、オフセット電圧Ｖoffが負の場合（Ｖoff＜０）には、電流源ＩＢを通電させることによって、アンプＡＭＰ１のオフセット電圧Ｖoffの影響を除去するようにした。つまり、オフセット電圧Ｖoffが正であるか、或いは負であるかに応じて、２つの電流源ＩＡ、ＩＢのうちのいずれか一方を用いる構成としている。

　ここで、アンプＡＭＰ１のオフセット電圧Ｖoffは、正から負に変わることや、負から正に変わることは無く恒久的に決定する数値であるので、２つの電流源ＩＡ、ＩＢのうちのいずれか一方のみを設ければ良いことになる。

　そこで、本発明の変形例では、図１に示す電流源ＩＡ、及び電流源ＩＢの双方を回路から切り離し、この状態で（Ｖ４／ｍ）となる電圧をＭＯＳＦＥＴ（Ｔ１）のドレイン～ソース間に印加する。このとき、コンパレータＣＭＰ１の出力信号がＬレベルになったならば、オフセット電圧Ｖoffは正の値（Ｖoff＞０）であることが判明するので、電流源ＩＡのみを設ければ良い。

　他方、コンパレータＣＭＰ１の出力信号がＨレベルとなったならば、オフセット電圧Ｖoffは負の値（Ｖoff＜０）であることが判明するので、電流源ＩＢのみを設ければ良い。このような方法を用いることにより、図１に示したように、２個の電流源ＩＡ、ＩＢを用いる必要がなくなるので、回路構成を簡素化することができ、低コスト、省スペース化を図ることができる。

　以上、本発明の負荷回路の過電流保護装置を図示の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置き換えることができる。

　例えば、上述した実施形態では、半導体素子としてＭＯＳＦＥＴ（Ｔ１）を例に挙げて説明したが、本発明はこれに限定されるものではなく、他の半導体素子を用いることも可能である。

　本発明を詳細にまた特定の実施態様を参照して説明したが、本発明の精神と範囲を逸脱することなく様々な変更や修正を加えることができることは当業者にとって明らかである。

　本出願は、2008年6月4日出願の日本特許出願（特願2008－147255）に基づくものであり、その内容はここに参照として取り込まれる。

　オフセット電圧によるオペアンプ出力のばらつきを抑制する上で、極めて有用である。

　１０　ドライバ回路
　ＶＢ　バッテリ（電源）
　ＲＬ　負荷
　ＣＭＰ１　コンパレータ
　ＡＭＰ１　アンプ（増幅手段）
　Ｔ１　ＭＯＳＦＥＴ（第１の半導体素子）

Claims

　電源と、負荷と、前記電源と前記負荷の間に配置された第１の半導体素子（Ｔ１）とを有し、前記第１の半導体素子（Ｔ１）の第１の主電極が前記電源のプラス端子に接続され第２の主電極が前記負荷を介して前記電源のマイナス端子に接続された負荷回路を、過電流から保護する過電流保護装置であって、
　増幅手段（ＡＭＰ１）と、
　前記第１の半導体素子（Ｔ１）の第１の主電極に一端が接続され、その他端が前記増幅手段（ＡＭＰ１）の反転入力端子に接続された第１の抵抗（Ｒ１）と、
　前記第１の半導体素子（Ｔ１）の第２の主電極を点ｃとするとき、前記点ｃに一端が接続され、その他端が前記増幅手段（ＡＭＰ１）の正転入力端子に接続された第２の抵抗（Ｒ２）と、
　第３の抵抗（Ｒ３）と、
　第１の主電極が第３の抵抗（Ｒ３）を経由して接地され、前記第１の抵抗（Ｒ１）と前記増幅手段（ＡＭＰ１）の反転入力端子の結合点を点ａとするとき、第２の主電極が前記点ａに接続され、制御電極が前記増幅手段の出力端子に接続された第２の半導体素子（Ｔ２）と、
　前記点ａと接地間に配置された第１の電流源（ＩＡ）と、
　を備え、
　前記負荷に電流が流れた場合であって前記増幅手段（ＡＭＰ１）のオフセット電圧により前記点ａの電圧が前記点ｃの電圧（Ｖ２）を下回るときには、前記点ｃと前記点ａの間の電圧を前記第１の抵抗（Ｒ１）の抵抗値で除した電流に等しい電流を前記第１の電流源ＩＡに通電することを特徴とする負荷回路の過電流保護装置。
　電源と、負荷と、前記電源と前記負荷の間に配置された第１の半導体素子（Ｔ１）とを有し、前記第１の半導体素子（Ｔ１）の第１の主電極が前記電源のプラス端子に接続され第２の主電極が前記負荷を介して前記電源のマイナス端子に接続された負荷回路を、過電流から保護する過電流保護装置であって、
　増幅手段（ＡＭＰ１）と、
　前記第１の半導体素子（Ｔ１）の第１の主電極に一端が接続され、その他端が前記増幅手段（ＡＭＰ１）の反転入力端子に接続された第１の抵抗（Ｒ１）と、
　前記第１の半導体素子（Ｔ１）の第２の主電極を点ｃとするとき、前記点ｃに一端が接続され、その他端が前記増幅手段（ＡＭＰ１）の正転入力端子に接続された第２の抵抗（Ｒ２）と、
　第３の抵抗（Ｒ３）と、
　第１の主電極が第３の抵抗（Ｒ３）を経由して接地され、前記第１の抵抗（Ｒ１）と前記増幅手段（ＡＭＰ１）の反転入力端子の結合点を点ａとするとき、第２の主電極が前記点ａに接続され、制御電極が前記増幅手段の出力端子に接続された第２の半導体素子（Ｔ２）と、
　前記第２の抵抗（Ｒ２）と前記増幅手段（ＡＭＰ１）の正転入力端子との結合点を点ｂとするとき、前記点ｂと接地間に配置された第２の電流源（ＩＢ）と、
　を備え、
　前記負荷に電流が流れた場合であって前記増幅手段（ＡＭＰ１）のオフセット電圧により前記点ａの電圧が前記点ｃの電圧（Ｖ２）を上回るときには、前記第２の電流源ＩＢにより前記第２の抵抗（Ｒ２）に通電して電圧降下を発生させ、前記点ａと前記点ｃの電圧がゼロになるようにしたことを特徴とする負荷回路の過電流保護装置。
　請求項１に記載の負荷回路の過電流保護装置において、
　前記第２の半導体素子（Ｔ２）と前記第３の抵抗（Ｒ３）との結合点（点ｅ）の電圧（Ｖ３）が一方の入力端子に入力され、前記第１の半導体素子（Ｔ１）の第１の主電極の電圧（Ｖ１）を抵抗比（Ｒ４：Ｒ５）で分圧して生成した判定電圧（Ｖ４）が他方の入力端子に入力される比較手段（ＣＭＰ１）、
をさらに備え、
　前記第１の電流源ＩＡに通電する電流値は、前記第３の抵抗値（Ｒ３）を前記第１の抵抗値（Ｒ１）で除した値（ｍ）で前記判定電圧（Ｖ４）を除して得られる電圧と等しい電圧（Ｖ４／ｍ）が前記第１の半導体素子（Ｔ１）の第１の主電極と第２の主電極間に発生した場合に、前記比較手段（ＣＭＰ１）の出力信号をＬレベルからＨレベルに反転させる電流値であることを特徴とする負荷回路の過電流保護装置。
　請求項２に記載の負荷回路の過電流保護装置において、
　前記第２の半導体素子（Ｔ２）と前記第３の抵抗（Ｒ３）との結合点（点ｅ）の電圧（Ｖ３）が一方の入力端子に入力され、前記第１の半導体素子（Ｔ１）の第１の主電極の電圧（Ｖ１）を抵抗比（Ｒ４：Ｒ５）で分圧して生成した判定電圧（Ｖ４）が他方の入力端子に入力される比較手段（ＣＭＰ１）、
をさらに備え、
　前記第２の電流源ＩＢに通電する電流値は、前記第３の抵抗値（Ｒ３）を前記第１の抵抗値（Ｒ１）で除した値（ｍ）で前記判定電圧（Ｖ４）を除して得られる電圧と等しい電圧（Ｖ４／ｍ）が前記第１の半導体素子（Ｔ１）の第１の主電極と第２の主電極間に発生した場合に、前記比較手段の出力信号がＨレベルからＬレベルに反転させる電流値であることを特徴とする負荷回路の過電流保護装置。