JPH06303054A - 電圧制限機能付き演算増幅回路 - Google Patents
電圧制限機能付き演算増幅回路Info
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- JPH06303054A JPH06303054A JP5106037A JP10603793A JPH06303054A JP H06303054 A JPH06303054 A JP H06303054A JP 5106037 A JP5106037 A JP 5106037A JP 10603793 A JP10603793 A JP 10603793A JP H06303054 A JPH06303054 A JP H06303054A
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Abstract
(57)【要約】
【目的】 出力電圧の制限値を連続的に任意に設定で
き、且つ演算増幅回路としての応用に制限を与えない電
圧制限機能付き演算増幅回路を提供する。 【構成】 非反転入力端子１と反転入力端子２への入力
信号の差電圧を検出する差動入力部４と、その出力信号
を増幅する増幅部５と、その出力信号を低インピーダン
スに変換し出力信号を取り出す出力部６とからなる演算
増幅回路に、出力端子３に出力される出力部６の出力電
圧をレベル変換する電圧変換部７と、この電圧変換部７
の出力と基準電圧入力端子９に印加された基準電圧ＶR
とを比較する比較器８とを設け、比較器８の出力で出力
部６の入力電流ＩI を制限して、出力電圧の制限を行
う。
き、且つ演算増幅回路としての応用に制限を与えない電
圧制限機能付き演算増幅回路を提供する。 【構成】 非反転入力端子１と反転入力端子２への入力
信号の差電圧を検出する差動入力部４と、その出力信号
を増幅する増幅部５と、その出力信号を低インピーダン
スに変換し出力信号を取り出す出力部６とからなる演算
増幅回路に、出力端子３に出力される出力部６の出力電
圧をレベル変換する電圧変換部７と、この電圧変換部７
の出力と基準電圧入力端子９に印加された基準電圧ＶR
とを比較する比較器８とを設け、比較器８の出力で出力
部６の入力電流ＩI を制限して、出力電圧の制限を行
う。
Description
【０００１】
【産業上の利用分野】この発明は、出力振幅に制限を与
えることが可能な電圧制限機能を備えた演算増幅回路に
関する。
えることが可能な電圧制限機能を備えた演算増幅回路に
関する。
【０００２】
【従来の技術】従来、電圧制限機能を備えた演算増幅回
路としては、図４に示すような構成のものが知られてい
る。図４において、入力端子101 は入力抵抗Ｒs を介し
て、演算増幅器102 の反転入力端子に接続され、更に、
この反転入力端子は帰還抵抗Ｒf を介して、出力端子10
3 に接続されている。そして逆向きに直列接続された２
つのツェナーダイオードＤZ1，ＤZ2を前記帰還抵抗Ｒf
に並列に接続して、演算増幅回路を構成している（岡村
廸夫著「ＯＰアンプ回路の設計」、1990年９月30日ＣＱ
出版社発行、第300 〜301 頁参照）。
路としては、図４に示すような構成のものが知られてい
る。図４において、入力端子101 は入力抵抗Ｒs を介し
て、演算増幅器102 の反転入力端子に接続され、更に、
この反転入力端子は帰還抵抗Ｒf を介して、出力端子10
3 に接続されている。そして逆向きに直列接続された２
つのツェナーダイオードＤZ1，ＤZ2を前記帰還抵抗Ｒf
に並列に接続して、演算増幅回路を構成している（岡村
廸夫著「ＯＰアンプ回路の設計」、1990年９月30日ＣＱ
出版社発行、第300 〜301 頁参照）。
【０００３】このように構成された電圧制限機能付き演
算増幅回路において、２つのツェナーダイオードＤZ1，
ＤZ2がなければ、この回路は入力端子電圧ＶINに対して
出力電圧ＶOUT は、次式（１）で表され、通常の反転増
幅器として動作する。 ＶOUT ＝−（Ｒf ／Ｒs ）×ＶIN ・・・・・（１）
算増幅回路において、２つのツェナーダイオードＤZ1，
ＤZ2がなければ、この回路は入力端子電圧ＶINに対して
出力電圧ＶOUT は、次式（１）で表され、通常の反転増
幅器として動作する。 ＶOUT ＝−（Ｒf ／Ｒs ）×ＶIN ・・・・・（１）
【０００４】これに対して、ツェナーダイオードＤZ1及
びＤZ2を、仮想接地点である演算増幅器102 の反転入力
端子と出力端子103 との間に挿入されると、出力電圧Ｖ
OUTは振幅の制限を受ける。すなわち、２つのツェナー
ダイオードＤZ1，ＤZ2のそれぞれのツェナー電圧を
ＶZ1，ＶZ2とし、またそれぞれの順方向電圧をＶD1，Ｖ
D2とすると、演算増幅器102 の出力電圧ＶOUT は、上限
が（ＶZ1＋ＶD2）に、下限が−（ＶZ2＋ＶD1）に制限さ
れる。したがって、図４に示す演算増幅回路の入力電圧
ＶINと出力電圧ＶOUT の関係は、理想状態において、図
５において実線で示すような特性となる。
びＤZ2を、仮想接地点である演算増幅器102 の反転入力
端子と出力端子103 との間に挿入されると、出力電圧Ｖ
OUTは振幅の制限を受ける。すなわち、２つのツェナー
ダイオードＤZ1，ＤZ2のそれぞれのツェナー電圧を
ＶZ1，ＶZ2とし、またそれぞれの順方向電圧をＶD1，Ｖ
D2とすると、演算増幅器102 の出力電圧ＶOUT は、上限
が（ＶZ1＋ＶD2）に、下限が−（ＶZ2＋ＶD1）に制限さ
れる。したがって、図４に示す演算増幅回路の入力電圧
ＶINと出力電圧ＶOUT の関係は、理想状態において、図
５において実線で示すような特性となる。
【０００５】
【発明が解決しようとする課題】ところで、従来の電圧
制限機能付き演算増幅回路における制限電圧は、使用す
るツェナーダイオードのツェナー電圧により決定される
が、所望のツェナー電圧をもつツェナーダイオードを半
導体集積回路上に実現させることは極めて困難であり、
したがってモノリシック化に適しないものである。
制限機能付き演算増幅回路における制限電圧は、使用す
るツェナーダイオードのツェナー電圧により決定される
が、所望のツェナー電圧をもつツェナーダイオードを半
導体集積回路上に実現させることは極めて困難であり、
したがってモノリシック化に適しないものである。
【０００６】またツェナーダイオードのツェナー電圧を
低く設定すると、ツェナーブレイクダウン特性がソフト
な特性になる。更に、ツェナーダイオードのオン抵抗成
分も関与し、図５の破線で示すようなソフトな電圧制限
特性となり、ハードな電圧制限を要求する回路には適し
ない。またツェナー電圧の温度特性により、安定した制
限電圧値が得られないという問題点がある。
低く設定すると、ツェナーブレイクダウン特性がソフト
な特性になる。更に、ツェナーダイオードのオン抵抗成
分も関与し、図５の破線で示すようなソフトな電圧制限
特性となり、ハードな電圧制限を要求する回路には適し
ない。またツェナー電圧の温度特性により、安定した制
限電圧値が得られないという問題点がある。
【０００７】また図４に示した演算増幅器は、帰還抵抗
Ｒf の両端に発生する電位差が、一方のツェナーダイオ
ードのツェナー電圧と他方のツェナーダイオードの順方
向電圧の和に達したときに、電圧制限が加わるものであ
り、したがって帰還抵抗Ｒfを用いないような演算増幅
器の応用、例えば、ボルテージフォロア回路での電圧制
限には利用できないという問題点がある。
Ｒf の両端に発生する電位差が、一方のツェナーダイオ
ードのツェナー電圧と他方のツェナーダイオードの順方
向電圧の和に達したときに、電圧制限が加わるものであ
り、したがって帰還抵抗Ｒfを用いないような演算増幅
器の応用、例えば、ボルテージフォロア回路での電圧制
限には利用できないという問題点がある。
【０００８】本発明は、従来の電圧制限機能付き演算増
幅回路における上記問題点を解消するためになされたも
ので、出力の制限電圧を任意に設定でき、且つ電圧制限
特性がハードな特性で温度に対しても安定な特性であ
り、しかも半導体集積回路として実現し易く、演算増幅
器としての応用に制限を与えない電圧制限機能付き演算
増幅回路を提供することを目的とする。
幅回路における上記問題点を解消するためになされたも
ので、出力の制限電圧を任意に設定でき、且つ電圧制限
特性がハードな特性で温度に対しても安定な特性であ
り、しかも半導体集積回路として実現し易く、演算増幅
器としての応用に制限を与えない電圧制限機能付き演算
増幅回路を提供することを目的とする。
【０００９】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、図１の概念図に示すように、非
反転入力端子１と反転入力端子２に入力された信号の差
電圧を検出する差動入力部４と、この差動入力部４の出
力信号を更に増幅する増幅部５と、この増幅部５の出力
信号を低インピーダンスに変換し出力信号を取り出すた
めの出力部６とからなる演算増幅回路において、出力端
子３に出力される出力部６の出力電圧をレベル変換す
る、必要に応じ配置される電圧変換部７と、この電圧変
換部７の出力電圧又は出力部６の出力電圧と基準電圧入
力端子９に印加された基準電圧ＶR とを比較するための
比較器８とを備え、この比較器８の出力で前記出力部６
の入力電流ＩI を制限することにより、電圧制限を受け
た出力電圧を得るようにするものである。
決するため、本発明は、図１の概念図に示すように、非
反転入力端子１と反転入力端子２に入力された信号の差
電圧を検出する差動入力部４と、この差動入力部４の出
力信号を更に増幅する増幅部５と、この増幅部５の出力
信号を低インピーダンスに変換し出力信号を取り出すた
めの出力部６とからなる演算増幅回路において、出力端
子３に出力される出力部６の出力電圧をレベル変換す
る、必要に応じ配置される電圧変換部７と、この電圧変
換部７の出力電圧又は出力部６の出力電圧と基準電圧入
力端子９に印加された基準電圧ＶR とを比較するための
比較器８とを備え、この比較器８の出力で前記出力部６
の入力電流ＩI を制限することにより、電圧制限を受け
た出力電圧を得るようにするものである。
【００１０】このように構成した電圧制限機能付き演算
増幅回路において、電圧変換部７の出力電圧又は比較器
８の基準電圧ＶR を可変にすることにより、出力電圧の
制限を任意に設定することができる。また出力電圧の制
限値に関して、トランジスタやダイオードのオン抵抗が
関与しないように構成できるので、ハードな出力電圧の
制限特性を得ることが可能となる。また基本的な半導体
プロセス工程で実現可能なデバイスで構成することがで
きるため、半導体集積回路として容易に実現可能であ
り、また演算増幅器の応用として接続される外部素子に
依存しないで出力電圧制限機能をもたせることができる
ので、演算増幅回路の応用への制限を与えない電圧制限
機能付き演算増幅回路を実現することができる。
増幅回路において、電圧変換部７の出力電圧又は比較器
８の基準電圧ＶR を可変にすることにより、出力電圧の
制限を任意に設定することができる。また出力電圧の制
限値に関して、トランジスタやダイオードのオン抵抗が
関与しないように構成できるので、ハードな出力電圧の
制限特性を得ることが可能となる。また基本的な半導体
プロセス工程で実現可能なデバイスで構成することがで
きるため、半導体集積回路として容易に実現可能であ
り、また演算増幅器の応用として接続される外部素子に
依存しないで出力電圧制限機能をもたせることができる
ので、演算増幅回路の応用への制限を与えない電圧制限
機能付き演算増幅回路を実現することができる。
【００１１】
【実施例】次に実施例について説明する。図２は、本発
明に係る電圧制限機能付き演算増幅回路の第１実施例を
示す回路構成図である。図において、１，２は、ＰＮＰ
トランジスタＱ３，Ｑ４及びＮＰＮトランジスタＱ５，
Ｑ６からなる差動入力部の非反転入力端子及び反転入力
端子で、それぞれＰＮＰトランジスタＱ４，Ｑ３のベー
スに接続されている。ＰＮＰトランジスタＱ３，Ｑ４の
エミッタは共通に接続され、一端を正側電源端子11（Ｖ
CC）に接続した電流源13の他端に接続されている。差動
入力部の出力端となるＰＮＰトランジスタＱ４のコレク
タは、増幅部を構成するＮＰＮトランジスタＱ７のベー
スに接続されており、該トランジスタＱ７のエミッタは
負側電源端子12（ＶEE）に接続され、コレクタは出力部
を構成するＮＰＮトランジスタＱ８のベースと、一端を
電源端子11（ＶCC）に接続した電流源14の他端と接続さ
れている。なおトランジスタＱ７のコレクタ・ベース間
には容量Ｃ1 が接続されている。
明に係る電圧制限機能付き演算増幅回路の第１実施例を
示す回路構成図である。図において、１，２は、ＰＮＰ
トランジスタＱ３，Ｑ４及びＮＰＮトランジスタＱ５，
Ｑ６からなる差動入力部の非反転入力端子及び反転入力
端子で、それぞれＰＮＰトランジスタＱ４，Ｑ３のベー
スに接続されている。ＰＮＰトランジスタＱ３，Ｑ４の
エミッタは共通に接続され、一端を正側電源端子11（Ｖ
CC）に接続した電流源13の他端に接続されている。差動
入力部の出力端となるＰＮＰトランジスタＱ４のコレク
タは、増幅部を構成するＮＰＮトランジスタＱ７のベー
スに接続されており、該トランジスタＱ７のエミッタは
負側電源端子12（ＶEE）に接続され、コレクタは出力部
を構成するＮＰＮトランジスタＱ８のベースと、一端を
電源端子11（ＶCC）に接続した電流源14の他端と接続さ
れている。なおトランジスタＱ７のコレクタ・ベース間
には容量Ｃ1 が接続されている。
【００１２】トランジスタＱ８のエミッタは、出力端子
３及び一端を電源端子12（ＶEE）に接続した電流源15の
他端に接続され、コレクタは電源端子11（ＶCC）に接続
されている。また出力端子３とＧＮＤ間には、電圧変換
部を構成する直列に接続された抵抗Ｒ1 ，Ｒ2 が接続さ
れている。そして、ＮＰＮトランジスタＱ１，Ｑ２及び
電流源10からなる比較器のトランジスタＱ２のベース
は、前記抵抗Ｒ1 ，Ｒ2の接続点に接続され、またトラ
ンジスタＱ２のコレクタはトランジスタＱ８のベースに
接続されている。一方、トランジスタＱ１のベースには
基準電圧入力端子９が接続されている。
３及び一端を電源端子12（ＶEE）に接続した電流源15の
他端に接続され、コレクタは電源端子11（ＶCC）に接続
されている。また出力端子３とＧＮＤ間には、電圧変換
部を構成する直列に接続された抵抗Ｒ1 ，Ｒ2 が接続さ
れている。そして、ＮＰＮトランジスタＱ１，Ｑ２及び
電流源10からなる比較器のトランジスタＱ２のベース
は、前記抵抗Ｒ1 ，Ｒ2の接続点に接続され、またトラ
ンジスタＱ２のコレクタはトランジスタＱ８のベースに
接続されている。一方、トランジスタＱ１のベースには
基準電圧入力端子９が接続されている。
【００１３】次に、このように構成された第１実施例の
動作について説明する。非反転入力端子１と反転入力端
子２に印加された信号の差電圧は、ＰＮＰトランジスタ
Ｑ３，Ｑ４及びＮＰＮトランジスタＱ５，Ｑ６からなる
差動入力部においてトランジスタＱ４のコレクタに検出
され、その検出された差電圧信号はトランジスタＱ７の
増幅部で増幅され、更にＮＰＮトランジスタＱ８からな
る出力部によりインピーダンス変換され、低い出力イン
ピーダンスとして出力端子３から出力される。
動作について説明する。非反転入力端子１と反転入力端
子２に印加された信号の差電圧は、ＰＮＰトランジスタ
Ｑ３，Ｑ４及びＮＰＮトランジスタＱ５，Ｑ６からなる
差動入力部においてトランジスタＱ４のコレクタに検出
され、その検出された差電圧信号はトランジスタＱ７の
増幅部で増幅され、更にＮＰＮトランジスタＱ８からな
る出力部によりインピーダンス変換され、低い出力イン
ピーダンスとして出力端子３から出力される。
【００１４】比較器を構成するＮＰＮトランジスタＱ２
のベースは、出力端子３とＧＮＤとの間に直列接続され
た抵抗Ｒ1 とＲ2 の接続点に接続されているため、出力
端子３の出力電圧をＶOUT とすると、トランジスタＱ２
のベース電位ＶB は、次式（２）で表されるように電圧
変換される。 ＶB ＝Ｒ2 ／（Ｒ1 ＋Ｒ2 ）×ＶOUT ・・・・・（２）
のベースは、出力端子３とＧＮＤとの間に直列接続され
た抵抗Ｒ1 とＲ2 の接続点に接続されているため、出力
端子３の出力電圧をＶOUT とすると、トランジスタＱ２
のベース電位ＶB は、次式（２）で表されるように電圧
変換される。 ＶB ＝Ｒ2 ／（Ｒ1 ＋Ｒ2 ）×ＶOUT ・・・・・（２）
【００１５】トランジスタＱ２と共に比較器を構成する
ＮＰＮトランジスタＱ１のベースに印加される基準電圧
ＶR と、トランジスタＱ２のベース電位ＶB とが、ＶR
＞ＶB なる関係にあるときは、トランジスタＱ２はオフ
になり、ＶR ＜ＶB なる関係にあるときは、トランジス
タＱ２がオンとなる。トランジスタＱ２がオン状態にあ
るとき、トランジスタＱ２のコレクタはトランジスタＱ
８のベースに接続されているため、トランジスタＱ８の
ベース電流を供給する電流源14の電流値Ｉ1 より、比較
器を構成する電流源10の電流値ＩS を大きく設定してお
くことにより、出力部を構成するトランジスタＱ８のベ
ース電流Ｉ2 を遮断することができる。
ＮＰＮトランジスタＱ１のベースに印加される基準電圧
ＶR と、トランジスタＱ２のベース電位ＶB とが、ＶR
＞ＶB なる関係にあるときは、トランジスタＱ２はオフ
になり、ＶR ＜ＶB なる関係にあるときは、トランジス
タＱ２がオンとなる。トランジスタＱ２がオン状態にあ
るとき、トランジスタＱ２のコレクタはトランジスタＱ
８のベースに接続されているため、トランジスタＱ８の
ベース電流を供給する電流源14の電流値Ｉ1 より、比較
器を構成する電流源10の電流値ＩS を大きく設定してお
くことにより、出力部を構成するトランジスタＱ８のベ
ース電流Ｉ2 を遮断することができる。
【００１６】一方、トランジスタＱ２がオフ状態にある
場合は、出力部を構成するトランジスタＱ８は、何の制
約も受けず正常に動作する。すなわち、ＶOUT ＜（１＋
Ｒ1／Ｒ2 ）×ＶR の状態においては、出力電圧ＶOUT
は何らの制限も受けないが、出力電圧ＶOUT が（１＋Ｒ
1 ／Ｒ2 ）×ＶR を越えた時点で、出力部の入力電流Ｉ
2 が遮断され、出力電圧ＶOUT は、（１＋Ｒ1 ／Ｒ2 ）
×ＶR の電圧に制限される。
場合は、出力部を構成するトランジスタＱ８は、何の制
約も受けず正常に動作する。すなわち、ＶOUT ＜（１＋
Ｒ1／Ｒ2 ）×ＶR の状態においては、出力電圧ＶOUT
は何らの制限も受けないが、出力電圧ＶOUT が（１＋Ｒ
1 ／Ｒ2 ）×ＶR を越えた時点で、出力部の入力電流Ｉ
2 が遮断され、出力電圧ＶOUT は、（１＋Ｒ1 ／Ｒ2 ）
×ＶR の電圧に制限される。
【００１７】したがって、この実施例においては、出力
電圧ＶOUT の制限値を、基準電圧ＶR 又は抵抗Ｒ1 とＲ
2 の比を可変とすることにより、連続的な任意の値に設
定することができる。また出力電圧の制限に関して、ト
ランジスタやダイオードのオン抵抗は関与していないた
め、ハードな出力電圧の制限特性を得ることが可能とな
る。
電圧ＶOUT の制限値を、基準電圧ＶR 又は抵抗Ｒ1 とＲ
2 の比を可変とすることにより、連続的な任意の値に設
定することができる。また出力電圧の制限に関して、ト
ランジスタやダイオードのオン抵抗は関与していないた
め、ハードな出力電圧の制限特性を得ることが可能とな
る。
【００１８】また、制限値は、抵抗Ｒ1 とＲ2 の比によ
り決められるが、同一半導体基板上にこれらの抵抗を形
成することにより、温度変化に対しても一定の比を維持
することが容易であり、温度依存性のない電圧制限機能
が得られる。また本実施例の各構成部材は、基本的な半
導体プロセス工程で実現可能なデバイスにより構成され
ているため、半導体集積回路として容易に作成可能であ
る。
り決められるが、同一半導体基板上にこれらの抵抗を形
成することにより、温度変化に対しても一定の比を維持
することが容易であり、温度依存性のない電圧制限機能
が得られる。また本実施例の各構成部材は、基本的な半
導体プロセス工程で実現可能なデバイスにより構成され
ているため、半導体集積回路として容易に作成可能であ
る。
【００１９】更に、本実施例における電圧制限手段は、
演算増幅器の応用として接続される外部の素子に依存し
ていないため、反転増幅器，非反転増幅器，ボルテージ
フォロアへの応用など、演算増幅回路の一般的な応用に
対しても適用可能である。
演算増幅器の応用として接続される外部の素子に依存し
ていないため、反転増幅器，非反転増幅器，ボルテージ
フォロアへの応用など、演算増幅回路の一般的な応用に
対しても適用可能である。
【００２０】次に、本発明の第２実施例を図３に基づい
て説明する。この実施例は、図２に示した実施例におい
て、比較器を構成するＮＰＮトランジスタＱ２のベース
を、電圧変換部を構成する抵抗Ｒ1 ，Ｒ2 を介さずに、
直接、出力端子３に接続して構成したものである。
て説明する。この実施例は、図２に示した実施例におい
て、比較器を構成するＮＰＮトランジスタＱ２のベース
を、電圧変換部を構成する抵抗Ｒ1 ，Ｒ2 を介さずに、
直接、出力端子３に接続して構成したものである。
【００２１】このように構成した実施例においても、図
２に示した第１実施例と同様に、出力電圧ＶOUT に制限
を与えるものであることは明らかであるが、この実施例
においては、出力電圧ＶOUT の制限値は、基準電圧入力
端子９に印加される基準電圧ＶR に等しくなる。
２に示した第１実施例と同様に、出力電圧ＶOUT に制限
を与えるものであることは明らかであるが、この実施例
においては、出力電圧ＶOUT の制限値は、基準電圧入力
端子９に印加される基準電圧ＶR に等しくなる。
【００２２】上記各実施例においては、出力電圧は高電
位側で制限を受けるようにしたものを示したが、図２及
び図３に示した実施例における各トランジスタの極性及
び電源端子の正負を逆にすれば、低電位側での電圧制限
機能を有した演算増幅回路が得られることは言うまでも
ない。
位側で制限を受けるようにしたものを示したが、図２及
び図３に示した実施例における各トランジスタの極性及
び電源端子の正負を逆にすれば、低電位側での電圧制限
機能を有した演算増幅回路が得られることは言うまでも
ない。
【００２３】
【発明の効果】以上、実施例に基づいて説明したよう
に、本発明によれば、出力電圧の制限値を連続的に任意
に設定でき、且つ演算増幅回路の応用への制約を与えな
い出力電圧制限機能付きの演算増幅回路を提供すること
ができる。
に、本発明によれば、出力電圧の制限値を連続的に任意
に設定でき、且つ演算増幅回路の応用への制約を与えな
い出力電圧制限機能付きの演算増幅回路を提供すること
ができる。
【図１】本発明に係る電圧制限機能付き演算増幅回路を
説明するための概念図である。
説明するための概念図である。
【図２】本発明の第１実施例を示す回路構成図である。
【図３】本発明の第２実施例を示す回路構成図である。
【図４】従来の電圧制限機能付き演算増幅回路を示す回
路構成図である。
路構成図である。
【図５】図４に示した従来例における入力電圧に対する
出力電圧の特性を示す図である。
出力電圧の特性を示す図である。
１ 非反転入力端子 ２ 反転入力端子 ３ 出力端子 ４ 差動入力部 ５ 増幅部 ６ 出力部 ７ 電圧変換部 ８ 比較器 ９ 基準電圧入力端子 11 正側電源端子 12 負側電源端子 10，13，14，15 電流源
Claims (2)
- 【請求項１】 非反転入力端子と反転入力端子に入力さ
れた信号の差電圧を検出する差動入力部と、該差動入力
部の出力信号を増幅する増幅部と、該増幅部の出力信号
をインピーダンス変換する出力部とからなる演算増幅回
路において、前記出力部の出力電圧と、所定の基準電圧
とを比較する比較手段を備え、該比較手段の出力により
前記出力部の入力電流を制限するように構成したことを
特徴とする電圧制限機能付き演算増幅回路。 - 【請求項２】 前記出力部の出力と前記比較手段との間
に、前記出力部の出力電圧を電圧変換する電圧変換手段
を備え、前記比較手段は前記電圧変換手段の出力電圧と
前記基準電圧を比較するように構成したことを特徴とす
る請求項１記載の電圧制限機能付き演算増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5106037A JPH06303054A (ja) | 1993-04-09 | 1993-04-09 | 電圧制限機能付き演算増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5106037A JPH06303054A (ja) | 1993-04-09 | 1993-04-09 | 電圧制限機能付き演算増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06303054A true JPH06303054A (ja) | 1994-10-28 |
Family
ID=14423449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5106037A Withdrawn JPH06303054A (ja) | 1993-04-09 | 1993-04-09 | 電圧制限機能付き演算増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06303054A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010119091A (ja) * | 2008-10-16 | 2010-05-27 | Fuji Electric Systems Co Ltd | 信号増幅回路 |
| JP2016127421A (ja) * | 2014-12-26 | 2016-07-11 | アルプス電気株式会社 | 出力回路及びこれを有する電流センサ |
-
1993
- 1993-04-09 JP JP5106037A patent/JPH06303054A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010119091A (ja) * | 2008-10-16 | 2010-05-27 | Fuji Electric Systems Co Ltd | 信号増幅回路 |
| JP2016127421A (ja) * | 2014-12-26 | 2016-07-11 | アルプス電気株式会社 | 出力回路及びこれを有する電流センサ |
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