JP5471172B2

JP5471172B2 - 信号増幅回路

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Inventors: 睦雄西川; 克之植松; 和宏松並
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Description

この発明は、自動車用、自動二輪車用および産業用のとして用いられる電気・電子機器用の信号増幅回路に関するものであり、特に自動車用および自動二輪車用として用いられている半導体物理量センサの信号増幅回路に関するものである。

今日、自動車や自動二輪車の分野では、これまで機械的な部品によって制御が行われていた箇所において、電気・電子部品による制御へ置き換わりが加速度的に進んでいる。
また、従来から用いられている電子部品についても、より高度な制御を目的として製品の高精度化・多機能化が進められている。

例えば、インテークマニホールド内の圧力や、ブレーキ用の油圧を計測するため等に用いられる圧力センサでは、圧力を計測して出力する機能に加え、自己の故障を検出する機能（ダイアグノシス機能：以後ダイアグ機能と呼ぶ）が要求されるようになってきている。

図６は、従来の圧力センサの要部構成図である。圧力センサは圧力検出部と、信号増幅回路１０ｃで構成され、圧力検出部で圧力をピエゾ効果で電気信号に変換し、その電気信号を信号増幅回路１０ｃで処理し、処理された信号が信号増幅回路１０ｃの出力端子０２（圧力センサの出力端子でもある）からＥＣＵ（エンジン・コントロール・ユニット）へ出力される。

前記のダイアグ機能は、圧力センサとＥＣＵとの間を接続する配線の断線（ワイヤボンディング，リードフレームおよびハーネス等の断線）をセンサ自身が検出し、これをＥＣＵ側に伝えるというものであり、この機能により、万が一故障が発生した場合においてもそれを検出することにより、大事に至るのを防ぐという、フェールセーフ機能を実現している。

図７は、圧力センサの出力特性およびダイアグ機能を表した概念図（グラフ）である。Ｘ軸はセンサが測定する圧力（ｋＰａ）を示しており、Ｙ軸は圧力センサから出力される出力電圧（Ｖ）を示している。尚、以下の説明は概説であり，詳細な説明は後述する。

これまで、ダイアグ機能を有さない圧力センサでは、測定する圧力に応じて、ある決められた電圧を出力するのみであり、具体的には図７中のＶｂ〜Ｖｃの範囲（定常出力範囲）を出力する機能が備わっているのみである。

一方、ダイアグ機能を有する圧力センサでは、前述した定常出力範囲に加え、ワイヤ等が断線した際には、圧力センサの出力がＶａ以下の電圧もしくはＶｄ以上の電圧（ダイアグ領域）を出力する形態をとっており、このダイアグ領域の電圧をＥＣＵが受けることで、圧力センサが異常状態になったことを検知している。

ここで、圧力センサにダイアグ機能を実現させる為には、以下の２点の技術的手段が必要となる。
（１）ワイヤやハーネス等が断線した際に、ダイアグ領域の電圧を出力する手段。

（２）圧力センサが正常な状態の時に、ダイアグ領域の電圧を出力させない手段。
まず、（１）については、特許文献１に開示されているのでここでは省略する。
次に、（２）についてであるが、従来法としては、信号処理回路（出力用の演算増幅器：オペアンプ４１）の飽和電圧を利用するという形が最も一般的な方法である。

図８は、圧力センサの一般的な信号処理回路として用いられる信号増幅回路の回路図である。この信号増幅回路１０ｃは負帰還増幅回路４０であり、差動増幅回路４０ａと抵抗４６で構成され、差動増幅回路４０ａは、オペアンプ４１と、５つの抵抗４２、４３、４４、４５、４６によって構成されている。入出力端子として、正入力のＶｉｎ＋端子０１１、負入力のＶｉｎ−端子０１２、出力端子となるＶｏｕｔ端子０２、さらにオフセット電圧となる第３基準電圧源７０とを有している。

Ｖｉｎ＋端子０１１と第３基準電圧源７０との間には抵抗４４、４５が直列接続されており、抵抗４４、４５の接続点はオペアンプ４１の非反転入力端子（＋端子）へ接続されている。

また、Ｖｉｎ−端子０１２とオペアンプ４１の出力端子４１ｂとの間には抵抗４２、４３、４６が直列接続されている。抵抗４２、４３の接続点はオペアンプ４１の反転入力端子（＋端子）へ接続されており、抵抗４３、４６の接続点はＶｏｕｔ端子０２へ接続されている。

信号増幅回路１０ｃの出力電圧Ｖｏｕｔは、おおよそ、以下の式にて求めることが可能である。ＶｏｕｔをＶｏｕｔ端子０２の電圧、Ｖｉｎ＋をＶｉｎ＋端子０１１の電圧、Ｖｉｎ−をＶｉｎ−端子０１２の電圧、Ｒ４３を抵抗Ｒ４３の抵抗値、Ｒ４２を抵抗Ｒ４２の抵抗値、Ｖｒｅｆ３を第３基準電圧源７０の電圧とすると、
Ｖｏｕｔ＝（Ｖｉｎ＋ − Ｖｉｎ−）×（Ｒ４３÷Ｒ４２）＋Ｖｒｅｆ３
となる。

この信号増幅回路１０ｃにおいて、出力の上限飽和電圧および下限飽和電圧は、オペアンプ４１の上下限飽和電圧および抵抗４６で発生する電圧降下で決定される。さらに具体的に言うと、前述した２項目は以下の要素に依存している。

＜オペアンプ４１の上下限飽和電圧＞
（１）オペアンプ４１の出力段に使用しているトランジスタの飽和電圧（サチュレーション電圧）
（２）オペアンプ４１の出力段に使用しているトランジスタのインピーダンス成分
＜抵抗４６にて発生する電圧降下＞
（３）抵抗４６の抵抗値
（４）抵抗４６に流れる電流（≒Ｖｏｕｔ端子０２より流入出する負荷電流）
図９、図１０は、出力の下限飽和電圧、上限飽和電圧について説明する図である。

図９において、出力の下限飽和電圧は、図９のオペアンプ４１の出力段のトランジスタＴｒ２（ＭＯＳＦＥＴ）のソース電位であるグランドＧＮＤ、つまり０Ｖに、（１）オペアンプ４１のシンク電流Ｉ０３で生ずるオペアンプ４１の出力段のトランジスタＴｒ２（ＭＯＳＦＥＴ）のオン電圧にこのＴｒ２のインピーダンスによる電圧を合わせたＴｒ２の電圧Ｖ５と、（２）抵抗４６で発生する電圧Ｖ６と、を加算した電圧となり０．２Ｖ程度となる。

一方、図１０において、出力の上限飽和電圧はトランジスタＴｒ１（ＭＯＳＦＥＴ）のドレイン電圧である電源電圧ＶＤＤ、つまり５Ｖ程度から、（１）オペアンプ４１のソース電流Ｉ１３で生ずるトランジスタＴｒ１（ＭＯＳＦＥＴ）のオン電圧にそのＴｒ１のインピーダンスによる電圧を合わせた電圧Ｖ４と、（２）抵抗４６で発生する電圧Ｖ７と、を差し引いた電圧となり４．８Ｖ程度である。

前記の通り、従来の信号増幅回路１０ｃは出力の飽和電圧を決定する要素がオペアンプ４１を構成するトランジスタＴｒ１、Ｔｒ２の特性や抵抗４６の抵抗値に依存している。例えば、抵抗４６の抵抗値およびＴｒ１、Ｔｒ２の電圧Ｖ４、Ｖ５が小さくなると下限飽和電圧は低下し、上限飽和電圧は上昇する。逆にこれらの値が大きくなると、下限飽和電圧は上昇し、上限飽和電圧は低下する。

このように、下限飽和電圧および上限飽和電圧は、オペアンプ４１を構成するトランジスタＴｒ１、Ｔｒ２の特性や抵抗４６の値に依存しているために、それらを製造するときの「製造バラツキ」およびそれらの「温度依存性」により下限飽和電圧および上限飽和電圧に変動が生じやすく、これらの飽和電圧を少ないバラツキに抑制することは困難になる。尚、図９、図１０において、抵抗４６を流れる電流は点線で示した負荷側から流れ込む電流Ｉ７および負荷側へ流れ出す電流Ｉ８もあるが、前記の説明では省略した。また図９、図１０のＴｒ１はｐチャネルＭＯＳＦＥＴであってもよい。

前記の製造バラツキおよび温度依存性が圧力センサの出力特性にどのような影響を与えるかについて図７を再度用いて説明する。図７において、目標とする圧力センサの出力は実線ｂで表した。つまり、飽和電圧領域（電圧が一定になっている領域でそのときの一定電圧が飽和電圧である）が位置する箇所は、定常出力範囲の外側で、且つ、ダイアグ領域の内側に位置する領域であり、下限飽和電圧がＶａ〜Ｖｂの範囲（Δ１）、上限飽和電圧がＶｃ〜Ｖｄの範囲（Δ２）に位置することである。

定常出力範囲は圧力に応じてリニアな電圧を出力しており、圧力センサが定常動作しているときに（配線の断線などがない状態のとき）、故障ではないが何らかの要因で定常範囲を超えるような過大な圧力（もしくは過小な圧力）が加わった場合には、圧力センサは動作を続行することが望ましい。そのため、信号増幅回路１０ｃの出力は、ダイアグ領域に至らない電圧の区間、つまりＶａ〜Ｖｂの範囲，Ｖｃ〜Ｖｄの範囲で飽和することが望まれる。

しかしながら、前述した「製造バラツキ」や「温度依存性」の影響により、信号増幅回路１０ｃの出力電圧範囲が広くなってしまった（飽和しにくくなった）場合は、点線ａに示すような出力電圧となる。点線ａの出力特性では、飽和電圧がダイアグ領域に位置しているため、圧力センサが定常動作しているときでも、飽和電圧がダイアグ領域に入り込む場合が発生し、その場合はＥＣＵが「センサの故障」と誤診断してしまう不具合を生じる。

逆に信号増幅回路１０ｃの出力電圧範囲が狭くなってしまった（飽和しやすくなった）場合は、点線ｃに示すような形になり、圧力に対してリニアな電圧を出力すべき領域（ＶｂやＶｃに近い領域）で飽和してしまい、圧力センサ本来の機能を果たせなくなるという問題を引き起こしてしまう。

以上のような問題を回避するための手段の一つとして、製造バラツキや温度依存性による飽和電圧のバラツキ範囲を考慮して、ダイアグ領域と定常出力範囲を設定するとよい。
つまり、出力特性の飽和電圧のバラツキを吸収できるように、Ｖａ〜Ｖｂ，Ｖｃ〜Ｖｄの区間を広く確保しておけば良い。

しかしながら、従来の信号増幅回路１０ｃの飽和電圧のバラツキ範囲は大きい。一例として、従来例の信号増幅回路１０ｃにおける下限飽和電圧の温度依存性および製造バラツキ範囲を図１１のグラフに示す。Ｘ軸は温度（℃）、Ｙ軸は下限飽和電圧（Ｖ）、ＭＡＸは製造ばらつきにより最も下限飽和電圧が大きくなったものの値を示し，ＴＹＰは下限飽和電圧が設計どおりの値になったものの値を示し，ＭＩＮは製造ばらつきによりもっとも下限飽和電圧が小さくなったものの値を示している。

図１１によると、信号増幅回路１０ｃの下限飽和電圧は、温度により７０ｍＶ程度、製造バラツキにより７０ｍＶ程度、合計で１４０ｍＶ程度のバラツキを起こしてしまうことがわかる。なお、本例では電源電圧＝５Ｖにて測定を実施している。つまり電源５Ｖに対して１４０ｍＶ＝全範囲の２．８％のバラツキ範囲を有していることになり、決して小さくはないことがわかる。さらに上限飽和電圧でも同様にバラツキ範囲が発生することになるのは言うまでもない。

この大きなバラツキ範囲を小さくするためには、オペアンプ４１のトランジスタＴｒ１，Ｔｒ２の特性（オン電圧やインピーダンスなど）や抵抗４６の抵抗値の製造バラツキを小さくする必要がある。この製造バラツキは圧力センサの特性選別や製造方法の工夫で小さくできるが、製造コストが増大する。一方、温度依存性については、材料固有の温度依存性に関係するので小さくすることは困難である。

これを解決する方法ために、各要素（トランジスタや抵抗など）の製造バラツキや温度依存性の影響を受けにくくして、出力特性である飽和電圧のバラツキが小さい信号増幅回路が特許文献２や特許文献３に開示されている。

図１２は、特許文献２に開示されている信号増幅回路の構成である。信号増幅回路１０ａは、負帰還増幅回路４０と下限電圧制限回路２０と上限電圧制限回路３０で構成され、負帰還増幅回路４０は、差動増幅回路４０ａと抵抗４６で構成され、差動増幅回路４０ａはＶｉｎ＋端子０１１と、Ｖｉｎ−端子０１２と、第１〜３基準電圧源５０，６０，７０と、オペアンプ４１と４つの抵抗４２〜４５から構成される。下限電圧制限回路２０はオペアンプ２１と、逆流防止用のダイオード２２から構成され、上限電圧制限回路は３０オペアンプ３１と、逆流防止用のダイオード３２から構成される。信号増幅回路１０ａの出力端子（Ｖｏｕｔ端子０２）は負帰還増幅回路４０の出力端子４０ｂと接続し，出力端子４０ｂは抵抗４３と抵抗４６の接続点４０ｃと接続する。図中の４１ｂはオペアンプ４１の出力端子であり出力端子４１ｂと抵抗４６の一端が接続し、抵抗４６の他端と接続点４０ｃが接続する。

下限電圧制限回路２０は、オペアンプ２１の非反転入力端子（＋端子）が第１基準電圧源５０へ接続されており、オペアンプ２１の反転入力端子（−端子）にはＶｏｕｔ端子０２が接続されている。またオペアンプ２１の出力端子にはダイオード２２のアノード端子が接続されており、ダイオード２２のカソード端子はＶｏｕｔ端子０２へ接続された構成になっている。

さらに、上限電圧制限回路３０は、オペアンプ３１の非反転入力端子（＋端子）が第２基準電圧源６０へ接続されており、オペアンプ３１の反転入力端子（−端子）にはＶｏｕｔ端子０２が接続されている。またオペアンプ３１の出力端子にはダイオード３２のカソード端子が接続されており、ダイオード３２のアノード端子はＶｏｕｔ端子０２へ接続された構成になっている。

この構成とすることで、各要素（トランジスタや抵抗など）の製造バラツキや温度依存性の影響を受けにくくして、出力特性である飽和電圧のバラツキを小さくしている。
また、図１３は、特許文献３にが開示されている信号増幅回路の構成である。Ｑ１８、Ｑ１９、Ｒ１３、Ｒ１４、Ｒ１５により基準電圧を作成し、Ｑ１４、Ｑ１５が電圧制限のためのトランジスタになり、前述の基準電圧がＱ１４、Ｑ１５のベースに入力されている。

定常時、Ｑ１４およびＱ１５はオフ（非導通）し、オペアンプの出力がＲ１４・Ｒ１５の分圧点−Ｑ１４のＶｂｅ（ベース電圧）を下回ると、Ｑ１４がオン状態へ遷移し、オペアンプに対して電流を流し込み、Ｖｏｕｔの電圧がそれ以下にならないよう制御する。
一方、オペアンプの出力がＲ１３とＲ１４の分圧点＋Ｑ１４のＶｂｅを上回るとＱ１５がオン状態へ遷移。オペアンプから電流を引き込み、Ｖｏｕｔの電圧がそれ以上にならないよう制御する。

また、図１４は特許文献４に開示されている信号増幅回路の構成である。この構成では、特に切替回路などを設けなくても、出力電圧Ｖｏｕｔが下限制限電圧ＶＬよりも高い場合には、オペアンプ１６の動作が支配的となってオペアンプ１７に動作を妨げられることなく反転増幅を行うことができる。

一方、出力電圧Ｖｏｕｔが下限制限電圧ＶＬよりも低い場合には、オペアンプ１７の動作が支配的となってオペアンプ１６に動作を妨げられることなく高精度の下限クランプ動作を行うことができることが記載されている。

尚、オペアンプ１６およびオペアンプ２７は、反転入力端子に出力電圧Ｖｏｕｔを入力して負帰還回路を構成している。また、オペアンプ１６、１７、２７の各位相補償回路２２、２５、３０は出力端子Ｖｏｕｔに接続している。

特開２００３−３０４６３３号公報特開２００７−３１２３６８号公報特開平７−２０９３２６号公報特開２００５−３２８１５１号公報

前記の特許文献２に開示された方法では、出力電圧を固定（クランプ）するにあたり、下限電圧制限回路２０から負帰還増幅回路４０へ流し込むソース電流が必要になる。また、負帰還増幅回路４０から上限電圧制限回路３０へ引き込むシンク電流が必要になる。

また、特許文献３に開示された方法では、クランプ時にはオペアンプへの電流を流し込むか、引き出すかという動作を行なっており、クランプのために消費電流が増大する。
つまり、特許文献２や特許文献３に開示されている方法では、負帰還増幅回路のシンク・ソース能力を大きくしなければならない場合には、例えば、低抵抗負荷駆動の場合などでは、消費電流の増加が飛躍的に大きくなる。また、上限制限電圧の値が低い場合や下限制限電圧の値が高い場合には、消費電流が飛躍的に大きくなる。

また、特許文献４に開示されている方法では、オペアンプ１６とオペアンプ１７の動作の衝突などによる不安定状態は発生しないと言及しているが、実際には、オペアンプ１６とオペアンプ１７の動作で衝突が発生しオペアンプが不安定状態に陥る可能性が高い。このことを図１４と図１５を用いて説明する。

例えば下限制限電圧ＶＬなどのクランプしたい電圧を出力電圧Ｖｏｕｔが通過する前後のタイミングで、（１）オペアンプ１６，１７の応答速度に関係して下降電圧の行き過ぎが発生する。（２）そうすると、帰還ＩＩにより電圧上昇が起こる。（３）そうすると、オペアンプ１６，１７の応答速度に関係して上昇電圧の行き過ぎが発生する。（４）そうすると、帰還Ｉによる電圧降下が起こる。（５）そうすると、また（１）に戻る。ということが過渡的に繰り返され電圧が振動する。

この過渡領域ではアペアンプ１６とオペアンプ１７が共に能動状態にあり、衝突状態が発生する。オペアンプ１６とオペアンプ１７の応答速度が同じ程度である場合には、図１５に示すように下限制限電圧ＶＬ付近で振動が継続しオペアンプ１６，１７の動作が不安定状態になる。

この過度状態において、図１４の回路構成では次のような問題点を抱えている。オペアンプ１６およびオペアンプ１７がともに出力Ｖｏｕｔに位相補償回路２２および位相補償回路２５を接続し、出力Ｖｏｕｔに対する位相補償を行っている。この場合、図１５に示す帰還Ｉが優勢な過度領域と帰還ＩＩが優勢な過度領域では最適な位相補償の値が異なる。具体的には、オペアンプ１７の位相補償を行う際には、Ｎ８に流れる電流も考慮しなければならないのであるが、Ｎ８に流れる電流はオペアンプ１７のみでは制御することができず、オペアンプ１６によって制御されるＮ４の状態にも依存する。つまり、オペアンプ１７の最適な位相補償値はオペアンプ１６の状態によって変化するものであり、このため、位相補償回路２５の抵抗とコンデンサの値の計算が非常に複雑なものとなる。また、オペアンプ１６の位相補償回路２２の抵抗とコンデンサの値も前述と同様にオペアンプ１７にも関与したＮ４の影響にて、非常に複雑な計算となる。

以上が衝突状態の詳細であり、複雑であるが故に実際の回路では不安定な時間帯ができやすい。また、オペアンプ１７の位相補償を行う際には、オペアンプ１６にも関与しているＮ８に流れる電流も考慮する必要があり、位相補償回路２５の抵抗とコンデンサの値を計算が複雑なものになる。

この発明の目的は、前記の課題を解決して、負帰還増幅回路のシンク・ソース能力や、上限制限電圧／下限制限電圧の値によって、消費電流が大きく増加することがない、低消費電流タイプで、オペアンプの動作が安定な信号増幅回路を提供することにある。

前記の目的を達成するために、特許請求の範囲の請求項１記載の発明によれば、負帰還増幅回路と、前記負帰還増幅回路の出力電圧を制限する第１および第２電圧制限回路と、前記第１電圧制限回路に第１基準電圧を印加する第１基準電圧源と、前記第２電圧制限回路に第２基準電圧印加する第２基準電圧源と、を備え、
前記第１電圧制限回路は、前記負帰還増幅回路の出力電圧が前記第１基準電圧を下回るときに、前記負帰還増幅回路の出力端子とグランド端子間の抵抗値を大きくして、前記負帰還増幅回路の下限飽和電圧を前記第１基準電圧に固定し、
前記第２電圧制限回路は、前記負帰還増幅回路の出力電圧が第２基準電圧を上回るときに、前記負帰還増幅回路の出力端子と電圧源端子間の抵抗値を大きくして、前記負帰還増幅回路の上限飽和電圧を前記第２基準電圧に固定する信号増幅回路において、前記負帰還増幅回路は、該負帰還増幅回路の電源の高電位側と該負帰還増幅回路の出力端子との間に接続された第１ＰＭＯＳトランジスタと、前記負帰還増幅回路の電源の低電位側と前記負帰還増幅回路の出力端子との間に接続された第１ＮＭＯＳトランジスタとを有し、前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタとは前記負帰還増幅回路の出力段を構成し、
前記第１電圧制限回路は、第１オペアンプと、前記負帰還増幅回路の電源の低電位側と前記負帰還増幅回路の出力端子との間に接続され前記第１ＮＭＯＳトランジスタと直列接続される第２ＮＭＯＳトランジスタとを有しており、
前記第１オペアンプの反転入力端子は、前記第１基準電圧源に接続されており、
前記第１オペアンプの非反転入力端子は、前記負帰還増幅回路の出力端子に接続されており、
前記第１オペアンプの出力端子は、前記第２ＮＭＯＳトランジスタのゲート端子に接続されており、
前記第２電圧制限回路は、第２オペアンプと、前記負帰還増幅回路の電源の高電位側と前記負帰還増幅回路の出力端子との間に接続され前記第１ＰＭＯＳトランジスタと直列接続される第２ＰＭＯＳトランジスタとを有しており、
前記第２オペアンプの反転入力端子は、第２基準電圧源に接続されており、
前記第２オペアンプの非反転入力端子は、前記負帰還増幅回路の出力端子に接続しており、
前記第２オペアンプの出力端子は、前記第２ＰＭＯＳトランジスタのゲート端子に接続されており、
前記第１オペアンプの出力端子と前記第１オペアンプの差動入力部の出力との間に接続された第１の位相補償用コンデンサと、前記負帰還増幅回路の出力端子と前記負帰還増幅回路の差動入力部の出力との間に接続された第２の位相補償用コンデンサと、を備えたものとする。

また、特許請求の範囲の請求項２記載の発明によれば、請求項１記載の発明において、前記第２ＮＭＯＳトランジスタは、前記第１ＮＭＯＳトランジスタと前記負帰還増幅回路の出力端子との間に接続され、
前記第２ＰＭＯＳトランジスタは、前記第１ＰＭＯＳトランジスタと前記負帰還増幅回路の出力端子との間に接続されているものとする。

また、特許請求の範囲の請求項３記載の発明によれば、負帰還増幅回路と、前記負帰還増幅回路の出力電圧を制限する第１および第２電圧制限回路と、前記第１電圧制限回路に第１基準電圧を印加する第１基準電圧源と、前記第２電圧制限回路に第２基準電圧印加する第２基準電圧源と、を備え、
前記第１電圧制限回路は、前記負帰還増幅回路の出力電圧が前記第１基準電圧を下回るときに、前記負帰還増幅回路の出力端子とグランド端子間の抵抗値を大きくして、前記負帰還増幅回路の下限飽和電圧を前記第１基準電圧に固定し、
前記第２電圧制限回路は、前記負帰還増幅回路の出力電圧が第２基準電圧を上回るときに、前記負帰還増幅回路の出力端子と電圧源端子間の抵抗値を大きくして、前記負帰還増幅回路の上限飽和電圧を前記第２基準電圧に固定する信号増幅回路において、
前記負帰還増幅回路は、該負帰還増幅回路の電源の高電位側と該負帰還増幅回路の出力端子との間に接続された第１ＰＭＯＳトランジスタと、前記負帰還増幅回路の電源の低電位側と該負帰還増幅回路の出力端子との間に接続された第１ＮＭＯＳトランジスタとを有し、前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタとは前記負帰還増幅回路の出力段を構成し、
前記第１電圧制限回路は、第１オペアンプと、前記負帰還増幅回路の電源の低電位側と前記負帰還増幅回路の出力端子との間に接続され前記第１ＮＭＯＳトランジスタと直列接続される第２ＮＭＯＳトランジスタと、第１抵抗と、第２抵抗とを有しており、
前記第１抵抗と前記第２抵抗は直列接続され前記負帰還増幅回路の電源の高電位側と前記負帰還増幅回路の出力端子との間に設けられており、
前記第１オペアンプの反転入力端子は、第１基準電圧源に接続されており、
前記第１オペアンプの非反転入力端子は、前記第１抵抗と前記第２抵抗の接続点に接続されており、
前記第１オペアンプの出力端子は、前記第２ＮＭＯＳトランジスタのゲート端子に接続されており、
前記第２電圧制限回路は、第２オペアンプと、前記負帰還増幅回路の電源の高電位側と前記負帰還増幅回路の出力端子との間に接続され前記第１ＰＭＯＳトランジスタと直列接続される第２ＰＭＯＳトランジスタと、第３抵抗と、第４抵抗とを有しており、
前記第３抵抗と前記第４抵抗は直列接続され前記負帰還増幅回路の電源の低電位側と前記不帰還増幅回路の出力端子との間に設けられており、
前記第２オペアンプの反転入力端子は、第２基準電圧源に接続されており、
前記第２オペアンプの非反転入力端子は、前記第３抵抗と前記第４抵抗の接続点に接続されており、
前記第２オペアンプの出力端子は、前記第２ＰＭＯＳトランジスタのゲート端子に接続されており、
前記第１オペアンプの出力端子と前記第１オペアンプの差動入力部の出力との間に接続された第１の位相補償用コンデンサと、前記負帰還増幅回路の出力端子と前記負帰還増幅回路の差動入力部の出力との間に接続された第２の位相補償用コンデンサと、を備えたものとする。

また、特許請求の範囲の請求項４記載の発明によれば、請求項３記載の発明において、前記第２ＮＭＯＳトランジスタは、前記第１ＮＭＯＳトランジスタと前記負帰還増幅回路の出力端子との間に接続され、
前記第２ＰＭＯＳトランジスタは、前記第１ＰＭＯＳトランジスタと前記負帰還増幅回路の出力端子との間に接続されているものとする。

また、特許請求の範囲の請求項５記載の発明によれば、請求項１〜４記載の発明において、前記負帰還増幅回路は、第３オペアンプと、第５〜第８の４つの抵抗と、正入力端子と、負入力端子と、出力端子とおよび第３基準電圧源とを有しており、
前記第５抵抗の一端は、前記負入力端子に接続されており、他端は前記第６抵抗の一端に接続されており、
前記第７抵抗の一端は、前記正入力端子に接続されており、他端は前記第８抵抗の一端に接続されており、
前記第５抵抗と前記第６抵抗との接続点は前記第３オペアンプの反転入力端子に接続されており、
前記第７抵抗と前記第８抵抗との接続点は前記第３オペアンプの非反転入力端子に接続されており、
前記第６抵抗の他端と前記負帰還増幅回路の出力端子が接続されており、
前記第８抵抗の他端は、第３基準電圧源に接続されているものとする。

また、特許請求の範囲の請求項６記載の発明によれば、請求項１〜５記載の発明において、前記第１オペアンプの出力端子は前記第２ＮＭＯＳトランジスタのゲート端子のみと接続され、前記第２オペアンプの出力端子は前記第２ＰＭＯＳトランジスタのゲート端子のみと接続されていることとする。

特許請求の範囲の請求項７記載の発明によれば、負帰還増幅回路と、前記負帰還増幅回路の出力電圧を制限する下限電圧制限回路と、前記下限電圧制限回路に第１基準電圧を印加する第１基準電圧源と、を備え、
前記下限電圧制限回路は、前記負帰還増幅回路の出力電圧が前記第１基準電圧を下回るときに、前記負帰還増幅回路の出力端子とグランド端子間の抵抗値を大きくして、前記負帰還増幅回路の下限飽和電圧を前記第１基準電圧に固定する信号増幅回路において、
前記負帰還増幅回路は、該負帰還増幅回路の電源の高電位側と該負帰還増幅回路の出力端子との間に接続された第１ＰＭＯＳトランジスタと、前記負帰還増幅回路の電源の低電位側と前記負帰還増幅回路の出力端子との間に接続された第１ＮＭＯＳトランジスタとを有し、前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタとは前記負帰還増幅回路の出力段を構成し、
前記下限電圧制限回路は、第１オペアンプと、前記負帰還増幅回路の電源の低電位側と前記負帰還増幅回路の出力端子との間に接続され前記第１ＮＭＯＳトランジスタと直列接続される第２ＮＭＯＳトランジスタとを有しており、
前記第１オペアンプの反転入力端子は、前記第１基準電圧源に接続されており、
前記第１オペアンプの非反転入力端子は、前記負帰還増幅回路の出力端子に接続されており、
前記第１オペアンプの出力端子は、前記第２ＮＭＯＳトランジスタのゲート端子に接続されており、
前記第１オペアンプの出力端子と前記第１オペアンプの差動入力部の出力との間に接続された第１の位相補償用コンデンサと、前記負帰還増幅回路の出力端子と前記負帰還増幅回路の差動入力部の出力との間に接続された第２の位相補償用コンデンサと、を備えたものとする。

特許請求の範囲の請求項８記載の発明によれば、請求項７の発明において、前記第１オペアンプの出力端子は前記第２ＮＭＯＳトランジスタのゲート端子のみと接続されていることとする。

特許請求の範囲の請求項９記載の発明によれば、負帰還増幅回路と、前記負帰還増幅回路の出力電圧を制限する上限電圧制限回路と、前記上限電圧制限回路に第１基準電圧を印加する第１基準電圧源と、を備え、
前記上限電圧制限回路は、前記負帰還増幅回路の出力電圧が第１基準電圧を上回るときに、前記負帰還増幅回路の出力端子と電圧源端子間の抵抗値を大きくして、前記負帰還増幅回路の上限飽和電圧を前記第１基準電圧に固定する信号増幅回路において、
前記負帰還増幅回路は、該負帰還増幅回路の電源の高電位側と該負帰還増幅回路の出力端子との間に接続された第１ＰＭＯＳトランジスタと、前記負帰還増幅回路の電源の低電位側と前記負帰還増幅回路の出力端子との間に接続された第１ＮＭＯＳトランジスタとを有し、前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタとは前記負帰還増幅回路の出力段を構成し、
前記上限電圧制限回路は、第１オペアンプと、前記負帰還増幅回路の電源の高電位側と前記負帰還増幅回路の出力端子との間に接続され前記第１ＰＭＯＳトランジスタと直列接続される第２ＰＭＯＳトランジスタとを有しており、
前記第１オペアンプの反転入力端子は、第１基準電圧源に接続されており、
前記第１オペアンプの非反転入力端子は、前記負帰還増幅回路の出力端子に接続しており、
前記第１オペアンプの出力端子は、前記第２ＰＭＯＳトランジスタのゲート端子に接続されており、
前記第１オペアンプの出力端子と前記第１オペアンプの差動入力部の出力との間に接続された第１の位相補償用コンデンサと、前記負帰還増幅回路の出力端子と前記負帰還増幅回路の差動入力部の出力との間に接続された第２の位相補償用コンデンサと、を備えたものとする。

特許請求の範囲の請求項１０記載の発明によれば、請求項９の発明において、前記第２オペアンプの出力端子は前記第２ＰＭＯＳトランジスタのゲート端子のみと接続されていることとする。

特許請求の範囲の請求項１１記載の発明によれば、請求項７〜１０の発明において、前記第１オペアンプの非反転入力端子と前記負帰還増幅回路の出力端子との間に抵抗を備えるものとする。

この発明によると、クランプ動作を上限電圧制限回路や下限電圧制限回路および負帰還増幅回路を構成するＭＯＳＦＥＴ（Ｍ１６、Ｍ１７）のオン抵抗を制御することにより、クランプ動作を行う場合に電流の増加がないため、信号増幅回路の消費電流を小さくできる。

また、負帰還増幅回路のシンク・ソース能力を増強する場合には、ＭＯＳＦＥＴ（Ｍ１６、Ｍ１７）のオン抵抗のみの変更でよく、消費電流を増加させる必要が無い。
また、上限制限電圧／下限制限電圧を変化させる場合も、基準電圧（Ｖｒｅｆ１，Ｖｒｅｆ２）の値を変更するのみで良く、この場合に関しても消費電流を増加させる必要がない。

また、位相補償用コンデンサがオペアンプ２２１、２３１内に内蔵され、出力（Ｖｏｕｔ）と接続していないので（オペアンプ内で動作が完結しているため）、オペアンプを安定に動作できる。

以上のことから、低消費電流タイプで安定動作できる信号増幅回路を提供することができる。

この発明の第１実施例の信号増幅回路の要部回路図である。図１のオペアンプ２２１の詳細回路図である。図１のオペアンプ２３１の詳細回路図である。下限制限電圧ＶＬ付近の出力電圧Ｖｏｕｔの振動波形図である。この発明の第２実施例の信号増幅回路の要部回路図である。従来の圧力センサの要部構成図である。圧力センサの出力特性およびダイアグ機能を表した概念図である。圧力センサの一般的な信号処理回路として用いられる信号増幅回路図である。出力の下限飽和電圧について説明する図である。出力の上限飽和電圧について説明する図である。従来例の信号増幅回路における下限飽和電圧の温度依存性および製造バラツキ範囲を示す図である。従来の信号増幅回路の要部回路図である。別の従来の信号増幅回路の要部回路図である。さらに別の従来の信号増幅回路の要部回路図である。出力電圧ＶｏｕｔのＶＬ付近での振動波形図である。この発明の第３実施例の信号増幅回路の要部回路図である。この発明の第３実施例の信号増幅回路の要部回路図である。

実施の形態を以下の実施例で説明する。

図１は、この発明の第１実施例の信号増幅回路の要部回路図である。以下に、回路構成について説明する。
信号増幅回路３００は、負帰還増幅回路２４０、上限電圧制限回路２３０、下限電圧制限回路２２０で構成される。負帰還増幅回路２４０はオペアンプ２４１と抵抗２４２、２４３、２４４および２４５で構成され、抵抗２４２はＶｉｎ−端子（負入力端子）、抵抗２４４はＶｉｎ＋端子（正入力端子）、抵抗２４５は第３基準電圧Ｖｒｅｆ３に接続している。尚、上限電圧制限回路２３０および下限電圧制限回路２２０は、それぞれ第２電圧制限回路および第１電圧制限回路である。

上限電圧制限回路２３０はオペアンプ２３１とＭ１６で構成され、下限電圧制限回路２２０はオペアンプ２２１とＭ１７で構成される。オペアンプ２４１（負帰還増幅回路２４０）の出力端子Ｖｏｕｔは、Ｍ１６とＭ１７の接続点２５０およびオペアンプ２３１の＋端子（非反転入力端子）、オペアンプ２２１の＋端子（非反転入力端子）とそれぞれ接続する。オペアンプ２３１の−端子（反転入力端子）と第２基準電圧Ｖｒｅｆ２、オペアンプ２２１の−端子（反転入力端子）と第１基準電圧Ｖｒｅｆ１とがそれぞれ接続する。オペアンプ２３１の出力端子はＭ１６のゲート端子に接続し、オペアンプ２２１の出力端子はＭ１７のゲート端子に接続する。

ここで、Ｍ１６とＭ１７とは直接接続されているが、Ｍ１５とＭ１８を直接接続し、Ｍ１６をＭ１５とＶＤＤとの間に接続し、Ｍ１７をＭ１８とＧＮＤ間に接続する構成としてもよい。しかし、図１のようにＭ１６とＭ１７を直接接続する構成とする方が、電圧制限を行わない領域（定常出力範囲）にて高精度化が測れるのでより好ましい。

尚、第１基準電圧Ｖｒｅｆ１、第２基準電圧Ｖｒｅｆ２および第３基準電圧Ｖｒｅｆ３として、図１３に示した第１基準電圧源、第２基準電圧源および第３基準電圧源を用いることができる。この基準電圧源は抵抗分圧により発生させた２種類以上の電圧から１種類の電圧を選択する電圧選択手段からなる。この電圧選択手段としては、マルチプレクサを用いる方法や所定のフォトマスクを選択することで所定の分圧抵抗と接続する金属配線を形成し所定の基準電圧を選択する方法やレーザもしくは電流による発熱を用いて、不要な分圧抵抗と接続する金属配線を切断し、所定の分圧抵抗と接続する金属配線のみを残して所定の基準電圧を選択する方法などがある。これらの電圧選択手段については前記の特許文献２に記載のものを用いることができる。

また、オペアンプ２４１は、Ｉｂｉａｓ（定電流源）、Ｍ１１、Ｍ１２、Ｍ１３、Ｍ１４、Ｍ１５、Ｍ１８、Ｍ１９、Ｍ２０、Ｍ２１、Ｍ２２および位相補償用コンデンサＣ１１で構成される。Ｉｂｉａｓ、Ｍ２１、Ｍ２２およびＭ１５は負帰還増幅回路の電源の高電位側であるＶＤＤにそれぞれ接続し、Ｍ１９、Ｍ２０、Ｍ１３，Ｍ１４およびＭ１８は負帰還増幅回路の電源の低電位側であるＧＮＤにそれぞれ接続し、Ｃ１１は接続点２５０と差動入力部（Ｍ１１、Ｍ１２、Ｍ１３、Ｍ１４）の出力との間に接続する。通常、負帰還増幅回路の出力段を構成するＭ１５とＭ１８は接続点２５０に接続しているが、本発明のオペアンプ２４１では切り離されており、Ｍ１５がＭ１６と接続し、Ｍ１８がＭ１７と接続し、Ｍ１６とＭ１７はそれぞれ接続点２５０に接続して負帰還増幅回路２４０を構成している。

Ｍ１６とＭ１７は負帰還増幅回路２４０の構成要素であると同時に上限電圧制限回路２３０および下限電圧制限回路２２０の構成要素でもある。
つぎに回路動作について説明する。定常時において、Ｖｏｕｔ＞Ｖｒｅｆ１かつＶｏｕｔ＜Ｖｒｅｆ２のとき、オペアンプ２３１の出力はＬｏｗであり、Ｍ１６はオン状態にある。また、オペアンプ２２１の出力はＨｉｇｈであり、Ｍ１７はオン状態にある。Ｍ１６とＭ１７が共にオン状態にあるため、オペアンプ２４１を構成するＭ１５とＭ１８は接続点２５０の間は短絡状態となり、通常のオペアンプ動作を行うことができる。

つぎに、Ｖｏｕｔ≧Ｖｒｅｆ２のときは、上限電圧制限動作となる。このときは、オペアンプ２３１の出力がＬｏｗからＨｉｇｈ状態へ遷移する。Ｍ１６がオフ状態へ遷移し、Ｍ１６のオン抵抗が大きくなる。そのため、Ｍ１６で発生する電圧降下（ドロップ）が大きくなり、Ｖｏｕｔ電圧がＶｒｅｆ２以上に高くなろうとすることが阻止される。

つぎに、Ｖｏｕｔ≦Ｖｒｅｆ１のときは、下限電圧制限動作となる。このときは、オペアンプ２２１の出力がＨｉｇｈからＬｏｗ状態へ遷移する。Ｍ１７がオフ状態へ遷移し、Ｍ１７のオン抵抗が大きくなる。そのため、Ｍ１７で発生する電圧降下（ドロップ）が大きくなり、Ｖｏｕｔ電圧がＶｒｅｆ１以下に低くなろうとすることが阻止される。

前記のように、クランプ動作をＭ１６、Ｍ１７のオン抵抗で制御するため、クランプ動作による電流の増加がない。そのため、この信号増幅回路３００の消費電流は小さい。
また、負帰還増幅回路２４０（オペアンプ２４１）のシンク・ソース能力を増強した場合においても、変更すべきはＭ１６、Ｍ１７のオン抵抗のみであり、従来のように消費電流を増加させる必要が無い。

さらに、上限制限電圧または下限制限電圧を変化させる場合も、Ｖｒｅｆ１、Ｖｒｅｆ２の値を変更するのみで良く、この場合に関しても消費電流の増加が発生しない。
以下、従来の図１２の構成と図１の構成との消費電流について説明する。

両者の上限飽和電圧を４．９Ｖ、下限飽和電圧を０．１Ｖとした。よって、第１基準電圧源５０および第１基準電圧Ｖｒｅｆ１は０．１Ｖであり、第２基準電圧源６０および第２基準電圧Ｖｒｅｆ２は４．９Ｖである。オペアンプ４１、２１、３１、２４１、２２１、２３１の電源の高電位側（ＶＤＤ）は５Ｖであり、低電位側はＧＮＤである。抵抗４６は１０Ωとした。オペアンプ４１、２１、３１、２４１、２２１、２３１の下限飽和電圧は０．０５Ｖ、オペアンプ４１，２１，３１、２４１、２２１、２３１の上限飽和電圧は４．９５Ｖと回路定数の値を固定して説明する。

図１２の信号増幅回路１０ａと図１の信号増幅回路３００とで消費電流が異なる最も大きな要因は、上限電圧制限回路内および下限電圧制限回路内のオペアンプ２１、３１、２２１および２３１の電流駆動能力が異なる点である。

図１２で示す信号増幅回路では、下限電圧制限回路２０は、負帰還増幅回路４０の出力が０．１Ｖ未満になると、オペアンプ２１の電源（ＶＤＤ）からオペアンプ２１の出力段を構成するＰＭＯＳトランジスタ、ダイオード２２、抵抗４６、オペアンプ４１の出力段を構成するＮＭＯＳを介してＧＮＤに電流を流すことで下限電圧を制限している。

ここで、その流れる電流を計算すると、
（Ｖｒｅｆ１−オペアンプ４１の下限飽和電圧）／抵抗４６
＝（０．１Ｖ−０．０５Ｖ）／１０Ω ＝５ｍＡ
となり、オペアンプ２１は５ｍＡ以上の電流駆動能力（ソース電流能力）を持たせなければならないことがわかる。

また、上限電圧制限回路３０は、負帰還増幅回路４０の出力が４．９Ｖを超えると、オペアンプ４１の電源（ＶＤＤ）からオペアンプ４１の出力段を構成するＰＭＯＳトランジスタ、抵抗４６、ダイオード３２、オペアンプ３１の出力段を構成するＮＭＯＳを介してＧＮＤに電流を流すことで上限電圧を制限している。

同様に、上限電圧を制限する際の電流を計算すると、
（オペアンプ４１の上限飽和電圧−Ｖｒｅｆ２）／抵抗４６
＝（４．９５Ｖ−４．９Ｖ）／１０Ω ＝５ｍＡ
となり、オペアンプ３１は５ｍＡ以上の電流駆動能力（シンク電流能力）を持たせなければならないことがわかる。

上述の通り、図１２に示す信号増幅回路の動作ではオペアンプ２１およびオペアンプ３１に相当量の電流駆動能力が必要となり、それに伴いオペアンプ２１およびオペアンプ３１の消費電流の増加は避けられない。これが回路全体の消費電流を抑えるのが難しいという問題点を生み出してしまっている。

一方、図１の本実施例の構成では、下限電圧制限回路２２０のオペアンプ２２１および上限電圧制限回路２３０のオペアンプ２３１の出力は、それぞれｎチャネルＭＯＳＦＥＴＭ１７およびｐチャネルＭＯＳＦＥＴＭ１６のゲートに接続されており、Ｍ１７およびＭ１６をオフすることで上限電圧および下限電圧を制限するものであり、オペアンプ２２１の出力段のＮＭＯＳトランジスタＭ２２６およびオペアンプ２３１の出力段のＰＭＯＳトランジスタＭ２３５の電流駆動能力は図１２に示したオペアンプ２１のＰＭＯＳトランジスタおよびオペアンプ３１のＮＭＯＳトランジスタの電流駆動能力に比べて格段に小さくすることができる。

例えば、この値に限定するものではないが、本実施例においては、オペアンプ２２１、オペアンプ２３１の駆動能力を０．５ｍＡ程度（図１０の１／１０以下）に抑えても問題ないことを確認できている。

このため図１の本実施例の構成ではオペアンプ２２１、オペアンプ２３１の消費電流を抑えることが可能であり、回路全体の低消費電流化を図り易いというメリットを有している。

図２は、図１および後述する図５に記載のオペアンプ２２１の詳細回路図である。Ｍ２２７、Ｍ２２８、Ｍ２２１、Ｍ２２２およびＭ２２５はＰＭＯＳトランジスタであり、Ｍ２２３、Ｍ２２４およびＭ２２６はＮＭＯＳトランジスタである。このオペアンプ２２１は、定電流回路（Ｉｂｉａｓ）とこの定電流回路の電流を写し出すミラー回路（Ｍ２２７、Ｍ２２８）と、このミラー回路に接続する差動入力部（Ｍ２２１、Ｍ２２２、Ｍ２２３、Ｍ２２４）と、この差動入力部の出力が接続するオペアンプ２２１の出力段（Ｍ２２５、Ｍ２２６）で構成されている。差動入力部の出力点Ｃと出力段を構成する下側のＭ２２６のゲートが接続し、さらに、差動入力部の出力点Ｃとオペアンプ２２１の出力端子Ａ（出力段を構成するＭ２２５とＭ２２６の接続点）の間にオペアンプ２２１の位相補償用コンデンサＣ２２１が接続される。この位相補償用コンデンサＣ２２１はオペアンプ２２１に内蔵され、差動入力部の出力点Ｃとオペアンプ２２１の出力端子Ａの間に接続されている。

図３は、図１および後述する図５に記載のオペアンプ２３１の詳細回路図である。Ｍ２３３、Ｍ２３４およびＭ２３５はＰＭＯＳトランジスタであり、Ｍ２３１、Ｍ２３２、Ｍ２３７、Ｍ２３８およびＭ２３６はＮＭＯＳトランジスタである。このオペアンプ２３１は、定電流回路（Ｉｂｉａｓ）とこの定電流回路の電流を写し出すミラー回路（Ｍ２３７、Ｍ２３８）と、このミラー回路に接続する差動入力部（Ｍ２３１、Ｍ２３２、Ｍ２３３、Ｍ２３４）と、この差動入力部の出力が接続するオペアンプ２３１の出力段（Ｍ２３５、Ｍ２３６）で構成されている。差動入力部の出力点Ｄと出力段を構成する上側のＭ２３５のゲートが接続し、さらに、差動入力部の出力点Ｄとオペアンプ２３１の出力端子Ｂ（出力段を構成するＭ２３５とＭ２３６の接続点）の間にオペアンプ２３１の位相補償用コンデンサＣ２３１が接続される。この位相補償用コンデンサＣ２３１はオペアンプ２３１に内蔵され、差動入力部の出力点Ｄとオペアンプ２３１の出力端子Ｂの間に接続されている。

本発明では、図１４の構成と違って、オペアンプ２２１、２３１内に内蔵される位相補償用コンデンサＣ２２１、Ｃ２３１は出力端子Ｖｏｕｔと接続していない。このため出力電圧Ｖｏｕｔの影響をオペアンプ２２１、２３１が直接的に受けず独立しているので、オペアンプの動作が安定して信号増幅回路３００の動作を安定化させることができる。

オペアンプ２２１の位相補償用コンデンサの最適な値を計算するにあたっては、ＮＭＯＳトランジスタＭ２２４およびＭ２２６に流れる電流とＭＯＳサイズ、ＰＭＯＳトランジスタＭ２２５のに流れる電流を考慮すれば良い。つまり負帰還増幅回路であるオペアンプ２４１は全く関与せず、オペアンプ２２１の中のみで独立して決定できることがわかる。

同様に、オペアンプ２３１の位相補償用コンデンサの最適な値を計算するにあたっては、ＮＭＯＳトランジスタＭ２３４およびＭ２３６に流れる電流とＭＯＳサイズ、ＰＭＯＳトランジスタＭ２３５のに流れる電流を考慮すれば良く、オペアンプ２２１と同様に、オペアンプ２４１は全く関与せず、オペアンプ２３１の中のみで独立して決定できることがわかる。

さらに、図１５の点線の波形で示した下限制限電圧ＶＬ付近での出力電圧Ｖｏｕｔの振動を収束しやすくするために、電圧を止める側のオペアンプ２２１の応答速度を電圧を止められる側のオペアンプ２４１の応答速度に対して５０倍程度上げて、オペアンプ間に速度差を設けることが有効である。オペアンプ２２１およびオペアンプ２３１の応答速度をオペアンプ２４１の応答速度より５０倍程度早く設定することで、図４に示すように、下限制限電圧ＶＬ付近の出力電圧Ｖｏｕｔ波形の振動を短時間で収束させることができる。また、図示しないが、オペアンプ２３１の応答速度をオペアンプ２４１の応答速度より５０倍程度早く設定することで、上限制限電圧ＶＨ付近の出力電圧Ｖｏｕｔ波形の振動も短時間で収束させることができる。

図１４に記載の構成においても、下限電圧を制限する場合について述べると、オペアンプ１６の応答速度に対してオペアンプ１７の応答速度を早くすることで、出力電圧の振動を短時間で収束させることが考えられるが、応答速度を高めるためには、オペアンプ内各所の電流を強化しなければならない。しかしながら前述したように、オペアンプ１６およびオペアンプ１７に使われている位相補償回路はそれぞれが関与しあっているが故に、オペアンプ１６とオペアンプ１７の応答速度の差を大きくすればするほど最適な位相補償を行える可能性が低くなる。よって、応答速度の差と位相補償とが設計上のトレードオフ関係になるという問題点を露呈し、回路の変更は容易ではない。

尚、オペアンプ２２１およびオペアンプ２３１は非反転入力端子へ出力電圧Ｖｏｕｔを入力して共に正帰還回路を構成している。正帰還回路を構成することにより、オペアンプ２２１およびオペアンプ２３１をオペアンプ２４１から分離・独立させることが可能となるため、出力電圧Ｖｏｕｔに対する位相補償を行う必要がなくなり、オペアンプ２２１およびオペアンプ２３１それぞれの中で位相補償を完結することができる。

図５は、この発明の第２実施例の信号増幅回路の要部回路図である。図１との違いは、ＶＤＤとグランドの間を抵抗Ｒ３１〜Ｒ３４で分圧し、Ｒ３２とＲ３３の接続点をＶｏｕｔ端子に接続し、Ｒ３１とＲ３２の接続点をオペアンプ２２１の＋端子に接続し、Ｒ３３とＲ３４の接続点をオペアンプ２３１の＋端子に接続した点である。

この信号増幅回路４００は、負帰還増幅回路２４０と上限電圧制限回路２３０ａおよび下限電圧制限回路２２０ａで構成される。上限電圧制限回路２３０ａは、オペアンプ２３１、Ｒ３３、Ｒ３４およびＭ１６で構成され、下限電圧制限回路２２０ａは、オペアンプ２２１、Ｒ３１、Ｒ３２およびＭ１７で構成される。

前記したように、Ｒ３３、Ｒ３４はオペアンプ２４１の出力端子ＶｏｕｔとＧＮＤとの間に直列接続され、Ｒ３１、Ｒ３２はオペアンプ２４１の出力端子ＶｏｕｔとＶＤＤとの間に直列接続される。

また、オペアンプ２３１の＋端子はＲ３３、Ｒ３４の接続点に接続され、−端子はＶｒｅｆ２に接続され、出力端子はＭ１６のゲート端子へ接続される。
また、オペアンプ２２１の＋端子はＲ３１、Ｒ３２の接続点に接続され，−端子はＶｒｅｆ１に接続され、出力端子はＭ１７のゲート端子へ接続される。

つぎに、回路動作を説明する。ＶＤＤとＧＮＤの間の電圧をＲ３１〜Ｒ３４で分圧する。Ｒ３１とＲ３２の接続点２５１の電位はＲ３１とＲ３２で分圧された電圧となり、この電圧がオペアンプ２２１の＋端子に入力される。また、Ｒ３３とＲ３４の接続点２５２の電圧はＲ３３とＲ３４で分圧された電圧となり、この電圧がオペアンプ２３１の＋端子に入力される。そのため、オペアンプ２２１の＋端子に入力される電圧はＶＤＤより低く、また、オペアンプ２３１の＋端子に入力される電圧はＧＮＤより高い電圧になる。

そのため、オペアンプ２３１およびオペアンプ２２１に求められる入力電圧範囲を狭めることができる。
その結果、回路構成がより簡素化され、レイアウト面積が削減、コスト削減につなげることができる。

クランプ電圧を高精度化するにあたっては、オペアンプ２３１およびオペアンプ２２１のそれぞれの入力オフセットの高精度化が重要である。この高精度化を達成するためには図１では、オペアンプ２３１およびオペアンプ２２１として入力電圧範囲が広い、所謂、レール・トゥ・レール入力のオペアンプを用いる必要があった。

しかし、図５の構成とすることで、入力電圧範囲の狭いオペアンプ２３１およびオペアンプ２２１を用いても、入力オフセットの高精度化が達成できる。
また、これらの抵抗Ｒ３１〜Ｒ３４を介して流れる電流は、数１００ｋΩ程度の抵抗値に設定すればμＡ程度に抑えることが出来るので、消費電流の増加は殆どない。

以上の実施例では、下限電圧制限回路と上限電圧制限回路の両方の回路を有するものについて説明したが、どちらか一方の回路のみを有するものとしてもよい。
図１６および図１７は、この発明の信号増幅回路の要部回路図である。

図１６（ａ）は、図１の信号増幅回路において、下限電圧制限回路のみを有するものであり、図１６（ｂ）は、図１の信号増幅回路において、上限電圧制限回路のみを有するものである。符号は図１と同じものを付した。

図１７（ａ）は、図５の信号増幅回路において、下限電圧制限回路のみを有するものであり、図１７（ｂ）は、図５の信号増幅回路において、上限電圧制限回路のみを有するものである。符号は図５と同じものを付した。

図１６および図１７においても、オペアンプ２２１は図２のオペアンプを用いることができ、オペアンプ２３１は図３のオペアンプを用いることができる。
上限または下限のどちらかの電圧のみを制限したい場合には、図１６または図１７に記載の信号増幅回路を用いることで本発明の効果を得ることができる。

以上の実施例では負帰還増幅回路の低電位側をＧＮＤとしたが他の場合であっても本発明の効果を同様に得られるものである。

２２０、２２０ａ下限電圧制限回路
２２１、２３１、２４１オペアンプ
２３０、２３０ａ上限電圧制限回路
２４０負帰還増幅回路
２４２〜２４５抵抗
２５０〜２５２接続点
３００、４００信号増幅回路
Ｖｏｕｔ出力電圧／出力端子
ＶＬ下限制限電圧
ＶＨ上限制限電圧

Claims

負帰還増幅回路と、前記負帰還増幅回路の出力電圧を制限する第１および第２電圧制限回路と、前記第１電圧制限回路に第１基準電圧を印加する第１基準電圧源と、前記第２電圧制限回路に第２基準電圧を印加する第２基準電圧源と、を備え、
前記第１電圧制限回路は、前記負帰還増幅回路の出力電圧が前記第１基準電圧を下回るときに、前記負帰還増幅回路の出力端子とグランド端子間の抵抗値を大きくして、前記負帰還増幅回路の下限飽和電圧を前記第１基準電圧に固定し、
前記第２電圧制限回路は、前記負帰還増幅回路の出力電圧が第２基準電圧を上回るときに、前記負帰還増幅回路の出力端子と電圧源端子間の抵抗値を大きくして、前記負帰還増幅回路の上限飽和電圧を前記第２基準電圧に固定する信号増幅回路において、
前記負帰還増幅回路は、該負帰還増幅回路の電源の高電位側と該負帰還増幅回路の出力端子との間に接続された第１ＰＭＯＳトランジスタと、前記負帰還増幅回路の電源の低電位側と前記負帰還増幅回路の出力端子との間に接続された第１ＮＭＯＳトランジスタとを有し、前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタとは前記負帰還増幅回路の出力段を構成し、
前記第１電圧制限回路は、第１オペアンプと、前記負帰還増幅回路の電源の低電位側と前記負帰還増幅回路の出力端子との間に接続され前記第１ＮＭＯＳトランジスタと直列接続される第２ＮＭＯＳトランジスタとを有しており、
前記第１オペアンプの反転入力端子は、前記第１基準電圧源に接続されており、
前記第１オペアンプの非反転入力端子は、前記負帰還増幅回路の出力端子に接続されており、
前記第１オペアンプの出力端子は、前記第２ＮＭＯＳトランジスタのゲート端子に接続されており、
前記第２電圧制限回路は、第２オペアンプと、前記負帰還増幅回路の電源の高電位側と前記負帰還増幅回路の出力端子との間に接続され前記第１ＰＭＯＳトランジスタと直列接続される第２ＰＭＯＳトランジスタとを有しており、
前記第２オペアンプの反転入力端子は、第２基準電圧源に接続されており、
前記第２オペアンプの非反転入力端子は、前記負帰還増幅回路の出力端子に接続しており、
前記第２オペアンプの出力端子は、前記第２ＰＭＯＳトランジスタのゲート端子に接続されており、
前記第１オペアンプの出力端子と前記第１オペアンプの差動入力部の出力との間に接続された第１の位相補償用コンデンサと、前記第２オペアンプの出力端子と前記第２オペアンプの差動入力部の出力との間に接続された第２の位相補償用コンデンサと、前記負帰還増幅回路の出力端子と前記負帰還増幅回路の差動入力部の出力との間に接続された第３の位相補償用コンデンサと、を備えたことを特徴とする信号増幅回路。
前記第２ＮＭＯＳトランジスタは、前記第１ＮＭＯＳトランジスタと前記負帰還増幅回路の出力端子との間に接続され、
前記第２ＰＭＯＳトランジスタは、前記第１ＰＭＯＳトランジスタと前記負帰還増幅回路の出力端子との間に接続されていることを特徴とする請求項１に記載の信号増幅回路。
負帰還増幅回路と、前記負帰還増幅回路の出力電圧を制限する第１および第２電圧制限回路と、前記第１電圧制限回路に第１基準電圧を印加する第１基準電圧源と、前記第２電圧制限回路に第２基準電圧印加する第２基準電圧源と、を備え、
前記第１電圧制限回路は、前記負帰還増幅回路の出力電圧が前記第１基準電圧を下回るときに、前記負帰還増幅回路の出力端子とグランド端子間の抵抗値を大きくして、前記負帰還増幅回路の下限飽和電圧を前記第１基準電圧に固定し、
前記第２電圧制限回路は、前記負帰還増幅回路の出力電圧が第２基準電圧を上回るときに、前記負帰還増幅回路の出力端子と電圧源端子間の抵抗値を大きくして、前記負帰還増幅回路の上限飽和電圧を前記第２基準電圧に固定する信号増幅回路において、
前記負帰還増幅回路は、該負帰還増幅回路の電源の高電位側と該負帰還増幅回路の出力端子との間に接続された第１ＰＭＯＳトランジスタと、前記負帰還増幅回路の電源の低電位側と該負帰還増幅回路の出力端子との間に接続された第１ＮＭＯＳトランジスタとを有し、前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタとは前記負帰還増幅回路の出力段を構成し、
前記第１電圧制限回路は、第１オペアンプと、前記負帰還増幅回路の電源の低電位側と前記負帰還増幅回路の出力端子との間に接続され前記第１ＮＭＯＳトランジスタと直列接続される第２ＮＭＯＳトランジスタと、第１抵抗と、第２抵抗とを有しており、
前記第１抵抗と前記第２抵抗は直列接続され前記負帰還増幅回路の電源の高電位側と前記不帰還増幅回路の出力端子との間に設けられており、
前記第１オペアンプの反転入力端子は、第１基準電圧源に接続されており、
前記第１オペアンプの非反転入力端子は、前記第１抵抗と前記第２抵抗の接続点に接続されており、
前記第１オペアンプの出力端子は、前記第２ＮＭＯＳトランジスタのゲート端子に接続されており、
前記第２電圧制限回路は、第２オペアンプと、前記負帰還増幅回路の電源の高電位側と前記負帰還増幅回路の出力端子との間に接続され前記第１ＰＭＯＳトランジスタと直列接続される第２ＰＭＯＳトランジスタと、第３抵抗と、第４抵抗とを有しており、
前記第３抵抗と前記第４抵抗は直列接続され前記負帰還増幅回路の電源の低電位側と前記不帰還増幅回路の出力端子との間に設けられており、
前記第２オペアンプの反転入力端子は、第２基準電圧源に接続されており、
前記第２オペアンプの非反転入力端子は、前記第３抵抗と前記第４抵抗の接続点に接続されており、
前記第２オペアンプの出力端子は、前記第２ＰＭＯＳトランジスタのゲート端子に接続されており、
前記第１オペアンプの出力端子と前記第１オペアンプの差動入力部の出力との間に接続された第１の位相補償用コンデンサと、前記第２オペアンプの出力端子と前記第２オペアンプの差動入力部の出力との間に接続された第２の位相補償用コンデンサと、前記負帰還増幅回路の出力端子と前記負帰還増幅回路の差動入力部の出力との間に接続された第３の位相補償用コンデンサと、を備えたことを特徴とする信号増幅回路。
前記第２ＮＭＯＳトランジスタは、前記第１ＮＭＯＳトランジスタと前記負帰還増幅回路の出力端子との間に接続され、
前記第２ＰＭＯＳトランジスタは、前記第１ＰＭＯＳトランジスタと前記負帰還増幅回路の出力端子との間に接続されていることを特徴とする請求項３に記載の信号増幅回路。
前記負帰還増幅回路は、第３オペアンプと、第５〜第８の４つの抵抗と、正入力端子と、負入力端子と、出力端子とおよび第３基準電圧源とを有しており、
前記第５抵抗の一端は、前記負入力端子に接続されており、他端は前記第６抵抗の一端に接続されており、
前記第７抵抗の一端は、前記正入力端子に接続されており、他端は前記第８抵抗の一端に接続されており、
前記第５抵抗と前記第６抵抗との接続点は前記第３オペアンプの反転入力端子に接続されており、
前記第７抵抗と前記第８抵抗との接続点は前記第３オペアンプの非反転入力端子に接続されており、
前記第６抵抗の他端と前記負帰還増幅回路の出力端子が接続されており、
前記第８抵抗の他端は、第３基準電圧源に接続されていることを特徴とした請求項１ないし４のいずれか一項に記載の信号増幅回路。
前記第１オペアンプの出力端子は前記第２ＮＭＯＳトランジスタのゲート端子のみと接続され、
前記第２オペアンプの出力端子は前記第２ＰＭＯＳトランジスタのゲート端子のみと接続されていることを特徴とする請求項１ないし５のいずれか一項に記載の信号増幅回路。
負帰還増幅回路と、前記負帰還増幅回路の出力電圧を制限する下限電圧制限回路と、前記下限電圧制限回路に第１基準電圧を印加する第１基準電圧源と、を備え、
前記下限電圧制限回路は、前記負帰還増幅回路の出力電圧が前記第１基準電圧を下回るときに、前記負帰還増幅回路の出力端子とグランド端子間の抵抗値を大きくして、前記負帰還増幅回路の下限飽和電圧を前記第１基準電圧に固定する信号増幅回路において、
前記負帰還増幅回路は、該負帰還増幅回路の電源の高電位側と該負帰還増幅回路の出力端子との間に接続された第１ＰＭＯＳトランジスタと、前記負帰還増幅回路の電源の低電位側と前記負帰還増幅回路の出力端子との間に接続された第１ＮＭＯＳトランジスタとを有し、前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタとは前記負帰還増幅回路の出力段を構成し、
前記下限電圧制限回路は、第１オペアンプと、前記負帰還増幅回路の電源の低電位側と前記負帰還増幅回路の出力端子との間に接続され前記第１ＮＭＯＳトランジスタと直列接続される第２ＮＭＯＳトランジスタとを有しており、
前記第１オペアンプの反転入力端子は、前記第１基準電圧源に接続されており、
前記第１オペアンプの非反転入力端子は、前記負帰還増幅回路の出力端子に接続されており、
前記第１オペアンプの出力端子は、前記第２ＮＭＯＳトランジスタのゲート端子に接続されており、
前記第１オペアンプの出力端子と前記第１オペアンプの差動入力部の出力との間に接続された第１の位相補償用コンデンサと、前記負帰還増幅回路の出力端子と前記負帰還増幅回路の差動入力部の出力との間に接続された第２の位相補償用コンデンサと、を備えたことを特徴とする信号増幅回路。
前記第１オペアンプの出力端子は前記第２ＮＭＯＳトランジスタのゲート端子のみと接続されていることを特徴とする請求項７に記載の信号増幅回路。
負帰還増幅回路と、前記負帰還増幅回路の出力電圧を制限する上限電圧制限回路と、前記上限電圧制限回路に第１基準電圧を印加する第１基準電圧源と、を備え、
前記上限電圧制限回路は、前記負帰還増幅回路の出力電圧が第１基準電圧を上回るときに、前記負帰還増幅回路の出力端子と電圧源端子間の抵抗値を大きくして、前記負帰還増幅回路の上限飽和電圧を前記第１基準電圧に固定する信号増幅回路において、
前記負帰還増幅回路は、該負帰還増幅回路の電源の高電位側と該負帰還増幅回路の出力端子との間に接続された第１ＰＭＯＳトランジスタと、前記負帰還増幅回路の電源の低電位側と前記負帰還増幅回路の出力端子との間に接続された第１ＮＭＯＳトランジスタとを有し、前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタとは前記負帰還増幅回路の出力段を構成し、
前記上限電圧制限回路は、第１オペアンプと、前記負帰還増幅回路の電源の高電位側と前記負帰還増幅回路の出力端子との間に接続され前記第１ＰＭＯＳトランジスタと直列接続される第２ＰＭＯＳトランジスタとを有しており、
前記第１オペアンプの反転入力端子は、第１基準電圧源に接続されており、
前記第１オペアンプの非反転入力端子は、前記負帰還増幅回路の出力端子に接続しており、
前記第１オペアンプの出力端子は、前記第２ＰＭＯＳトランジスタのゲート端子に接続されており、
前記第１オペアンプの出力端子と前記第１オペアンプの差動入力部の出力との間に接続された第１の位相補償用コンデンサと、前記負帰還増幅回路の出力端子と前記負帰還増幅回路の差動入力部の出力との間に接続された第２の位相補償用コンデンサと、を備えたことを特徴とする信号増幅回路。
前記第２オペアンプの出力端子は前記第２ＰＭＯＳトランジスタのゲート端子のみと接続されていることを特徴とする請求項９に記載の信号増幅回路。
前記第１オペアンプの非反転入力端子と前記負帰還増幅回路の出力端子との間に抵抗を備えることを特徴とする請求項７ないし１０のいずれか一項に記載の信号増幅回路。