JPH03163864A - 階層電源型集積回路 - Google Patents
階層電源型集積回路Info
- Publication number
- JPH03163864A JPH03163864A JP1302151A JP30215189A JPH03163864A JP H03163864 A JPH03163864 A JP H03163864A JP 1302151 A JP1302151 A JP 1302151A JP 30215189 A JP30215189 A JP 30215189A JP H03163864 A JPH03163864 A JP H03163864A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- group
- vcc
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000694 effects Effects 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract description 3
- 238000006243 chemical reaction Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 5
- 239000000969 carrier Substances 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000032683 aging Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 210000004243 sweat Anatomy 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［産業上の利用分野１
本発明は集積同路に係り、特に微細化ＣＭＯＳ同路とパ
イ永一ラ回路の混在した集積回路の消費電力を低減させ
る電源電圧の構成に関する。
イ永一ラ回路の混在した集積回路の消費電力を低減させ
る電源電圧の構成に関する。
【従来の技術］
従来、ＣＭＯＳ同路の低電力化あるいはホッ１−キャリ
アから微細ＭＯＳの信頼性守るため電源電圧をチップ内
で降下させ、この降下電圧でＣＭＯＳ回路を動作させる
オンチップ電圧リミッタ方式が提案されている。たとえ
ば第３図は１９８６年東京国際固体材料素子コンファレ
ンス： ，ｐｐ．３０７−３１０ （ＥｘｔｅｎｄＣｄ
Ａｂｓｔｒａｃｔ ｏｆ ｔ．ｈｅ １９８６ Ｉｎ
ｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ
Ｓｏｌｉｄ ＳＩ：ａｔＣＤｅｖｉｃｅｓ ａｎｄ
Ｍａｔｅｒｉａ］ｓ，Ｔｏｋｙｏ，１９８６，ｐｐ．３
０７−３１０）で述へられている４Ｍｌ１ダイナミック
メモリの電圧リミッタ構或である。 【発明が解決しようとする課題】 上記従来技術によれば、第３図に示す様に、外部電源電
圧Ｖｃｃを下げ、その降下電圧Ｉｎｔ．Ｖｃｃ．、■ｎ
ｔ ． ＶＣＣ２とＶｓｓとでメモリセルアレーを含め
たＣＭＯＳ回路群を動作させている。降下電圧で動作さ
せる？とによりチップ内の微細化ＣＭＯＳの信頼性を守
り、また消費電力を減少させる。ここで消費電力ＰＩ１
■は次式のように表される。 Ｐｏ１＝＋ Ｉｃｃ Ｘ Ｖｃｃ ＝ｎＸｆＸＣｒＸＶｓ＋ｇＸＶｃｃ 但しｎはＣＭＯＳ回路の個数、ｆは動作周波数、ＣＴは
ＣＭＯＳ回路の平均負荷容量、Ｖｓｔｇは信号振幅であ
る。ＣＭＯＳ回路ではＶｓ１■はＶｃｃ■とほぼ等しい
ので，上式は ＰＤ１＝ Ｔｃｃ Ｘ Ｖｃｃ ＝ ｎ Ｘ ｆ Ｘ ＣＴ Ｘ ＶＣＣＩＸ ＶＣＣと
なる。一方、電圧降下しない場合は Ｐｏａ ＝ Ｉｃｃ Ｘ Ｖｃｃ ｎＸｆＸｃｒＸＶｃｅＸＶｃｃ このようにＰＤ４はＰＤｏに比べＶｃｃエ／Ｖｃｃとな
り、信号振幅に比例して小さくなる。 しかしＰＤ１のうち、 ＰＤＢ ＝ Ｉｃｅ Ｘ （Ｖｃｃ − Ｖｃｃｘ ）
は電圧降下回路で消費される。ＶｃｃとＶｃｃ．の差が
小さい場合（例えばＶｃｃ ： ５Ｖ ， Ｖｃｃエ＝
４ｖ）では、こ−３ のＰＤＢはＰＤ１に比八小さいが、ＶｃｃとＶｃｃ．の
差が大きい場合は焦視できなくなる。 例えばＶｃｃ ＝ ５ＶでＶｃｃ，． ＝ ２ ， ５
Ｖの場合には、ＰＩ］Ｂが全体のｐｎの１／２を占める
。この場合ｖｃｃ自体をＶｃｃユに近づければ良いがチ
ップ内の回路によっては例えばハイボーラ同路を使う場
合には、Ｖｃｃ＝４〜５Ｖが必要になることもある。 本発明の目的は集積口路の電＃電圧の使用効率を高める
ためにある。特に低電圧で動作するＣＭＯＳ回路と、高
電圧が必要なバイポーう回路がチップ内に泥在し、電源
電圧自身を−Ｆげられない場合にも、全体の消費電力を
下げることができる。 ［課題を解決するための手段１ 上記の日的は第１（高電位側）、第２（低電位側）の外
部電源電圧からその間の第３の電圧を作り、第１、第３
の印加電圧で動作する第ｌの回路群と、第３、第２の印
加電圧で動作する第２の回路群に分けることにより達或
できる。
アから微細ＭＯＳの信頼性守るため電源電圧をチップ内
で降下させ、この降下電圧でＣＭＯＳ回路を動作させる
オンチップ電圧リミッタ方式が提案されている。たとえ
ば第３図は１９８６年東京国際固体材料素子コンファレ
ンス： ，ｐｐ．３０７−３１０ （ＥｘｔｅｎｄＣｄ
Ａｂｓｔｒａｃｔ ｏｆ ｔ．ｈｅ １９８６ Ｉｎ
ｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ
Ｓｏｌｉｄ ＳＩ：ａｔＣＤｅｖｉｃｅｓ ａｎｄ
Ｍａｔｅｒｉａ］ｓ，Ｔｏｋｙｏ，１９８６，ｐｐ．３
０７−３１０）で述へられている４Ｍｌ１ダイナミック
メモリの電圧リミッタ構或である。 【発明が解決しようとする課題】 上記従来技術によれば、第３図に示す様に、外部電源電
圧Ｖｃｃを下げ、その降下電圧Ｉｎｔ．Ｖｃｃ．、■ｎ
ｔ ． ＶＣＣ２とＶｓｓとでメモリセルアレーを含め
たＣＭＯＳ回路群を動作させている。降下電圧で動作さ
せる？とによりチップ内の微細化ＣＭＯＳの信頼性を守
り、また消費電力を減少させる。ここで消費電力ＰＩ１
■は次式のように表される。 Ｐｏ１＝＋ Ｉｃｃ Ｘ Ｖｃｃ ＝ｎＸｆＸＣｒＸＶｓ＋ｇＸＶｃｃ 但しｎはＣＭＯＳ回路の個数、ｆは動作周波数、ＣＴは
ＣＭＯＳ回路の平均負荷容量、Ｖｓｔｇは信号振幅であ
る。ＣＭＯＳ回路ではＶｓ１■はＶｃｃ■とほぼ等しい
ので，上式は ＰＤ１＝ Ｔｃｃ Ｘ Ｖｃｃ ＝ ｎ Ｘ ｆ Ｘ ＣＴ Ｘ ＶＣＣＩＸ ＶＣＣと
なる。一方、電圧降下しない場合は Ｐｏａ ＝ Ｉｃｃ Ｘ Ｖｃｃ ｎＸｆＸｃｒＸＶｃｅＸＶｃｃ このようにＰＤ４はＰＤｏに比べＶｃｃエ／Ｖｃｃとな
り、信号振幅に比例して小さくなる。 しかしＰＤ１のうち、 ＰＤＢ ＝ Ｉｃｅ Ｘ （Ｖｃｃ − Ｖｃｃｘ ）
は電圧降下回路で消費される。ＶｃｃとＶｃｃ．の差が
小さい場合（例えばＶｃｃ ： ５Ｖ ， Ｖｃｃエ＝
４ｖ）では、こ−３ のＰＤＢはＰＤ１に比八小さいが、ＶｃｃとＶｃｃ．の
差が大きい場合は焦視できなくなる。 例えばＶｃｃ ＝ ５ＶでＶｃｃ，． ＝ ２ ， ５
Ｖの場合には、ＰＩ］Ｂが全体のｐｎの１／２を占める
。この場合ｖｃｃ自体をＶｃｃユに近づければ良いがチ
ップ内の回路によっては例えばハイボーラ同路を使う場
合には、Ｖｃｃ＝４〜５Ｖが必要になることもある。 本発明の目的は集積口路の電＃電圧の使用効率を高める
ためにある。特に低電圧で動作するＣＭＯＳ回路と、高
電圧が必要なバイポーう回路がチップ内に泥在し、電源
電圧自身を−Ｆげられない場合にも、全体の消費電力を
下げることができる。 ［課題を解決するための手段１ 上記の日的は第１（高電位側）、第２（低電位側）の外
部電源電圧からその間の第３の電圧を作り、第１、第３
の印加電圧で動作する第ｌの回路群と、第３、第２の印
加電圧で動作する第２の回路群に分けることにより達或
できる。
【作用］
本構或においては、第１の電圧から流れ込んだ４
？流は第１の回路群（ｎ／２個）で消費されたあと第２
の回路群（ｎ／２個）で使用される。第１の同路群の合
計負荷容量と第２の回路群の合計負荷容量をほぼ等しく
配分すればチップ全体の消費電カＰＤ２は次式のように
表される。 ＰＤ． ＝ Ｉｃｃ Ｘ Ｖｃｃ ＝ｆＸ（１／２ＸｎＸＣＴ）ＸＶｓ＋＊ＸＶｃｃ＝１７
２×ＰＤ■ したがって消費電カはＶｃｃ自体を１／２ Ｘ Ｖｃｃ
にしたのと等しく、低振幅化による低電カ化の効果が大
きい。後の実施例で述べるが電圧降下口路の構戒によっ
ては，その定常電流をほとんどゼロにすることができる
。 ［実施例］ 以下本発明を実施例を用いて詳しく説明する。 第１図は本発明の原理的な実施例である。その特徴は回
路ブロックＡ■，Ａ２を２段積みにすることである。す
なわちＡエはＶｃｃとｖｃ１の印加電圧で動作し、Ａ２
はＶＣエとＶｓｓの印加電圧で動作する。 Ｂは高電圧で動作させる回路ブロックである。Ｂ？例に
はバイポーラ力レン１へスイッチを含んだＦＣＬ入出力
門路がある。１３は印加電圧Ｖｃｃとｖ！；８とで動作
する。内部電圧発生回路ＤではＶｃｃとＶｓｓのほぼ中
間の電圧Ｖｃ，を発生する。例えばＶｃｃ＝５Ｖ，ＶＳ
Ｓ＝ＯＶ，ＶＣ■＝２．５Ｖに選ぶ。破線は入出力信号
線または内部信号線を表わし、実線は電源線を表わす。 ■〕自体の消費電流は小さく抑え、Ｖｃエが目標の電圧
よりずれた場合のみ，目標の電圧に復帰させるため電流
を消費する回路構或が、低電力化のうえで望ましい。 ＶｃｃからＡ１に流れ込んだ電流は、そのままＡ２に流
れ込み． ＶＳＳに流れ出す。このためにはＡエ，Ａ２
の負荷容量の総和が等しいことが望ましい。 Ｂ，Ａ１，Ａ２のブロック間の信号のやりとりにはレベ
ル変換口路が必要であるが、これについては後述する。 本構成によりＡ■，Ａ２は各々ｌ ／ ２ Ｘ Ｖｃ
ｃと低電圧で動作するので前述したように微細化ＣＭＯ
Ｓのホットキャリア等、に対する信頼性を保ちながら，
電源電圧を１７２にしたのと等しい低消費電？で動作さ
せることができる。 第２図は同路群Ａ１，Ａ，，Ａ，を３段積みにした場合
である。内部電圧発生回路■〕ではＶｃｃとＶｓｓの間
のほぼ２／３．１／３の電圧Ｖｃ． １ｖｃ２を発生す
る。その他の回路構成は第ｌ図と同様である。本構成に
より回路群Ａよ，Ａ２，Ａ３で消費される電力の和は各
々に１／３ＸＶｃｃを印加したのと等しく、第１図に比
べ、さらに低消費電力を実現できる。 第４図は第１図の構或でさらに電圧降下同路Ｌを追加し
た例である。同図では入出力回路ｎは省略したが、第１
図と同様に内蔵する場合もありうる。本実施例では外部
印加電圧Ｖｃｃを回路Ｌで降下させてつくったＶＣＬを
回路群Ａ１と内部電圧発生回路Ｄに印加する。回路群Ａ
■はＶｃｔ．， Ｖｃｔの印加電圧で動作するＣＭＯＳ
同路群である。また、同路群Ａ２は．Ｖｃエ＋Ｖｓｓの
印加電圧で動作するＣＭＯＳ同路群である。 このような電圧降下同路Ｌの回路例としては、例えばイ
ー・エス・エス・シー・アイ・アール・７ ？ー′８８、ダイジェスト オブ テクニカルペーパー
ズ、第２〜５頁（ＥＳＳＣＩＲＣ’８８ Ｄｉｇｅｓｔ
ｏｆＴｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ｐｐ．２
−５）に示される回路を用いればよい。 第５口はＶＣＣＩ ＶＣＬＩ ＶＣＩの電圧関係の設計
例を示す。通常動作域（３Ｖ＜Ｖｃｃ＜６Ｖ）ではＶｃ
ｃの変化に対しＶｃ＋、，Ｖｃよは一定に設定する。第
５図の電圧設定では回路群Ａ１，Ａ２は各々１．５Ｖで
動作する。一方エージング域（ ６ Ｖ ＜ Ｖｃｃ）
では、Ｖｃｃの増加に対しＶＣＬ， Ｖｃ１を上昇させ
、不良デバイスのスクリーニングを行うことができる。 このように第４図、第５図の実施例では電圧降下回路Ｌ
を追加したことにより、通常動作域での回路の定電圧化
による安定動作と低電力動作を両立させることができる
。なお電圧降下回略Ｌで消費される電力は同路群Ａ■，
Ａ２の２段積みにより第３図の従来例の如きｔ段だけの
ものに比べれば小さくでき、全体の消費電力も小さい。 以上に述べた第１図、第２図、第４図の内＠電一８ ？発生回路Ｄは出力電圧が設定電圧の近辺ではその消費
電流が小さく、出力電圧が変動したときだけ元の電位に
戻すような回路構或をとることが望ましい。Ｄの消費電
流が大きいと２段積み同路構或による低電力化の効果が
相殺される。 次にこうした低電力で負荷電流供給＆吸収能力の大きい
内部電圧発生回路Ｄの構成例を第６図、第７図、第８図
に示す。 第６図は特開昭６２−１１８５の第２図に開示された１
／ ２ Ｘ Ｖｃｃ発生回路である。この同路はＭＯ
Ｓトランジスタだけで構或され、Ｍ Ｏ ＳのＱ５３と
Ｑ５６、Ｑ ５ ４とＱ５■のＶＴＨが図中に示した関
係を保てば、Ｑ，，からＱ ５７への貫通電流がほとん
ど流れない。Ｑ ！＋２ １ ＱＳ３ ＋ Ｑ！；４
＋ ＱＧ！；には小さな貫通電流が流れる。Ｑ５■とＱ
ｓ ｓのｇｍ比を調整することにより任意のＶｃエレ
ベルを発生できる。内部電圧ＶＨと出力電圧Ｖｃエとは
等しい。Ｃｐは出力平滑用のコンデンサであり多段積み
回路群の動作に対してＶｃ．の変動を抑えるものである
。 第７図、第８図は第６口に対し、出力トランジ？タの一
部に電流龍＠能力が大きいバイポーラを用いたもので前
段口路もこれに応して小修正している。また、本実施例
では第６図に比べ一層、負荷電流の変化に対する電圧変
動を小さくできる。 さて第９図（ａ），第ｌＯ図（ａ）は多段積み回路群相
互のレベル変換同路の例である。回路群から別の回路群
への信号のやりとりはこれらの同路によりレベル変換を
してからおこなう。このうち第９図は回路群Ａ２からＡ
、へのレベルアンプの変換回路、第１０図は回路群Ａ■
からＡ２へのレベルダウンの変換同路である。ともにカ
レントミラー型のレベル変換同路であり，いったんＶｃ
ｃ振幅のＶＭを作ってから目標のＶＯＵＴを得る。各Ｆ
’ｌ（ｂ）に｛ｄ号レベルを併記する。 第１１図は別の信号レベル変換回路である。 Ｖｃｃ， Ｖｓｓ印加で動作する２個の２人力ＮＯＲ回
路を組合せることにより、低振幅のＶＩＮから■ｃｃ振
幅のＶＭを得る。このＶＭで目路ブロックＡ■を馳動で
きるが、Ａ２を馳勅することもできる。 したがってＡ０→Ａ２、Ａ２→Ａ■のいずれのレベル？
換も一種類の２人力ＮＯＲｌｉｌｊ路で可能である。 第１２図、第１３図は第１図、第２図での回路群Ｂの実
施例としてのＥＣＬ回路であり、いずれもバイポーラカ
レントスイッチとカレントミラー型ＣＭＯＳレベル変換
回路よりなる。Ｅ Ｃ Ｉ−レベルの人力信号Ａｉをカ
レン１・スイッチで受け、出力信号ａ＋，ａｌとして第
１２図ではＨ ｉ ｇ ｈ ： ＶｃｃＩ Ｌ ｏ ｗ
： Ｖｃ■のレベル、第１３図ではＨｉｇｈ ：Ｖｃ
，，Ｌｏｗ：Ｖｓｓのレベルを得る。第１２図の出力は
第１図での回路群Ａ１に、第１３図の出力は第１口での
回路群Ａ２に印加できる。 【発明の効果】 本発明によればチップ内の同路ブロックに応した動作電
圧に設定できるとともに、電源電圧を効率的に使うこと
ができ、チップ全体からみて低消費電力化を実現するこ
とができる。 なおＡ１，Ａ２，Ａ３に用いる回路群は通常のＣＭＯＳ
またはＢｉＣＭＯＳである。またＶ Ｃｚ Ｈ Ｖ Ｃ
２ Ｈ Ｖ Ｃ３はＶｃｃを必ずしも等しく分圧する必
要はなく、日的に応じて変化させてもよい。例えば特に
高速性を１ｉ 要する回路ブロノクはやや高振幅、速度よりも電力を下
げたい目路ブロックではできるだけ低振幅に選ぶことも
もちろん可能である。
の回路群（ｎ／２個）で使用される。第１の同路群の合
計負荷容量と第２の回路群の合計負荷容量をほぼ等しく
配分すればチップ全体の消費電カＰＤ２は次式のように
表される。 ＰＤ． ＝ Ｉｃｃ Ｘ Ｖｃｃ ＝ｆＸ（１／２ＸｎＸＣＴ）ＸＶｓ＋＊ＸＶｃｃ＝１７
２×ＰＤ■ したがって消費電カはＶｃｃ自体を１／２ Ｘ Ｖｃｃ
にしたのと等しく、低振幅化による低電カ化の効果が大
きい。後の実施例で述べるが電圧降下口路の構戒によっ
ては，その定常電流をほとんどゼロにすることができる
。 ［実施例］ 以下本発明を実施例を用いて詳しく説明する。 第１図は本発明の原理的な実施例である。その特徴は回
路ブロックＡ■，Ａ２を２段積みにすることである。す
なわちＡエはＶｃｃとｖｃ１の印加電圧で動作し、Ａ２
はＶＣエとＶｓｓの印加電圧で動作する。 Ｂは高電圧で動作させる回路ブロックである。Ｂ？例に
はバイポーラ力レン１へスイッチを含んだＦＣＬ入出力
門路がある。１３は印加電圧Ｖｃｃとｖ！；８とで動作
する。内部電圧発生回路ＤではＶｃｃとＶｓｓのほぼ中
間の電圧Ｖｃ，を発生する。例えばＶｃｃ＝５Ｖ，ＶＳ
Ｓ＝ＯＶ，ＶＣ■＝２．５Ｖに選ぶ。破線は入出力信号
線または内部信号線を表わし、実線は電源線を表わす。 ■〕自体の消費電流は小さく抑え、Ｖｃエが目標の電圧
よりずれた場合のみ，目標の電圧に復帰させるため電流
を消費する回路構或が、低電力化のうえで望ましい。 ＶｃｃからＡ１に流れ込んだ電流は、そのままＡ２に流
れ込み． ＶＳＳに流れ出す。このためにはＡエ，Ａ２
の負荷容量の総和が等しいことが望ましい。 Ｂ，Ａ１，Ａ２のブロック間の信号のやりとりにはレベ
ル変換口路が必要であるが、これについては後述する。 本構成によりＡ■，Ａ２は各々ｌ ／ ２ Ｘ Ｖｃ
ｃと低電圧で動作するので前述したように微細化ＣＭＯ
Ｓのホットキャリア等、に対する信頼性を保ちながら，
電源電圧を１７２にしたのと等しい低消費電？で動作さ
せることができる。 第２図は同路群Ａ１，Ａ，，Ａ，を３段積みにした場合
である。内部電圧発生回路■〕ではＶｃｃとＶｓｓの間
のほぼ２／３．１／３の電圧Ｖｃ． １ｖｃ２を発生す
る。その他の回路構成は第ｌ図と同様である。本構成に
より回路群Ａよ，Ａ２，Ａ３で消費される電力の和は各
々に１／３ＸＶｃｃを印加したのと等しく、第１図に比
べ、さらに低消費電力を実現できる。 第４図は第１図の構或でさらに電圧降下同路Ｌを追加し
た例である。同図では入出力回路ｎは省略したが、第１
図と同様に内蔵する場合もありうる。本実施例では外部
印加電圧Ｖｃｃを回路Ｌで降下させてつくったＶＣＬを
回路群Ａ１と内部電圧発生回路Ｄに印加する。回路群Ａ
■はＶｃｔ．， Ｖｃｔの印加電圧で動作するＣＭＯＳ
同路群である。また、同路群Ａ２は．Ｖｃエ＋Ｖｓｓの
印加電圧で動作するＣＭＯＳ同路群である。 このような電圧降下同路Ｌの回路例としては、例えばイ
ー・エス・エス・シー・アイ・アール・７ ？ー′８８、ダイジェスト オブ テクニカルペーパー
ズ、第２〜５頁（ＥＳＳＣＩＲＣ’８８ Ｄｉｇｅｓｔ
ｏｆＴｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ｐｐ．２
−５）に示される回路を用いればよい。 第５口はＶＣＣＩ ＶＣＬＩ ＶＣＩの電圧関係の設計
例を示す。通常動作域（３Ｖ＜Ｖｃｃ＜６Ｖ）ではＶｃ
ｃの変化に対しＶｃ＋、，Ｖｃよは一定に設定する。第
５図の電圧設定では回路群Ａ１，Ａ２は各々１．５Ｖで
動作する。一方エージング域（ ６ Ｖ ＜ Ｖｃｃ）
では、Ｖｃｃの増加に対しＶＣＬ， Ｖｃ１を上昇させ
、不良デバイスのスクリーニングを行うことができる。 このように第４図、第５図の実施例では電圧降下回路Ｌ
を追加したことにより、通常動作域での回路の定電圧化
による安定動作と低電力動作を両立させることができる
。なお電圧降下回略Ｌで消費される電力は同路群Ａ■，
Ａ２の２段積みにより第３図の従来例の如きｔ段だけの
ものに比べれば小さくでき、全体の消費電力も小さい。 以上に述べた第１図、第２図、第４図の内＠電一８ ？発生回路Ｄは出力電圧が設定電圧の近辺ではその消費
電流が小さく、出力電圧が変動したときだけ元の電位に
戻すような回路構或をとることが望ましい。Ｄの消費電
流が大きいと２段積み同路構或による低電力化の効果が
相殺される。 次にこうした低電力で負荷電流供給＆吸収能力の大きい
内部電圧発生回路Ｄの構成例を第６図、第７図、第８図
に示す。 第６図は特開昭６２−１１８５の第２図に開示された１
／ ２ Ｘ Ｖｃｃ発生回路である。この同路はＭＯ
Ｓトランジスタだけで構或され、Ｍ Ｏ ＳのＱ５３と
Ｑ５６、Ｑ ５ ４とＱ５■のＶＴＨが図中に示した関
係を保てば、Ｑ，，からＱ ５７への貫通電流がほとん
ど流れない。Ｑ ！＋２ １ ＱＳ３ ＋ Ｑ！；４
＋ ＱＧ！；には小さな貫通電流が流れる。Ｑ５■とＱ
ｓ ｓのｇｍ比を調整することにより任意のＶｃエレ
ベルを発生できる。内部電圧ＶＨと出力電圧Ｖｃエとは
等しい。Ｃｐは出力平滑用のコンデンサであり多段積み
回路群の動作に対してＶｃ．の変動を抑えるものである
。 第７図、第８図は第６口に対し、出力トランジ？タの一
部に電流龍＠能力が大きいバイポーラを用いたもので前
段口路もこれに応して小修正している。また、本実施例
では第６図に比べ一層、負荷電流の変化に対する電圧変
動を小さくできる。 さて第９図（ａ），第ｌＯ図（ａ）は多段積み回路群相
互のレベル変換同路の例である。回路群から別の回路群
への信号のやりとりはこれらの同路によりレベル変換を
してからおこなう。このうち第９図は回路群Ａ２からＡ
、へのレベルアンプの変換回路、第１０図は回路群Ａ■
からＡ２へのレベルダウンの変換同路である。ともにカ
レントミラー型のレベル変換同路であり，いったんＶｃ
ｃ振幅のＶＭを作ってから目標のＶＯＵＴを得る。各Ｆ
’ｌ（ｂ）に｛ｄ号レベルを併記する。 第１１図は別の信号レベル変換回路である。 Ｖｃｃ， Ｖｓｓ印加で動作する２個の２人力ＮＯＲ回
路を組合せることにより、低振幅のＶＩＮから■ｃｃ振
幅のＶＭを得る。このＶＭで目路ブロックＡ■を馳動で
きるが、Ａ２を馳勅することもできる。 したがってＡ０→Ａ２、Ａ２→Ａ■のいずれのレベル？
換も一種類の２人力ＮＯＲｌｉｌｊ路で可能である。 第１２図、第１３図は第１図、第２図での回路群Ｂの実
施例としてのＥＣＬ回路であり、いずれもバイポーラカ
レントスイッチとカレントミラー型ＣＭＯＳレベル変換
回路よりなる。Ｅ Ｃ Ｉ−レベルの人力信号Ａｉをカ
レン１・スイッチで受け、出力信号ａ＋，ａｌとして第
１２図ではＨ ｉ ｇ ｈ ： ＶｃｃＩ Ｌ ｏ ｗ
： Ｖｃ■のレベル、第１３図ではＨｉｇｈ ：Ｖｃ
，，Ｌｏｗ：Ｖｓｓのレベルを得る。第１２図の出力は
第１図での回路群Ａ１に、第１３図の出力は第１口での
回路群Ａ２に印加できる。 【発明の効果】 本発明によればチップ内の同路ブロックに応した動作電
圧に設定できるとともに、電源電圧を効率的に使うこと
ができ、チップ全体からみて低消費電力化を実現するこ
とができる。 なおＡ１，Ａ２，Ａ３に用いる回路群は通常のＣＭＯＳ
またはＢｉＣＭＯＳである。またＶ Ｃｚ Ｈ Ｖ Ｃ
２ Ｈ Ｖ Ｃ３はＶｃｃを必ずしも等しく分圧する必
要はなく、日的に応じて変化させてもよい。例えば特に
高速性を１ｉ 要する回路ブロノクはやや高振幅、速度よりも電力を下
げたい目路ブロックではできるだけ低振幅に選ぶことも
もちろん可能である。
第１図、第２ｌｖｌは本発明の−実施例のチップ構或を
示すブロック図、第３図は従来の電圧降下方式メモリの
構成を示すブロック園、第４図は本発明の別の実施例の
チップ構成を示すブロック口、第５目は本発明の実施例
の電圧関係（ト）、第６口〜第８図は本発明の実施例の
内部電圧発生回路を示、す口略図、第９口〜第１３口は
本発明の実施例の信狭レベル変換回路の回路図及び電位
図である。 符号のｉ＋ｈ明 Ｖ Ｃ， ， ＶＣ， ， Ｖ，．．．内部直流電斤Ｖ
ｃ＋．・電圧降下回路出力電圧 ■ｃｃ チソプ印加高位側電源雷汗、 Ｖ ＳＳ ） Ｖ ＥＥ・・チップ印加低位側電源電圧
２Ａ，，Ａ２，Ａ．・低市ｆｆ’， ｆＩＩＩ作口路ブ
ロックＢ・・・高電圧動作回路ブロック Ｄ・・内部直流電圧発生目路 １２一 Ｌ・・電圧降下回路 特開平３ １６３８６４（５） 第 ダ 妃 ／ 第 ６ 囚 第 ７ 目 １ｅ三パ＃ｔＦＬ Ｖｃｃ （Ｖノ 第 ８ 国 鴇 ９ （久） 図 囁 ｌ０ 図 第 ／／ 因 （α） （ｂノ Ｖｓｓ一−−一ＶｓＳ （１）） ＶＣｌ一一一 −ＶＳｓ
示すブロック図、第３図は従来の電圧降下方式メモリの
構成を示すブロック園、第４図は本発明の別の実施例の
チップ構成を示すブロック口、第５目は本発明の実施例
の電圧関係（ト）、第６口〜第８図は本発明の実施例の
内部電圧発生回路を示、す口略図、第９口〜第１３口は
本発明の実施例の信狭レベル変換回路の回路図及び電位
図である。 符号のｉ＋ｈ明 Ｖ Ｃ， ， ＶＣ， ， Ｖ，．．．内部直流電斤Ｖ
ｃ＋．・電圧降下回路出力電圧 ■ｃｃ チソプ印加高位側電源雷汗、 Ｖ ＳＳ ） Ｖ ＥＥ・・チップ印加低位側電源電圧
２Ａ，，Ａ２，Ａ．・低市ｆｆ’， ｆＩＩＩ作口路ブ
ロックＢ・・・高電圧動作回路ブロック Ｄ・・内部直流電圧発生目路 １２一 Ｌ・・電圧降下回路 特開平３ １６３８６４（５） 第 ダ 妃 ／ 第 ６ 囚 第 ７ 目 １ｅ三パ＃ｔＦＬ Ｖｃｃ （Ｖノ 第 ８ 国 鴇 ９ （久） 図 囁 ｌ０ 図 第 ／／ 因 （α） （ｂノ Ｖｓｓ一−−一ＶｓＳ （１）） ＶＣｌ一一一 −ＶＳｓ
Claims (1)
- 【特許請求の範囲】 １、外部から印加する高位側の第１電源電圧、低位側の
第２電源電圧と、これらの間の第３直流電圧をチップ内
に配し、該第１、第３の電圧を用いて動作する第１のＭ
ＯＳ回路群と、該第２、第３の電圧を用いて動作する第
２のＭＯＳ回路群とを同一チップ内に有することを特徴
とする階層電源型集積回路。 ２、該第３の電圧は同一チップ内に設けた直流電圧発生
回路で該第１、第２の電源電圧を用いて発生することを
特徴とする特許請求範囲第１項記載の階層電源型集積回
路。 ３、バイポーラトランジスタを含む第３の回路群には該
第１、第２の電源電圧を印加して動作させることを特徴
とする特許請求範囲第１項記載の階層電源型集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1302151A JPH03163864A (ja) | 1989-11-22 | 1989-11-22 | 階層電源型集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1302151A JPH03163864A (ja) | 1989-11-22 | 1989-11-22 | 階層電源型集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03163864A true JPH03163864A (ja) | 1991-07-15 |
Family
ID=17905524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1302151A Pending JPH03163864A (ja) | 1989-11-22 | 1989-11-22 | 階層電源型集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03163864A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006185422A (ja) * | 2004-11-29 | 2006-07-13 | Marvell World Trade Ltd | 高い電圧供給レベルを用いた低電圧論理回路オペレーション |
| JP2014107543A (ja) * | 2012-11-22 | 2014-06-09 | Soongsil Univ Research Consortium Techno-Park | 積層構造を有する集積回路 |
-
1989
- 1989-11-22 JP JP1302151A patent/JPH03163864A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006185422A (ja) * | 2004-11-29 | 2006-07-13 | Marvell World Trade Ltd | 高い電圧供給レベルを用いた低電圧論理回路オペレーション |
| JP4690177B2 (ja) * | 2004-11-29 | 2011-06-01 | マーベル ワールド トレード リミテッド | 高い電圧供給レベルを用いた低電圧論理回路オペレーション |
| TWI400867B (zh) * | 2004-11-29 | 2013-07-01 | Marvell World Trade Ltd | 用以減少處理模組之間電流耗損差異的處理系統及方法 |
| JP2014107543A (ja) * | 2012-11-22 | 2014-06-09 | Soongsil Univ Research Consortium Techno-Park | 積層構造を有する集積回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10304526B2 (en) | Semiconductor integrated circuit device and system | |
| US6937496B2 (en) | Semiconductor device | |
| JP3709246B2 (ja) | 半導体集積回路 | |
| US6545525B2 (en) | Semiconductor device including interface circuit, logic circuit, and static memory array having transistors of various threshold voltages and being supplied with various supply voltages | |
| US7928759B2 (en) | Low power consumption MIS semiconductor device | |
| US7420857B2 (en) | Semiconductor integrated circuit and leak current reducing method | |
| US6677797B2 (en) | Semiconductor integrated circuit | |
| US20040252548A1 (en) | Semiconductor memory device | |
| JPS62121990A (ja) | 半導体集積回路 | |
| JPH04219693A (ja) | バッファ回路 | |
| US20060103435A1 (en) | Single gate oxide I/O buffer with improved under-drive feature | |
| KR100471737B1 (ko) | 출력회로,누설전류를감소시키기위한회로,트랜지스터를선택적으로스위치하기위한방법및반도체메모리 | |
| JPH11214962A (ja) | 半導体集積回路装置 | |
| US7796423B2 (en) | Reconfigurable logic circuit | |
| JP2909382B2 (ja) | 集積回路 | |
| JPH0382151A (ja) | Ｍｏｓ型半導体集積回路 | |
| JPH03163864A (ja) | 階層電源型集積回路 | |
| US5854567A (en) | Low loss integrated circuit with reduced clock swing | |
| KR0156542B1 (ko) | 반도체장치 | |
| JPH09214316A (ja) | 出力回路、リーク電流を減少させるための回路、トランジスタを選択的にスイッチするための方法および半導体メモリ | |
| JP2914989B2 (ja) | 半導体装置 | |
| KR0174818B1 (ko) | 반도체장치 | |
| JPS61150365A (ja) | 半導体集積回路装置 | |
| JPS62189695A (ja) | 半導体装置 | |
| KR0117405Y1 (ko) | 커플링 효과를 이용한 내부전원전압 발생회로 |