JP4690177B2 - 高い電圧供給レベルを用いた低電圧論理回路オペレーション - Google Patents

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Description

本発明は、高い電圧供給レベル及び低い電流レベルを使用した、複数の低電圧複合論理回路マクロ及び／又は複数のモジュールのオペレーションに関する。本出願は、２００４年１１月２９日に出願された米国仮出願番号６０／６３１５５２及び２００５年３月２１日に出願された米国仮出願番号６０／６６３９３３の利益を主張する、２００５年４月４日に出願された米国特許番号１１／０９８１２９の継続出願である。上記出願の開示は参考のため本願にそれらの全文が引用される。
過去１０年間にわたる相補型金属酸化膜半導体（ＣＭＯＳ）プロセスの規模拡大は、集積化するトランジスタの数を増大させることによって、より小さいデバイスを産み出してきた。例えば、現在のマイクロプロセッサは、１０年前に製造されたマイクロプロセッサに比べて１０００倍以上より強力である。
マイクロプロセッサの電力消費も増大した。いくつかのマイクロプロセッサは、今では１００Ｗを超えて消費する。低電圧のＣＭＯＳプロセスで製造される最近のプロセッサは、かろうじて１Ｖを超える供給電圧レベルを使用する。このため、ＣＭＯＳを基にしたマイクロプロセッサは、１００Ａを超える電流レベルを必要とする。
物理的な障害が、これらのデバイスを流れる電流の量を制限し始めている。１つの障害は、これらのマイクロプロセッサへの電力の供給に伴う電圧降下に関する。チップ実装及び／又はプリント回路基板（ＰＣＢ）電源プレーンにおける１ｍΩの寄生抵抗が、１００ｍＶの電圧降下を発生することができる。現実には、材料及び関連する加工コストを著しく増大させることなく寄生抵抗を１ＭΩより小さく低減することは非常に困難である。
例えば、代表的な半導体実装における金ボンドワイヤの抵抗は、１マイクロメートルの直径及び５ｍｍの長さで約１００ＭΩの抵抗を持つ。全電力供給抵抗を１ＭΩより小さく制限するためには、各電力供給の結線（ＶＤＤ及びＶＳＳ）は、０．５ＭΩ以下にまで制限されなければならない。この方法は、４００を超えるボンドワイヤを必要とする。他の寄生抵抗源によって、さらに多数のボンドワイヤが必要とされる。
１つの方法は、ボンドワイヤを無くし、フリップチップ実装技術を使用する。この方法は、実装抵抗の問題の半分を解決する。半導体自身の中の金属抵抗、フリップチップパッケージの金属抵抗、及びプリント回路基板（ＰＣＢ）の金属抵抗を含むさらなる問題点も配慮されなければならない。チップが小さくなり続けると配線パターンも狭くしなければならない。このため、結果として寄生抵抗を増加させる細い金属材料を使用する必要がある。
回路であって、第１モジュールと、前記第１モジュールと連通する第２モジュールを備える。前記第１及び第２モジュールは第１及び第２基準電位の間で直列に接続される。電流バランスモジュールは、前記第１及び第２モジュールの間のノードと連通して、前記第１及び第２モジュールの間の電流消費の差を減少させる。
他にも、前記電流バランスモジュールはバックコンバータを有する。前記バックコンバータは、第３基準電位と連通する伝導スイッチを有する。フリーホイールスイッチは、第４基準電位及び前記伝導スイッチと連通する。インダクタンス素子は、前記伝導スイッチ、前記フリーホイールスイッチ、及び前記ノードと連通する。キャパシタンス素子は、前記第４基準電位及び前記ノードと連通する。
他にも、前記電流バランスモジュールは、２：１ＤＣ／ＤＣコンバータを有する。前記２：１ＤＣ／ＤＣコンバータは、第１及び第２伝導スイッチを有する。第１及び第２インダクタンス素子は、前記第１及び第２伝導スイッチと連通する。第１及び第２フリーホイールスイッチは、非伝導期間にわたって電流パスを提供すべく、第１及び第２伝導スイッチと連通する。前記２：１ＤＣ／ＤＣコンバータは、前記第１伝導スイッチ、前記第２伝導スイッチ、及びフリーホイールスイッチを制御する駆動信号を生成する駆動信号ジェネレータをさらに有する。前記第１及び第２インダクタンス素子は共通のコアに共に巻かれている。前記第１及び第２伝導スイッチ、前記第１及び第２インダクタンス素子、並びに前記第１及び第２フリーホイールスイッチは、出力電圧が入力電圧の大きさのおよそ１／２となるようバック構成で接続されている。
他にも、前記電流バランスモジュールは、平衡スイッチキャパシタンスデバイスを有する。前記平衡スイッチキャパシタンスデバイスは、前記第１モジュール及び前記第１基準電位と連通する第１の端、及び前記ノードと連通する第２の端を持つ第１キャパシタンス素子を含む。第２キャパシタンス素子は、前記第２モジュール及び前記第２基準電位と連通する第１の端、及び前記ノードと連通する第２の端を持つ。第３キャパシタンス素子は、第１及び第２の端を持つ。複数のスイッチは、前記第１、第２、及び第３キャパシタンスを、前記第１及び第２モジュールと選択的に接続及び切断して、前記第１及び第２モジュールの電流消費を均衡させる。前記複数のスイッチは、前記第１キャパシタンス素子の前記第１の端と連通する第１の端、及び前記第３キャパシタンス素子の前記第１の端と連通する第２の端を持つ第１スイッチと、前記第２キャパシタンス素子の前記第１の端と連通する第１の端、及び前記第３キャパシタンス素子の前記第２の端と連通する第２の端を持つ第２スイッチと、前記第３キャパシタンス素子の第１の端と連通する第１の端、及び前記ノードと連通する第２の端を持つ第３スイッチと、前記第３キャパシタンス素子の前記第２の端と連通する第１の端、及び前記ノードと連通する第２の端を持つ第４スイッチとを含む。駆動信号ジェネレータは、前記複数のスイッチを制御する複数の駆動信号を生成する。
他にも、前記電流バランスモジュールは、線形プッシュプルレギュレータを有する。前記線形プッシュプルレギュレータは、第１及び第２線形プッシュプルレギュレータを含む。前記線形プッシュプルレギュレータの前記第１段は、第１演算増幅器（オペアンプ）と、前記第１オペアンプの出力と連通する制御入力、第３基準電位と連通する第１端子、前記ノードと連通する第２端子を持つ第１トランジスタとを有する。前記線形プッシュプルレギュレータの前記第２段は、第２演算増幅器（オペアンプ）と、前記第２オペアンプの出力と連通する制御入力と、前記ノードと連通する第１端子と、第４基準電位と連通する第２端子とを持つ第２トランジスタと、前記第１及び第２オペアンプの第１入力と連通する第１の端、及び前記ノードと連通する第２の端を持つ抵抗素子とを有する。
他にも、前記電流バランスモジュールは、ヒステリシスコンパレータモジュールを有する。前記ヒステリシスコンパレータモジュールは、可変オフセットモジュール、可変帯域幅モジュール、及び／又は可変遅延モジュールの少なくとも１つを含む。前記回路は集積回路である。
他にも、ＤＣ／ＤＣコンバータは、入力信号を受信して出力信号を生成する。第２の２：１ＤＣ／ＤＣコンバータは、前記ＤＣ／ＤＣコンバータの出力と連通する入力、及び前記２：１ＤＣ／ＤＣコンバータの入力と連通する出力を持つ。
他にも、第３及び第４モジュールが設けられる。前記第１、第２、第３、及び第４モジュールは、前記第１及び第２基準電位の間で直列に接続される。前記電流バランスモジュールは、前記第１基準電位と、前記第１及び第２モジュールの間の第１ノードと、前記第２及び第３モジュールの間の第２ノードと連通する第１の２：１ＤＣ／ＤＣコンバータを有する。第２の２：１ＤＣ／ＤＣコンバータは、前記第２ノードと、前記第３及び第４モジュールの間の第３ノードと、前記第２基準電位と連通する。第３の２：１ＤＣ／ＤＣコンバータは、前記第１基準電位、前記第２ノード、及び前記第２基準電位と連通する。
他の形態では、前記回路を備えるデバイスであって、Ｎ個のペアの回路をさらに備える。前記第１モジュールは前記Ｎ個のペアの回路の１つのペアの第１回路を有する。前記第２モジュールは前記Ｎ個のペアの回路の１つのペアの第２回路を有する。前記Ｎ個のペアの回路はプロセッシング回路を含む。第３モジュールは、前記Ｎ個のペアの回路の他のペアの第１回路を有する。第４モジュールは、前記Ｎ個のペアの回路の他のペアの第２回路を有する。前記第３及び第４モジュールは前記第１及び第２基準電位の間で直列に接続され、前記電流バランスモジュールは、前記第３及び第４モジュールの間のノードと連通する。前記第１、第２、第３、及び第４モジュールは、シグナルプロセッシングモジュールを有する。前記第１、第２、第３、及び第４モジュールは、グラフィックパイプラインモジュールを有する。
他の形態では、プロセッシングシステムは、前記デバイスを備える。前記第１モジュールは第１中央処理装置（ＣＰＵ）を有し、前記第２モジュールは第２ＣＰＵを有する。オペレーティングシステムは、前記第１及び第２ＣＰＵと通信し、前記第１及び第２ＣＰＵのロードバランシング及び／又はスロットリングの少なくとも一方を実行して、前記第１及び第２ＣＰＵの間の電流消費の差を減少させる。
他にも、前記第１及び第２ＣＰＵはともに、単一の集積回路で実装される。前記電流バランスモジュールは、第１及び第２インダクタを含む２：１ＤＣ／ＤＣコンバータを有する。前記第１及び第２インダクタ以外の前記２：１ＤＣ／ＤＣコンバータの構成要素は、前記集積回路で実装される。
他の形態では、前記プロセッシングシステムを備えるシステムであって、プリント回路基板（ＰＣＢ）と、前記ＰＣＢ上に配置された第１及び第２ソケットと、前記集積回路から延伸し、前記第１及び第２ソケットに収容される複数のピンとをさらに備える。前記第１及び第２インダクタは前記集積回路に取り付けられ、前記集積回路及び前記ＰＣＢの間に配置される。
ネットワークデバイスであって、第１チャネルモジュールと、前記第１チャネルモジュールと直列に接続された第２チャネルモジュールと、第２チャネルモジュールと直列に接続された第３チャネルモジュールと、第３チャネルモジュールと直列に接続された第４チャネルモジュールとを備える。前記第１及び第４モジュールは、前記第１及び第２基準電位の間に直列に接続されている。前記第１、第２、第３、及び第４チャネルモジュールは、機能的に等価である。
他にも、電流バランスモジュールは、前記第１及び第２チャネルモジュールの間のノード、前記第２及び第３チャネルモジュールのノード、及び前記第３及び第４チャネルモジュールのノードと連通して、前記第１、第２、第３、及び第４チャネルモジュールの間の電流消費の差を減少させる。前記ネットワークデバイスは、１０００Ｂａｓｅ−Ｔ規格に準拠している。前記ネットワークデバイスは、１０ＧＢａｓｅ−Ｔ規格に準拠している。
他にも、前記電流バランスモジュールは、バックコンバータを有する。前記電流バランスモジュールは、２：１ＤＣ／ＤＣコンバータを有する。前記電流バランスモジュールは、平衡スイッチキャパシタンスデバイスを有する。前記電流バランスモジュールは、線形プッシュプルレギュレータを有する。前記電流バランスモジュールは、ヒステリシスコンパレータモジュールを有する。
プロセッシングシステムであって、第１プロセッシングモジュールと、前記第１プロセッシングモジュールと連通する第２プロセッシングモジュールとを備える。前記第１及び第２プロセッシングモジュールは、第１及び第２基準電位の間で直列に接続される。オペレーティングシステムは、前記第１及び第２プロセッシングモジュールと通信し、前記第１及び第２プロセッシングモジュールのロードバランシング及び／又はスロットリングの少なくとも一方を実行して、前記第１及び第２プロセッシングモジュールの間の電流消費の差を減少させる。
他にも、電流バランスモジュールは、前記第１及び第２プロセッシングモジュールの間のノードと連通して、前記第１及び第２プロセッシングモジュールの間の電流消費の差を減少させる。
他にも、前記電流バランスモジュールは、バックコンバータを有する。前記電流バランスモジュールは、２：１ＤＣ／ＤＣコンバータを有する。前記電流バランスモジュールは、平衡スイッチキャパシタンスデバイスを有する。前記電流バランスモジュールは、線形プッシュプルレギュレータを有する。前記電流バランスモジュールは、ヒステリシスコンパレータモジュールを有する。前記第１及び第２プロセッシングモジュールは、第１及び第２グラフィックパイプラインモジュールを有する。
前記第１及び第２プロセッシングモジュールはともに単一の集積回路で実装される。前記電流バランスモジュールは、第１及び第２インダクタを含む２：１ＤＣ／ＤＣコンバータを有する。前記第１及び第２インダクタ以外の前記２：１ＤＣ／ＤＣコンバータの構成要素は、前記集積回路で実装される。
前記プロセッシングシステムを備えるシステムは、プリント回路基板（ＰＣＢ）と、前記ＰＣＢ上に配置された第１及び第２ソケットと、前記集積回路から延伸し、前記第１及び第２ソケットに収容される複数のピンとを備える。前記第１及び第２インダクタは前記集積回路に取り付けられ、前記集積回路及び前記ＰＣＢの間に配置される。
回路であって、第１及び第２基準電位の間に直列に接続された２ｎ個のモジュールを備える。２ｎ−１個のノードは、前記２ｎ個のモジュールの隣接する複数のモジュールの間に配置される。２ｎ−１個の２：１ＤＣ／ＤＣコンバータは、前記２ｎ−１個のそれぞれのノードと連通する。
他にも、前記２ｎ−１個の２：１ＤＣ／ＤＣコンバータはｎ個の分岐線に配置される。第１分岐線は、前記２ｎ−１個の２：１ＤＣ／ＤＣコンバータのうちの１つを有し、第２分岐線は、前記２ｎ−１個の２：１ＤＣ／ＤＣコンバータのうちの２つを有し、第ｎ分岐線は、前記２ｎ−１個の２：１ＤＣ／ＤＣコンバータのうちの２ｎ−１個を有する。前記モジュールは、複合論理回路マクロを含む。前記モジュールは特定用途向けの集積回路（ＡＳＩＣ）を含む。前記モジュールはプロセッシングモジュールを含む。
方法であって、第１モジュールを使用して第１機能を実行する段階と、前記第１モジュールと連通する第２モジュールを用いて第２機能を実行する段階と、前記第１及び第２モジュールを、第１及び第２基準電位の間に直列に接続する段階と、前記第１及び第２モジュールの間の電流消費の差を減少させる段階とを備える。
他にも、前記方法は、バックコンバータを用いて前記減少させる段階を実行する段階を備える。前記方法は、２：１ＤＣ／ＤＣコンバータを用いて前記減少させる段階を実行する段階を含む。前記方法は、平衡スイッチキャパシタンスデバイスを用いて前記減少させる段階を実行する段階を備える。前記方法は、線形プッシュプルレギュレーティングモジュールを用いて前記減少させる段階を実行する段階を備える。前記方法は、ヒステリシスコンパレータモジュールを用いて前記減少させる段階を実行する段階を備える。
ネットワークデバイスを動作させる方法であって、第１通信チャネルを提供する段階と、前記第１通信チャネルに直列に接続された第２通信チャネルを提供する段階と、前記第２通信チャネルに直列に接続された第３通信チャネルを提供する段階と、前記第３通信チャネルに直列に接続された第４通信チャネルを提供する段階とを備える。前記第１及び第４通信チャネルは、前記第１及び第２基準電位の間に直列に接続されており、前記第１、第２、第３、及び第４通信チャネルは機能的に等価である。
他にも、前記方法は、前記第１、第２、第３、及び第４通信チャネルの間の電流消費の差を減少させる段階を備える。前記ネットワークデバイスは１０００Ｂａｓｅ−Ｔ規格に準拠している。前記ネットワークデバイスは１０ＧＢａｓｅ−Ｔ規格に準拠している。
他にも、前記方法は、バックコンバータを用いて前記減少させる段階を実行する段階を備える。前記方法は、２：１ＤＣ／ＤＣコンバータを用いて前記減少させる段階を実行する段階を備える。前記方法は、平衡スイッチキャパシタンスデバイスを用いて前記減少させる段階を実行する段階を備える。前記方法は、線形プッシュプルレギュレーティングモジュールを用いて前記減少させる段階を実行する段階を備える。前記方法は、ヒステリシスコンパレータモジュールを用いて前記減少させる段階を実行する段階を備える。
方法であって、第１プロセッシングモジュールを提供する段階と、前記第１プロセッシングモジュールと連通する第２プロセッシングモジュールを提供する段階であって、前記第１及び第２プロセッシングモジュールは第１及び第２基準電位の間に直列に接続されている段階と、前記第１及び第２プロセッシングモジュールのロードバランシング及び／又はスロットリングの少なくとも一方を実行して、前記第１及び第２プロセッシングモジュールの間の電流消費の差を減少させる段階とを備える。
他にも、前記方法は、前記第１及び第２プロセッシングモジュールの間の電流消費の差を減少させる段階を備える。
他にも、前記方法は、バックコンバータを用いて前記減少させる段階を実行する段階を備える。前記方法は、２：１ＤＣ／ＤＣコンバータを用いて前記減少させる段階を実行する段階を備える。前記方法は、平衡スイッチキャパシタンスデバイスを用いて前記減少させる段階を実行する段階を備える。前記方法は、線形プッシュプルレギュレーティングモジュールを用いて前記減少させる段階を実行する段階を備える。前記方法は、ヒステリシスコンパレータモジュールを用いて前記減少させる段階を実行する段階を備える。
前記第１及び第２プロセッシングモジュールはともに、単一の集積回路で実装される。前記２：１ＤＣ／ＤＣコンバータは、第１及び第２インダクタを含む。前記第１及び第２インダクタ以外の前記２：１ＤＣ／ＤＣコンバータの構成要素は、前記集積回路で実装される。
第１及び第２ソケットはＰＣＢ上に配置され、前記集積回路から延伸する複数のピンは、前記第１及び第２ソケットに収容される。前記第１及び第２インダクタは前記集積回路に取り付けられ、前記集積回路及び前記ＰＣＢの間に配置される。
方法であって、第１及び第２基準電位の間に直列に接続された２ｎ個のモジュールを提供する段階と、２ｎ個のモジュールの隣接する複数のモジュールの間に配置される２ｎ−１個のノードを提供する段階と、変換のための２ｎ−１個の２：１ＤＣ／ＤＣコンバータを提供する段階であって、前記２ｎ−１個の２：１ＤＣ／ＤＣコンバータのそれぞれは２ｎ−１個のノードのそれぞれと連通する段階とを備える。
他にも、前記２ｎ−１個の２：１ＤＣ／ＤＣコンバータは、ｎ個の分岐線に配置される。第１分岐線は前記２ｎ−１個の２：１ＤＣ／ＤＣコンバータの１つを有し、第２分岐線は前記２ｎ−１個の２：１ＤＣ／ＤＣコンバータの２つを有し、第ｎ分岐線は前記２ｎ−１個の２：１ＤＣ／ＤＣコンバータの２ｎ−１個を有する。前記２ｎ個のモジュールは、複合論理回路マクロを含む。前記２ｎ個のモジュールは、特定用途向けの集積回路（ＡＳＩＣ）を含む。前記２ｎ個のモジュールは、プロセッシングモジュールを含む。
回路であって、第１機能を実行する第１手段と、第２機能を実行する第２手段であって、前記第１手段と連通する第２手段とを備える。前記第１及び第２手段は、第１及び第２基準電位の間に直列に接続されている。電流バランス手段は、前記第１及び第２手段の間のノードと連通して、前記第１及び第２手段の間の電流消費の差を減少させる。
他にも、前記電流バランス手段はバックコンバータを含む。前記バックコンバータは、第３基準電位と連通する、スイッチングのための伝導スイッチ手段を有する。スイッチングのためのフリーホイールスイッチ手段は、第４基準電位及び前記伝導スイッチ手段と連通する。インダクタンスを与えるインダクタンス手段は、前記伝導スイッチ手段、前記フリーホイールスイッチ手段、及び前記ノードと連通する。キャパシタンスを与えるキャパシタンス手段は、前記第４基準電位及び前記ノードと連通する。
他にも、前記電流バランス手段は、変換のための２：１ＤＣ／ＤＣ変換手段を有する。前記２：１ＤＣ／ＤＣ変換手段は、スイッチングのための第１及び第２伝導スイッチ手段を有する。インダクタンスを与える第１及び第２インダクタンス手段は、前記第１及び第２伝導スイッチ手段と連通する。スイッチングのための第１及び第２フリーホイールスイッチ手段は、非伝導期間にわたって電流パスを提供すべく、第１及び第２伝導スイッチと連通する。前記２：１ＤＣ／ＤＣ変換手段は、前記第１伝導スイッチ手段、前記第２伝導スイッチ手段、及びフリーホイールスイッチ手段を制御する駆動信号を生成する駆動信号生成手段をさらに有する。前記第１及び第２インダクタンス手段は共通のコアに共に巻かれている。前記第１及び第２伝導スイッチ手段、前記第１及び第２インダクタンス手段、並びに前記第１及び第２フリーホイールスイッチ手段は、出力電圧が入力電圧の大きさのおよそ１／２となるようバック構成で接続されている。
他にも、前記電流バランス手段は、キャパシタンスをスイッチングするための平衡スイッチキャパシタンス手段を有する。前記平衡スイッチキャパシタンス手段は、前記第１手段及び前記第１基準電位と連通する第１の端、及び前記ノードと連通する第２の端を持つ、キャパシタンスを与える第１キャパシタンス素子を含む。キャパシタンスを与える第２キャパシタンス手段は、前記第２手段及び前記第２基準電位と連通する第１の端、及び前記ノードと連通する第２の端を持つ。キャパシタンスを与える第３キャパシタンス手段は、第１及び第２の端を持つ。スイッチングのための複数のスイッチ手段は、前記第１、第２、及び第３キャパシタンス手段を前記第１及び第２手段と選択的に接続及び切断して、前記第１及び第２手段の電流消費を均衡させる。前記複数のスイッチ手段は、前記第１キャパシタンス手段の前記第１の端と連通する第１の端、及び前記第３キャパシタンス手段の前記第１の端と連通する第２の端を持つ、スイッチングのための第１スイッチ手段と、前記第２キャパシタンス手段の前記第１の端と連通する第１の端、及び前記第３キャパシタンス手段の前記第２の端と連通する第２の端を持つ、スイッチングのための第２スイッチ手段と、前記第３キャパシタンス手段の第１の端と連通する第１の端、及び前記ノードと連通する第２の端を持つ、スイッチングのための第３スイッチ手段と、前記第３キャパシタンス手段の前記第２の端と連通する第１の端、及び前記ノードと連通する第２の端を持つ、スイッチングのための第４スイッチ手段とを含む。駆動信号生成手段は、前記複数のスイッチ手段を制御する駆動信号を生成する。
他にも、前記電流バランス手段は、調整のための線形プッシュプル調整手段を有する。前記線形プッシュプル調整手段は、第１及び第２線形プッシュプルレギュレータを含む。前記線形プッシュプルレギュレータの第１段は、第１演算増幅器（オペアンプ）と、前記第１オペアンプの出力と連通する制御入力、第３基準電位と連通する第１端子、及び前記ノードと連通する第２端子を持つ第１トランジスタとを有する。前記線形プッシュプルレギュレータの前記第２段は、第２演算増幅器（オペアンプ）と、前記第２オペアンプの出力と連通する制御入力、前記ノードと連通する第１端子、第４基準電位と連通する第２端子を持つ第２トランジスタと、前記第１及び第２オペアンプの複数の第１入力と連通する第１の端、及び前記ノードと連通する第２の端を持つ抵抗素子とを有する。
他にも、前記電流バランス手段は、電流を均衡化するヒステリシスコンパレータ手段を有する。前記ヒステリシスコンパレータ手段は、少なくともオフセットを調整する可変オフセット手段、帯域幅を調整する可変帯域幅手段、及び／又は遅延を調整する可変遅延手段の少なくとも１つを含む。
他にも、前記回路は集積回路である。変換のためのＤＣ／ＤＣ変換手段は、入力信号を受信して出力信号を生成する。変換のための第２の２：１ＤＣ／ＤＣ変換手段は、前記ＤＣ／ＤＣ変換手段の出力と連通する入力、及び前記２：１ＤＣ／ＤＣ変換手段の入力と連通する出力を持つ。
他にも、回路は、第３及び第４機能実行する第３及び第４手段を含む。前記第１、第２、第３、及び第４手段は、前記第１及び第２基準電位の間で直列に接続される。前記電流バランス手段は、前記第１基準電位と、前記第１及び第２手段の間の第１ノードと、前記第２及び第３手段の間の第２ノードと連通する、変換のための第１の２：１ＤＣ／ＤＣ変換手段と、前記第２ノードと、前記第３及び第４手段の間の第３ノードと、前記第２基準電位と連通する、変換のための第２の２：１ＤＣ／ＤＣ変換手段と、前記第１基準電位と、前記第２ノードと、前記第２基準電位と連通する、変換のための第３の２：１ＤＣ／ＤＣコンバータとを備える。
前記回路を備えるデバイスであって、Ｎ個のペアの回路をさらに備える。前記第１手段は前記Ｎ個のペアの回路の１つのペアの第１回路を有し、前記第２手段は前記Ｎ個のペアの回路の１つのペアの第２回路を有する。前記Ｎ個のペアの回路は、処理を行うプロセッシング手段を含む。第３の機能を実行する第３手段は、前記Ｎ個のペアの回路の他のペアの第１回路を有する。第３の機能を実行する第４手段は、前記Ｎ個のペアの回路の他のペアの第２回路を有する。前記第３及び第４手段は前記第１及び第２基準電位の間で直列に接続され、前記電流バランス手段は、前記第３及び第４手段の間のノードと連通する。前記第１、第２、第３、及び第４手段は、処理を行うシグナルプロセッシング手段を有する。
他にも、グラフィックスプロセッシングユニット（ＧＰＵ）は、前記デバイスを備える。前記第１、第２、第３、及び第４手段は、画像処理のためのグラフィックパイプライン手段を有する。
他の形態では、プロセッシングシステムは、前記デバイスを備える。前記第１手段は処理のための第１プロセッシング手段を有し、前記第２手段は処理のための第２プロセッシング手段を有する。オペレーティングシステムは、前記第１及び第２プロセッシング手段と通信し、前記第１及び第２プロセッシング手段のロードバランシング及び／又はスロットリングの少なくとも一方を実行して、前記第１及び第２プロセッシング手段の間の電流消費の差を減少させる。前記第１及び第２プロセッシング手段はともに、単一の集積回路で実装される。
他にも、前記電流バランス手段は、インダクタンスを与える第１及び第２インダクタンス手段を含む、変換のための２：１ＤＣ／ＤＣ変換手段を有する。前記第１及び第２インダクタンス手段以外の前記２：１ＤＣ／ＤＣ変換手段の構成要素は、前記集積回路で実装される。前記プロセッシングシステムを備えるシステムであって、プリント回路基板（ＰＣＢ）と、前記ＰＣＢ上に配置された第１及び第２ソケットと、前記集積回路から延伸し、前記第１及び第２ソケットに収容される複数のピンとをさらに備える。前記第１及び第２インダクタンス手段は前記集積回路に取り付けられ、前記集積回路及び前記ＰＣＢの間に配置される。
ネットワークデバイスであって、第１通信チャネルを提供する第１チャネル手段と、前記第１チャネル手段と直列に接続された、第２通信チャネルを提供する第２チャネル手段と、第２チャネル手段と直列に接続された、第３通信チャネルを提供する第３チャネル手段と、第３チャネル手段と直列に接続された、第４通信チャネルを提供する第４チャネル手段とを備える。前記第１及び第４チャネル手段は、前記第１及び第２基準電位の間に直列に接続され、前記第１、第２、第３、及び第４チャネル手段は機能的に等価である。
他にも、電流を均衡化する電流バランス手段は、前記第１及び第２チャネル手段の間のノード、前記第２及び第３チャネル手段のノード、及び前記第３及び第４チャネル手段のノードと連通して、前記第１、第２、第３、及び第４チャネル手段の間の電流消費の差を減少させる。前記ネットワークデバイスは、１０００Ｂａｓｅ−Ｔ規格に準拠している。前記ネットワークデバイスは、１０ＧＢａｓｅ−Ｔ規格に準拠している。
他にも、前記電流バランス手段はバックコンバータを有する。前記電流バランス手段は変換のための２：１ＤＣ／ＤＣ変換手段を有する。前記電流バランス手段は、キャパシタンスをスイッチングする平衡スイッチキャパシタンス手段を有する。前記電流バランス手段は、調整のための線形プッシュプル調整手段を有する。前記電流バランス手段は、電流を均衡化するヒステリシスコンパレータ手段を有する。前記ヒステリシスコンパレータ手段は、オフセットを調整する可変オフセット手段、帯域幅を調整する可変帯域幅手段、及び／又は遅延を調整する可変遅延手段の少なくとも１つを含む。
プロセッシングシステムであって、処理を行う第１プロセッシング手段と、前記第１プロセッシング手段と連通する、処理を行う第２プロセッシング手段とを備える。前記第１及び第２プロセッシング手段は、第１及び第２基準電位の間で直列に接続される。オペレーティングシステムを提供するオペレーティング手段は、前記第１及び第２プロセッシング手段と通信し、前記第１及び第２プロセッシング手段の間の電流消費の差を減少させるべく、前記第１及び第２プロセッシング手段のロードバランシング及び／又はスロットリングの少なくとも一方を実行する。
他にも、電流バランス手段は、前記第１及び第２プロセッシング手段の間のノードと連通して、前記第１及び第２プロセッシング手段の間の電流消費の差を減少させる。
他にも、前記電流バランス手段は、バックコンバータを有する。前記電流バランス手段は、変換のための２：１ＤＣ／ＤＣ変換手段を有する。前記電流バランス手段は、キャパシタンスをスイッチングする平衡スイッチキャパシタンス手段を有する。前記電流バランス手段は、調整のための線形プッシュプル調整手段を有する。前記電流バランス手段は、電流を均衡化するヒステリシスコンパレータ手段を有する。前記ヒステリシスコンパレータ手段は、オフセットを調整する可変オフセット手段、帯域幅を調整する可変帯域幅手段、及び／又は遅延を調整する可変遅延手段の少なくとも１つを含む。前記第１及び第２プロセッシング手段は、画像を処理する第１及び第２グラフィックパイプライン手段を有する。
前記第１及び第２プロセッシング手段はともに、単一の集積回路で実装される。前記電流バランス手段は、インダクタンスを与える第１及び第２インダクタンス手段を含む、変換のための２：１ＤＣ／ＤＣ変換手段を有する。前記第１及び第２インダクタンス手段以外の前記２：１ＤＣ／ＤＣ変換手段の構成要素は、前記集積回路で実装される。
前記プロセッシングシステムを備えるシステムであって、プリント回路基板（ＰＣＢ）と、前記ＰＣＢ上に配置された第１及び第２ソケットと、前記集積回路から延伸し、前記第１及び第２ソケットに収容される複数のピンとをさらに備える。前記第１及び第２インダクタは前記集積回路に取り付けられ、前記集積回路及び前記ＰＣＢの間に配置される。
回路であって、第１及び第２基準電位の間に直列に接続された、２ｎ個の機能をそれぞれ実行する２ｎ個の手段と、前記２ｎ個の手段の隣接する手段の間に配置された２ｎ−１個のノードと、変換のための２ｎ−１個の２：１ＤＣ／ＤＣ変換手段とを備える。それぞれの前記２ｎ−１個の２：１ＤＣ／ＤＣ変換手段は、前記２ｎ−１個のうちのそれぞれの１つと連通する。
他にも、前記２ｎ−１個の２：１ＤＣ／ＤＣ変換手段は、ｎ個の分岐線に配置される。第１分岐線は前記２ｎ−１個の２：１ＤＣ／ＤＣ変換手段の１つを有し、第２分岐線は前記２ｎ−１個の２：１ＤＣ／ＤＣ変換手段の２つを有し、第ｎ分岐線は前記２ｎ−１個の２：１ＤＣ／ＤＣコンバータの２ｎ−１個を有する。前記２ｎ個の手段は、複合論理回路マクロ、特定用途向けの集積回路（ＡＳＩＣ）、及び／又は処理のためのプロセッシング手段を含む。
本発明の更なる適用範囲は以下に示される詳細な説明から明らかになるだろう。当該詳細な説明及び具体的な例は、この発明の好ましい実施例を示しているが、それは説明のみを目的とすることが意図されたものであり、本発明の範囲を限定することが意図されたものではないことが理解されるだろう。
本発明は、詳細な説明及び添付図面からさらに完全に理解されるだろう。
以下に示す好ましい実施形態は単に典型例としての性格を有するものであり、発明、発明のアプリケーションまたは用途を制限する意図は全くない。明確化を目的として、同様の構成要素を識別するために、同一の参照番号が用いられる。ここで、モジュール又は複数のモジュールという用語は、特定用途向け集積回路（ＡＳＩＣ）、電気回路、１または複数のソフトウェアまたはファームウェアプログラムを実行するプロセッサ（共用、専用、またはプロセッサ群）およびメモリ、マイクロプロセッササブシステム、論理回路の組み合わせ、複合論理回路マクロ、及び／又は記載された機能を提供する他の適切なコンポーネントを意味する。
図１Ａ及び１Ｂにおいて、この発明では、実質的な寄生抵抗の壁を克服するべく、デバイス群（例えば、複合論理回路マクロ及び／又はモジュール）を互いに上に積み重ねる。図１Ａでは、複合論理回路マクロ２０及び２４は、他の一方の上に積み重ねられ、ＶＤＤ及びＶＬの間に接続されている。ある実施例では、ＶＬはグラウンドであってよい。図１Ｂでは、モジュール３０及び３４が他の一方に積み重ねられ、ＶＤＤ及びＶＬの間に接続されている。もし複合論理回路マクロ２０及び２４、或いはモジュール３０及び３４の複雑さがおよそ同じ２つの部分に分けられ、半分のそれぞれが略等価に動作するなら、電流要件は積み重ねられていないデバイスの約半分となる。
積み重ねられたデバイスは、積み重ねられていないデバイスの２倍の電圧で動作する。しかしながら、複合論理回路マクロ２０及び２４、或いはモジュール３０及び３４が実質的に同じ電流レベルを消費するという保証はない。これは、それぞれが実質的に同じ電流量を吸収するように作られない限り、解決不可能な問題のように思われる。半分のそれぞれがデバイス全体に印加された全電圧の半分を降下させることを、現実的に保証する方法はない。
図２Ａ及び２Ｂでは、この発明における電流バランスモジュール５０は、ＶＤＤ、ＶＬ、及び／又は論理回路マクロ２０及び２４或いはモジュール３０及び３４の間のノード５２の少なくともひとつに接続される。電流バランスモジュール５０は、論理回路マクロ２０及び２４、或いはモジュール３０及び３４に供給される電流量を均衡させようとする。特に、電流バランスモジュール５０は、図２Ａにおける複合論理回路マクロ２０及び２４のそれぞれ、或いは図２Ｂにおけるモジュール３０及び３４のそれぞれに、（ＶＤＤ−ＶＬ）の約１／２を供給する。典型的な電流バランスモジュール５０は、以下に記載されるような、バックコンバータ、２：１ＤＣ／ＤＣコンバータ、線形プッシュプルレギュレータ、低ドロップアウト（ＬＤＯ）レギュレータ、平衡スイッチキャパシタンスデバイス、スイッチインダクタデバイス、キャパシタ／インダクタデバイス、ヒステリシスコンパレータ、及び／又は他の同様のデバイスを含む。
図３Ａ及び３Ｂでは、積み重ねられた複数の複合論理回路マクロ又はモジュールが、バックコンバータ６８による均衡化とともに示される。バックコンバータ６８は、図３Ａ及び図３Ｂに示されるトポロジ、及び／又は他の適切なトポロジを持つことができる。バックコンバータ６８は、伝導スイッチ７０及びフリーホイールスイッチ７２を含む。制御モジュール７３は、スイッチ７０及び７２への駆動信号を生成する。制御モジュール７３は、ノード５２における電圧及び／又は電流を検出して、それらに基づいて複数のスイッチを制御する。ある実施例では、スイッチ７０及び７２は反対の状態を持つ。インダクタンス素子７８は、スイッチ７０及び７２の間に接続された１つの端と、複合論理回路マクロ２０及び２４或いはモジュール３０及び３４と接続された反対の端を持つ。バックコンバータ６８は、均衡化をもたらすべく電流を吸収又は供給する。
図４Ａ及び４Ｂでは、２つのそれぞれの電圧が略同一になるように、２つの間で電流を均衡化させる１つの実施例が示されている。図４Ａでは、結合インダクタ１０４を利用した２：１ＤＣ／ＤＣコンバータ１００によって均衡化動作が得られる。動作上の更なる詳細は、２００３年１０月２４日に出願された米国特許出願番号１０／６９３７８７、”Ｖｏｌｔａｇｅ Ｒｅｇｕｌａｔｏｒ”に記載され、参考のため本願に全文を引用する。
２：１ＤＣ／ＤＣコンバータ１００は、１つの入力電圧ＶＤＤから１つの出力電圧ＶＯＵＴを生成すべく、１８０度離れた位相で動作する２つのバックコンバータを含む。それぞれのバックコンバータは、条件スイッチ１１０ａ又は１１０ｂ、フリーホイールスイッチ１１４ａ又は１１４ｂ、並びにインダクタ１４０ａ又は１４０ｂを含む。１つの出力キャパシタンス１１８は、それぞれのバックコンバータの出力電圧をフィルタする。リップル電流は無視できるので出力キャパシタンス１１８の値を小さくすることができる。また、２：１ＤＣ／ＤＣコンバータ１００の入力と出力との間が強く結合しているので、入力におけるいずれの容量も、出力において負荷に並列容量を効果的に供給するよう出力キャパシタ１１８と連携して動作する。１つの制御モジュール１１９は、１１０ａ、１１０ｂ、１１４ａ、及び１１４ｂへの駆動信号を生成する。制御モジュール１１９は、ノード５２における電圧又は電流を検出して、それらに基づいて複数のスイッチを制御する。
スタートアップ回路１３０は、スタートアップの間にわたってノード５２がＶＤＤより小さい電圧に維持されることを保証すべく、必要に応じて備えられる。ある実施例においては、そのノードは、スタートアップの間およそＶＤＤ／２に維持される。ある実施例においては、スタートアップ回路１３０は、１つかそれより多いキャパシタを含む。他にも、複数のモジュールの両端の超過電圧を防ぎ、スタートアップの間にわたってノード５２がおよそＶＤＤ／２に維持される、及び／又はＶＤＤより小さい閾電圧ＶＴＨより小さい電圧であることの少なくとも一方であることを保証すべく、スタートアップの間にわたってＶＤＤを増加又は掃引させることができる。閾値ＶＴＨは、複数のマクロ又はモジュールに損害を与える電圧より低い電圧であるべきである。
図４Ｂでは、図４Ａに示す出力キャパシタンス１１８が１１８Ｂとして符号が付されている。複数のマクロ及び／又はモジュールがスタートアップの間にわたってＶＴＨを超える電圧を受けないように、及び／又はおよそＶＤＤ／２となるように、他のキャパシタンス１１８Ａを必要に応じて加えることができる。また、複数のマクロ又はモジュールの両端の超過電圧を防ぐために、ＶＤＤはスタートアップの間にわたって増加又は掃引されてよい。また、スタートアップの間にわたって電圧を制限する他の方法を用いることができる。ある実施例においては、複数のキャパシタンスの電気容量は実質的に同じに設定される。
ある実施例では、インダクタ１０４ａ及び１０４ｂは互いに強く結合されていて、結合係数Ｋは約１である。インダクタ１０４ａ及び１０４ｂは、インダクタ１０４a及び１０４ｂの間の高い結合係数を備えるインダクタアセンブリ１０４を形成すべく、磁気コアに共に巻かれている。複数のインダクタ巻線の極性は、インダクタ１０４ａおよび１０４ｂを流れる直流電流がほぼ打ち消され、インダクタアセンブリ１０４の磁気コアを流れる直流電流がおよそ零になるように選択される。したがって、低透磁率の材料のより小さいコアサイズがインダクタ１０４ａ及び１０４ｂに用いられ、結果としてより小さいサイズ（体積）でより低コストのインダクタアセンブリ１０４に結びつく。さらに、２：１ＤＣ／ＤＣコンバータ１００の過渡応答は、過渡負荷電流に関する限り、個々のインダクタンスの打ち消しによって改善される。
積み重ねられた複合論理回路マクロ２０及び２４、或いはモジュール３０及び３４のノード５２に流れ込むかノード５２から流れ出るかにかかわらず、いずれの超過電流も、２：１ＤＣ／ＤＣコンバータ１００に吸収され９５％近い効率で主電源に戻される。スタートアップ後には、２：１ＤＣ／ＤＣコンバータ１００は、複合論理回路マクロ２０及び２４或いはモジュール３０及び３４のそれぞれにかかる電圧が略同一となることを保証する。半分のそれぞれが電流レベルにおいてせいぜい２５％の不一致があることを仮定すると、２：１ＤＣ／ＤＣコンバータ１００は、全デバイスの半分の電流の２５％、すなわち全電流の１／８を吸収又は供給する必要がある。
元々１００Ａの電流要件を持つマイクロプロセッサの例に戻ると、２：１ＤＣ／ＤＣコンバータ１００は、全電流の１２．５Ａより小さい電流を吸収又は供給する必要がある。これは、下記図１３Ａ−１３Ｃで示されるような、マイクロプロセッサダイ内の集積パワーＭＯＳＦＥＴ及びマイクロプロセッサパッケージの下に設けられた１つの１：１結合インダクタ１０４を用いて容易に製造することができる。
他の適切なバックコンバータ及び２：１コンバータのトポロジは、２００４年３月２６日に出願された米国特許出願番号１０／８１０４５２、”Ｖｏｌｔａｇｅ Ｒｅｇｕｌａｔｏｒ”、２００３年１０月２４日に出願された米国特許出願番号１０／６９３７８７、”Ｖｏｌｔａｇｅ Ｒｅｇｕｌａｔｏｒ”、及び２００４年１月８日に出願された米国特許出願番号１０／７５４１８７、”Ｄｉｇｉｔａｌ Ｌｏｗ Ｄｒｏｐｏｕｔ Ｒｅｇｕｌａｔｏｒ”に示されて説明されており、参考のため本願にそれらの全文を引用する。
図５Ａ及び５Ｂでは、複合論理回路マクロ２０及び２４或いはモジュール３０及び３４の積み重ねは、高い消費電力の半導体デバイスにとって有用なだけでなく、個人用の情報端末（ＰＤＡ）、ＭＰ３プレーヤ、携帯衛星ラジオ、携帯電話等のハンドヘルドマーケットで使用されることを目的にした低消費電力の集積回路にとっても有用である。多くのハンドヘルド用途では、最近の半導体デバイスを駆動するのに要求される異なる複数の低い電圧供給レベルを生成するために、限られた数のＤＣ／ＤＣコンバータしか使用することができない。
複合論理回路マクロ２０及び２４、並びにモジュール３０及び３４を積み重ねることは、２つの複合論理回路マクロ又はモジュールが低電圧で動作することができる用途、及び積み重ねられて合算された電圧が集積回路の１つのアナログ部分を動作させるのに既に利用可能である用途に適切である。例えば、１．８Ｖのアナログ電圧が供給されるデバイスは、それぞれ０．９Ｖで動作する組み込み論理回路の半分のそれぞれに電力を供給するために使用することができる。それぞれの間の電流の不一致は依然として対処される必要がある。
この場合、図５Ａ及び５Ｂに示されるように、２つのそれぞれの間で電流を行き来させるのに平衡スイッチキャパシタンスデバイス１５０を使用することができる。制御モジュール１５４は、ノード１６４における電流及び／又は電圧を検知して、キャパシタＣ１及びＣ２の充電及び放電を変えるべくスイッチ１５８及び１６０を制御する。平衡キャパシタＣ１及びＣ２の切り替え動作は、２つの半分のそれぞれの電流要件にアンバランスがある場合でも、それぞれの電圧が略同一となることを保証するために用いられる。ある実施例においては、スタートアップの間にわたったモジュール２０及び２４の両端にかかる超過電圧を防ぐために、Ｃ１の容量はＣ２の容量と実質的に等価に設定される。言い換えると、ノード１６４は、スタートアップの間にわたってＶＴＨより小さく及び／又はＶＤＤ／２と略同一に維持される。図には、平衡スイッチキャパシタンスデバイスが示されているが、当業者は、スイッチインダクタンスデバイス及び／又はスイッチキャパシタンス／インダクタンスデバイスを用いることができることを理解するであろう。
図６Ａ及び６Ｂについて、キャパシタＣ１、Ｃ２、及びＣ３、並びにスイッチ１８０、１８２、１８４、及び１８６を含む他の平衡スイッチキャパシタンスデバイスが示されている。スイッチキャパシタモジュール１９２は、ノード１９２から電流を吸収又は供給すべくスイッチ１８０〜１８６を制御する。ある実施例においては、スイッチ１８０及び１８４はペアで切り替えられ、スイッチ１８２及び１８６がペアで切り替えられ、反対の状態を持つ。スイッチキャパシタンスモジュール１９０は、ノード１９２の電流又は電圧を検知して、その結果に基づいて複数のスイッチを制御する。平衡キャパシタＣ１、Ｃ２、及びＣ３の切り替え動作は、それぞれの間で電流要件にアンバランスがある場合でも、それぞれの電圧が略同一となることを保証するために使用される。
図７Ａ及び７Ｂでは、線形プッシュプルレギュレータ２００が、いくらかの効率低下とともに使用される。半分のそれぞれが相対的に均衡するように設計されれば、効率の低下は最小限となる。この方法は、典型的には５０％の効率しか持たない線形レギュレータより著しく良く機能する。それでも、ある実施例では複数の線形レギュレータを使用することもできる。
線形プッシュプルレギュレータ２００は、それぞれトランジスタＴ１及びＴ２の制御端子と 連通する出力端子を持つ第１オペアンプ２０４及び第２オペアンプ２０８を含む。ある実施例では、トランジスタＴ１及びＴ２はＣＭＯＳトランジスタである。トランジスタＴ１の第１端子はＶＤＤに接続される。トランジスタＴ１の第２端子は、トランジスタＴ２の第１端子に接続される。トランジスタＴ２の第２端子はＶＬに接続される。オペアンプ２０４の非反転入力は、上限の電圧閾値ＶＵＬに接続され、オペアンプ２０８の非反転入力は下限の電圧閾値ＶＬＬに接続される。オペアンプ２０８の反転入力は、オペアンプ２０４の反転入力に接続され、抵抗Ｒの一端に接続される。抵抗Ｒの他端は、第１及び第２トランジスタＴ１及びＴ２のそれぞれ第２及び第１端子に接続される。第１及び第２トランジスタＴ１及びＴ２のそれぞれ第２及び第１端子は、図７Ａにおける第１及び第２論理回路マクロ２０及び２４の間、若しくは、図７Ｂにおける第１及び第２モジュール３０及び３４の間のノード２１０に接続される。
ノード２１０が目標電圧（ＶＤＤ−ＶＬ）／２より小さく第１の閾値（ＶＵＬ−（ＶＤＤ−ＶＬ）／２）までの場合、上方の論理回路マクロ又はモジュールは電圧を大きく降下している。上方のオペアンプ２０４は、ノード２１０にＶＤＤを印加するトランジスタＴ１を瞬間的にオンにする。ノード２１０におけるＶＤＤは、論理回路マクロ２４又はモジュール３４の両端の電圧を引き上げ、論理回路マクロ２０又はモジュール３０の両端の電圧を押し下げる。ノード２１０にＶＤＤが印加されると、オペアンプ２０４はＴ１をオフにし、このプロセスは電圧の違いが第１閾値より小さくなるまで繰り返される。
ノード２１０が目標電圧（ＶＤＤ−ＶＬ）／２より大きく第２の閾値（ＶＵＬ−（ＶＤＤ−ＶＬ）／２）までの場合、下方の論理回路マクロ又はモジュールは電圧を大きく降下している。下方のオペアンプ２０８は、ノード２１０にＶＬを印加するトランジスタＴ２を瞬間的にオンにする。ノード２１０におけるＶＬは、論理回路マクロ２０又はモジュール３０の両端の電圧を引き上げ、論理回路マクロ２４又はモジュール３４の両端の電圧を押し下げる。ノード２１０にＶＬが印加されると、オペアンプ２０８はＴ２をオフにし、このプロセスは電圧の差が第１の閾値より小さくなるまで繰り返される。
理解できるように、様々なタイプのレギュレータを使用することができる。上記に記載された実施例に加えて、他のタイプのＤＣ／ＤＣコンバータ、プッシュプルレギュレータ、スイッチキャパシタンスデバイスを使用することができる。また、これに限定されるものではないが、ヒステリシスコンパレータを含む他のタイプのレギュレータを使用することができる。例えば、適切なヒステリシスコンパレータは、２００３年６月２３日に出願された米国特許出願番号１０／６０２９９７、”Ｓｉｍｐｌｉｆｉｅｄ Ｃｏｍｐａｒａｔｏｒ ｗｉｔｈ Ｄｉｇｉｔａｌｌｙ Ｃｏｎｔｒｏｌｌａｂｌｅ Ｈｙｓｔｅｒｅｓｉｓ ａｎｄ Ｂａｎｄｗｉｄｔｈ”に示されて説明されたヒステリシスコンパレータを含み、参考のため本願に当該出願の全文を引用する。
図７Ｂでは、第１キャパシタンスＣ１及び第２キャパシタンスＣ２が、スタートアップの間にわたってモジュール３０及び３４の両端の電圧をＶＴＨより小さくＶＤＤ／２に略等しく制限すべく設けられる。ある実施例においては、キャパシタンスＣ１の電気容量はＣ２の電気容量と実質的に同じである。言い換えると、ノード２１０はスタートアップの間にわたっておよそＶＤＤ／２に維持される。
図８Ａ及び８Ｂでは、ヒステリシスコンパレータ２５０及び２５４が、論理回路マクロ２０及び２４、若しくはモジュール３０及び３４の両端の電圧を調整すべく使用される。コンパレータ２５０は、ＶＤＤ、上方の閾値電圧ＶＵＬ、及びノード２１０における電圧を受け取る。ある実施例では、コンパレータ２５０は、固定又は可変のオフセット２５６、固定又は可変の帯域幅２５８、及び／又は、固定又は可変のディレイ２６０を有する。可変である場合、コンパレータ２５４は、それぞれの調整を行うべく１以上の対応する入力を受け取る。コンパレータ２５４はＶＬ、下限の電圧閾値ＶＬＬ、及びノード２１０における電圧を受け取る。
ノード２１０が目標電圧（ＶＤＤ−ＶＬ）／２より小さく上限の閾値（ＶＵＬ−（ＶＤＤ−ＶＬ）／２）までの場合、上方の論理回路マクロ又はモジュールは電圧を大きく降下している。コンパレータ２５０はノード２１０にＶＤＤを印加する。ノード２１０におけるＶＤＤは、論理回路マクロ２４又はモジュール３４の両端の電圧を引き上げ、論理回路マクロ２０又はモジュール３０の両端の電圧を押し下げる。ＶＤＤがノード２１０に遅延期間の間印加されると、コンパレータ２５０はノード２１０へのＶＤＤの印加を停止する。このプロセスは差が上限の閾値より小さくなるまで繰り返される。
ノード２１０が目標電圧（ＶＤＤ−ＶＬ）／２より大きく下限の閾値（（ＶＤＤ−ＶＬ）／２−ＶＵＬ）までの場合、下方の論理回路マクロ又はモジュールは電圧を大きく降下している。コンパレータ２５４はノード２１０にＶＬを印加する。ノード２１０におけるＶＬは、論理回路マクロ２０又はモジュール３０の両端の電圧を引き上げ、論理回路マクロ２４又はモジュール３４の両端の電圧を押し下げる。ノード２１０にＶＬが遅延期間の間印加されると、コンパレータ２５４はノード２１０へのＶＬの印加を停止する。このプロセスは差が下限の閾値より小さくなるまで繰り返される。
論理回路マクロ及びモジュールの２段積みが示されているが、それに加えて、当業者は更なるレベルの積み重ねを用いることができることを理解できるだろう。また、他の均衡化の方法を用いることができる。
図９Ａでは、ＤＣ／ＤＣコンバータ３００は、入力信号を受信し、４Ｖ及び２５Ａの出力を生成する。第１の２：１コンバータ３０４は、４Ｖ、２５Ａの入力を、２Ｖ、５０Ａの出力に変換する。第２コンバータ３０８は、２Ｖ、５０Ａの入力を１Ｖ、１００Ａの出力に変換する。プリント基板回路（ＰＣＢ）３１４上に実装されたマクロ又はモジュール３１２は、抵抗３１０（これは線及び他の結線の寄生抵抗を示す）を介して２：１コンバータ３０８の出力に接続されてよい。理解できるように、寄生抵抗３１０による損失はＩ２Ｒに等しい。ここで、Ｉは寄生抵抗Ｒを流れる電流の強さである。図９Ｂについて、この発明によると、上記の３２４及び３２８で示されるマクロ又はモジュールのペアの間に２：１コンバータ３２０（又は他の電流バランスモジュール）を接続することによって、損失を１／４に減少させるができる。
図９Ｃでは、更なる複数のモジュールは更なる複数の２：１コンバータと結合されてよい。図９Ｃでは、４つのモジュール又はマクロ３４０、３４２、３４４、及び３４６が直列に接続され、間にノード３４７、３４８、及び３４９を持つ。第１の２：１コンバータ３３０は、ＤＣ／ＤＣコンバータ３００の出力と、マクロ又はモジュール３４０と、ノード３４８とに接続されている。ノード３４８は、２：１コンバータ３３４及び３３６と、モジュール又はマクロ３４２及び３４４とにも接続されている。図示されるように、２：１コンバータ３３４は、ＤＣ／ＤＣコンバータ３００の出力と、モジュール又はマクロ３４０と、ノード３４７及び３４８とにも接続されている。図示されるように、２：１コンバータ３３６は、ノード３４８及び３４９にも接続されている。２：１コンバータ３２０は、ＰＣＢを流れる全電流を制御する２：１コンバータ３０８より小型にすることができる。対照的に、２：１コンバータ３２０は、積み重ねられた複数のデバイスの間の電流の不一致を制御するだけでよい。
より一般的には、回路に２ｎ個のモジュール又はマクロが含まれる場合、回路は２ｎ−１個の２：１ＤＣ／ＤＣコンバータを含む。複数の２：１ＤＣ／ＤＣコンバータはｎ個の分岐線に配置される。２ｎ−１個の２：１ＤＣ／ＤＣコンバータは、隣接するＤＣ／ＤＣコンバータの間に２ｎ−１個のノードを持つ。それぞれの２ｎ−１個のＤＣ／ＤＣコンバータは、２ｎ−１個のノードのうちのそれぞれ１つと接続される。
例えば図９Ｃでは、２つの分岐線３５０及び３５２が存在する。第１分岐線３５０は１つの２：１コンバータを含み、第２分岐線は２つの２：１ＤＣ／ＤＣコンバータを含む。より一般的には、第１分岐線は２０＝１個の２：１ＤＣ／ＤＣコンバータを含み、第２分岐線は２１＝２個の２：１ＤＣ／ＤＣコンバータを含み、第３分岐線は２２＝４個の２：１ＤＣ／ＤＣコンバータを含み・・・、ｎ番目の分岐線は２ｎ−１個の２：１ＤＣ／ＤＣコンバータを含む。
図１０Ａ及び１０Ｂでは、ルータ、スイッチ、又は他のネットワークデバイスのような通信デバイス３６０は、典型的に複数の通信チャネル３６４−１、３６４−２、３６４−３、及び３６４−４（チャネル３６４と総称する。）を含む。４つのシグナルプロセッサモジュールしか示されていないが、シグナルプロセッサの更なるペアを用いることができる。それぞれのチャネル３６４は、シグナルプロセッサ３６６−１、３６６−２、３６６−３、及び３６６−４（シグナルプロセッサ３６６と総称する。）を含む。それぞれのシグナルプロセッサ３６６は典型的には同じ設計であり、シグナルプロセッサモジュール３６６は動作時に略同一の電流量を消費し易い。上記又は下記のような電流バランスモジュール３７０は、電流消費の差を均衡すべく設けられる。不一致を低減させるという理由から、線形ＬＤＯレギュレータのような低効率のデバイスを使用してよい。とはいえ、他の電流バランスモジュールを使用してもかまわない。例えば、通信チャネルは、１０００Ｂａｓｅ−Ｔイーサネット、１０ＧＢａｓｅ−Ｔイーサネット、若しくは他の現在又は将来のイーサネット、或いは他の規格に準拠してよい。
図１１Ａ及び１１Ｂでは、グラフィックスプロセッシングユニット（ＧＰＵ）３８０は、複数のグラフィックスパイプラインモジュール３８２−１、３８２−２、・・・、及び３８２−Ｎ（グラフィックスパイプラインモジュール３８２と総称する。）を含む。それぞれのグラフィックスパイプラインモジュール３８２は同じ設計を持つので、グラフィックスパイプラインモジュール３８２は動作時に同量の電流を消費し易い。上記又は下記のような電流バランスモジュール３９０が、電流消費の差を調整すべく設けられる。
図１２では、第１プロセッサ４００及び第２プロセッサ４０２は、第１プロセッサ４００及び第２プロセッサ４０２の電流消費を調整するパワー調整モジュール４０４と通信する。ある実施例においては、パワー調整モジュール４０４はハードウェアベース、ソフトウェアベース、及び／又はハードウェア及びソフトウェアベースであってよい。ある実施例においては、パワー調整モジュール４０４は、電流消費のバランスをとるために、第１及び第２プロセッサの相対的な動作周波数を調整する。パワー調整モジュール４０４は、電流消費のバランスをとるために、第１プロセッサ４００及び第２プロセッサ４０２のロードバランシング及び／又はスロットリングを使用してよい。ある実施例においては、パワー調整モジュール４０４は、上記及び下記のような任意の電流バランスモジュール４０６と組み合わせて用いられる。言い換えると、パワー調整モジュール４０４は大まかな均衡化を行い、電流バランスモジュールは細かな電流の均衡化を行う。
図１３Ａ、１３Ｂ、及び１３Ｃでは、パワー管理モジュール４０４は周波数バランスモジュール４０４’を含む。更に電流消費を均衡化すべく、任意の２：１ＤＣ／ＤＣコンバータ４０６’を使用することができる。図１３Ｂには、半導体ダイ４０８の上に作られた、第１プロセッサ４００、第２プロセッサ４０２、及び２：１ＤＣ／ＤＣコンバータ４０６’の典型的な配置が示されている。図１３Ｃでは、図１３Ｂの半導体ダイ４０８は、ＰＣＢ４１２上に配置された第１ソケット４１１及び第２ソケット４１６によってＰＣＢ４１２に接続されている。ある実施例においては、２：１ＤＣ／ＤＣコンバータ４０６に関連する上記のインダクタ４２０及び４２２が、半導体ダイ４０８及びＰＣＢ４１２の間に配置される。複数のピン４２６がダイ４０８から延伸しており、それらはソケット４１１及び４１６に収容される。パワー管理モジュール４０４が周波数バランスモジュール４０４’を含むように示されているが、当業者は、上記及び／又は下記の様々な方法によって、ハードウェア及び／又はソフトウェアによる電流均衡化が行われることを理解するだろう。
図１４では、パワー調整モジュール４０４はオペレーティングシステム４０４’’を含む。ＯＳ４０４’’又はチップは、第１プロセッサ４００及び第２プロセッサ４０２に複数のスレッドを割り当てることによって、負荷均衡化を行うことができる。ＯＳ４０４’’又はチップは、電流のアンバランスを小さくすべく、第１プロセッサ４００及び／又は第２プロセッサ４０２を抑制することができる。例えば、ＣＰＵスピードは次のように設定される。
Figure 0004690177
それぞれのＣＰＵを最大周波数の１／２で動作させると、それぞれのＣＰＵはより低い電圧で動作することができるので、より効果的である。ある実施例では、他のＣＰＵの電流消費と均衡化させるべく、複数のＣＰＵのうちの１つの動作周波数が低下及び／又は増加させられる。代わりに、他に生じる電流のアンバランスを均衡化させるために、複数のＣＰＵの少なくとも１つにダミーオペレーションを実行させることができる。
図４Ａ、４Ｂ、５Ａ，及び７Ｂに戻ると、複数のマクロ及び／又はモジュールの間のノードにおける電圧がスタートアップの間にわたってＶＴＨより低く及び／又はおよそＶＤＤ／２に維持されることを確実にすべく、回路及び／又はキャパシタが用いられた。当業者は、ここに示されて説明された他の実施例が、複数のマクロ及び／又はモジュールの間のノードにおける電圧をスタートアップの間にわたってＶＴＨより低く及び／又はおよそＶＤＤ／２に維持するための複数の回路及び／又はキャパシタを含むことを理解するであろう。
当業者は、本発明に関する広い教示を様々な形態で実装できることを、上述の説明から理解できるであろう。したがって、特定の例に関連付けて本発明を説明したが、当業者にとって図面、明細書、および特許請求の範囲の検討に基づいて他の変形も明らかであるから、本発明の真の範囲は上述の説明に限定して解釈されるべきではない。
本発明は、詳細な説明及び添付図面からさらに完全に理解されるだろう。
図１Ａは、通常の電圧レベルの２倍及び通常の電流レベルの１／２で動作する、積み重ねられた複数の複合論理回路マクロの機能ブロック図である。 図１Ｂは、通常の電圧レベルの２倍及び通常の電流レベルの１／２で動作する、積み重ねられた複数のモジュールの機能ブロック図である。 図２Ａは、電流バランスモジュールを備えた、積み重ねられた複数の複合論理回路マクロの機能ブロック図である。 図２Ｂは、電流バランスモジュールを備えた、積み重ねられた複数のモジュールの機能ブロック図である。 図３Ａは、バックコンバータによって均衡化された、積み重ねられた複数の複合論理回路マクロの機能ブロック図である。 図３Ｂは、バックコンバータによって均衡化された、積み重ねられた複数のモジュールの機能ブロック図である。 図４Ａは、２：１ＤＣ／ＤＣコンバータによって均衡化された、積み重ねられた複数の複合論理回路マクロの機能ブロック図である。 図４Ｂは、２：１ＤＣ／ＤＣコンバータによって均衡化された、積み重ねられた複数のモジュールの機能ブロック図である。 図５Ａは、第１の典型的な平衡スイッチキャパシタンスデバイスによって均衡化された、積み重ねられた複数の複合論理回路マクロの機能ブロック図である。 図５Ｂは、第１の典型的な平衡スイッチキャパシタンスデバイスによって均衡化された、積み重ねられた複数のモジュールの機能ブロック図である。 図６Ａは、第２の典型的な平衡スイッチキャパシタンスデバイスによって均衡化された、積み重ねられた複数の複合論理回路マクロの機能ブロック図である。 図６Ｂは、第２の典型的な平衡スイッチキャパシタンスデバイスによって均衡化された、積み重ねられた複数のモジュールの機能ブロック図である。 図７Ａは、線形プッシュプルレギュレータによって均衡化された、積み重ねられた複数の複合論理回路マクロの機能ブロック図である。 図７Ｂは、線形プッシュプルレギュレータによって均衡化された、積み重ねられた複数のモジュールの機能ブロック図である。 図８Ａは、複数のヒステリシスコンパレータによって均衡化された、積み重ねられた複数の複合論理回路マクロの機能ブロック図である。 図８Ｂは、複数のヒステリシスコンパレータによって均衡化された、積み重ねられた複数のモジュールの機能ブロック図である。 図９Ａは、従来技術に係る、ＤＣ／ＤＣコンバータ及び２：１コンバータを用いた、１つのモジュール又はマクロへの電圧及び電流の供給を示す機能ブロック図である。 図９Ｂは、この発明に係るある実施例における２段に積み重ねられた複数のモジュール又はマクロへの電圧及び電流の供給を示す機能ブロック図である。 図９Ｃは、この発明に係る他の実施例における４段に積み重ねられた複数のモジュール又はマクロへの電圧及び電流の供給を示す機能ブロックである。 図１０Ａは、複数の通信チャネルを含む、シグナルプロセッサをそれぞれ備える１つの通信デバイスの機能ブロック図である。 図１０Ｂは、図１０Ａの通信デバイスへの電圧及び電流の供給を示す機能ブロック図である。 図１１Ａは、複数のグラフィックスパイプラインモジュールを含む１つのグラフィックスプロセッシングユニット（ＧＰＵ）の機能ブロック図である。 図１１Ｂは、図１１Ａの複数のグラフィックスパイプラインモジュールへの電圧及び電流の供給線を示す機能ブロック図である。 図１２は、第１及び第２プロセッサ、第１及び第２プロセッサの電流消費を均衡化する電力調節モジュール、及び任意の電流バランスモジュールの機能ブロック図である。 図１３Ａは、第１及び第２プロセッサ、第１及び第２プロセッサの動作周波数の差を減少させて電流のアンバランスを減少させる周波数バランスモジュール、及び任意の２：１ＤＣ／ＤＣコンバータの機能ブロック図である。 図１３Ｂは、半導体ダイ上の、第１及び第２プロセッサ、並びに２：１ＤＣ／ＤＣコンバータの典型的な配置を示す機能ブロック図である。 図１３Ｃは、図１３Ｂの半導体ダイ、及びＰＣＢ上の外部の複数のインダクタの実装を示す側面図である。 図１４は、第１及び第２プロセッサ、第１及び第２プロセッサの電流消費を均衡化するオペレーティングシステム、並びに任意の電流バランスモジュールの機能ブロック図である。

Claims (6)

  1. 第１プロセッシングモジュールと、
    前記第１プロセッシングモジュールと連通する第２プロセッシングモジュールであって、前記第１プロセッシングモジュールと前記第２プロセッシングモジュールとは、第１基準電位及び第２基準電位の間で直列に接続されている第２プロセッシングモジュールと、
    前記第１プロセッシングモジュール及び前記第２プロセッシングモジュールと通信し、前記第１プロセッシングモジュール及び前記第２プロセッシングモジュールの負荷均衡及び抑制の少なくとも１つを実行して、前記第１プロセッシングモジュールと前記第２プロセッシングモジュールとの間の電流消費の差を減少させるオペレーティングシステムと
    を備えるプロセッシングシステム。
  2. 前記第１プロセッシングモジュールと前記第２プロセッシングモジュールとの間のノードと連通して、前記第１プロセッシングモジュールと前記第２プロセッシングモジュールとの間の電流消費の差を減少させる電流バランスモジュール
    をさらに備える請求項１に記載のプロセッシングシステム。
  3. 前記オペレーティングシステムは、前記第１プロセッシングモジュール及び前記第２プロセッシングモジュールの少なくとも１つの動作周波数を低下又は増加させることにより、前記第１プロセッシングモジュールと前記第２プロセッシングモジュールとの間の電流消費の差を減少させる請求項１又は２に記載のプロセッシングシステム。
  4. 第１プロセッシングモジュールを提供する段階と、
    前記第１プロセッシングモジュールと連通する第２プロセッシングモジュールを提供する段階であって、前記第１プロセッシングモジュールと前記第２プロセッシングモジュールとは第１基準電位と第２基準電位との間に直列に接続されている段階と、
    オペレーティングシステムが、前記第１プロセッシングモジュールと前記第２プロセッシングモジュールとの間の電流消費の差を減少させるべく、前記第１プロセッシングモジュール及び前記第２プロセッシングモジュールの負荷均衡及び抑制の少なくとも１つを実行する段階と
    を備える方法。
  5. 電流バランスモジュールが、前記第１プロセッシングモジュールと前記第２プロセッシングモジュールとの間の電流消費の差を減少させる段階
    をさらに備える請求項４に記載の方法。
  6. 前記オペレーティングシステムは、前記第１プロセッシングモジュール及び前記第２プロセッシングモジュールの少なくとも１つの動作周波数を低下又は増加させることにより、前記第１プロセッシングモジュールと前記第２プロセッシングモジュールとの間の電流消費の差を減少させる請求項４又は５に記載の方法。
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