JP3340690B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、１６Ｍビ
ット以上の記憶容量をもつ、ダイナミックメモリのよう
な、超大規模集積回路に関する。

【０００２】

【従来の技術】半導体集積回路内で、外部電源電圧や温
度による変動の少ない、安定な基準電圧が必要になるこ
とがある。ＬＳＩの電圧リミッタについては、たとえ
ば、アイ・エス・エス・シー・シー・ダイジェスト・オ
ブ・テクニカル・ペーパーズ，第２７２頁から第２７３
頁，１９８６年２月（ＩＳＳＣＣ Ｄigest of Ｔechnic
alＰapers，pp.２７２−２７３，Ｆeb.１９８６）など
がある。最後の論文において述べられているように、Ｄ
ＲＡＭ（ダイナミックランダムアクセスメモリ）等のメ
モリＬＳＩにおいては、外部電源電圧よりも低い電圧を
ＬＳＩチップ上に設けた回路（電圧リミッタ）で発生
し、それを電源として用いることがある。この内部電源
電圧は、メモリ動作を安定にするために、外部電源電圧
や温度による変動の少ない安定した電圧である必要があ
り、そのためには安定な基準電圧が必要である。また、
アナログ回路を内蔵したＬＳＩでは、参照用の電圧とし
て安定した基準電圧を必要とする場合が多い。

【０００３】このような要求に応える基準電圧発生回路
としては、たとえば米国特許第３９７５６４８号や第４
１００４３７号などで提案されている回路がある。図７
にその回路図を示す。これは、Ｈチャネルのエンハンス
メント形ＭＯＳＦＥＴ（以下ＥＭＯＳと略す）とデプリ
ーション形ＭＯＳＦＥＴ（以下ＤＭＯＳと略す）とのし
きい値電圧の差を利用して、安定な電圧を得る回路であ
る。図中、Ｑ₉₁がＥＭＯＳ、Ｑ₉₀，Ｑ₉₂，Ｑ₉₃がＤＭＯ
Ｓであり、Ｖ_CC，Ｖ_BBはそれぞれ正電圧，負電圧の外部
電源である。ＥＭＯＳとＤＭＯＳとのしきい値電圧の差
が出力電圧Ｖ_Rとなる。以下、この回路の動作を説明す
る。

【０００４】Ｑ₉₀，Ｑ₉₁に流れる電流をＩ₉₀，Ｑ₉₂，Ｑ
₉₃に流れる電流をＩ₉₁とする。４つのＭＯＳＦＥＴがい
ずれも飽和領域で動作しているとすると、次の４式が成
り立つ。

【０００５】 Ｉ₉₀＝(β₉₀／２)・(−Ｖ_TD)² …（１） Ｉ₉₀＝(β₉₁／２)・(Ｖ₉₉−Ｖ_TE)² …（２） Ｉ₉₁＝(β₉₂／２)・(Ｖ₉₉−Ｖ_R−Ｖ_TD)² …（３） Ｉ₉₁＝(β₉₃／２)・(−Ｖ_TD)² …（４） ここでＶ₉₉はノード９９の電圧、Ｖ_TE，Ｖ_TDはそれぞれ
ＥＭＯＳ，ＤＭＯＳのしきい値電圧（Ｖ_TE＞０，Ｖ_TD＜
０）、β₉₀，β₉₁，β₉₂，β₉₃はそれぞれＱ₉₀，Ｑ₉₁，
Ｑ₉₂，Ｑ₉₃のコンダクタンス係数である。（１）〜
（４）式より、 Ｖ_R＝Ｖ_TE−(１＋(β₉₀／β₉₁)−(β₉₃／β₉₂))・Ｖ_TD …（５） ここでβ₉₀およびβ₉₃が十分に小さいか、あるいはβ₉₀
／β₉₁＝β₉₃／β₉₂となるように各ＭＯＳＦＥＴの定数
を定めれば、 Ｖ_R＝Ｖ_TE−Ｖ_TD …（６） となる。すなわち、出力電圧Ｖ_RとしてＥＭＯＳとＤＭ
ＯＳとのしきい値電圧の差の電圧が得られ、これは外部
電源Ｖ_CCやＶ_BBの電圧に依存しない安定な電圧である。

【０００６】近年、半導体装置の高集積化が進むにつれ
て、半導体素子の微細化に伴う耐圧の低下が問題になっ
てきた。この問題は半導体装置の電源電圧を下げれば解
決できるが、これは外部インタフェースの関係で必ずし
も好ましくない。そこで、外部から印加する電源電圧は
従来のまま（たとえばＴＴＬ（transistor transistor
logic）コンパチブルの場合は５Ｖ）としておき、それ
よりも低い電圧（たとえば３Ｖ）の内部電源を半導体装
置内で作るという方法が提案されている。たとえばアイ
・イー・イー・イー，ジャーナル・オブ・ソリッド・ス
テート・サーキッツ，第２２巻，第３号，第４３７頁か
ら第４４１頁，１９８７年６月（ＩＥＥＥ Ｊournal of
Ｓolid-Ｓtate Ｃircuits，Ｖol.ＳＣ-２２，Ｎo.３，
pp.４３７−４４１，Ｊune １９８７）には、この方法
をＤＲＡＭ（ダイナミックランダムアクセスメモリ）に
適用した例、および外部電源から内部電源を発生するた
めの回路（電圧リミッタ回路）について記述されてい
る。

【０００７】図７（ｂ）に上記文献に記載されている電
圧リミッタ回路の回路図を示す。図中、ＶＬが電圧リミ
ッタ回路であり、基準電圧発生回路ＶＲと駆動回路Ｂか
ら成る。Ｚは電圧リミッタの負荷、すなわち電圧リミッ
タの出力電圧Ｖ_Lを電源として動作する回路である。基
準電圧発生回路Ｖ_Rは、外部電源電圧Ｖ_CCや温度による
変動の少ない安定な電圧Ｖ_Rを発生する。駆動回路Ｂ
は、電圧値がＶ_Rと同じで駆動能力の大きい電圧Ｖ_Lを発
生する回路であり、Ｑ₁₀₆〜Ｑ₁₁₁から成る差動増幅器Ｄ
Ａと出力ＭＯＳトランジスタＱ₁₁₂から成る。差動増幅
器ＤＡの２個の入力端子のうち、一方にはＶ_Rが接続さ
れ、他方には出力Ｖ_Lが帰還されているので、この回路
は出力Ｖ_Lが入力Ｖ_Rに追随するように動作する。出力Ｖ
_Lの駆動能力は、出力ＭＯＳトランジスタＱ₁₁₂のチャネ
ル幅によって決まる。したがって、Ｑ₁₁₂のチャネル幅
を負荷の消費電流に見合った大きさを設計しておけば、
安定な内部電源電圧Ｖ_Lを負荷に供給することができ
る。

【０００８】

【発明が解決しようとする課題】上記した従来技術に基
づいて、本発明者らが、具体的な超大規模集積回路（例
えば、ＤＲＡＭでいえば、１６Ｍbit以上のＬＳＩ）に
ついて、詳細に検討したところ、次に詳説する問題点を
発見した。この問題は大きくわけて、基準電圧発生回路
に関するものと、電圧リミッタ回路に関するものと、こ
れらのテストに関するものである。

【０００９】まず、上記図７（ａ）に示した従来技術の
問題点は、ＥＭＯＳとＤＭＯＳという性質の異なるデバ
イスを用いるため、それらの特性を合せるのが難しいこ
とである。上の説明では簡単のため特性が同じとした
が、実際にはコンダクタンス係数β，βの温度依存性ｄ
β／ｄＴ、しきい値電圧の温度依存性ｄＶ_T／ｄＴ等の
特性がかなり異なる。これは以下に述べるような理由に
より、ＥＭＯＳとＤＭＯＳとのしきい値電圧差Ｖ_TE−Ｖ
_TDをかなり大きくしなければならないからである。

【００１０】ＥＭＯＳはゲート・ソース間電圧が０Ｖの
ときには確実に非導通状態にならなければならない。そ
のためには、そのしきい値電圧Ｖ_TEは、製造ばらつきや
サブスレッショルド特性を考慮すると、かなり高く（た
とえばＶ_TE≧０.５Ｖ）設定する必要がある。また、Ｄ
ＭＯＳは式（１）および（４）で示されるように電流源
として用いられる場合があるので、電流値のばらつきを
抑えるためには、そのしきい値電圧Ｖ_TDの絶対値はかな
り大きく（たとえばＶ_TD≦−１.５Ｖ）設定しなければ
ならない。したがってＶ_TE−Ｖ_TDはかなり大きく（たと
えばＶ_TE−Ｖ_TD≧２Ｖ）なり、これはＭＯＳＦＥＴのチ
ャネル領域の不純物プロファイルが大幅に異なることを
意味する。これによって、上で述べたようなＭＯＳＦＥ
Ｔとしての特性の不一致が生ずる。本発明の１つの目的
は、上記問題点を解決し、ブプリーション形のＦＥＴを
用いない基準電圧発生回路を提供することにある。

【００１１】上記図７（ｂ）に示す従来技術の第１の問
題点は、電圧リミッタ回路の動作の安定性について考慮
されていないことである。一般に、図７（ｂ）の駆動回
路Ｂのような帰還のかかった増幅器は、十分な位相余裕
があるように設計しなければ、動作が不安定になる。こ
れを図２（ａ），（ｂ）を用いて説明する。帰還をかけ
ないときの増幅器の周波数対利得および周波数対位相の
関係が図のようになっていたとすると、利得が０ｄＢに
なる周波数において、位相遅れが１８０°にどれだけ余
裕があるかを示す数値が、位相余裕である。位相余裕が
負であれば帰還増幅器は発振するし、正であっても余裕
が小さい場合、動作が不安定になる。一般に安定に動作
するためには位相余裕は４５°以上必要であると言われ
ている。そのためには、周波数対利得の特性が折れ曲が
る点（ポール）のうち、２番目の点Ｐ₂（傾きが６ｄＢ
／octから１２ｄＢ／octに変わる点）における利得が０
ｄＢ以下でなければならない。電圧リミッタ回路は、内
部回路に安定な内部電源電圧を供給するのがその使命で
あるから、発振したり動作が不安定になったりしてはな
らないのはもちろんのことである。

【００１２】この問題に対する対策としては、位相遅れ
を補償する各種の方法が、たとえばポール・アール・グ
レイ，ロバート・ジー・マイヤー共著，アナリシス・ア
ンド・デザイン・オブ・アナログ・インテグレーテッド
・サーキッツ，第２版，ジョン・ウィリー・アンド・サ
ンズ社（Ｐaul Ｒ.Ｇray and Ｒobert Ｇ.Ｍeyer：Ａna
lysys and Ｄesign of Ａnalog Ｉntergrated Ｃircuit
s，２nd Ｅd.，ＪohnＷiley and sons Ｉnc. に示され
ている。しかし、位相補償を実際の半導体装置の電圧リ
ミッタ回路に適用するには、次のような問題がある。電
圧リミッタ回路の負荷となる回路は、実際の半導体装置
の内部回路であり、その中には容量，抵抗，インダクタ
ンス，非線形素子、あるいはそれらの組合せなど極めて
多種・多様なものが含まれる。しかも、それらの負荷
が、時間的に一定ではなく、半導体装置の動作モードに
よって変化することがある。たとえば、半導体装置が動
作状態にあるときと、待機状態にあるときとでは、負荷
に流れる電流が大きく異なる。これによって、図７
（ｂ）の駆動回路Ｂの出力段のバイアス条件が変化し、
その結果増幅器全体の周波数特性も変化する。電圧リミ
ッタ回路を安定に動作させるためには、このような複雑
な性質をもった増幅器が常に安定に動作するようにする
必要がある。それには、従来の位相補償法だけは不十分
である。

【００１３】上記従来技術の第２の問題点は、半導体チ
ップ上の配置や配線について配慮されていないことであ
る。特に、内部電源電圧Ｖ_Lで動作する回路が複数個あ
る場合の、電圧リミッタ回路の配置やその出力電圧Ｖ_L
の配線については配慮されていなかった。

【００１４】本発明者らは、上記従来技術を半導体メモ
リに適用した場合、以下に述べるような問題が生ずるこ
とを発見した。図３および図４に上記従来技術を半導体
メモリに適用した例を示す。図３において、１は半導体
メモリチップ全体、３は周辺回路、７は電圧リミッタ回
路のうちの駆動回路（電圧リミッタ回路のうちの基準電
圧発生回路はここでは記載を省略してある）、１４ａ〜
１４ｄはパルス発生回路、２ａ〜２ｄは微細ＭＯＳトラ
ンジスタで構成されているメモリマットである。

【００１５】メモリマットは微細素子を使用しているた
め、内部電源電圧Ｖ_Lで動作させる。駆動回路７とパル
ス発生回路１４ａ〜１４ｄはこのための回路である。７
は内部電源電圧Ｖ_Lを発生し、１４ａ〜１４ｄは振幅Ｖ_L
のパルスφ_P1〜φ_P4をそれぞれ発生する。この例では、
パルス発生回路が１４ａ〜１４ｄの４個あるのに対し
て、駆動回路は７の１個だけである。したがって、この
電圧リミッタ回路によって発生した内部電源電圧Ｖ_Lを
各パルス発生回路に供給するためには、チップの上辺か
ら下辺にわたる長い配線が必要であり、配線の寄生イン
ピーダンスが大きくなって雑音発生の原因となる。この
インピーダンスを小さくするために配線幅を太くする
と、今度は配線のチップ上の占有面積が増すという問題
が生ずる。

【００１６】図４は、図３における配線が長くなるとい
う問題を避けるために、各パルス発生回路に対応して１
個ずつ駆動回路７ａ，７ｂ，７ｃ，７ｄを設けた例であ
る。こうすれば、電圧リミッタ回路とパルス発生回路と
の間の配線長を短くすることができるが、パルス発生回
路数と同じ数（ここでは４個）の電圧リミッタ回路が必
要となる。したがって、電圧リミッタ回路のチップ上の
占有面積および消費電流が図３の場合に比べて増加す
る。パルス発生回路の数がさらに大きくなった場合に
は、電圧リミッタ回路の占有面積と消費電力の増加は、
高集積化，低消費電力化を目的とする半導体装置にとっ
て重大な問題となる。

【００１７】上記従来技術の第３の問題点は、ＣＭＯＳ
回路の動作速度について考慮されていないことである。
この問題を、微細加工技術の最先端を駆使して製造され
るダイナミックランダムアクセスメモリ（以下ＤＲＡＭ
と略す）を用いて説明する。

【００１８】図５は、Ｎウェル形ＣＭＯＳ・ＤＲＡＭの
回路ブロック構成の一部を示す。図中のメモリセルアレ
ー部はＰ形基板上にある。センスアンプ部はＮチャネル
およびＰチャネルＭＯＳトランジスタから成り、Ｐチャ
ネルＭＯＳトランジスタの基板に相当するＮウェルは電
源電圧に接続されている。

【００１９】アイ・エス・エス・シー・シー，エフ・エ
ー・エム１８.６，１９８４年，第２８２頁（ＩＳＳＣ
Ｃ，ＦＡＭ１８.６，１９８４，ｐ２８２）において論
じられているように、ＭＯＳトランジスタの寸法を小さ
くしてＤＲＡＭの集積度を上げて行くと、ＭＯＳトラン
ジスタのホットキャリヤによるストレス耐圧の低下など
の問題が生じる。これを防ぐために、集積度向上のため
に微細化が必要なメモリアレーで使用する電源電圧のみ
を、上記ストレス耐圧を考慮して下げることが考えられ
る。これは、たとえばＤＲＡＭの周辺回路部（Ｘデコー
ダ，Ｙデコーダなど）に外部電源電圧Ｖ_CC，センスアン
プを含むメモリセルアレー部にＶ_CCより低い動作電圧Ｖ
_L（｜Ｖ_L｜＜｜Ｖ_CC｜）を用いることである。すなわ
ち、図５中のセンスアンプのＰチャネルＭＯＳトランジ
スタのソースにつながる電圧供給線をＶ_Lとし、周辺回
路部の電圧供給線をＶ_CCとする。

【００２０】しかしながら、ＣＭＯＳ・ＤＲＡＭにおい
て、上述の如くメモリアレー部の動作電圧を低くする
と、著しく動作速度が低下することが判明した。詳細な
解析の結果、その原因がＰチャネルＭＯＳトランジスタ
のバックゲートバイアス効果によるしきい値電圧上昇で
あることが明らかになった。すなわち、Ｐ形基板中のＮ
ウェル中に形成されたＰチャネルＭＯＳトランジスタの
ソースの電位が内部電源電圧Ｖ_L、Ｎウェル（Ｐチャネ
ルＭＯＳトランジスタのバックゲート）の電位が外部電
源電圧Ｖ_CCであると、ＰチャネルＭＯＳトランジスタに
Ｖ_CC−Ｖ_Lのバックゲートバイアスがかかり、そのしき
い値電圧が上昇する。

【００２１】図６は、ゲート長１.２μｍ、ゲート幅１
０μｍのＰチャネルＭＯＳトランジスタのバックゲート
（Ｎウェル）電圧とソース電圧との差（バックゲートバ
イアス）に対し、しきい値電圧をプロットしたものであ
る。この例では、バックゲートバイアスが２Ｖ印加され
ると、約０.３５Ｖしきい値電圧が上昇する。現在ＬＳ
Ｉで多く用いられている電源電圧Ｖ_CCに対し、たとえば
Ｖ_L＝３Ｖとすると、０.３５Ｖのしきい値電圧上昇は動
作電圧の１０％を越えており、それがそのまま速度劣化
につながる。

【００２２】本発明の他の１つの目的は、上記第１の問
題点を解決し、動作の安定は電圧リミッタ回路を提供す
ることにある。

【００２３】本発明の他の目的は、上記第２の問題点を
解決し、低雑音，小占有面積，低消費電力の電圧リミッ
タ回路を提供することにある。

【００２４】本発明の更に他の目的は、上記第３の問題
点を解決し、高速かつ高信頼性のＣＭＯＳ・ＬＳＩ（la
rge scale intergrated aircuit）を提供することにあ
る。

【００２５】本発明の目的は、上記した他、更に、超大
規模集積回路の実際の構成を提供することにある。

【００２６】本発明の更に他の目的は、超大規模集積回
路の実際のレイアウトを提供することにある。

【００２７】

【課題を解決するための手段】上記目的を達成するた
め、本発明では、エンハンスメント形でしきい値電圧の
異なる２個のＦＥＴを用い、それらに一定比の電流を流
したときの電位差を取り出して基準電圧とする。

【００２８】上記第１の問題を解決するため、本発明で
は、電圧リミッタが多くの種類の負荷を駆動する必要が
あるときは、電圧リミッタを構成する駆動回路を負荷の
種類に応じて複数個に分割し、それぞれに位相補償を施
す。負荷の種類や大きさが半導体装置の動作モードによ
って時間的に変化するときは、各動作モードによって駆
動回路や位相補償回路の回路定数を変化させる。あるい
は、各動作モードごとに個別の駆動回路を設け、そらら
の出力を接続して電圧リミッタの出力とする。

【００２９】上記第２の問題は、電圧リミッタ回路とそ
の出力を電源として用いるパルス発生回路などの負荷回
路とを近接して配置し、アドレス信号などの制御信号に
よって選択／非選択の関係にある複数の負荷回路で１個
の電圧リミッタ回路を共有することにより解決される。

【００３０】上記第３の問題を解決するため、本発明で
は、ＣＭＯＳ・ＬＳＩにおいてウェル中に形成されたＭ
ＯＳトランジスタのバックゲート（ウェル）電圧を、ソ
ース端に供給される動作電圧と等しくする。

【００３１】デプリーション形のＦＥＴを用いず、エン
ハンスメント形でしきい値電圧の異なる２個のＦＥＴを
用いるので、それらのしきい値電圧の差を、十分小さく
できる（原理的にはいくら小さくてもよい）。したがっ
て、前記従来技術に比べて２個のＦＥＴの特性を合せる
ことは容易であり、従来よりもさらに安定な基準電圧を
得ることができる。

【００３２】電圧リミッタが多くの種類の負荷を駆動す
る必要があるとき、駆動回路を負荷に応じて複数個に分
割し、それぞれに位相補償を施すことによって、負荷の
種類に応じた最適な位相補償が可能になる。また、半導
体装置の動作モードによって、駆動回路や位相補償回路
の回路定数を変化させたり、各動作モードごとに個別の
駆動回路を設け、それらの出力を接続して電圧リミッタ
の出力としたりすることによって、負荷の変動に対応し
た最適な位相補償が可能になる。それによって動作の安
定な電圧リミッタ回路を作ることができる。

【００３３】電圧リミッタ回路とその出力を電源として
用いるパルス発生回路などの負荷回路とを近接して配置
することにより、これらの間の配線のインピーダンスを
小さくすることができ、発生する雑音のレベルを抑える
ことができる。また、アドレス信号などの制御信号によ
って選択／非選択の関係にある複数の負荷回路で１個の
電圧リミッタ回路を共有することにより、電圧リミッタ
回路の数を減らすことができる。したがって、該回路の
占有面積と消費電力とを低減することができる。ここ
で、電圧リミッタ回路は、負荷回路のうち選択状態にあ
る回路だけを駆動すればよい。したがって、共有するこ
とによって電圧リミッタ回路の電流駆動能力を増加させ
る必要はない。

【００３４】ＣＭＯＳ・ＬＳＩにおいて、ウェル中に形
成されたＭＯＳトランジスタは、ウェル電圧を内部電源
電圧Ｖ_Lとすることにより、バックゲートバイアス効果
によるしきい値電圧の上昇を防ぐことができる。

【００３５】

【発明の実施の形態】以下、本発明を実施例を用いて説
明する。

【００３６】この説明は、理解を容易にする為に、第
１，第２，第３のグループに分け、この順に説明する。
よって、それぞれのグループにおいて実際の超大規模集
積回路への応用が説明される。しかし、これは、これら
のグループが全く独立のものを意味するものでないこと
は、当業者であれば、理解できるであろう。すなわち、
これらのグループは、それぞれ組み合せて実施すること
が技術的に可能である場合には、その組み合わせを当然
に示唆しているのである。更に、以下の説明で明らかに
なるが、第１，第２、及び第３のグループは、互いに排
せきしあう技術ではなく、ほとんどの場合、組合せるこ
とにより、より相乗的に効果を発揮する技術であること
は、当業者であれば、理解しうるであろう。

【００３７】〔第１グループ〕以下、本発明の第１のグ
ループの実施例を図面により説明する。以下の説明では
正の基準電圧を発生する場合について説明するが、トラ
ンジスタの極性等を逆にすることによって負の基準電圧
を発生することもできる。

【００３８】図１（ａ）に本発明の第１の実施例の回路
図を示す。この回路は、ＮチャネルＭＯＳＦＥＴ・Ｑ₆₁
〜Ｑ₆₃とＰチャネルＭＯＳＦＥＴ・Ｑ₆₄，Ｑ₆₅から成
り、Ｖ _DDは正電圧の外部電源である。ＮチャネルＭＯＳ
ＦＥＴのうち、Ｑ₆₂とＱ₆₃は標準しきい値電圧Ｖ_TEを持
つエンハンスメント形ＦＥＴ（以下ＥＭＯＳと略す）で
あり、Ｑ₆₁はＶ_TEよりも高いしきい値電圧Ｖ_TEEを持つ
エンハンスメント形ＦＥＴ（以下ＥＥＭＯＳと略す）で
ある。以下、この回路の動作を説明する。

【００３９】ＰチャネルＭＯＳＦＥＴ・Ｑ₆₄とＱ₆₅と
は、ゲートおよびソースを共有しており、いわゆるカレ
ントミラー回路７０を構成している。すなわち、Ｑ₆₄の
ドレイン電流Ｉ₁とＱ₆₅のドレイン電流Ｉ₂との比が一定
になるように動作する。その電流比（ミラー比）は、Ｑ
₆₄とＱ₆₅との定数比によって定まる。Ｑ₆₁〜Ｑ₆₃の定数
が等しく、いずれも飽和領域で動作しているとすると、
次の３式が成り立つ。

【００４０】 Ｉ₁＝(β_EE／２)・(Ｖ₁−Ｖ_TEE)² …（７） Ｉ₁＝(β_E／２)・(Ｖ₁−Ｖ_R−Ｖ_TE)² …（８） Ｉ₂＝(β_E／２)・(Ｖ_R−Ｖ_TE)² …（９） ここでβ_EEはＥＥＭＯＳ（Ｑ₆₁）のコンダクタンス係
数、β_EはＥＭＯＳ（Ｑ₆₂，Ｑ₆₃）のコンダクタンス係
数、Ｖ₁はノード６１の電圧である。（７）〜（９）式
より、 Ｖ₁＝２Ｖ_R …（10） Ｖ_R＝(Ｖ_TEE−ｘＶ_TE)／(２−ｘ) …（11） ただし、 ｘ＝(αβ_E)／(β_EE) …（12） ここでαはカレントミラー回路７０のミラー比（Ｉ₁：
Ｉ₂＝α：１）である。特にＱ₆₄とＱ₆₅の定数が同一の
場合はα＝１である。このとき、β_EE≒β_Eならば Ｖ_R＝Ｖ_TEE−Ｖ_TE …（13） となる。すなわち、基準電圧Ｖ_RとしてＥＥＭＯＳとＥ
ＭＯＳとのしきい値電圧の差の電圧が得られ、これは外
部電源Ｖ_DDの電圧に依存しない安定な電圧である。な
お、Ｖ_RのかわりにＶ₁（＝２Ｖ_R）を基準電圧として用
いてもよい。

【００４１】この基準電圧発生回路の特徴は、前記の従
来技術に比べてＭＯＳＦＥＴの特性を合せることが容易
なことである。Ｑ₆₁〜Ｑ₆₃を飽和領域で動作させるため
には、Ｖ_TEE≧２Ｖ_TE、すなわちＶ_TEE−Ｖ_TE≧Ｖ_TEであ
ればよい。しきい値電圧差Ｖ_TEE−Ｖ_TEは従来に比べて
小さく（たとえば０.７Ｖでき、チャネル領域の不純物
プロファイルの相違を従来に比べて小さくできるからで
ある。

【００４２】本発明による回路ではしきい値電圧の温度
依存性ｄＶ_T／ｄＴの差異を小さくできるので、温度に
対しても安定な基準電圧を得ることができるが、さらに
温度依存性を小さくするにはミラー比αを調整すればよ
い。次にその方法を説明する。（１１）式を温度Ｔによ
って微分すると、 dＶ_R／dＴ＝(1／(2−ｘ))・(dＶ_TEE／dＴ) −(ｘ／(2−ｘ))・(dＶ_TE／dT)…（14） したがってｄＶ_TEE／ｄＴ＝ｘ・ｄＶ_TE／ｄＴとなるよ
うにミラー比αを設定すれば、基準電圧の温度依存性ｄ
Ｖ_R／ｄＴ＝０にできる。

【００４３】なお、本回路に用いるＭＯＳＦＥＴのチャ
ネル長は、ある程度長い方が望ましい。たとえば、半導
体装置の他の回路でチャネル長１μｍ程度のＭＯＳＦＥ
Ｔが用いられていたとしても、本回路ではそれよりも長
い、たとえば５μｍ以上のチャネル長のＭＯＳＦＥＴを
用いるのがよい。（７）〜（９）式では簡単のため、飽
和領域のドレイン電流はゲート・ソース間電圧にのみ依
存するとしたが、実際にはドレイン・ソース間電圧によ
っても多少変化する。チャネル長が長いほどこの変化の
割合（ドレインコンダクタンス）が小さく、したがって
基準電圧の安定度が良くなる。また、短チャネル効果に
よるしきい値電圧変動を抑えるためにも、チャネル長は
長い方がよい。

【００４４】図１ (ａ)，(ｂ)，(ｃ) の回路では、基準
電圧を作るためのＭＯＳＦＥＴ・Ｑ₆₁〜Ｑ₆₃のバックゲ
ートはそれぞれのソースに接続されているが、共通の基
板端子に接続するようにしてもよい。しかし、ＭＯＳＦ
ＥＴのしきい値電圧はバックゲート電圧によって変化す
るので、その影響を避けるためにはソースに接続した方
がよい。

【００４５】ここで本発明に用いるカレントミラー回路
について補足しておく。カレントミラー回路は、図１
（ａ）の実施例に用いられている２個のＭＯＳＦＥＴか
ら成る回路に限られない。たとえば、図１（ｂ）または
（ｃ）の回路でもよい。これらの回路はそれぞれカスコ
ード形，ウィルソン形という名称で知られている回路で
ある。これらの回路の特徴は、ミラー特性が良いことで
ある。すなわち、図１（ａ）のカレントミラー回路で
は、Ｑ₆₄とＱ₆₅のドレイン・ソース間電圧の変化によっ
てミラー比αがわずかに変化するが、図１（ｂ）または
図１（ｃ）の回路ではその変化量が少ない。したがっ
て、本発明に適用した場合、ミラー比をより正確に設定
でき、より安定な基準電圧を得ることができる。また、
カレントミラー回路としては、図１（ｄ）に示すよう
な、ＭＯＳＦＥＴのかわりにバイポーラトランジスタを
用いた回路でもよい。以下の実施例では、簡単のため、
主として図１（ａ）のカレントミラー回路を用いた図を
掲げてあるが、これらの実施例に図１（ｂ）〜（ｄ）の
回路を適用してもよいことは言うまでもない。

【００４６】図８に本発明の第２の実施例を示す。この
回路は図１（ａ）のＱ₆₃を抵抗Ｒ₆₁で置き換えたもので
ある。Ｑ₆₁とＱ₆₂の定数が等しく、いずれも飽和領域で
動作しているとすると、次の３式が成り立つ。

【００４７】 Ｉ₁＝(β_EE／２)・(Ｖ₁−Ｖ_TEE)² …（15） Ｉ₁＝(β_E／２)・(Ｖ₁−Ｖ_R−Ｖ_TE)² …（16） Ｉ₂＝Ｖ_R／Ｒ₆₁ …（17） これらの式より、ミラー比α＝１，β_EE≒β_Eとして計
算すると、 Ｖ_R＝Ｖ_TEE−Ｖ_TE …（18） となり、基準電圧Ｖ_RとしてＥＥＭＯＳとＥＭＯＳとの
しきい値電圧の差の電圧が得られる。

【００４８】本実施例の特徴は、ＥＥＭＯＳとＥＭＯＳ
とのしきい値電圧の差を、図１（ａ）の場合よりもさら
に小さくできる（原理的にはいくら小さくてもよい）こ
とである。そのため、ＭＯＳＦＥＴの特性を合せること
がさらに容易である。ただし、通常のＭＯＳプロセスで
は、一般に抵抗よりもＭＯＳＦＥＴの方が占有面積が小
さくできるので、しきい値電圧差がある程度大きくても
よい場合は図１（ａ）の実施例の方が望ましい。

【００４９】図９（ａ）に本発明の他の実施例を示す。
図１（ａ）の実施例との相違点は、電流Ｉ₁とＩ₂との比
を一定に保つ方法にある。図１（ａ）の場合は、カレン
トミラー回路７０が直接Ｉ₁とＩ₂の比を一定に保ってい
たが、本実施例では２組のカレントミラー回路７１およ
び７２が間接的にこれを実現する。すなわち、４個のＮ
チャネルＭＯＳＦＥＴから成るカレントミラー回路７１
（これは前述のカスコード形である）がＩ₂とＩ₃とを一
定比に保つと同時に、２個のＰチャネルＭＯＳＦＥＴか
ら成るカレントミラー回路７２がＩ₃と（Ｉ₁＋Ｉ₂）と
を一定比に保つ。これによりＩ₁とＩ₂との比が一定に保
たれる。たとえば、回路７１のミラー比をＩ₂：Ｉ₃＝
１：１、回路７２のミラー比をＩ₃：（Ｉ₁＋Ｉ₂）＝
１：２とすれば、Ｉ₁：Ｉ₂＝１：１となる。

【００５０】本実施例の特徴は、Ｑ₆₂のドレイン・ソー
ス間電圧がほぼ一定になることである。図１（ａ）の実
施例では、Ｑ₆₂のドレイン（ノード６２）の電圧はほぼ
Ｖ_DD−｜Ｖ_TP｜（Ｖ_TPはＰチャネルＭＯＳＦＥＴのしき
い値電圧）であり、これは外部電源電圧Ｖ_DDの変動によ
って変化する。ドレイン電圧の変化は、ドレインコンダ
クタンスによるドレイン電流の変化をもたらし、基準電
圧Ｖ_Rの変動を招く。それに対して本実施例では、Ｑ₆₂
のドレイン電圧は２Ｖ_Rに保たれているので、Ｖ_DDに対
してより安定な基準電圧を得ることができる。

【００５１】図９（ｂ）の回路の同様な趣旨の実施例で
ある。この回路では、２個のＥＥＭＯＳから成るカレン
トミラー回路７３がＩ₂とＩ₄とを一定比に保ち、２個の
ＰチャネルＭＯＳＦＥＴから成るカレントミラー回路７
２が、Ｉ₄と（Ｉ₁＋Ｉ₂）とを一定比に保つことによ
り、Ｉ₁とＩ₂の比が一定に保たれる。

【００５２】これまでの実施例は、いずれもＮチャネル
ＭＯＳＦＥＴのしきい値電圧差を基準とする回路であっ
たが、ＰチャネルＭＯＳＦＥＴのしきい値電圧差を、基
準とすることもできる。図１０（ａ），（ｂ）にその例
を示す。Ｑ₇₄は標準しきい値電圧Ｖ_TPを持つＰチャネル
ＭＯＳＦＥＴであり、Ｑ₇₃はＶ_TPよりも低い（負で絶対
値が大きい）しきい値電圧Ｖ_TPEを持つＰチャネルＭＯ
ＳＦＥＴである。Ｑ₇₄とＱ₇₃がいずれも飽和領域で動作
しているとすると、次の２式が成り立つ。

【００５３】 Ｉ₁＝（β_PE／２)・(−Ｖ₃−Ｖ_TPE)² …（19） Ｉ₂＝（β_P／２)・(Ｖ_R−Ｖ₃−Ｖ_TP)² …（20） ここでＶ₃はノード６３の電圧、β_PE，β_EはそれぞれＱ
₇₃，Ｑ₇₄のコンダクタンス係数である。こららの式よ
り、Ｉ₁：Ｉ₂＝１：１、β_PE≒β_Eとして計算すると、 Ｖ_R＝Ｖ_TP−Ｖ_TPE …（21） となり、基準電圧Ｖ_RとしてＰチャネルＭＯＳＦＥＴの
しきい値電圧差が得られる。

【００５４】本実施例は、Ｐ形の基板上に形成される半
導体集積回路であって安定な基準電圧を必要とするもの
に組み込むのに好適である。前述のように、基準電圧を
作るためのＭＯＳＦＥＴのバックゲートはそれぞれのソ
ースに接続することが望ましい。しかし、Ｐ形の基板上
の半導体集積回路では、ＮチャネルＭＯＳＦＥＴは基板
上に直接形成され、そのバックゲートはすべて共通の基
板端子に接続されるのが普通である。したがって基板電
圧が変動すると、ＮチャネルＭＯＳＦＥＴのしきい値電
圧が変化する。それに対して、ＰチャネルＭＯＳＦＥＴ
はＮ形のウェル内に形成されるので、各ＭＯＳＦＥＴの
バックゲート（ウェル）をソースに接続することによっ
て、基板電圧変動の影響を受けないようにすることがで
きる。たとえば、ＤＲＡＭでは、Ｐ形の基板を用い、チ
ップ上に設けた基板電圧発生回路で発生した電圧（通常
−３Ｖ程度）を基板に印加するのが普通である。しかし
この基板電圧は、外部電源電圧の変動やメモリの動作に
よって変動しやすい。このような場合には、本実施例の
回路が特に有効である。逆に、Ｎ形の基板上に形成され
る半導体集積回路では、ＮチャネルＭＯＳＦＥＴのしき
い値電圧差を基準とする回路の方がよい。

【００５５】図１０（ｂ）も同様にＰチャネルＭＯＳＦ
ＥＴのしきい値電圧差を基準とする回路である。これま
での実施例との相違点は、動作点（動作電流）の設定方
法にある。これまでの実施例は、基準電圧発生回路内で
自動的に動作点が定まる、いわゆるセルフバイアス方式
の回路であった。しかし、本回路では、動作点を設定す
るための回路７６が独立に設けられている。動作点設定
回路７６に流れる電流Ｉ₅は、主として抵抗Ｒ₆₂（ＭＯ
ＳＦＥＴで置換してもよい）によって定まる。基準電圧
発生回路の動作電流Ｉ₁およびＩ₂は、Ｉ₅と２組のカレ
ントミラー回路７２および７５によって定まる。たとえ
ば、回路７２のミラー比をＩ₅：（Ｉ₁＋Ｉ₂）＝１：
２、回路７５のミラー比をＩ₅：Ｉ₂＝１：１とすれば、
Ｉ₁＝Ｉ₂＝Ｉ₅となる。

【００５６】本回路は、動作点設定回路が独立している
ので、セルフバイアス方式の回路よりも、デバイスのば
らつきによる動作点の変動が少なく、したがって消費電
流のばらつきが少ないという特徴がある。

【００５７】なお、セルフバイアス方式の回路では、起
動回路を付けておくことが望ましい。起動回路とは、回
路が望ましくない安定点に陥るのを防止するための回路
である。たとえば図９（ａ）の回路では、望ましい安定
点は前述のように正常にＶ_Rを発生している状態であ
り、このときノード６３の電圧Ｖ₃＝２Ｖ_R、ノード６４
の電圧Ｖ₄≒Ｖ_DD−｜Ｖ_TP｜である。しかし、これ以外
にもＩ₁＝Ｉ₂＝０という安定点があり、このときＶ₃＝
０、Ｖ₄＝Ｖ_DD、ＶＲ＝０である。回路がこの安定点に
陥るのを防ぐには、たとえば図１１に示すような起動回
路７７を付ければよい。ＰチャネルＭＯＳＦＥＴ・
Ｑ₇₅，Ｑ₇₆および抵抗Ｒ₆₃（ＭＯＳＦＥＴによって置換
してもよい）は電流源を構成している。回路が望ましく
ない安定点にあるときはＶ₃＝０でＥＥＭＯＳ・Ｑ₇₇は
非常通状態であるから、ノード６０が電流源によって充
電される。するとＱ₇₈が導通状態になってノード６３の
電圧を上昇させ、回路を望ましくない安定点から脱出さ
せるように働く。回路が望ましい安定点に到達するとＶ
₃がＶ_TEEを越えてＱ₇₇が導通状態になり、ノード６０の
電圧が下がる。するとＱ₇₈は非導通状態になり、基準電
圧発生回路本体の動作には影響を及ぼさなくなる。

【００５８】次に、本発明をＤＲＡＭに適用した例を示
す。図１２は、メモリアレーを外部電源電圧Ｖ_CCよりも
低い内部電圧Ｖ_Lで動作させるために、オンチップ電圧
リミッタを設けたＤＲＡＭの構成図である。内部電圧Ｖ
_Lを発生するために、本発明による基準電圧発生回路を
用いている。図中、６は本発明による基準電圧発生回
路、２４は差動アンプ、７ａおよび７ｂはバッファ、３
０はワード線昇圧回路、２はメモリセルＭＣを縦横に配
列したメモリアレー、３３はセンスアンプ、３１はワー
ドドライバである。

【００５９】差動アンプ２４と２個の抵抗Ｒ₂₁，Ｒ
₂₂は、基準電圧発生回路６の出力電圧Ｖ_Rから、次式の
ようにメモリアレーの動作電圧Ｖ_R′を作るための回路
である。

【００６０】 Ｖ_R′＝((Ｒ₂₁＋Ｒ₂₂)／(Ｒ₂₂))・Ｖ_R …（22） Ｖ_Rは、前述のようにＦＥＴのしきい値電圧差を基準と
しているため、必ずしもメモリアレーの動作電圧として
適当な電圧であるとは限らない。そのためにこの回路に
よってＶ_RからＶ_R′への変換を行っている。たとえば、
Ｖ_R＝１Ｖ，Ｖ_R′＝３Ｖならば、Ｒ₂₁：Ｒ₂₂＝２：１と
すればよい。また、Ｒ₂₁とＲ₂₂を可変にして、Ｖ_R′の
微調整、いわゆるトリミングができるようにしてもよ
い。トリミングの方法としては、たとえば前記米国特許
に記載されている方法を用いることができる。

【００６１】バッファ７ａおよび７ｂは、Ｖ_R′の電流
駆動能力を高めるための回路である。バッファは、ＭＯ
ＳＦＥＴ・Ｑ₂₁〜Ｑ₂₄と電流源Ｉ₂₅から成る差動アンプ
と、ＭＯＳＦＥＴ・Ｑ₂₆と電流源Ｉ₂₇から成る出力段に
よって構成されている。なお、７ｂの構成は７ａと同一
なので、図では記載を省略してある。この回路は、出力
段から差動アンプの入力へフィードバックがかかってい
るので、出力Ｖ_L1，Ｖ_L2の電圧が入力電圧Ｖ_R′に追随
するように動作する。すなわち、電圧値はそのままで駆
動能力の大きな出力Ｖ_L1，Ｖ_L2を得ることができる。Ｖ
_L1，Ｖ_L2は、それぞれセンスアンプ，メモリセルのワー
ド線を駆動するのに用いられる。本実施例では、ワード
線電圧をメモリアレーの動作電圧（ここではＶ_L1）より
も高くする、ワードブーストと呼ばれる手法を用いてい
る。そのために、ワード線昇圧回路３０を設けてある。
そのために、ワード線昇圧回路３０を設けてある。ただ
し、３０の電源は、外部電源Ｖ_CCではなく内部電源Ｖ_L2
である。したがって、ワード線駆動信号φ_XはＶ_L2を基
準に昇圧される。ワードドライバ３１は、φ_Xとデコー
ダ出力ＸＤとを受けて、ワード線ＷＬを駆動する。

【００６２】本実施例に用いられているセンスアンプ３
３は、ＰチャネルＭＯＳＦＥＴ・Ｑ₁₂₅，Ｑ₁₂₆とＮチャ
ネルＭＯＳＦＥＴ・Ｑ₁₂₇，Ｑ₁₂₈から成る、通常のＣＭ
ＯＳセンスアンプである。３３は、φ_Sを高レベルに、
／φ_Sを低レベルにしてＭＯＳＦＥＴ・Ｑ₁₃₆，Ｑ₁₃₇を
導通させることにより、起動される。ただし、Ｑ₁₃₇の
ソースは、外部電源Ｖ_CCではなく内部電源Ｖ_L1に接続さ
れているので、３３は動作することにより、データ線の
高レベル側はＶ_L1に、低レベル側は設置電位になる。す
なわち、データ線の振幅はＶ_L1に抑えられる。

【００６３】次に、本発明をＤＲＡＭに適用した他の実
施例を紹介する。図１３は本発明を適用した１６Ｍビッ
トＤＲＡＭの回路図、図１４はチップ内レイアウト図、
図１５は電圧リミッタ１３の詳細レイアウト図である。
なお、レイアウト図においては、簡単のため、一部の回
路は記載を省略してある。図中、１は半導体チップ、２
はメモリアレー、３１はワードドライバ、３２はロウデ
コーダ、３３はセンスアンプ、３４はデータ線プリチャ
ージ回路、３５はデータ線選択回路、３６Ｌおよび３６
Ｒはスイッチ回路、３７はカラムデコーダ、３８はメイ
ンアンプ、３９はデータ出力バッファ、４０はデータ入
力バッファ、４１は書込み回路、４２はロウアドレスバ
ッファ、４３はカラムアドレスバッファ、４４はタイミ
ング発生回路、４５はセンスアンプ駆動信号発生回路、
４６はワード線電圧発生回路、４７はデータ線プリチャ
ージ線圧発生回路、４８は基板電圧発生回路である。電
圧リミッタ回路１３の中の６は本発明による基準電圧発
生回路、６ａは電圧変換回路、７ａ，７ｂ，７ｃは駆動
回路、４ａ，４ｂ，４ｃは接地Ｖ_SSのボンディングパッ
ド、５ａ，５ｂは外部電源電圧Ｖ_CCのボンディングパッ
ドである。基準電圧発生回路６は外部電源電圧Ｖ_CC（こ
こでは５Ｖ）に対して安定化された電圧Ｖ_R（ここでは
１.１Ｖ）を発生し、電圧変換回路６ａはそれぞれＶ_R′
（ここでは３.３Ｖ）に変換する。駆動回路は、Ｖ_R′を
もとに、メモリアレー用の電源電圧Ｖ_L1、周辺回路用の
電源電圧Ｖ_L2を発生する。この例では、Ｖ_L1，Ｖ_L2の電
圧レベルは、ともに３.３Ｖである。

【００６４】本実施例の第１の特徴は、周辺回路にも電
圧リミッタ回路を適用したことである。Ｖ_L1は４５およ
び４７に、Ｖ_L2は３２，３７，３８，４０，４１，４
２，４３，４４，４６，４８にそれぞれ供給される。す
なわち、データ出力バッファ３９以外の回路は内部電源
電圧Ｖ_L1もしくはＶ_L2で動作する。周辺回路をも外部電
源電圧Ｖ_CCよりも低い安定化された電圧Ｖ_L1で動作させ
ることにより、周辺回路で消費される電力を低減するこ
とができ、またその動作を安定化することができる。

【００６５】本実施例の第２の特徴は、電圧リミッタ回
路１３を半導体チップの中央に配置したことである。こ
れにより、内部電源電圧Ｖ_L1，Ｖ_L2の配線１１ａ，１１
ｂのインピーダンスによる電圧降下が小さくなる。その
ため、Ｖ_L1，Ｖ_L2を電源とする回路の動作が安定かつ高
速になる。

【００６６】本実施例の第３の特徴は、接地配線の方法
にある。まず、基準電圧発生回路および電圧変換回路用
としては、専用の短い接地配線８を設ける。次に、駆動
回路用としては接地配線９ａおよび９ｂを設ける。そし
て、電圧リミッタ回路用のボンディングパッド４ｂは、
他の回路用のボンディングパッド４ａ，４ｃとは別に設
ける。これにより、各回路が動作するときに流れる電流
によって接地配線上に発生する雑音が、他の回路に悪影
響を与えるのを防止できる。特に、基準電圧発生回路お
よび電圧変換回路の接地配線に雑音が生ずると、内部電
源電圧Ｖ_L1，Ｖ_L2のレベルが変動し、チップ内のほとん
どすべての回路に影響を与えるので、この配線８は極力
短くし、かつ他の接地配線とは分離しておくことが望ま
しい。そのためには、ポンディングパッドから別にして
おくのが最も望ましいが、ボンディングパッドは共通に
して配線の取り出し部から分離するという方式でもよ
い。また、図には示していないが、メモリアレー用の接
地配線も、他の配線とは分離しておくことが望ましい。
なぜならば、ＤＲＡＭでは、センスアンプが増幅動作を
行うとき、多数のデータ線（その容量は通常合計数千ｐ
Ｆ）が同時に充放電され、接地配線に大きな雑音が発生
するからである。

【００６７】本実施例の第４の特徴は、電源配線の方法
にある。外部電源電圧Ｖ_CC用のボンディングパッドは、
メモリアレー用の５ａと、周辺回路用の５ｂとで別に設
ける。メモリアレー用の駆動回路７ａは５ａに、周辺回
路用の駆動回路７ｂ，７ｃは５ｂにそれぞれ近接して配
置する。これにより、電源電圧１０ａ，１０ｂでの電圧
降下を低減できる。もちろんこの電圧降下分は各駆動回
路で吸収するようになっているが、降下分があまりに大
きいと吸収しきれなくなり、内部電源電圧Ｖ_L1もしくは
Ｖ_L2の低下を招くことがある。これを防ぐためには、本
実施例のように、配線１０ａ，１０ｂのインピーダンス
を小さくすることが望ましい。周辺回路用とメモリアレ
ー用とでボンディングパッドを別に設けたのは、上述の
接地の場合と同様、回路が動作するときに流れる電流に
よって電源電線上に発生する雑音が、他の回路に悪影響
を与えるのを防止するためである。基準電圧発生回路お
よび電圧変換回路用の電源は、ここでは５ｂから配線し
ているが、もちろん別のボンディングパッドを設けても
よい。

【００６８】なお、図には示していないが、データ出力
バッファ用の接地配線および電源配線も、他の接地配線
および電源配線とはそれぞれ分離しておくことが望まし
い。なぜならば、データ出力バッファが動作するときに
は外部負荷（通常数百ｐＦ）が充放電されるため、接地
配線および電源配線（データ出力バッファは外部電源電
圧Ｖ_CCで直接動作する）に大きな雑音が発生するからで
ある。

【００６９】以下、本実施例の各部について詳細に説明
する。

【００７０】まず、基準電圧発生回路６について述べ
る。基準電圧発生回路としては、図１（ａ）〜（ｄ），
図８〜図１１に示した回路を用いることができる。ここ
で、前述のように、基板電位変動の影響を少なくするた
めには、各ＭＯＳＦＥＴのバックゲートはそれぞれのソ
ースに接続することが望ましい。たとえば図１０
（ａ），（ｂ）の回路では、ＰチャネルＭＯＳＦＥＴ・
Ｑ₇₃とＱ₇₄とのしきい値電圧差が基準電圧Ｖ_Rとなる。
この場合は、Ｑ₇₃とＱ₇₄としては、たとえば図１６
（ａ），（ｂ）に示す構造のＰチャネルＭＯＳＦＥＴを
用いればよい。同図１６（ａ）はレイアウト図、図１６
（ｂ）は断面図である。図中、１０１はＰ形の半導体基
板、１０２はＮ形のウェル、１０３はＮ＋拡散層、１０
７はＰ＋拡散層、１０４はアイソレーション用のＳｉＯ
₂、１０６はゲートとなる多結晶シリコンもしくは金
属、１１３は層間絶縁膜、１０８は配線層、１１５は保
護膜、１１６はコンタクト孔である。ソース拡散層（図
の左側のＰ＋拡散層）とＮウェルとが、配線層１０８に
よって接続されている。この端子が図１０（ａ），
（ｂ）の回路図のノード６６に相当する。この構造は通
常のＣＭＯＳプロセスで作ることができる。図１７
（ａ），（ｂ）は、ウェルを二重構造にした例である。
図中，１１１はＮ形の基板、１１２はＰ形のウェルであ
る。このように、ウェルを二重構造にして、外側のウェ
ル１１２の電位を固定（たとえば接地）することによ
り、基板１１１とＭＯＳＦＥＴのバックゲート１０２と
が静電的にシールドされる。したがって、それらの間の
寄生容量を介した干渉雑音を防止でき、基板電位変動の
影響をほぼ完全になくすることができる。なお、基板１
１１はたとえば外部電源Ｖ_CCに接続すればよい。この構
造は通常のＣＭＯＳプロセスにウェルを形成する工程を
一つ追加するだけで作ることができ、比較的低コストで
大きな効果が得られる。

【００７１】図１（ａ）〜（ｄ）、図８、図９（ａ），
（ｂ）図１１の回路では、ＮチャネルＭＯＳＦＥＴ・Ｑ
₆₁とＱ₆₂とのしきい値電圧差が基準電圧となる。これら
の回路を用いる場合は、図１６（ａ），（ｂ）または図
１７（ａ），（ｂ）において導電形を逆にした構造のＮ
チャネルＭＯＳＦＥＴを用いればよい。

【００７２】基準電圧を発生するための一対のＭＯＳＦ
ＥＴ図１０（ａ），（ｂ）の場合はＱ₇₃とＱ₇₄、図１
（ａ）〜（ｄ）、図８、図７（ａ），（ｂ）、図１１の
場合はＱ₆₁とＱ₆₂）のレイアウトパターンは、幾何学的
に合同な図形とし、配置する方向も同一にするのが、製
造プロセスのばらつきの影響を少なくする意味で望まし
い。たとえば、ソース・ドレイン拡散層上のコンタクト
孔の配置方法を同一にすることにより、拡散層抵抗の影
響を同じにすることができる。また、チャネルの方向を
同じにすることにより、結晶面方向による移動度の差の
影響をなくすことができる。

【００７３】次に、電圧変換回路６ａについて述べる。
電圧変換回路の一実現方法を図１８に示す。図中、２４
は差動増幅器、２５はトリミング回路、Ｑ₃₉〜Ｑ₄₇およ
びＱ₄₉はＰチャネルＭＯＳＦＥＴ、Ｆ₄〜Ｆ₇はヒューズ
である。これに関連する実施例が図３５，図３７，図３
９（ａ）で説明されるので、これを参照すれば、一層明
らかになるであろう。この回路は、基準電圧Ｖ_Rの定数
倍の電圧Ｖ_R′を発生する。また、製造プロセスなどに
よるＶ_Rのばらつきを補償するための電圧の微調整（ト
リミング）が可能である。

【００７４】差動増幅器２４の入力端子の一方には、Ｖ
_Rが入力され、他方にはＶ_R′をＭＯＳＦＥＴＱ₄₄〜Ｑ₄₇
およびＱ₃₉〜Ｑ₄₂によって分割した電圧Ｖ_R″が帰還さ
れている。２４の増幅率が十分大きいとすれば、出力電
圧Ｖ_R′は次式で与えられる。

【００７５】Ｖ_R′＝((Ｒ_T1＋Ｒ_T2)／Ｒ_T2)・Ｖ_R ここで、Ｒ_T1はＱ₄₄〜Ｑ₄₇から成る回路を等価的に抵抗
とみなしたときの抵抗値、Ｒ_T2はＱ₃₉〜Ｑ₄₂から成る回
路を等価的に抵抗とみなしたときの抵抗値である。ヒュ
ーズを切断することによりＲ_T1，Ｒ_T2が変わるので、Ｖ
_R′を調整することができる。Ｖ_R，Ｖ_R′の標準値は、
前述のようにそれぞれ１.１Ｖ，３.３Ｖであるから、ヒ
ューズを切断しないときはＲ_T1：Ｒ_T2＝２：１としてお
く。Ｖ_R＞１.１ＶのときはＦ₄〜Ｆ₆を切断することによ
りＲ_T2を大きくし、Ｖ_R＜１.１ＶのときはＦ₇を切断す
ることによりＲ_T1を大きくして、Ｖ_R′が標準値から大
きくはずれないように調節することができる。

【００７６】ＭＯＳＦＥＴ・Ｑ₄₉およびＱ₅₀はテストモ
ードのときにＶ_R′＝０Ｖとするためのものである。テ
ストモードのときは信号Ｔ_EがＶ_CCレベルになり、出力
Ｖ_R′は０Ｖになる。

【００７７】図１８に示した回路は、米国特許第４１０
０４３７号に記載されている回路に比べて、通常のＭＯ
Ｓプロセスで作った場合の占有面積が小さいという利点
がある。すなわち、米国特許に記載されている回路で
は、出力電圧Ｖ_R′を分割するための素子として、抵抗
を用いていたのに対し、図１８の回路ではＭＯＳＦＥＴ
を用いている。回路の消費電流を低減するためには、電
圧分割用素子の等価抵抗はかなり大きく（数百ｋΩ程
度）なければならない。通常のＭＯＳプロセスでは、抵
抗よりもＭＯＳＦＥＴの方が、小面積で等価抵抗の大き
い素子が得られる。ただし、ＭＯＳＦＥＴを用いると、
そのしきい値電圧の変動によってＶ_R′の特性が変動す
ることが懸念されるが、ＭＯＳＦＥＴのチャネル幅・チ
ャネル長を十分大きくしてばらつきを抑え、バックゲー
トをソースに接続して基板電位変動の影響を回避し、さ
らにしきい値電圧のばらつき分も見込んでヒューズの切
断方法を選択することにより、解決できる。なお、この
トリミングに用いるＭＯＳＦＥＴは、基板電位変動の影
響を少なくするため、図１６（ａ），（ｂ）または図１
７（ａ），（ｂ）に示した構造にすることが望ましい。

【００７８】基準電圧Ｖ_R，Ｖ_R′の端子には、接地との
間に大きな容量のキャパシタを付加しておくのが望まし
い。これは、Ｖ_R，Ｖ_R′の高周波に対するインピーダン
スを低減させ、高周波雑音をバイパスさせるためであ
る。特に、図１５のように、Ｖ _R′の配線１２ａがやむ
を得ず他の配線と交差する場合には、電圧リミッタ回路
の動作を安定化する（発振を防止する）意味もある。こ
の理由を図１９を参照して説明する。

【００７９】駆動回路７ａ，７ｂは、それぞれＶ_R′か
ら電流駆動能力の大きい電圧Ｖ_L1，Ｖ_L2を作る。このＶ
_L1，Ｖ_L2自体、あるいはパルス発生回路１４のようなＶ
_L2を電源として動作する回路の出力（その電圧レベルは
Ｖ_L2）の配線１６がＶ_R′の配線が、Ｖ_R′の配線１２ａ
と交差していると、１７ａ〜１７ｃに示すように、配線
間の寄生容量Ｃ_C3を介した帰還ループが生ずる。このル
ープの利得が１（０ｄＢ）より大きいと回路は発振し、
１より小さくても余裕が少ないと回路動作が不安定にな
る。これを防止するためには、Ｖ_R′と接地との間にＣ
_C1〜Ｃ_C3よりも十分大きなキャパシタＣ_R1，Ｃ_R2を挿入
し、ループの利得を十分小さく（たとえば−１０ｄＢ以
下）しておけばよい。

【００８０】ここで用いるキャパシタの実現方法の一例
を図２０（ａ），（ｂ）に示す。図２０（ａ）はレイア
ウト図、図２０（ｂ）は断面図である。図中、１０１は
Ｐ形の半導体基板、１０２はＮ形のウェル、１０３はＮ
＋拡散層、１０４はアイソレーション用のＳｉＯ₂、１
０５はゲート絶縁膜、１０６はゲートとなる多結晶シリ
コンもしくは金属、１１３は層間絶縁膜、１０８は配線
層、１１５は保護層、１１６はコンタクト孔である。キ
ャパシタは、通常のＭＯＳキャパシタと同じように、ゲ
ート絶縁膜をはさんで、ゲート１０６と基板表面１０２
ａとの間に形成される。キャパシタ絶縁膜として薄いゲ
ート絶縁膜を用いているために、比較的小面積で大きな
静電容量が得られるのが特徴である。ただし、通常のＭ
ＯＳキャパシタと異なる点は、ゲート下にＮウェルがあ
るためにしきい値電圧（フラットバンド電圧）が負であ
ることである。したがって、ゲート側が正になるように
一方向の電圧が印加されるかぎり、その収電容量はほと
んど一定であるという特徴がある。このキャパシタを作
るのに必要な工程は、ウェル形成，アイソレーション領
域形成，ゲート絶縁膜形成，ゲート形成，拡散層形成、
および配線の各工程であるが、これらはいずれも通常の
ＣＭＯＳプロセスに含まれている工程である。したがっ
て、ＣＭＯＳプロセスで製造される半導体装置ならば、
本キャパシタを作るために特に工程を追加する必要はな
い。

【００８１】駆動回路７ａ，７ｂの一実現方法を図２１
（ａ）に示す。図中、２１は差動増幅器であり、ＭＯＳ
ＦＥＴ・Ｑ₂₁〜Ｑ₂₅から成る。２２は出力段であり、Ｍ
ＯＳＦＥＴ・Ｑ₂₆〜Ｑ₂₇から成る。Ｃ_Lは駆動回路の負
荷（メモリアレーもしくは周辺回路）を等価的に１つの
キャパシタで表したものである。差動増幅器２１の２個
の入力端子のうち、一方には基準電圧Ｖ_R′が入力さ
れ、他方には出力段からＶ_L1（Ｖ_L2）が帰還されてい
る。したがって、この回路はＶ_L1（Ｖ_L2）がＶ_R′に追
随するように動作する。２３は２１，２２から成る帰還
増幅器の動作を安定にするための、いわゆる位補償回路
である。ＭＯＳＦＥＴ・Ｑ₂₈〜Ｑ₃₀は、駆動回路が非活
性状態のとき出力を高インピーダンスにするため、およ
びテストモードのときにＶ_L1（Ｖ_L2）をＶ_CCレベルにす
るためである。すなわち、非活性状態のときはテスト信
号ＴＥが低レベル、活性化信号φ₁′（φ₂′）が低レベ
ルであり、Ｑ₂₆のゲートＶ_CCレベルになり、出力Ｖ
_L1（Ｖ_L2）が高インピーダンスになる。また、このとき
はＱ₂₅，Ｑ₂₇が非導通状態になるため、回路の消費電力
が低減される。テストモードのときは、ＴＥがＶ_CCレベ
ルになり、Ｑ₆のゲートが低レベルになり、Ｖ_CCが直接
出力される。駆動回路７ｃの一実現方法を図２１（ｂ）
に示す。この回路でも、活性化信号φ₃′が低レベルの
ときは、出力は高インピーダンスになる。なお、この回
の位相補償回路は７ｂのそれで兼用できる（７ｂと７ｃ
は並列に接続されているため）ので、ここには特に位相
補償回路は設けていない。

【００８２】前述のように、駆動回路７ａはＶ_L1を、７
ｂと７ｃとはＶ_L2を発生するための回路である。通常状
態では、７ｃは常に活性化され、７ａと７ｂはメモリが
動作状態のときのみ活性化される。そのため、活性化信
号φ₃′は常にＶ_CCレベル、φ₁′とφ₂′とはメモリの
動作タイミング（タイミングの詳細は後述に従ってＶ_CC
レベルになる。テストモードのときは、φ₁′，φ₂′，
φ₃′はすべて低レベルになり、テスト信号ＴＥがＶ_CC
レベルになる。このときＶ_L1とＶ_L2は共にＶ_ＣＣに等し
くなる。これは、外部電源電圧を直接印加して、メモリ
の動作（たとえばアクセス時間の電源電圧依存性）を調
べるのに有効である。電源投入直後はＶ_Ｌ１とＶ_L2の立
上りを早くするために、φ₁′，φ₂′，φ₃′をすべて
活性化することが望ましい。また、後述のように、Ｖ_L2
はワード線電圧Ｖ_CHおよび基板電圧Ｖ_BBを発生するのに
用いられる。そこで、Ｖ_CHおよびＶ_BBの電圧レベルが標
準値から外れたときにφ₂′を活性化するようにする
と、これらの電圧の安定度をよくすることができる。な
お、活性化信号φ₁′，φ₂′，φ₃′およびテスト信号
ＴＥの高レベルをＶ_L2でなくてＶ_CCとしているのは、Ｐ
チャネルＭＯＳＦＥＴ・Ｑ₂₈，Ｑ₂₉を確実に非導通状態
にするためである。

【００８３】駆動回路７ａと７ｂとは、電流駆動能力が
大きくなければならない。メモリが動作状態のとき、７
ａと７ｂとは大きな（数百〜数千ｐＦ）負荷容量を駆動
する必要があるからである。特に７ａは、センスアンプ
が増幅動作をするとき、多数のデータ線を駆動しなけれ
ばならない。たとえば、データ線１本の容量を０.３ｐ
Ｆ、同時に動作するセンスアンプの数を８１９２とする
と、合計の容量は２５００ｐＦにもなる。そのため、７
ａ，７ｂの出力ＭＯＳＦＥＴ・Ｑ₂₆としては、たとえば
チャネル幅／チャネル長が３０００μｍ／１.２μｍ程
度のものを用いる。７ｃは、メモリが待機状態のときに
リーク電流を保証する程度の電流駆動能力があればよい
ので、その出力ＭＯＳＦＥＴは１００μｍ／１.２μｍ
程度でよい。

【００８４】接続回路１５は、Ｖ_L1とＶ_L2との電位差が
大きくなりすぎないようにするためのものである。Ｖ_L2
とＶ_L1との電位差が大きいと、メモリアレーと周辺回路
との間で信号の授受のミスマッチが起こりうるからであ
る。この回路の一例を図２２に示す。図中、Ｑ₁，Ｑ₂，
Ｑ₅はＮチャネルＭＯＳＦＥＴ、Ｑ₄はＰチャネルＭＯＳ
ＦＥＴである。ＮチャネルＭＯＳＦＥＴのしきい値電圧
をＶ_TNとすると、Ｑ₁はＶ_L1−Ｖ_L2＞Ｖ_TNのときに、Ｑ₂
はＶ_L2−Ｖ_L1＞Ｖ_TNのときにそれぞれ導通する。したが
って、Ｖ_L1とＶ_L2との電位差はＶ_TN以内に保たれる。Ｑ
₅のゲートには電源投入直後にのみ高レベルになる信号
ＷＫが入力されている。これは特に、Ｖ_L1とＶ_L2との負
荷の時定数が大きく異なる場合に、電位差が生ずるのを
防止するのに有効である。Ｑ₁，Ｑ₂，Ｑ₅のいずれも非
導通の場合でもコンダクタンスの比較的小さいＭＯＳＦ
ＥＴ・Ｑ₄は導通している。これは、たとえばメモリが
待機状態にある間に、Ｖ_L1＝Ｖ_L2とする役割を果たす。

【００８５】メモリアレー２内には、ＭＯＳＦＥＴＱ
₁₂₁とキャパシタＣ₁₂₂から成る、いわゆる１トランジス
タ・１キャパシタ形ダイナミックメモリセルＭＣ_ijが、
ワード線ＷＬ_iとデータ線ＤＬ_jとの交点に配置されてい
る。図にはワード線は２本、データ線は１対しか示して
いないが、実際には縦横に多数配置されている。キャパ
シタＣ₁₂₂の一端ＰＬ（プレート）は直流電流に接続す
る。その電圧レベルは任意であるが、キャパシタＣ₁₂₂
の耐圧の観点からは、メモリアレーの動作電圧の１／
２、すなわちＶ_L1／２が望ましい。

【００８６】ワードドライバ３１は、ロウデコーダ３２
の出力を受けて、選択されたワード線を駆動する回路で
ある。本実施例では、ワード線電圧をメモリアレーの動
作電圧（ここではＶ_L1＝３.３Ｖ）よりも高くする。い
わゆるワード線昇圧方式を採用している。この方式の利
点は、メモリセルの蓄積電圧を大きくできることであ
る。そのため、ワード線電圧発生回路４６で作られた電
圧Ｖ_CH（Ｖ_CH＞Ｖ_L1）を選択されたワード線に供給す
る。

【００８７】センスアンプ３３は、データ線上の微小信
号を増幅するための回路であり、ＮチャネルＭＯＳＦＥ
Ｔ・Ｑ₁₂₅，Ｑ₁₂₆から成るフリップフロップと、Ｐチャ
ネルＭＯＳＦＥＴＱ₁₂₇，Ｑ₁₂₈から成るフリップフロッ
プによって構成されている。センスアンプはφ_Sを高レ
ベル、／φ_Sを低レベルとしてＭＯＳＦＥＴＱ₁₃₆，Ｑ
₁₃₇を導通状態にすることによって、活性化される。

【００８８】データ線プリチャージ回路３４は、メモリ
セル読出しに先立って各データ線を所定の電圧Ｖ_Pに設
定するための回路である。プリチャージ信号φ_Pを印加
することによって、ＭＯＳＦＥＴＱ₁₂₉〜Ｑ₁₃₁が導通状
態になり、データ線ＤＬ_j／ＤＬ_jの電圧はＶ_Pに等しく
なる。なお、データ線プリチャージ電圧Ｖ_Pは任意の電
圧でよいが、データ線充放電電流を低減する観点から
は、メモリアレーの動作電圧の１／２、すなわちＶ_L2／
２にするのが望ましい。

【００８９】データ線選択回路３５は、カラムデコーダ
３７の出力φ_YSを受けて、選択されたデータ線対をＭＯ
ＳＦＥＴ・Ｑ₁₃₂，Ｑ₁₃₃を通して入出力線Ｉ／Ｏ，／Ｉ
／Ｏに接続する回路である。本実施例では、カラムデコ
ーダ３７は端に１個だけ配置し、その出力φ_YSを複数の
データ線選択回路に分配するという、いわゆる多分割デ
ータ線と呼ばれる手法を用いている。これはカラムデコ
ーダの占有面積低減に有効である。

【００９０】本実施例では、センスアンプ３３，データ
線プリチャージ回路３４，データ線選択回路３５を左右
のメモリアレーで共有する、いわゆるシェアドセンス，
シェアドＩ／Ｏと呼ばれる手法を採用している。これ
は、３３，３４，３５を共有することにより、その占有
面積を低減するのに有効である。そのため、メモリアレ
ーと３３，３４，３５との間に、スイッチ信号φ_SHLお
よびφ_SHRによって制御されるスイッチ回路３６Ｌおよ
び３６Ｒが設けられている。

【００９１】メインアンプ３８，データ出力バッファ３
９，データ入力バッファ４０，書込み回路４１は、デー
タの入出力のための回路である。読出しの場合は、セン
スアンプ３３にラッチされているデータが、入出力線，
メインアンプ３８，データ出力バッファ３９を介して、
データ出力端子Ｄontに出力される。書込みの場合は、
データ入力端子Ｄinから入力されたデータが、データ入
力バッファ４０，書込み回路４１を介して入出力線に設
定され、さらにデータ線選択回路３５，データ線を通し
てメモリセルに書き込まれる。本実施例では、前述のよ
うに、３８，４０，４１は内部電源電圧Ｖ_L2で動作させ
て、消費電力の低減と動作の安定化を図っている。デー
タ出力バッファ３９のみは、外部インタフェース（ここ
ではＴＴＬコンパチブル）の都合上、外部電源電圧Ｖ_CC
（＝５Ｖ）で動作されている。

【００９２】ロウアドレスバッファ４２，カラムアドレ
スバッファ４３は、外部アドレス信号Ａを受けて、それ
ぞれロウデコーダ３２，カラムデコーダ３７にアドレス
信号を供給する回路である。タイミング発生回路４４
は、外部制御信号／ＲＡＳ，／ＣＡＳ，／ＷＥを受け
て、メモリの動作に必要なタイミング信号を発生する回
路である。これらの回路も、内部電源電圧でＶ_L2で動作
させて、消費電力の低減と動作の安定化を図っている。

【００９３】ワード線電圧発生回路４６は、前述のよう
に、ワード線電圧Ｖ_CH（ここでは約５Ｖ）を発生する回
路である（後述のようにこの電圧はスイッチ回路でも使
用される）。データ線プリチャージ電圧発生回路４７
は、データ線プリチャージ電圧Ｖ_P）（ここでは１.６５
Ｖ）を発生する回路である。基板電圧発生回路４８は、
半導体基板に印加する電圧Ｖ_BB（ここでは−２Ｖ）を発
生する回路である。これらの回路の電源は、Ｖ_CCではな
く、安定化されたＶ_L1もしくはＶ_L2である。そのため、
Ｖ_CCが変化しても出力電圧の変動が少ないという利点が
ある。

【００９４】次に、このＤＲＡＭの読出しの場合の動作
を、図２３の動作波形図を参照しながら説明する。

【００９５】待機状態（／ＲＡＳ，／ＣＡＳともに高レ
ベル）のときは、データ線プリチャージ信号φ_Pおよび
スイッチ信号φ_SHL，φ_SHRがともに高レベル（＝Ｖ_L2）
であり、データ線ＤＬ，／ＤＬがＶ_Pに設定されてい
る。また、センスアンプ駆動信号φ_SAN，φ_SAPおよび入
出力線Ｉ／Ｏ，／Ｉ／ＯもＶ_Pにプリチャージされてい
る（これらのプリチャージ回路は図１３には示されてい
ない）。この状態では、電圧リミッタの駆動回路活性化
信号のうち、φ₃′のみが高レベル（＝Ｖ_CC）、φ₁′，
φ₂′は低レベルである。したがって、消費電力の小さ
い待機時用の駆動回路７ｃのみが活性化されており、こ
れによって内部電源電圧Ｖ_L2のレベルが保持されてい
る。また、接続回路１５を通してＶ_L1のレベルも保持さ
れている。電流駆動能力が大きいが消費電力も大きい７
ａ，７ｂは非活性状態である。こうすることにより、待
機時の消費電力を低減することができる。

【００９６】／ＲＡＳが低レベルになると、まず周辺回
路用の駆動回路活性化信号φ₂′が高レベル（＝Ｖ_CC）
になる。これにより、電流駆動能力の大きい７ｂが活性
化され、Ｖ_L2を電源として動作する周辺回路に大電流を
供給できるようになる。プリチャージ信号φ_Pが低レベ
ル（＝０Ｖ）になり、選択されたメモリアレー側のスイ
ッチ信号（図２３の場合はφ_SHL）はＶ_CHレベルまで昇
圧され、反対側のスイッチ信号（図２３の場合は
φ_SHR）は０Ｖになる。φ_SHLを昇圧するのは、次のよう
な理由による。センスアンプの電圧振幅は後述のように
Ｖ_L1であるが、φ_SHLのレベルがＶ_L2であると、データ
線の電圧振幅がＶ_L2−Ｖ_TNに低下し、その結果メモリセ
ルの蓄積電圧もＶ_L2−Ｖ_TNに低下してしまう（Ｖ_TNはＮ
チャネルＭＯＳＦＥＴ・Ｑ₁₂₃，Ｑ₁₂₄のしきい値電
圧）。φ_SHLを昇圧することによってこれを防止し、メ
モリセルの蓄積電圧を確保することができる。

【００９７】次に、ロウアドレスバッファ４２およびロ
ウデコーダ３２が動作すると、１本のワード線ＷＬ_iが
選択され、その電圧がＶ_CHになる。ＷＬ_i上の各メモリ
セルから各データ線に信号電荷が読出され、データ線の
電位が変化する。図１８の動作波形は、メモリセルのキ
ャパシタにあらかじめ高電位（≒Ｖ_L1）が蓄積されてい
た場合の例であり、データ線ＤＬ_jの電位がわずかに上
昇し、／ＤＬ_jとの間に電位差を生じている。

【００９８】センスアンプの動作に先立って、メモリア
レー用の駆動回路活性化信号φ₁′が高レベル（＝
Ｖ_CC）になる。これにより、駆動回路７ａが活性化さ
れ、Ｖ_L1を電源として動作するセンスアンプ駆動信号発
生回路４５に大電流を供給できるようになる。次に、φ
_Sが高レベル（＝Ｖ_L2）、／φ_Sが低レベル（＝０Ｖ）に
なる。これにより、ＭＯＳＦＥＴ・Ｑ₁₃₆，Ｑ₁₃₇が導通
状態になり、φ_SANはをＱ₁₃₆通して接地され、φ_SAPは
Ｑ₁₃₇を通してＶ_L1に接続される。これによって、デー
タ線ＤＬ_j／ＤＬ_j間の微小な電位差が増幅され、一方
（図２３の場合はＤＬ_j）はＶ_L1に、他方（図２３は／
ＤＬ_j）は０Ｖになる。

【００９９】／ＣＡＳが低レベルになると、カラムアド
レスバッファ４３，カラムデコーダ３７が動作し、１本
のデータ線が選択される。これにより、データ線選択信
号φ_YSが高レベル（＝Ｖ_L2）になり、データ線選択回路
３５を通してデータ線が入出力線に接続される。センス
アンプ３３にラッチされていたデータは、入出力線，メ
インアンプ３８，データ出力バッファ３９を介して、デ
ータ出力端子Ｄontに出力される。

【０１００】／ＲＡＳが高レベルに戻ると、まずワード
線ＷＬ_iが低レベルになり、φ_S，／φ_S，φ_SHL，
φ_SHR，φ_Pが元のレベルに復帰する。メモリアレー用の
駆動回路活性化信号φ₁′はここで低レベル（＝０Ｖ）
になり、駆動回路７ａが非活性状態になる。さらに、／
ＣＡＳが高レベルに戻ると、周辺回路用の駆動回路活性
化信号φ₂′も低レベル（＝０Ｖ）になり、駆動回路７
ｂが非活性状態になる。

【０１０１】以上の説明から明らかなように、駆動回路
の活性化信号φ₁′およびφ₂′は、それぞれ必要なとき
にのみ高レベルになる。すなわち、φ₁′はセンスアン
プの動作開始直前から／ＲＡＳが高レベルに戻るまで、
φ₂′は／ＲＡＳまたは／ＣＡＳが低レベルにあるとき
に、それぞれ高レベルになる。これにより、駆動回路７
ａ，７ｂで消費される電力の低減が実現できる。

【０１０２】以上説明したように、本実施例によれば、
デプリーション形のＦＥＴを用いず、エンハンスメント
形のＦＥＴ同士のしきい値電圧差を基準とする基準電圧
発生回路を作ることができる。エンハンスメント形のＦ
ＥＴ同士の特性を合せることはデプリーション形とエン
ハンスメント形のＦＥＴの特性を合せることよりも容易
であるから、従来よりも安定な基準電圧を得ることがで
きる。したがって、たとえば前述のメモリＬＳＩの電圧
リミッタに適用した場合、より安定な内部電源電圧を発
生することができる。

【０１０３】〔第２グループ〕以下、図面を参照して本
発明の第２のグループの実施例を説明する。以下の説明
では、主として本発明をＭＯＳ技術による半導体装置に
適用した例を示すが、本発明は他の半導体装置、たとえ
ばバイポーラやＢｉＣＭＯＳ技術による半導体装置にも
適用できる。また、外部電源電圧および内部電源電圧は
正である場合について述べるが、負である場合でも、ト
ランジスタの極性などを逆にすることによって本発明が
適用できる。

【０１０４】まず、第２のグループの基本概念を説明す
る。

【０１０５】図２４に本実施例を示す。図中、ＶＬが電
圧リミッタ回路であり、外部電源電圧Ｖ_CCから内部電源
電圧Ｖ_L1〜Ｖ_L3（以下、Ｖ_Li（ｉ＝１，２，３）として
説明する）を発生する。電圧リミッタ回路ＶＬは、基準
電圧発生回路ＶＲと駆動回路Ｂ₁〜Ｂ₃（以下Ｂ_i（ｉ＝
１，２，３）として説明する）から成る。基準電圧発生
回路ＶＲは、外部電源電圧Ｖ_CCや温度による変動が少な
い安定な電圧Ｖ_Rを発生し、各駆動回路Ｂ_i（Ｂ₁〜Ｂ₃）
は、Ｖ_Rをもとに電流駆動能力の大きい電圧Ｖ_L1を発生
する。各駆動回路Ｂ_iは、帰還増幅器Ａ_iと相位補償回路
Ｃ_i（ｉ＝１，２，３）から成る。Ｚ₁〜Ｚ₃は、電圧リ
ミッタ回路ＶＬの負荷となる半導体装置内の回路であ
り、それぞれＶ_L1〜Ｖ_L3を電源として動作する。φ₁〜
φ₃は、それぞれ負荷回路Ｚ₁〜Ｚ₃を制御するタイミン
グ信号である。φ₁′〜φ₃′は、それぞれφ₁〜φ₃に同
期したタイミング信号である。

【０１０６】本実施例の第１の特徴は、電圧リミッタ回
路の負荷となる内部回路をＺ₁〜Ｚ₃の３個の分割し、そ
れに応じて電圧リミッタ回路内の駆動回路もＢ₁〜Ｂ₃の
３個に分割し、それぞれに位相補償を施したことであ
る。一般に、半導体装置内の回路には、容量，抵抗，イ
ンダクタンス，非線形素子、あるいはそれらの組合せな
ど極めて多種・多様なものが含まれる。しかも、それら
が半導体チップ上に分散して（すなわち分布定数的に）
存在する。そのような複雑な負荷を有する帰還増幅器を
安定に動作させるための位相補償は極めて難しい。本実
施例のように、負荷回路を種類や大きさによって複数個
に分割すれば、各負荷回路に適した帰還増幅器および位
相補償回路の設計は比較的容易になる。これにより各駆
動回路の動作を安定にすることができる。

【０１０７】負荷回路の分割方法としては、例えば下記
の方法が考えられる。

【０１０８】 抵抗性負荷と容量性負荷とに分割する
方法。

【０１０９】 負荷の大きさ（消費電流）によって分
割する方法。

【０１１０】 回路の動作タイミングによって分割す
る方法。

【０１１１】 回路の半導体チップ内の物理的位置に
よって分割する方法。

【０１１２】物理的位置によって分割した場合は、必要
に応じて駆動回路Ｂ₁〜Ｂ₃を分散配置することが望まし
い。

【０１１３】本実施例の第２の特徴は、各駆動回路Ｂ_i
に、各負荷を制御するタイミング信号φ_iに同期した信
号φ_i′が入力されていることである。一般に、半導体
装置内の回路に流れる電流は、動作モードによって大き
く変化する。このことは、電源側から見れば、負荷のイ
ンピーダンスが変化することを意味する。このような負
荷変動に対応できるようにするために、本実施例では、
タイミング信号φ_i′を用いる。φ_i′によって帰還増幅
器Ａ_iや位相補償回路Ｃ_iの回路定数を変化させ、常に負
荷の動作モードに適応した特性にすることができる。こ
れにより、常に駆動回路の動作を安定にすることができ
る。

【０１１４】なお、本実施例では、負荷回路Ｚ₁〜Ｚ₃の
動作電圧Ｖ_L1〜Ｖ_L3のレベルはすべて等しいとしてい
る。そのため、基準電圧発生回路は１個だけ設け、その
出力Ｖ_Rを駆動回路Ｂ₁〜Ｂ₃で共通に使用している。負
荷回路によって動作電圧が異なる場合は、図２５のよう
に基準電圧発生回路を複数個設ければよい。あるいは基
準電圧発生回路は１個だけとしておき、駆動回路Ｂ₁〜
Ｂ₃内に電圧変換機構を設けてもよい。

【０１１５】図２６に本発明の他の実施例を示す。本実
施例の特徴は、負荷回路Ｚ₁の動作モードに対応して複
数（ここでは２個）の駆動回路を設け、それらの出力を
スイッチで切替えていることである。駆動回路Ｂ₁₁，Ｂ
₁₂にはそれぞれ、Ｚ₁の動作に同期したタイミング信号
φ_i′およびその補信号／φ_i′が入力されている。
Ｂ₁₁，Ｂ₁₂の出力Ｖ_L11，Ｖ_L12のうちの一方が、スイッ
チＳＷで選択されて、負荷Ｚ₁に供給される。φ₁′が高
レベル、φ₁′が低レベルのときは、Ｂ₁₁が活性化、Ｂ
₁₂が非活性化され、スイッチＳＷはＶ_L11側に接続され
る。逆に、φ₁′が低レベル、／φ₁′が高レベルのとき
は、Ｂ₁₁が非活性化、Ｂ₁₂が活性化され、スイッチＳＷ
はＶ_L12側に接続される。すなわち、２個の駆動回路Ｂ
₁₁，Ｂ₁₂のうちの一方だけが負荷回路Ｚ₁に内部電源電
圧Ｖ_L1を供給するのに使用され、他方は切り離された状
態にある。

【０１１６】図２４の実施例では、負荷の変動に対応す
るために、駆動回路の回路定数を変えるという方法を採
っていた。しかし、負荷のインピーダンスが動作モード
によって極めて大きく変化し、単なる回路定数の変更だ
けでは複数の動作モードで安定に動作させることが困難
なことがある。このようなときに本実施例の方法が有効
である。各駆動回路は１つの動作モード専用に設計すれ
ばよいからである。たとえば、Ｚ₁が動作状態にあると
きと待機状態にあるときとで、非常に大きな消費電流の
変化があるとする。この場合は、駆動回路Ｂ₁₁はＺ₁が
動作状態にあるときに、Ｂ₁₂はＺ₁が待機状態にあると
きにそれぞれ安定に動作するように、帰還増幅器および
位相補償回路を設計しておけばよい。

【０１１７】本実施例では、使用されない方の駆動回路
は非活性化しているが、これは必ずしも必要ではない。
使用されない方の駆動回路はスイッチによって切り離さ
れるからである。しかし、消費電力を低減するためには
非活性状態にしておく方が望ましい。また、スイッチに
よって駆動回路の出力を切り替えているが、駆動回路が
非活性状態のときにその出力が高インピーダンスになる
ように設計しておけば、スイッチは不要である。

【０１１８】図２４の実施例では、駆動回路を分割して
いるために、内部電源電圧Ｖ_L1〜Ｖ_L3の間に電位の差が
生じることが懸念される。内部電源電圧間の電位差が大
きいと、負荷回路Ｚ₁〜Ｚ₃相互間に信号の授受がある場
合にミスマッチが起こったり、素子が破壊したりするこ
とがある。図２７にこれを防止する一方法を示す。簡単
のため、負荷および駆動回路を２個に分割した場合につ
いて示してある。本実施例では、２個の内部電源電圧同
士を２個のＮチャネルＭＯＳトランジスタＱ₁，Ｑ₂によ
って接続している。ＭＯＳトランジスタのしきい値電圧
をＶ_THとすると、Ｑ₁はＶ_L1−Ｖ_L2＞Ｖ_THのときに、Ｑ₂
はＶ_L2−Ｖ_L1＞Ｖ_THのときにそれぞれ導通する。したが
って、Ｖ_L1とＶ_L2との間の電位差はＶ_TH以内に保たれ
る。

【０１１９】内部電源電圧同士を接続する方法は、図２
７に示したものに限られない。図２８（ａ）〜（ｅ）に
いくつかの例を示す。最も単純な方法は、同図（ａ）な
いし（ｅ）のように、抵抗あるいは等価的に抵抗とみな
せる素子によって接続する方法である。同図（ｄ）は、
図２７と同様に、内部電源電圧間の電位差が一定値を越
えないようにする方法である。ここでは、ＭＯＳトラン
ジスタのかわりにダイオードＤ₁，Ｄ₂を用いている。Ｖ
_L1とＶ_L2との間の電位差は、ダイオードのオン電圧以内
に抑えられる。同図（ｅ）は、電源投入直後にのみ高レ
ベルになる信号ＷＫを用いて、Ｖ_L1とＶ_L2とを接続する
方法である。これは特に、負荷Ｖ_L1とＶ_L2との立上りの
時定数が大きく異なる場合に、電位差が生じるのを防止
するのに有効である。もちろん、図２７および図２８
（ａ）〜（ｅ）のうちいくつかを組合せた接続方法を採
用してもよい。

【０１２０】なお、ここで述べた接続方法は、位相補償
を施していない電圧リミッタに対しても有効である。

【０１２１】図２４〜図２７では簡単のため、負荷回路
を単一のインピーダンスＺ_iで表していた。しかし、実
際の半導体装置における負荷は図２９に示すように、半
導体チップ内に分布している場合が多い。このような場
合は、分布した負荷の途中あるいは遠い端の部分から増
幅器Ａ_iへ帰還をかけてもよい。図の例では、Ａ₁へは分
布した負荷Ｚ₁₁〜Ｚ₁₉の近端から帰還をかけているが、
Ａ₂へは負荷Ｚ₂₁〜Ｚ₂₉の中央部から、Ａ₃へは負荷Ｚ₃₁
〜Ｚ₃₉の遠端からそれぞれ帰還をかけている。こうする
ことによる利点は、配線のインピーダンスによる内部電
源電圧の低下部を補償でき、駆動回路から遠い負荷の動
作を安定化できることである。分布した負荷の途中ある
いは遠端から帰還をかける場合は、位相補償回路の入力
も同じ個所からとることが望ましい。

【０１２２】［帰還増幅器と位相補償回路］次に、本発
明に用いるのに好適な帰還増幅器と位相補償回路につい
て説明する。

【０１２３】図３０（ａ）に帰還増幅器Ａｉと位相補償
回路Ｃ_iの一実施例を示す。図中、２１は差動増幅器で
あり、ＭＯＳトランジスタＱ₂₁〜Ｑ₂₅から成る。２２は
出力段であり、ＭＯＳトランジスタＱ₂₆，Ｑ₂₇から成
る。差動増幅器２１の２個の入力端子のうち、一方には
基準電圧Ｖ_Rが入力され、他方には出力段からＶ_Lが帰還
されている。Ｃ_iは位相補償回路であり、抵抗Ｒ_Dとキャ
パシタＣ_Dが直列に接続されている。この回路の帰還を
かけないときの小信号等価回路を図３０（ｂ）に示す。
簡単のため、負荷が単独の容量Ｃ_Lである場合を示して
ある。ここで、ｇ_m1，ｇ_m2はそれぞれ差動増幅器、出力
段の伝達コンダクタンス、ｒ₁，ｒ₂はそれぞれ差動増幅
器、出力段の出力抵抗、Ｃ_Gは出力段の入力容量（Ｑ₂₆
のゲート容量）である。

【０１２４】この回路の周波数特性を図３１（ａ），
（ｂ）を用いて説明する。まず位相補償を施さない場合
について述べる。図３１（ａ）は位相補償回路がない場
合の周波数対利得の関係である。図中、ａは差動増幅器
２１の利得ｖ_i′／ｖ_i、ｂは出力段２２の利得ｖ_o／
ｖ_i′、ｃは総合の利得ｖ_o／ｖ_iである。ａ，ｂはそれ
ぞれ、ｆ₁，ｆ₂なる周波数で６ｄＢ／ｏｃｔの割合で低
下し始める。ここで、ｆ₁＝１／(２πＣ_Gｒ₁)， ｆ₂＝
１／(２πＣ_Lｒ₂)である。この例ではｆ₁＞ｆ₂であるか
ら、総合の利得ｃ＝Ｖ_o／Ｖ_iは、周波数がｆ₂を越える
と６ｄＢ／ｏｃｔで、さらにｆ₁を越えると１２ｄＢ／
ｏｃｔの割合で低下する。これらの点ｆ₂，ｆ₁がいわゆ
るポール周波数である。前述のように、帰還増幅器が安
定に動作するためには、１２ｄＢ／ｏｃｔで低下し始め
る点（ここではｆ₁）における利得が０ｄＢ以下でなけ
ればならない。図から明らかなように、ｆ₁とｆ₂とが比
較的近接していると、この条件が満たされないことが多
い。図３１（ａ）では満たされていない。したがって、
ｆ₁とｆ₂とを十分離すことによって、帰還増幅器を安定
化することができる。

【０１２５】ここで位相補償回路Ｃ_iを付加すると、周
波数特性が図３１（ｂ）のようになる。すなわち、差動
増幅器２１の利得は変わらないが、出力段の利得は
Ｐ₂₁，Ｚ₂，Ｐ₂₂の３ヵ所で折れ曲がった特性になる。
Ｐ₂₁とＰ₂₂はポール、Ｚ₂は零点と呼ばれる点である。
これらの点の周波数は次のとおりである。

【０１２６】 ｆ₂₁＝１／(２π(Ｃ_Dｒ₂＋Ｃ_Lｒ₂Ｃ_DＲ_D)) ｆ₂₂＝(Ｃ_Dｒ₂＋Ｃ_Lｒ₂Ｃ_DＲ_D)／(２πＣ_LＣ_Dｒ₂Ｒ_D) ｆ₂＝１／(２πＣ_DＲ_D) この図から明らかなように、ｆ₂を差動増幅器のポール
周波数ｆ₁の近傍に設定することによって、すなわちＣ_D
Ｒ_D≒Ｃ_Gｒ₁とすることによって、総合の利得のｆ₁にお
ける折れ曲がりがなくなる。その結果、総合の利得は、
周波数がｆ₂₁を越えると６ｄＢ／ｏｃｔで、さらにｆ₂₂
を越えると１２ｄＢ／ｏｃｔの割合で低下するようにな
る。ここで、Ｃ_D＝ｎＣ_Gｒ₁／ｒ₂、Ｒ_D＝ｒ₂／ｎとして
ｎを十分大きくすれば、ｆ₂₁とｆ₂₂とを十分離すことが
できるので、帰還増幅器を安定化することができる。

【０１２７】図３２（ａ）に帰還増幅器と位相補償回路
の他の実施例を示す。この回路では、出力段２２の入力
と出力との間にキャパシタＣ_Fを挿入することによっ
て、位相補償を行っている。この回路の帰還をかけない
ときの小信号等価回路を図３２（ｂ）に、その周波数特
性を図３３に示す。この場合は、差動増幅器の方の利得
が、Ｐ₁₁，Ｚ₁，Ｐ₁₂の３ヵ所で折れ曲がった特性とな
る。この場合も前実施例と同様、ｆ₁≒ｆ₂となるように
設定し、ｆ₁₁とｆ₁₂とを十分離すことによって、帰還増
幅器を安定化することができる。本実施例の特徴は、位
相補償用のキャパシタＣ_Fが増幅段の入力と出力との間
に挿入されているため、いわゆるミラー効果により見掛
けの静電容量が大きくなることである。したがって、実
際の静電容量が比較的小さくても位相補償を行うことが
できるので、キャパシタの占有面積を低減することがで
きる。

【０１２８】ここで図３０（ａ）もしくは図３２（ａ）
の位相補償回路に用いるキャパシタについて説明する。
これらのキャパシタとしては、静電容量がかなり大きく
（通常数百〜数千ｐＦ）、しかも電圧依存性の小さいも
のが必要である。図３４（ａ）に通常のＣＭＯＳプロセ
スでこれを実現する一方法を示す。図中、１０１はＰ形
の半導体基板、１０２はＮ形ウェル、１０３はＮ⁺拡散
層、１０４はアイソレーション用のＳｉＯ₂、１０５は
ゲート絶縁膜、１０６はゲートである。キャパシタは、
通常のＭＯＳキャパシタと同じように、ゲート絶縁膜１
０５をはさんで、ゲート１０６と基板表面１０２ａとの
間に形成される。キャパシタ絶縁膜として薄いゲート絶
縁膜を用いているために、比較的小面積で大きな静電容
量が得られるのが特徴である。ただし、通常のＭＯＳキ
ャパシタと異なる点は、ゲート下にＮウェルがあるため
に、しきい値電圧が負であることである。これを図３４
（ｂ）を用いて説明する。横軸はキャパシタに印加する
電圧（ゲート側が正）、縦軸は静電容量である。しきい
値電圧（フラットバンド電圧）は、静電容量が大きく変
化するときの印加電圧Ｖ₀であるが、Ｖ₀＜０である。し
たがって、ゲート側が正になるように一方向の電圧が印
加されるかぎり、その収電容量はほとんど一定であると
いう特徴がある。双方向の電圧が印加されうる場合は、
図３４（ａ）に示したキャパシタを２個用い、図３４
（ｃ）のように互いに逆方向に並列接続すればよい。

【０１２９】本実施例のキャパシタを作るのに必要な工
程は、ウェル形成，アイソレーション領域形成，ゲート
絶縁膜形成，ゲート形成，拡散層形成、および配線の各
工程であるが、これらはいずれも通常のＣＭＯＳプロセ
スに含まれている工程である。したがって、ＣＭＯＳプ
ロセスで作られる半導体装置ならば、本キャパシタを作
るために特に工程を追加する必要はない。

【０１３０】また、本発明を適用する半導体装置によっ
ては、積層容量が利用できることがある。たとえば、積
層容量をメモリセルのキャパシタとして用いたＤＡＲＭ
がそうである。このような場合は、積層容量を位相補償
用キャパシタとして用いてもよい。積層容量を用いたＤ
ＲＡＭについては、アイ・イー・イー・イー，ジャーナ
ル・オブ・ソリッド・ステート・サーキッツ，第１５
巻、第４号，第６６１頁から第６６６頁，１９８０年８
月（ＩＥＥＥ Ｊournal of Ｓolid-Ｓtate Ｃircuits，
Ｖol.ＳＣ−２２，Ｎo.３，pp.６６１−６６６，Ａug.
１９８０）に記述されている。

【０１３１】［基準電圧発生回路］次に、本発明による
電圧リミッタ回路に用いるのに適した基準電圧発生回路
について説明する。なお、ここで述べる基準電圧発生回
路は、位相補償を施していない電圧リミッタ回路にもち
ろん用いることができる。また、グループ１で説明した
実施例を応用することができることもいうまでもない。

【０１３２】電気リミッタの出力電圧Ｖ_Lは、基準電圧
Ｖ_Rを基に作られる。したがって、Ｖ_Rの特性によって、
Ｖ_Lの特性を任意に設定できる。半導体装置において電
圧リミッタ回路を使用する際には、Ｖ_Lの外部電源電圧
Ｖ_CC依存性が特に重要であるから、Ｖ_RのＶ_CC依存性に
特に留意して設計する必要がある。これに関しては、種
々の目的に応じた特性例とその発生法が、特願昭５６−
５７１４３，特願昭５６−１６８６９８，特願昭５７−
２２００８３，特願昭６０−２６１２１３，特願昭６３
−８３７２，特願昭６３−１２５７４２，米国特許第４
１００４３７号などに開示されている。これらの回路が
本発明に適用可能なことはいうまでもない。

【０１３３】図２４〜図２７の実施例では、基準電圧Ｖ
_Rを直接駆動回路に入力していた。しかし、基準電圧発
生回路で得られる電圧は、必ずしも半導体装置内で用い
る内部電源電圧として適当な値であるとは限らない。こ
の場合は電圧の変換が必要になる。また、場合によって
は、基準電圧の製造プロセスによるばらつきを補償する
ために、電圧の微調整、いわゆるトリミングが必要にな
ることがある。電圧の変換およびトリミングの方法とし
ては、前記の米国特許第４１００４３７号に記載されて
いる方法を用いてもよいが、ここでは通常のＭＯＳプロ
セスで作られる半導体装置に適した方法を紹介する。

【０１３４】図３５に回路図を示す。図中、ＤＡは差動
増幅器、Ｑ₃₁〜Ｑ₄₃はＰチャネルＭＯＳトランジスタ、
Ｆ₁〜Ｆ₈はヒューズである。Ｖ_Rが入力電圧（基準電圧
発生回路の出力）、Ｖ_R′が出力電圧（駆動回路の入力
となる）である。ＤＡの入力端子の一方には、Ｖ_Rが入
力され、他方にはＶ_R′をＭＯＳトランジスタＱ₃₁〜Ｑ
₄₂によって分割したＶ_R″が帰還されている。ＤＡの増
幅率が十分大きいとすれば、出力電圧Ｖ_R′は次式で与
えられる。

【０１３５】Ｖ_R′＝((Ｒ₁＋Ｒ₂)／Ｒ₂)・Ｖ_R ここで、Ｒ₁はＱ₃₁〜Ｑ₃₈から成る回路を等価的に抵抗
とみなしたときの抵抗値、Ｒ₂はＱ₃₉〜Ｑ₄₂から成る回
路を等価的に抵抗とみなしたときの抵抗値である。ヒュ
ーズを切断することによりＲ₁，Ｒ₂が変わるので、
Ｖ_R′を調整することができる。

【０１３６】具体的なトリミングの方法を図３６を用い
て説明する。この図は、入力Ｖ_Rと出力Ｖ_R′との関係を
示したものである。図中、ｄがヒューズを全く切断しな
いときの特性である。ヒューズＦ₁，Ｆ₂，Ｆ₃を順に切
断すると、上記Ｒ₁が大きくなるので、ｃ，ｂ，ａで示
すようにＶ_R′は高くなる。ヒューズＦ₄，Ｆ₅，Ｆ₆を順
に切断すると、上記Ｒ₂が大きくなるので、ｅ，ｆ，ｇ
で示すようにＶ_R′は低くなる。したがって、まずＶ_Rを
観測し、図１３を見てＶ_R′が最も目標値Ｖ_R0′に近く
なるように、ヒューズの切断方法を選択すればよい。わ
れわれの目標は、Ｖ_Rが広い範囲でばらついても、Ｖ_R′
がある範囲内Ｖ_R0′±ΔＶ_R′に入るようにすることで
ある。そのためには、図中に破線で示したように、ある
トリミング方法（たとえばａ）を採用したときにＶ_R′
＝Ｖ_R0′＋ΔＶ_R′になるときに、それと隣接するトリ
ミング方法（たとえばｂ）を採用するとＶ_R′＝Ｖ_R0′
−ΔＶ_R′になるように、回路定数（各ＭＯＳトランジ
スタのチャネル幅／チャネル長）を選んでおけばよい。

【０１３７】図３７にトリミング回路の他の実施例を示
す。出力電圧Ｖ_R′を低くするときは、図３５と同様
に、ヒューズＦ₄，Ｆ₅，Ｆ₆を順に切断すればよい。図
３５との相違点は、出力電圧Ｖ_R′を高くする方法にあ
る。この場合は、まずヒューズＦ₇を切断し（この時点
で入出力特性は図３６のｈのようになるように回路定数
を選んでおく）、次にＦ₄，Ｆ₅，Ｆ₆を順に切断してい
けばよい。本回路は、図３５の回路よりもヒューズの数
が少なく、したがって占有面積を小さくできるという利
点がある。

【０１３８】図３５および図３７に示した回路は、前記
米国特許に記載されている回路に比べて、通常のＭＯＳ
プロセスで作った場合の占有面積が小さいという利点が
ある。すなわち、米国特許に記載されている回路では、
出力電圧Ｖ_R′を分割するための素子として、抵抗を用
いていたのに対し、図３５および図３７の回路ではＭＯ
Ｓトランジスタを用いている。回路の消費電流を低減す
るためには、電圧分割用素子の等価抵抗はかなり大きく
（数百ｋπ程度）しなければならない。通常のＭＯＳプ
ロセスでは、抵抗よりもＭＯＳトランジスタの方が、小
面積で等価抵抗の大きい素子が得られる。ただし、ＭＯ
Ｓトランジスタを用いると、そのしきい値電圧の変動に
よってＶ_R′の特性が変動することが懸念されるが、各
トランジスタのチャネル幅・チャネル長を十分大きくし
てばらつきを抑え、バックゲートをソースに接続して基
板電位変動の影響を回避し、さらにしきい値電圧のばら
つき分も見込んでヒューズの切断方法を選択することに
より、解決できる。

【０１３９】次に、トリミング回路に用いるＭＯＳトラ
ンジスタについて、図３８（ａ），（ｂ）によって説明
する。前述のように、各トランジスタのバックゲート
は、基板電位変動の影響を抑えるために、それぞれのソ
ースに接続することが望ましい。たとえば、基板がＰ形
の場合は、図３８（ａ）に示すようなＰチャネルＭＯＳ
トランジスタを用いればよい。基板がＮ形の場合は、図
３８（ａ）において導電形をすべて逆にしたＮチャネル
ＭＯＳトランジスタを用いればよい。また、図３８
（ｂ）のように、二重のウェル構造にして、外側のウェ
ル１１２の電位を固定（ここでは接地）することによ
り、基板電位変動に対してさらに強くすることができ
る。

【０１４０】次に、トリミング回路に用いるヒューズに
ついて説明する。ヒューズとしては、たとえば多結晶シ
リコンなど、半導体メモリの欠陥救済に用いられている
ものと同じものが利用できる。したがって、欠陥救済回
路を有する半導体メモリならば、ヒューズを作るために
特に工程を追加する必要はない。ヒューズの切断方法
は、レーザ光を用いる方法でも、電気的な方法でもよ
い。レーザ光を用いる方法には、切断用のトランジスタ
が不要であるため、占有面積を小さくできるという利点
があり、電気的な方法には、高価なレーザ光照射装置を
用いなくてもよいという利点がある。

【０１４１】図３９（ａ）にＶ_RからＶ_R′への変換回路
の他の実施例を示す。図３５あるいは図３７の回路との
相違点は、ＰチャネルＭＯＳトランジスタＱ₄₈を追加し
たことである。これにより、出力電圧Ｖ_R′の最大値は
Ｖ_CC−｜Ｖ_TP｜（Ｖ_TPはＰチャネルＭＯＳトランジスタ
のしきい値電圧）に抑えられる。これを図３９を用いて
説明する。この図は、Ｖ_RとＶ_R′のＶ_CC依存性を示した
ものである。図３５あるいは図３７の回路では、Ｖ_CCが
低いときＶ_R′≒Ｖ_CCである。しかし図３９（ａ）の回
路では、Ｑ₄₈の追加により、Ｖ_CCが低いときＶ_R′＝Ｖ
_CC−｜Ｖ_TP｜と、｜Ｖ_TP｜の分だけ低くなる。

【０１４２】本実施例の利点は、Ｖ_CCが通常動作状態
（たとえば５Ｖ）よりもかなり低いとき（たとえば３
Ｖ）の、内部電源電圧Ｖ_Lの電圧安定度がよいことであ
る。これを図３９（ｃ）を用いて説明する。この図は、
図３０（ａ）もしくは図３２（ａ）の駆動回路におい
て、Ｖ_CCが低いときの電力電圧Ｖ_Lと電流Ｉ_Lの関係の一
例である。Ｖ_R′を発生するのに図３５あるいは図３７
の回路を用いた場合は、Ｖ_CCが低いときはＶ_L≒Ｖ_R′≒
Ｖ_CCであるから、駆動回路の出力ＭＯＳトランジスタ
（図３０（ａ）もしくは図３２（ａ）のＱ₂₆）のドレイ
ン・ソース間電圧がほとんど０であり、電流駆動能力が
小さい。そのため、出力電流（負荷の消費電流）Ｉ_Lが
大きくなると、Ｖ_Lが低下してしまう。これに対して
Ｖ_R′を発生するのに図３９（ａ）の回路を用いた場合
は、Ｖ_L≒Ｖ_R′≒Ｖ_CC−｜Ｖ_TP｜であるから、駆動回路
の出力ＭＯＳトランジスタのドレイン・ソース間電圧は
ほぼ｜Ｖ_TP｜（この例では０.５Ｖ）に等しい。したが
って、その電流駆動能力は比較的大きく、Ｖ_Lの低下量
は小さい。すなわち、あらかじめＶ_Lを少し低く設定し
ておくことにより、電圧変動量を動作する半導体装置内
の回路の、Ｖ_CCが低いときの動作がより安定になり、Ｖ
_CCに対する動作マージンが大きくなる。

【０１４３】なお、図３９（ａ）の回路Ｑ₄₈も、前述の
トリミング回路のＭＯＳトランジスタと同様、基板電位
変動の影響を抑えるために、図３８（ａ），（ｂ）に示
す構造にしておくのが望ましい。

【０１４４】［チップ内配置・配線］次に、本発明を実
際の半導体チップ内に実装する場合の、回路配置方法、
ならびに基準電圧Ｖ_Rや内部電源電圧ＶＬの配線方法に
ついて述べる。本発明を適用する半導体装置として、こ
こではＤＲＡＭを例に取り上げるが、もちろん他の半導
体装置にも本発明は適用可能である。また、ここで述べ
る配置・配線方法は、位相補償を施していない電圧リミ
ッタ回路に対しても有効である。

【０１４５】図４０に電圧リミッタ回路をＤＲＡＭに適
用した場合の、望ましい回路配置および配線の一例を示
す。図中、１は半導体チップ、２ａ，２ｂは微細ＭＯＳ
トランジスタで構成されているメモリアレー、３ａ，３
ｂ，３ｃは周辺回路である。４，５はそれぞれ接地Ｖ
_GND、外部電源電圧Ｖ_CC用のボンディングパッド、６は
基準電圧発生回路、７ａ，７ｂ，７ｃ，７ｄは駆動回路
である。６と７ａ〜７ｄとにより電圧リミッタ回路を構
成している。７ａ，７ｂ，７ｃはそれぞれ、周辺回路３
ａ，３ｂ，３ｃを駆動する内部電源電圧Ｖ_L1，Ｖ_L2，Ｖ
_L3を発生する。７ｄはメモリアレー２ａ，２ｂを駆動す
る内部電源電圧Ｖ_L4を発生する。

【０１４６】本実施例の特徴は、基準電圧発生回路６と
駆動回路７ａ〜７ｄとを分離し、基準電圧発生回路は接
地電位入力用ボンディングパッドの近傍に、駆動回路は
それぞれの負荷回路の近傍に配置したことである。その
ため、接地電位入力用ボンディングパッドから基準電圧
発生回路までの接地配線８、および各駆動回路から各負
荷回路までの内部電源電圧配線１１ａ〜１１ｄが短くな
り、それらのインピーダンスが小さくなる。これによ
り、配線８上の雑音が減少するので、基準電圧発生回路
の接地レベルが安定し、安定な基準電圧Ｖ_Rが得られ
る。また、配線１１ａ〜１１ｄのインピーダンスによる
内部電源電圧Ｖ_L1〜Ｖ_L4の電圧降下が減少するので、Ｖ
_L1〜Ｖ_L4のレベルが安定し、負荷回路の動作が安定にな
る。

【０１４７】本実施例のもう一つの特徴は、接地配線の
方法にある。まず、基準電圧発生回路用としては、専用
の短い配線８を設ける。他の回路用としては、配線９ａ
〜９ｄを設ける。すなわち、各駆動回路とその負荷回路
とは共通の線で配線するが、他の駆動回路や負荷回路と
は分離する。この配線方式の利点は、各回路が動作する
ときに流れる電流によって接地配線上に発生する雑音
が、他の回路に悪影響を与えるのを防止できることであ
る。特に、基準電圧発生回路の接地配線に雑音が生ずる
と、すべての内部電源電圧Ｖ_L1〜Ｖ_L4のレベルが変動す
るので、基準電圧発生回路用の接地配線だけは必ず他の
接地配線とは分離しておくことが望ましい。また、メモ
リアレー用の接地配線も他の接地配線と分離しておくこ
とが望ましい。なぜならば、ＤＲＡＭではセンスアンプ
が増幅動作を行うとき、多数のデータ線（その容量は通
常数千ｐＦ）が同時に充放電され、接地配線に大きな雑
音が発生するからである。

【０１４８】図４１に回路配置および配線の他の実施例
を示す。本実施例では、周辺回路３がチップの中央に集
中して配置され、さらに接地および外部電源電圧Ｖ_CC用
のボンディングパッド４，５もチップの中央に配置され
ている。本実施例でも、基準電圧発生回路６は接地電位
入力用ボンディングパッドの近傍に、駆動回路７ａ，７
ｄはそれぞれの負荷回路の近傍に配置されている。

【０１４９】この実施例の利点は、図４１から明らかな
ように、配線長が短くなることである。これにより、外
部電源電圧Ｖ_CCの変動や負荷回路に流れる電流の変動に
対して強くなる。すなわち、前実施例では、Ｖ_CC用ボン
ディングパッドと各駆動回路との間の配線１０が長いた
め、そのインピーダンスが大きく、負荷回路の消費電流
によってＶ_CCのレベルが低下する。もちろんこの低下分
は各駆動回路で吸収するようになっているが、低下量が
あまりに大きいと吸収しきれなくなり、内部電源電圧Ｖ
_Lのレベルの低下を招くことがある。これに対して本実
施例では、Ｖ_CC配線１０のインピーダンスが小さいの
で、その分大きな負荷電流を流すことができる。またＶ
_CCの低下に対しても強い。

【０１５０】図４０もしくは図４１において、接地配線
の雑音を特に問題にしているのは、基準電圧Ｖ_Rおよび
内部電源電圧Ｖ_Liが接地電位を基準にして発生されるか
らである。逆に、Ｖ_R，Ｖ_Liが外部電源電圧Ｖ_CCを基準
として発生される場合は、Ｖ_CC配線の雑音の方が問題に
なる。この場合は、基準電圧発生回路をＶ_CCボンディン
グパッドの近傍に配置し、Ｖ_CC用配線を各回路ごとに分
離すればよい。

【０１５１】なお、図４０もしくは図４１に示した配置
・配線方法において、基準電圧Ｖ_Rを基準電圧発生回路
から各駆動回路まで配線しているが、この配線１２には
シールドを施しておくのが望ましい。半導体チップ内の
他の回路から雑音を受けてＶ_Rが変動するのを防ぐため
である。通常の半導体製造プロセスで実現できるシール
ド方法の例を次に説明する。

【０１５２】図４２（ａ），（ｂ）に、シールドを施し
た配線の一実施例のそれぞれ平面図および断面図を示
す。図中、１０１は半導体基板、１０４はＳｉＯ₂、１
０８は第１の配線層、１０９ａ，１０９ｂ，１０９ｃは
第２の配線層、１１３，１１４は層間絶縁膜、１１５は
保護膜である。１０９ｂが基準電圧Ｖ_Rの配線である。
その周囲の１０８，１０９，１０９ｃがシールド用の配
線であり、一定電位（ここでは接地）に固定されてい
る。１０９ｂの下方に１０８を設けたことにより基板１
０１との容量結合による雑音を防止でき、左右に１０９
ａ，１０９ｃを設けたことにより隣接する配線（図示せ
ず）との容量結合による雑音を防止できる。図４２
（ｃ）および（ｄ）は、シールドを施した配線の他の実
施例である。本実施例では、Ｖ_Rを第１の配線層１０８
ｂで配線し、その左右（１０８ａ，１０８ｃ）、下方
（１０６）および上方（１０９）にそれぞれシールド用
配線を設けている。上方にもシールド配線を設けること
により、上方の空間を通した容量結合による雑音をも防
止でき、シールドがより効果的になる。

【０１５３】さらに図６１（ａ），（ｂ）のように、コ
ンタクト孔１１６ａ，１１６ｃ、およびスルーホール１
１７ａ，１１７ｃを設けてシールド用配線同士を接続す
れば、シールドが完全になる。図６１（ｃ），（ｄ）に
シールドを施した配線の他の実施例を示す。本実施例で
は、多結晶シリコン層１０６がＶ_Rの配線である。その
下方にはウェル１１２が形成され、Ｐ形拡散層１０７
ａ，１０７ｃ、およびコンタクト孔１１６ａ，１１６ｃ
を介して、上方の第１の配線層１０８に接続されてい
る。すなわち、１０６の周囲を１１２，１０７ａ，１１
６ａ，１０８，１１６ｃ，１０７ｃで囲むことによりシ
ールドしている。本実施例の利点は、シールドに第２の
配線層を使用していないので、これを図６１（ｃ）の１
０９に示すように、他の目的に使用できることである。
これは、たとえばＶ_Rの配線と他の配線とが交差する部
分に使用するのに有効である。

【０１５４】なお、以上のようなシールドにより、Ｖ_R
と接地との間に寄生容量が付くが、これはむしろ好まし
い効果をもたらす。この寄生容量は、Ｖ_R配線の高周波
に対するインピーダンスを低減させ、高周波雑音をバイ
パスさせる、いわゆるデカップリングコンデンサとして
働くからである。シールド線だけでは、デカップリング
コンデンサとして静電容量が不足の場合は、別にキャパ
シタと負荷してももちろんさしつかえない。

【０１５５】上の例では、シールド線を固定する電位は
接地電位としているが、安定な電位ならば必ずしも接地
電位でなくてもよい。しかし、接地電位にするのが、最
も簡単であり、しかも上に述べたように寄生容量がデカ
ップリングコンデンサとして働くので望ましい。特に、
基準電圧発生回路用の接地配線（図４０，図４１に示す
８の部分）に接続するのが、他の回路の動作によって発
生する雑音を避ける意味でよい。前述のようにＶ_RがＶ
_CCを基準にして発生される場合は、シールド線はＶ_CCに
固定する方がよい。

【０１５６】図４３に回路配置および配線の他の実施例
を示す。図中、１は半導体メモリチップ、３は周辺回
路、７ａ，７ｂ，７ｃはそれぞれ内部電源電圧Ｖ_Lを発
生する駆動回路、１４ａ，１４ｂ，１４ｃ，１４ｄは駆
動回路の出力を電源として用いて電圧振幅Ｖ_Lのパルス
φ_P1，φ_P2，φ_P3，φ_P4を発生するパルス発生回路、２
ａ，２ｂ，２ｃ，２ｄはそれぞれφ_P1，φ_P2，φ_P3，φ
_P4によって動作する微細ＭＯＳトランジスタを用いたメ
モリアレーである。なお、ここでは基準電圧発生回路
は、記載を省略してある。図４４にこれらの回路の動作
タイミングを示す。

【０１５７】本実施例の半導体メモリチップ１には単一
の外部電源電圧Ｖ_CC（たとえば５Ｖ）が印加されてい
る。駆動回路７ａ，７ｂ，７ｃからはＶ_CCから降下させ
た内部電源電圧ＶＬ（たとえば３Ｖ）が出力され、パル
ス発生回路１４ａ，１４ｂ，１４ｃ，１４ｄにそれぞれ
入力されている。そして、パルス発生回路には図４４に
示すタイミングパルスφ_Tと、アドレス信号ａ_iと逆相の
／ａ_iが入力されている。

【０１５８】周辺回路３は、外部アドレス信号Ａ_iを受
けて内部アドレス信号ａ_iおよび／ａ _iを、外部制御信号
（ここではロウアドレスストローブ信号／ＲＡＳ，カラ
ムアドレスストローブ／ＣＡＳ、および書込みエネーブ
ル信号／ＷＥ）を受けて内部タイミングパルスφ_Tを発
生する。周辺回路は、チップの集積度にはあまり影響し
ないのであえて微細素子を用いる必要がないこと、およ
び注飛インタフェースの都合により、外部電源電圧Ｖ_CC
で直接動作させているが、もちろん内部電源電圧で動作
させてもよい。

【０１５９】メモリはアドレスによって選択されたアレ
ーのみが動作する。この例では、ａ_i＝“０”（／ａ_i＝
“１”）のときアレー２ａと２ｃが選択（２ｂと２ｄは
非選択）、ａ_i＝“１”（／ａ_i＝“０”）のときアレー
２ｂと２ｄが選択（２ａと２ｃは非選択）の状態とな
る。そのために、選択されたアレー用のパルスのみが出
力される。すなわち、図４４に示すように、ａ_i＝
“０”のときは、パルス発生回路１４ａと１４ｃがタイ
ミングパルスφ_Tによりφ_P1，φ_P3を出力してアレー２
ａと２ｃを、逆にａ_i＝“１”のときは、パルス発生回
路１４ｂと１４ｄがタイミングパルスφ_Tによりφ_P2，
φ_P4を出力してアレー２ｂと２ｄを動作させる。

【０１６０】本実施例の特徴は、各駆動回路を各パルス
発生回路に近接して配置し、しかもパルス発生回路１４
ｂと１４ｃとで駆動回路７ｂを共有していることであ
る。そのため、図３に比べて配線が短くなり、配線のイ
ンピーダンスが小さくなり、これによって発生する雑音
のレベルを抑えることができる。また、図４に比べて、
駆動回路数が１個減り、これによってチップ占有面積と
消費電力の低減が実現できる。しかも、パルス発生回路
１４ｂと１４ｃとは同時には動作しないので、駆動回路
７ｂは１個のパルス発生回路のみを駆動できればよく、
電流駆動能力を２倍にする必要はない。

【０１６１】パルス発生回路１４ａ〜１４ｄは、たとえ
ば図４５（ａ），（ｂ）に示した回路で実現できる。図
４５（ａ）において、５１は、ＰチャネルＭＯＳトラン
ジスタＱ₅₁，Ｑ₅₂とＮチャネルＭＯＳトランジスタ
Ｑ₅₃，Ｑ₅₄から成る２入力ＮＡＮＤ回路である。この回
路の電源はＶ_CCであり、入力はタイミングパルスとアド
レス信号ａ_i（または／ａ_i）である。５２は、Ｐチャネ
ルＭＯＳトランジスタＱ₅₅とＮチャネルＭＯＳトランジ
スタＱ₅₆から成るインバータであり、その電源はＶ_Lで
ある。ａ_iが“１”（電位Ｖ_CC）のときにφ_Tが入力され
ると、内部電源Ｖ_Lの振幅のパルスφ_Pが入力される。な
お、ここではＮＡＮＤ回路は外部電源電圧Ｖ_CCで動作さ
せているが、内部電源電圧Ｖ_Lで動作させてもよい。

【０１６２】図４６は、図４３の実施例に比べて、駆動
回路の数をさらに１個減らした例である。アドレス信号
ａ_i，／ａ_i、タイミングパルスφ_T、およびパルスφ_P1
〜φ_P4は、図４３で説明したものと同じである。

【０１６３】本実施例では、パルス発生回路１４ａと１
４ｂとで駆動回路７ａを、１４ｃと１４ｄとで７ｂをそ
れぞれ共有している。そのため、図４３の実施例に比べ
て、駆動回路数が１個減り、これによるチップ面積と消
費電力を低減できる。ここで図４４に示すように、１４
ａと１４ｂ、１４ｃと１４ｄとはそれぞれ同時には動作
しない。したがって、駆動回路７ａと７ｂとはそれぞれ
１個のパルス発生回路のみを駆動できればよく、駆動能
力を２倍にする必要はない。

【０１６４】図４７は、メモリアレーが８個の分割され
ている場合に本発明を適用した実施例である。図中、１
は半導体チップ、３は周辺回路、２ａ〜２ｈはメモリア
レー、７ａ，７ｂは駆動回路、１４ａ〜１４ｈはパルス
発生回路である。本実施例では、８個のアレーのうち２
個がアドレス信号ａ_i，ａ_jによって選択され、選択され
たアレーのみが動作する。すなわち、ａ_iａ_j＝“００”
のときは２ａと２ｅ、ａ_iａ_j＝“０１”のときは２ｂと
２ｆ，ａ_iａ_j＝“１０”のときは２ｃと２ｇ、ａ_iａ_j＝
“１１”のときは２ｄと２ｈがそれぞれ選択される。そ
のため、選択されたアレー用のパルスφ_Pk（ｋ＝１〜
８）のみが出力される。すなわち、図４８に示すよう
に、アドレス信号ａ_iａ_j＝“００”のときはパルスφ_P1
φ_P5、ａ_iａ_j＝“０１”のときはパルスφ_P2とφ_P6、ａ
_iａ_j＝“１０”のときはパルスφ_P3とφ_P7、ａ_iａ_j＝
“１１”のときはパルスφ_P4とφ_Pがそれぞれ出力され
る。これらのパルスφ_Pk（ｋ＝１〜８）は、φ_Tのタイ
ミングで出力されるパルスであり、その振幅は内部電源
電圧Ｖ_Lである。

【０１６５】本実施例では、メモリアレーを動作させる
ための８個のパルス発生回路で２個の駆動回路７ａ，７
ｂを共有している。このようにすることにより、駆動回
路数を大幅に減らすことができ、占有面積と消費電力の
低減を実現することができる。

【０１６６】［ＤＲＡＭへの適用例］最後に、本発明を
ＤＲＡＭに適用した例について述べる。図４９は本発明
を適用したＤＲＡＭの構成図である。図中、２０１は電
源電圧（Ｖ_CC）供給用ボンディングパッドで、外部電源
に接続されている。２０２は差動増幅器、２０３は内部
降圧された電源電圧（Ｖ_L）の供給線、２０４はＰチャ
ネルＭＯＳセンスアンプの駆動ＭＯＳトランジスタ、２
０５はＮチャネルＭＯＳセンスアンプの起動ＭＯＳトラ
ンジスタ、２０６はＰチャネルＭＯＳセンスアンプ、２
０７はＮチャネルＭＯＳセンスアンプ、２０８はメモリ
セル、２０９はＰチャネルＭＯＳセンスアンプのＮ形ウ
ェル部、２１０はセルアレー部とセンスアンプ部を含む
メモリブロック、２１１はＸデコーダ、２１２はＹデコ
ーダ、２１３はショート・プリチャージ信号線、２１４
は電源線Ｖ_L／２である。電源電圧Ｖ_CCは、Ｘデコー
ダ，Ｙデコーダ，ゲート保護ならびに信号発生回路など
の周辺回路で使う。内部降圧された電源電圧Ｖ_Lは、本
実施例の場合、センスアンプ駆動ＭＯＳトランジスタ２
０４につながるＰチャネルＭＯＳトランジスタのバック
ゲート（ウェル）とＹデコーダの一部に使っている。

【０１６７】センスアンプのようないわゆるＣＭＯＳ回
路の場合、Ｐ形の基板を用いると、ＰチャネルＭＯＳト
ランジスタはＮ形のウェル内に形成されるのが普通であ
る。この場合、図５０の断面図に示すように、Ｎウェル
（ＰチャネルＭＯＳトランジスタのバックゲート）の電
位は外部電源電圧Ｖ_CCではなく、そのソースに供給され
る動作電圧（この場合はＶ_L）とするのが望ましい。こ
の理由を次に述べる。

【０１６８】たとえばＶ_CC＝５Ｖ，Ｖ_L1＝３Ｖとする
と、データ線プリチャージレベルが１.５Ｖであるか
ら、センスアンプ起動前、ＰチャネルＭＯＳトランジス
タには１.５Ｖのバックゲートバイアスがかかり、起動
後は０Ｖになる。図６を参照すると、センスアンプ起動
前のしきい値電圧（絶対値）は約０.８６Ｖ、起動後は
約０.５７Ｖである。もしＮウェル電圧をＶ_CC（＝５
Ｖ）としていると、各々１.１Ｖ，０.９２Ｖとなる。こ
れはＶ_L1とした場合に比較してあまりに大きい。図５１
は、上記ＤＲＡＭのセンス系の動作速度を、Ｐチャネル
ＭＯＳトランジスタのしきい値電圧に対してプロットし
た図である。同図からわかるように、０.１Ｖのしきい
値電圧上昇は約２ｎｓの遅延に相当するので、この場合
Ｎウェル電圧をＶ_L1（＝３Ｖ）とすることで約５ｎｓ以
上の高速化が実現できることがわかる。超高集積化時代
のＣＭＯＳＬＳＩは、より動作電圧を下げ、基板（ウェ
ル）濃度を上げる（バックゲートバイアス効果が大きく
なる）傾向があるので、上記本発明の効果はさらに重要
になる。

【０１６９】ここで、Ｎウェル電圧をＰチャネルＭＯＳ
トランジスタに供給される内部電源電圧Ｖ_Lと等しくす
るにあたり、容量結合などによるＮウェル電圧の変動が
懸念される。図４９に示した実施例は、データ線はＶ_L
／２にプリチャージされるので、ＰチャネルＭＯＳトラ
ンジスタが動作するとき、ドレイン電圧が上昇するのも
と下降するものとが対を成し、雑音はきわめて小さい。
したがって、Ｎウェル電圧の変動によるラッチアップ等
の問題は発生しない。

【０１７０】以上、センスアンプを例にとって説明した
が、同様の手法は、他のＣＭＯＳ回路に対しても適用で
きる。またＤＲＡＭに限らず、２種類以上の異なる動作
電圧を有するＣＭＯＳ・ＬＳＩならば適用可能である。
また、本発明の実施例において、半導体の導電形，電位
関係をすべて逆にしても、本発明が成立することは明ら
かである。

【０１７１】以上説明したように、本発明によれば、電
圧リミッタ回路が多くの種類の負荷を駆動する必要があ
り、また負荷の種類や大きさが動作モードによって変動
する場合でも、負荷の種類や動作モードに応じた最適な
位相補償が可能になり、電圧リミッタの動作を安定化で
きる。

【０１７２】また、内部電圧を電源として用いる負荷回
路が半導体チップ内に複数個ある場合、各駆動回路から
各負荷回路までの配線を短くすることができるので、雑
音レベルを低く抑えることができる。また、駆動回路の
駆動能力を増加させることなく、回路数を減らすことが
できるので、占有面積および消費電力を低減することが
できる。

【０１７３】また、内部降圧された動作電圧を用いるＣ
ＭＯＳ回路において、ウェル内に形成されているトラン
ジスタのバックゲート（ウェル）の電圧を降圧された電
圧と等しくすることにより、回路の高速化が可能にな
る、超高集積化ＬＳＩの高信頼性、高速性を併せて実現
することができる。

【０１７４】〔第３グループ〕上記技術の問題点は、内
部電圧を外部から検査する方法について考慮されていな
いことである。たとえば電圧リミッタを有するメモリＬ
ＳＩの場合、電圧リミッタで発生した内部電圧値が設計
値から外れていると、内部回路の動作マージンが狭くな
ったり、誤動作したりする。しかし、メモリＬＳＩをメ
モリテスタ等で検査する場合、内部電圧値を知ることが
できないと、上記のような問題は容易に確かめることが
できない。

【０１７５】内部電圧端子にパッドを設けて、そのパッ
ドにメモリテスタを接続すれば、外部から内部電圧値を
知ることができる。しかしこの方法には次のような問題
点がある。

【０１７６】第１に、パッドからメモリテスタまでの配
線が受ける雑音によって、測定値に誤差が生ずる。

【０１７７】第２に、メモリテスタの入力インピーダン
スによって電圧値が変化することがある。

【０１７８】第３に、メモリテスタはアナログ電圧を測
定することになるので、デジタル信号を取扱うよりも測
定に時間がかかる。

【０１７９】本実施例の目的は、上記の問題点を解決
し、内部電圧を外部からメモリテスタ等で検査すること
が容易な半導体装置を提供することにある。

【０１８０】上記目的を達成するため、本実施例では、
外部から指定された電圧と内部電圧とを比較する手段
と、その比較結果を出力する手段を設ける。

【０１８１】外部から指定された電圧と内部電圧とを比
較し、その比較結果を出力することにより、外部に取り
出す信号はデジタル信号になる。したがって、前述の内
部電圧端子から直接取り出す場合に比べて、雑音や測定
器の入力インピーダンスの影響を受けにくく、またメモ
リテスタ等で検査することが容易になる。

【０１８２】以下、図面を参照して本実施例を説明す
る。以下の説明では、本発明をＤＲＡＭに適用した例を
示すが、本発明はＤＲＡＭに限らず他の半導体装置にも
適用できる。

【０１８３】図５２に本実施例を示す。これは電圧リミ
ッタを有するＤＡＲＭである。図中、１は半導体チッ
プ、２はＤＲＡＭのメモリアレー、３はＤＡＲＭの周辺
回路、４は電圧リミッタ、５は比較回路、６はマルチプ
レクサおよび出力バッファ、８はテストエネーブル信号
発生回路である。電圧リミッタ４は、外部電源Ｖ_CCをも
とに、Ｖ_CCよりも低い内部電源Ｖ_Lを発生する。ＤＲＡ
Ｍの周辺回路３は外部電源Ｖ_CCによって動作するが、メ
モリアレー２は内部電源Ｖ_Lの電圧を動作する。

【０１８４】本実施例において内部電源Ｖ_Lの電圧を検
査する方法について説明する。

【０１８５】比較回路５は、Ｖ_Lと比較用電圧Ｖ_Sとを比
較する。本実施例では、Ｖ_Sを入力する端子は、ＤＲＡ
Ｍのデータ端子Ｄ_inと兼用であるが、専用の端子でもよ
いし、他の端子、たとえばアドレス端子の一つと兼用し
てもよい。比較回路の出力Ｃは、マルチプレクサおよび
出力バッファ６を介して出力される。本実施例では、Ｃ
を出力する端子は、ＤＲＡＭのデータ出力端子Ｄ_outと
兼用であるが、専用の端子でもよい。

【０１８６】比較出力Ｃは、Ｖ_L＞Ｖ_Sのときは高レベ
ル、Ｖ_L＜Ｖ_Sのときは低レベルになる。したがって、Ｄ
_inに印加する比較用電圧Ｖ_Sを変えてＤ_outを観測するこ
とにより、内部電圧Ｖ_Lを知ることができる。

【０１８７】たとえば、外部電源Ｖ_CCが、 Ｖ_CCmin≦Ｖ_CC≦Ｖ_CCmax …（１） の範囲で、Ｖ_LがＶ_Lminよりも高くＶ_Lmaxよりも低くな
ければならないとする。これを検査するには、まず、Ｄ
_inにＶ_Lminを印加してＶ_CCをＶ_CCminからＶ_CCmaxまで変
化させ、Ｄ_outが常に高レベルであることを確認する。
次に、Ｄ_inにＶ_CCmaxを印加してＶ_CCをＶ_CCminからＶ
_CCmaxまで変化させ、Ｄ_outが常に低レベルであることを
確認すればよい。

【０１８８】このようにＤ_out端子から出力される信号
が高レベルか低レベルというデジタル信号であること
が、本発明の特徴である。したがって、アナログ電圧を
直接出力する場合に比べて、雑音やメモリテスタの入力
インピーダンスによる誤差を避けることができ、メモリ
テスタで検査することが容易になる。

【０１８９】テストエネーブル信号ＴＥは、Ｖ_Lを検査
するモードであるか、通常の読出し／書込みモードであ
るかを示す信号である。この信号は、比較回路５をエネ
ーブルするた、およびマルチプレクサおよび出力バッフ
ァ６を切り替えるために用いられる。ＴＥを入力するた
めの専用の端子を設けてもよいが、本実施例では、ＴＥ
を発生するための回路８を設けてある。この回路は、Ｄ
ＲＡＭのロウアドレスストローブ信号（／ＲＡＳ）、カ
ラムアドレスストローブ信号（／ＣＡＳ）、および書込
みエネーブル信号（／ＷＥ）が印加されるタイミングの
組合せによってＴＥを発生する。

【０１９０】これを図５３（ａ），（ｂ）を用いて説明
する。

【０１９１】ＤＲＡＭでは、通常の読出し／書込みモー
ドのときは、図５３（ａ）のように、／ＲＡＳは／ＣＡ
Ｓよりも先に印加される。逆に図５３（ｂ）のように、
／ＣＡＳが／ＲＡＳよりも先に印加され、しかもそのと
きの／Ｗ_Eが低レベルであったとき、回路８は、Ｖ_L検査
モードの指定であると判断し、ＴＥを発生する。なお、
／ＲＡＳ，／ＣＡＳ，／ＷＥのタイミングの組合せによ
って特殊な動作モードを指定する方法については、たと
えばアイ・エス・エス・シー・シー，ダイジェスト・オ
ブ・テクニカル・ペーパーズ，第１８頁から第１９頁，
１９８７年２月（ＩＳＳＣＣ Ｄigest of Ｔechnical
Ｐapers, pp.１８−１９，Ｆeb.１９８７）あるいは、
アイ・エス・エス・シー・シー，ダイジェスト・オブ・
テクニカル・ペーパーズ，第２８６頁から第２８７頁，
１９８７年２月（ＩＳＳＣＣ Ｄigest of Ｔechnical
Ｐapers，pp.２８６−２８７，Ｆeb.１９８７）におい
て論じられている。

【０１９２】ここでＶ_Lの検査に用いる専用の信号
（Ｖ_S，Ｃ、およびＴＥ）の入出力方法について補足し
ておく。

【０１９３】これらの信号の専用の端子を設けてもよい
ことは、上に述べたとおりである。しかし、図１の実施
例では、Ｖ_Sの入力端子はＤ_inと、Ｃの出力端子はＤ_out
とそれぞれ兼用であり、ＴＥは／ＲＡＳ，／ＣＡＳ，／
ＷＥのタイミングの組合せにより作られる。この方式の
利点は、ＤＲＡＭ本来の端子のみを用いてＶ_Lを検査で
きることである。したがって、ウエハ状態での検査だけ
でなく、パッケージに組立てた後の検査も可能になる。

【０１９４】図５４に比較回路５の一例を示す。

【０１９５】図５４において、２０はＶ_LおよびＶ_Sを入
力とし、ノード２７を出力とする差動増幅器であり、Ｎ
チャネルＭＯＳトランジスタ２１，２２，２３とＰチャ
ネルＭＯＳトランジスタ２４，２５から成る。３０はノ
ード２７を入力としＣを出力とするインバータであり、
ＮチャネルＭＯＳトランジスタ３１とＰチャネルＭＯＳ
トランジスタ３２から成る。Ｖ_LがＶ_Sよりも高いときは
ノード２７が低レベル、出力Ｃが高レベルになる。Ｖ_L
がＶ_Sよりも低いときはノード２７が高レベル、出力Ｃ
が低レベルになる。

【０１９６】比較回路としては単独の差動増幅器でもよ
いが、本実施例のように差動増幅器の出力をさらにイン
バータで増幅するようにした方が、出力Ｃのレベルに確
実に高レベル（≒Ｖ_CC）、低レベル（≒０Ｖ）にできる
ので望ましい。

【０１９７】本回路では、ＭＯＳトランジスタ２１のゲ
ートにＴＥが入力されているので、Ｖ_L検査モードのと
き（ＴＥが高レベルのとき）以外は差動増幅器に電流が
流れない。これにより通常動作時の消費電力の増加を防
止できる。また、通常動作時はＰチャネルＭＯＳトラン
ジスタ２６が導通しているので、ノード２７は高レベル
に固定されている。

【０１９８】次に、本発明に用いるマルチプレクサおよ
び出力バッファ６の実現方法について説明する。

【０１９９】図５５はマルチプレクサおよび出力バッフ
ァの一例である。図５５中、４１，４２、および４９〜
５２はインバータ、４３〜４８はＮＡＭＤゲート、５３
および５４はＮチャネルＭＯＳトランジスタである。こ
の回路は、ＤＲＡＭのデータ出力ｄ_outと比較回路の出
力Ｃのうちの一方を選択して、出力端子Ｄ_outに出力す
る回路である。いずれを選択するかは、ＴＥ（前述のテ
ストエネーブル信号）およびＯＥ（ＤＲＡＭの出力エネ
ーブル信号）によって決定される。ＴＥが高レベル，Ｏ
Ｅが低レベルのとき（Ｖ_L検査モードのとき）はＣが、
ＴＥ低レベル、ＯＥが高レベルのとき（読出しモードの
とき）は、ｄ_outが、それぞれ選択・出力される。Ｔ
Ｅ，ＯＥがともに低レベルのとき（書込みモードもしく
は待機状態のとき）は出力端子Ｄ_outは高インピーダン
スである。

【０２００】図５６に本発明の他の実施例を示す。前実
施例との相違点は、比較用電圧としてＶ_S1，Ｖ_S2の２個
が入力されており、比較回路５−１，５−２の２個が設
けられていることである。

【０２０１】比較回路５−１は内部電圧Ｖ_LとＶ_S1と
を、５−２はＶ_LとＶ_S2とをそれぞれ比較する。比較出
力Ｃ₁は、Ｖ_L＞Ｖ_S1のときは高レベル、Ｖ_L＞Ｖ_S2のと
きは低レベルになる。比較出力Ｃ₂は、Ｖ_L＞Ｖ_S2のとき
は低レベル、Ｖ_L＜Ｖ_S2のときは高レベルになる。外部
に出力される信号Ｃは、Ｃ₁とＣ₂をＡＮＤゲート９によ
って論理積をとった結果である。

【０２０２】本実施例は、データ入力端子と出力端子と
が兼用で、４ビット同時に読出し／書込みされる。いわ
ゆる×４ビット構成のＤＲＡＭである。そこで、比較用
電圧Ｖ_S1とＶ_S2との入力、および比較結果Ｃの出力に
は、４個のデータ入出力端子Ｉ／Ｏ₀〜Ｉ／Ｏ₃のうちの
３個を利用している。前実施例のような×１ビット構成
ＤＲＡＭの場合は、たとえばＣの出力にはＤ_outを、Ｖ
_S1，Ｖ_S2の入力にはＤ_inまたはアドレス端子のうちの２
個を利用すればよい。

【０２０３】本実施例の利点は、Ｖ_Lがある範囲内にあ
るか否かが一度の検査でわかることである。たとえば、
Ｖ_LがＶ_Lminよりも高くＶ_Lmaxよりも低くなければなら
ないとする。これを検査するには、Ｖ_S1＝Ｖ_Lmin，Ｖ_S2
＝Ｖ_Lmaxとすればよい。Ｖ_Lmin＜Ｖ_L＜Ｖ_Lmaxのときに
限り、Ｃは高レベルになる。

【０２０４】図５７に本発明の他の実施例を示す。

【０２０５】前述の２実施例との相違点は、比較用電圧
Ｖ_Sをデジタル信号で指定し、それをＤＡ変換すること
により比較用電圧Ｖ_SをＤＡＣで作っていることであ
る。本実施例では、デジタル信号Ｓ₀〜Ｓ₃の入力端子は
アドレス端子Ａ_iと兼用である。

【０２０６】入力されたデジタル信号は、ＤＡコンバー
タ１０によってアナログ電圧Ｖ_Sに変換される。ＤＡコ
ンバータに与える基準電圧は、Ｖ_CCでもよいが、専用の
電圧Ｖ_Rの方が望ましい。内部電圧Ｖ_LのＶ_CC依存性を測
定できるからである。本実施例ではＶ_Rの入力端子は、
ＤＲＡＭのデータ入力端子Ｄ_inと兼用である。

【０２０７】本実施例の特徴は、出力だけでなく入力デ
ジタル信号であることである。そのため、前実施例に比
べてメモリテスタによるテストがさらに容易になる。な
お、本実施例では比較用電圧はＶ_S１個だけであるが、
前実施例のように２個にしてもよいことはもちろんであ
る。

【０２０８】次に、本実施例に用いるＤＡコンバータに
ついて説明する。

【０２０９】図５８（ａ）にＤＡコンバータの一例を示
す。図中、６１および６２はインバータ、Ｒおよび２Ｒ
は抵抗である。ここではインバータ６２の電源は基準電
圧Ｖ_Rである。端子Ｓ₀〜Ｓ₃からデジタル信号が入力さ
れると、インバータ６２の出力電圧は入力信号に応じて
Ｖ_Rまたは０Ｖになる。出力Ｖ_Sの電圧は、 Ｖ₈＝(Ｖ_R／１６)・(８Ｓ₃＋４Ｓ₂＋２Ｓ₁＋１Ｓ₀) …（２） で与えられる。ただし、インバータ６２の出力インピー
ダンスは抵抗Ｒ，２Ｒに比べて十分小さいと仮定してい
る。

【０２１０】図５８（ｂ）にＤＡコンバータの他の実施
例を示す。図中、７１はデコーダ、７２はＭＯＳトラン
ジスタ、Ｒは抵抗である。この回路は、基準電圧Ｖ_Rを
抵抗分割した電圧 Ｖ_i＝(ｉ／１６)・Ｖ_r （ｉ＝０〜１５） …（３） のうち、１つを選択して出力Ｖ_Sとする。この選択は、
入力信号Ｓ₀〜Ｓ₃をデコーダ７１でデコードした信号Ｔ
₀〜Ｔ₁₅によって行われる。この回路の特徴は、負荷の
インピーダンス（図５７の比較回路５の入力インピーダ
ンス）が十分大きければ（図５４の回路は、この条件を
満たしている）、出力電圧Ｖ_SはＭＯＳトランジスタ７
２のオン抵抗の影響を受けないことである。

【０２１１】なお、図５８（ａ），（ｂ）はいずれも４
ビットのＤＡ変換器である。しかし、ビット数は、どの
程度正確に内部電圧Ｖ_Lを設定する必要があるかにより
増減してもよいことは言うまでもない。

【０２１２】図５９に本発明の更に他の実施例を示す。
本実施例の特徴は、内部電圧Ｖ_LをＡＤ変換して出力す
ることである。そのため、デジタル信号Ｓ₀〜Ｓ₃を記憶
するためのレジスタ８０が設けられている。以下、本実
施例の動作を図６０のタイミング図に従って説明する。

【０２１３】／ＲＡＳ，／ＣＡＳ，／ＷＥのタイミング
の組合せによりテストエネーブル信号ＴＥを発生するこ
とは前実施例と同様である。この時点でレジスタ８０の
内容は、最上位ビットＳ₃のみが“１”、他は“０”と
いう状態に設定される。このとき、比較用電圧Ｖ_SはＶ_R
／２に等しい。このＶ_Sと内部電圧Ｖ_Lとを比較した結
果、Ｃ＝１すなわちＶ_L＞Ｖ_R／２ならば、最上位ビット
Ｓ₃はそのまま“１”に保たれ、Ｃ＝０すなわちＶ_L＜Ｖ
_R／２ならばＳ₃は“０”にリセットされる。

【０２１４】次にレジスタのＳ₂が“１”にセットされ
る。このとき、比較用電圧Ｖ_SはＶ_R／４または３Ｖ_R／
４である。このＶ_Sと内部電圧Ｖ_Lとを比較した結果、Ｃ
＝１ならばＳ₂はそのまま“１”に保たれ、Ｃ＝０なら
ばＳ₂は“０”にリセットされる。以下同様にして、
Ｓ₁，Ｓ₀が順次に決定される。

【０２１５】以上の動作はクロックに同期して行われ
る。本実施例では／ＣＡＳをクロックとして用いてい
る。すなわち、まず／ＣＡＳを／ＲＡＳよりも先に低レ
ベルにしてＶ_L検査モードを指定する。これによりＴＥ
が高レベルになる。次に、／ＲＡＳは低レベルに保った
まま、／ＣＡＳを上げ下げすることにより、上記のＡＤ
変換が行われる。この間、出力端子Ｄ_outには各回の比
較結果が順に現れるので、Ｄ_outを観測することによ
り、ＡＤ変換の結果を知ることができる。

【０２１６】

【発明の効果】本発明によれば、内部電圧の検査結果が
デジタル信号で外部に出力されるので、内部電圧を外部
からメモリテスタなどで検査することが容易になる。

【０２１７】以上本発明によれば、超大規模半導体集積
回路を実際に設けることができ、かつ、これらの特性，
安定動作等も達成することができる。

【図面の簡単な説明】

【図１】本発明の第１のグループの実施例を説明する
図。

【図２】本発明者らが発見した問題点を説明する図。

【図３】本発明者らが発見した問題点を説明する図。

【図４】本発明者らが発見した問題点を説明する図。

【図５】本発明者らが発見した問題点を説明する図。

【図６】本発明者らが発見した問題点を説明する図。

【図７】（ａ），（ｂ）は従来技術を説明する回路図。

【図８】本発明の第１のグループの実施例を説明する
図。

【図９】本発明の第１のグループの実施例を説明する
図。

【図１０】本発明の第１のグループの実施例を説明する
図。

【図１１】本発明の第１のグループの実施例を説明する
図。

【図１２】本発明の第１のグループの実施例を説明する
図。

【図１３】本発明の第１のグループの実施例を説明する
図。

【図１４】本発明の第１のグループの実施例を説明する
図。

【図１５】本発明の第１のグループの実施例を説明する
図。

【図１６】本発明の第１のグループの実施例を説明する
図。

【図１７】本発明の第１のグループの実施例を説明する
図。

【図１８】本発明の第１のグループの実施例を説明する
図。

【図１９】本発明の第１のグループの実施例を説明する
図。

【図２０】本発明の第１のグループの実施例を説明する
図。

【図２１】本発明の第１のグループの実施例を説明する
図。

【図２２】本発明の第１のグループの実施例を説明する
図。

【図２３】本発明の第１のグループの実施例を説明する
図。

【図２４】本発明の第２のグループの実施例を説明する
図。

【図２５】本発明の第２のグループの実施例を説明する
図。

【図２６】本発明の第２のグループの実施例を説明する
図。

【図２７】本発明の第２のグループの実施例を説明する
図。

【図２８】本発明の第２のグループの実施例を説明する
図。

【図２９】本発明の第２のグループの実施例を説明する
図。

【図３０】本発明の第２のグループの実施例を説明する
図。

【図３１】本発明の第２のグループの実施例を説明する
図。

【図３２】本発明の第２のグループの実施例を説明する
図。

【図３３】本発明の第２のグループの実施例を説明する
図。

【図３４】本発明の第２のグループの実施例を説明する
図。

【図３５】本発明の第２のグループの実施例を説明する
図。

【図３６】本発明の第２のグループの実施例を説明する
図。

【図３７】本発明の第２のグループの実施例を説明する
図。

【図３８】本発明の第２のグループの実施例を説明する
図。

【図３９】本発明の第２のグループの実施例を説明する
図。

【図４０】本発明の第２のグループの実施例を説明する
図。

【図４１】本発明の第２のグループの実施例を説明する
図。

【図４２】本発明の第２のグループの実施例を説明する
図。

【図４３】本発明の第２のグループの実施例を説明する
図。

【図４４】本発明の第２のグループの実施例を説明する
図。

【図４５】本発明の第２のグループの実施例を説明する
図。

【図４６】本発明の第２のグループの実施例を説明する
図。

【図４７】本発明の第２のグループの実施例を説明する
図。

【図４８】本発明の第２のグループの実施例を説明する
図。

【図４９】本発明の第２のグループの実施例を説明する
図。

【図５０】本発明の第２のグループの実施例を説明する
図。

【図５１】本発明の第２のグループの実施例を説明する
図。

【図５２】本発明の第３のグループの実施例を説明する
図。

【図５３】本発明の第３のグループの実施例を説明する
図。

【図５４】本発明の第３のグループの実施例を説明する
図。

【図５５】本発明の第３のグループの実施例を説明する
図。

【図５６】本発明の第３のグループの実施例を説明する
図。

【図５７】本発明の第３のグループの実施例を説明する
図。

【図５８】本発明の第３のグループの実施例を説明する
図。

【図５９】本発明の第３のグループの実施例を説明する
図。

【図６０】本発明の第３のグループの実施例を説明する
図。

【図６１】本発明の第２のグループの実施例を説明する
図。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 青木 正和 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 伊藤 清男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 中込 儀延 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 池永 伸一 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 衛藤 潤 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 三宅 規雄 東京都小平市上水本町1450番地 株式会 社日立製作所武蔵工場内 (72)発明者 野田 孝明 東京都小平市上水本町1450番地 株式会 社日立製作所武蔵工場内 (72)発明者 田中 均 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (56)参考文献 特開 昭62−121990（ＪＰ，Ａ) 特開 昭61−262078（ＪＰ，Ａ) 特開 昭56−148859（ＪＰ，Ａ)

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 外部電源電圧用ボンディングパッドから供
   給される外部電圧を内部電圧に変換する内部電圧発生回
   路と、前記内部電圧を電源として動作する内部回路とが
   第１導電形の半導体基板上に形成された半導体装置であ
   って、 前記内部電圧発生回路は、基準電圧を発生する基準電圧
   発生回路と、前記基準電圧に基づいて前記内部電圧を出
   力する駆動回路と、前記基準電圧を前記駆動回路に供給
   する第１配線と、前記内部電圧の基準と成る電圧を供給
   するための第２配線と、前記第１配線と前記第2配線と
   の間に接続されたキャパシタを有し、 前記キャパシタは、前記半導体基板に形成された第2導
   電形のウェル領域と、前記ウェル領域に形成された前記
   第2導電形の第1領域と、前記ウェル領域の上に絶縁膜を
   介して形成された多結晶シリコンまたは金属から成る層
   を有し、 前記多結晶シリコンまたは金属からなる層は前記第1配
   線に接続されるとともに、前記第1領域は前記第2配線に
   接続されることを特徴とする半導体装置。
2. 【請求項２】 請求項１において、 前記第２配線は接地電位をとることを特徴とする半導体
   装置。
3. 【請求項３】 請求項１乃至請求項２のいずれかにおい
   て、 前記半導体基板には複数のＭＯＳＦＥＴが形成され、前
   記ウェル領域は前記ＭＯＳＦＥＴが形成されるウェル領
   域と同じ作成工程で形成され、前記絶縁膜は前記ＭＯＳ
   ＦＥＴのゲート絶縁膜と共通の層であり、前記多結晶シ
   リコン又は金属からなる層は前記ＭＯＳＦＥＴのゲート
   と共通の層であることを特徴とする半導体装置。
4. 【請求項４】 請求項１乃至請求項３のいずれかにおい
   て、 前記第１導電形はＰ形であり、前記第２導電形はＮ形で
   あることを特徴とする半導体装置。
5. 【請求項５】 請求項１乃至請求項４のいずれかにおい
   て、 前記キャパシタはしきい値電圧が負であるＭＯＳキャパ
   シタであることを特徴とする半導体装置。
6. 【請求項６】 請求項１乃至請求項５のいずれかにおい
   て、 前記第１領域の不純物濃度は、前記ウェル領域の不純物
   濃度より高いことを特徴とする半導体装置。