JP2010192013A5 - - Google Patents

Claims (14)

1. ＳＲＡＭメモリセル及びＳＲＡＭロジック回路をそれぞれ備えた複数のＳＲＡＭマクロとロジック回路とを有する半導体集積回路であって、
   該半導体集積回路の外部から供給された第１の電源電圧を受け、該第１の電源電圧よりも低い生成電圧を生成する電源回路を備え、
   前記ロジック回路には、前記第１の電源電圧より低い第２の電源電圧が該半導体集積回路の外部から供給され、
   前記複数のＳＲＡＭマクロは、ＳＲＡＭメモリセルに、前記電源回路によって生成された生成電圧が供給されているとともに、ＳＲＡＭロジック回路に、前記第２の電源電圧が供給されていることを特徴とする半導体集積回路。
2. 請求項１に記載の半導体集積回路において、
   前記複数のＳＲＡＭマクロのうち少なくとも１つは、ＳＲＡＭロジック回路に、前記第２の電源電圧に代えて前記生成電圧が供給されていることを特徴とする半導体集積回路。
3. 請求項１に記載の半導体集積回路において、
   前記生成電圧は、該半導体集積回路の外部の接続経路を介して、前記複数のＳＲＡＭマクロに供給されていることを特徴とする半導体集積回路。
4. 請求項３に記載の半導体集積回路において、
   前記接続経路は、該半導体集積回路を封止するパッケージ内部の配線を含むことを特徴とする半導体集積回路。
5. 請求項３に記載の半導体集積回路において、
   前記接続経路は、該半導体集積回路を封止するパッケージ内部の導体面を含むことを特徴とする半導体集積回路。
6. 請求項１に記載の半導体集積回路において、
   メッシュ状に構成されており、前記生成電圧を供給するメタル配線を備えていることを特徴とする半導体集積回路。
7. 請求項６に記載の半導体集積回路において、
   前記第２の電源電圧及び生成電圧を供給する配線と、グランド電圧を供給する配線とが前記半導体集積回路内部でメッシュ状に配置され、
   前記第２の電源電圧を供給する配線と生成電圧を供給する配線の配線幅の和が、前記グランド電圧を供給する配線の配線幅の和と実質的に等しいことを特徴とする半導体集積回路。
8. 請求項１に記載の半導体集積回路において、
   前記生成電圧は、前記第２の電源電圧以上であることを特徴とする半導体集積回路。
9. 請求項１に記載の半導体集積回路において、
   前記電源回路を複数個備え、該複数の電源回路に同一の電源配線から前記第１の電源電圧が供給されていることを特徴とする半導体集積回路。
10. 請求項１に記載の半導体集積回路において、
    第３の電源電圧が供給されるＩ／Ｏ回路をさらに備え、
    前記第１の電源電圧が、前記第３の電源電圧と実質的に同一であることを特徴とする半導体集積回路。
11. 請求項１に記載の半導体集積回路において、
    第３の電源電圧が供給されるＩ／Ｏ回路をさらに備え、
    前記第１の電源電圧が、前記第２の電源電圧より高く、前記第３の電源電圧より低いことを特徴とする半導体集積回路。
12. 請求項１に記載の半導体集積回路において、
    前記電源回路がＨｉ−Ｚを出力するモードを有することを特徴とする半導体集積回路。
13. 請求項１２に記載の半導体集積回路において、
    前記電源回路がＨｉ−Ｚを出力するモードにおいて、前記複数のＳＲＡＭマクロに前記生成電圧の代わりの電圧を該半導体集積回路の外部から印加することが可能であることを特徴とする半導体集積回路。
14. ＳＲＡＭメモリセル及びＳＲＡＭロジック回路を備えた複数のＳＲＡＭマクロとロジック回路とを有する半導体集積回路であって、
    前記複数のＳＲＡＭマクロは、ＳＲＡＭメモリセルに、第１の電源電圧が該半導体集積回路の外部から供給されているとともに、ＳＲＡＭロジック回路に、前記第１の電源電圧より低い第２の電源電圧が該半導体集積回路の外部から供給され、
    前記ロジック回路には、第２の電源電圧が該半導体集積回路の外部から供給されていることを特徴とする半導体集積回路。