JP2014501016A5 - - Google Patents

Claims (34)

1. 複数のメモリダイを備えるマルチチップパッケージであって、
   各メモリダイが、内部電源電圧端子に接続された内部電源電圧発生器を備え、各メモリダイの前記内部電源電圧端子が、当該マルチチップパッケージ内で一緒に接続される、
   マルチチップパッケージ。
2. 前記メモリダイがDRAMダイである、請求項1に記載のマルチチップパッケージ。
3. 前記内部電源電圧発生器がワード線電源電圧発生器である、請求項2に記載のマルチチップパッケージ。
4. 前記内部電源電圧発生器が基板バイアス電源電圧発生器である、請求項2に記載のマルチチップパッケージ。
5. 前記メモリダイがフラッシュメモリダイである、請求項1に記載のマルチチップパッケージ。
6. 前記フラッシュダイがNANDフラッシュダイである、請求項5に記載のマルチチップパッケージ。
7. 前記内部電源電圧発生器がページプログラム電源電圧発生器である、請求項6に記載のマルチチップパッケージ。
8. 前記内部電源電圧発生器がブロック消去電源電圧発生器である、請求項6に記載のマルチチップパッケージ。
9. 複数のメモリデバイスを備えるマルチチップパッケージであって、
   各メモリデバイスが、内部電源電圧端子に接続された内部電源電圧発生器を備え、各メモリデバイスの前記内部電源電圧端子が、当該マルチチップパッケージ内で一緒に接続され、
   前記内部電源電圧発生器が、
   レギュレータ出力端子、レギュレータ入力端子、およびレギュレータイネーブル端子に接続されたレギュレータをさらに備え、前記第1のメモリデバイスの前記レギュレータイネーブル端子が、当該マルチチップパッケージ内で前記第1のデバイス内の前記レギュレータをイネーブルするために第1の電圧に接続され、第2のメモリデバイスの前記レギュレータイネーブル端子が、当該マルチチップパッケージ内で前記第2のデバイス内の前記レギュレータをディスエーブルするために第2の電圧に接続されている、
   マルチチップパッケージ。
10. 前記第1のメモリデバイスの前記レギュレータ出力端子が、第2のメモリデバイスの前記レギュレータ入力端子に接続されている、請求項9に記載のマルチチップパッケージ。
11. マルチチップパッケージを構成する方法であって、内部電源電圧端子に接続された内部電源電圧発生器を各メモリダイが有する、複数のメモリダイを設けるステップと、前記マルチチップパッケージ内で各メモリダイの前記内部電源電圧端子を一緒に接続するステップとを含む方法。
12. 前記メモリダイがDRAMダイである、請求項11に記載のマルチチップパッケージを構成する方法。
13. 前記内部電源電圧発生器がワード線電源電圧発生器である、請求項12に記載のマルチチップパッケージを構成する方法。
14. 前記内部電源電圧発生器が基板バイアス電源電圧発生器である、請求項12に記載のマルチチップパッケージを構成する方法。
15. 前記メモリダイがフラッシュメモリダイである、請求項11に記載のマルチチップパッケージを構成する方法。
16. 前記フラッシュダイがNANDフラッシュダイである、請求項15に記載のマルチチップパッケージを構成する方法。
17. 前記内部電源電圧発生器がページプログラム電源電圧発生器である、請求項16に記載のマルチチップパッケージを構成する方法。
18. 前記内部電源電圧発生器がブロック消去電源電圧発生器である、請求項16に記載のマルチチップパッケージを構成する方法。
19. マルチチップパッケージを構成する方法であって、
    内部電源電圧端子に接続された内部電源電圧発生器を各メモリダイが有する、複数のメモリダイを設けるステップと、
    前記マルチチップパッケージ内で各メモリダイの前記内部電源電圧端子を一緒に接続するステップとを含む方法であって、
    前記内部電源電圧発生器が、レギュレータ出力端子、レギュレータ入力端子、およびレギュレータイネーブル端子に接続されたレギュレータをさらに含み、当該方法が、前記第1のメモリデバイスの前記レギュレータイネーブル端子を前記マルチチップパッケージ内で前記第1のデバイス内の前記レギュレータをイネーブルするために第1の電圧に接続するステップと、第2のメモリデバイスの前記レギュレータイネーブル端子を前記マルチチップパッケージ内で前記第2のデバイス内の前記レギュレータをディスエーブルするために第2の電圧に接続するステップとをさらに含む方法。
20. 前記第1のメモリデバイスの前記レギュレータ出力端子を前記第2のメモリデバイスの前記レギュレータ入力端子に接続するステップをさらに含む、請求項19に記載のマルチチップパッケージを構成する方法。
21. 共通パッケージ内の少なくとも1つの他の集積回路ダイと共有するように適合された内部電源を有する集積回路ダイであって、前記適合は前記内部電源への第1の外部接続部を含む、集積回路ダイ。
22. 前記第1の外部接続部が、ワイヤボンドパッドおよびTSVバンプからなる群から選択される、請求項21に記載の内部電源を有する集積回路ダイ。
23. 共通パッケージ内の少なくとも1つの他の集積回路デバイスと共有するように適合された内部電源を有する集積回路デバイスであって、前記適合は前記内部電源への第1の外部接続部を含む、集積回路デバイスであって、
    前記第1の接続部とは異なる電位を有する前記内部電源への第2の接続部をさらに備える集積回路デバイス。
24. 共通パッケージ内の少なくとも1つの他の集積回路デバイスと共有するように適合された内部電源を有する集積回路デバイスであって、前記適合は前記内部電源への第1の外部接続部を含む、集積回路デバイスであって、
    前記電源内のレギュレータと、
    別の同様な集積回路内のレギュレータをディスエーブルするための前記内部電源への第2の接続とをさらに備える集積回路デバイス。
25. マルチチップパッケージ内の複数のメモリダイを備え、各メモリダイが、内部電源電圧端子に接続された内部電源電圧発生器をさらに備え、各メモリダイの前記内部電源電圧端子が、前記マルチチップパッケージ内で一緒に接続される、
    システム。
26. 前記メモリダイがDRAMダイである、請求項23に記載のシステム。
27. 前記内部電源電圧発生器がワード線電源電圧発生器である、請求項24に記載のシステム。
28. 前記内部電源電圧発生器が基板バイアス電源電圧発生器である、請求項24に記載のシステム。
29. 前記メモリダイがフラッシュメモリダイである、請求項24に記載のシステム。
30. 前記フラッシュダイがNANDフラッシュダイである、請求項27に記載のシステム。
31. 前記内部電源電圧発生器がページプログラム電源電圧発生器である、請求項28に記載のシステム。
32. 前記内部電源電圧発生器がブロック消去電源電圧発生器である、請求項28に記載のシステム。
33. 各メモリデバイスが、内部電源電圧端子に接続された内部電源電圧発生器を備え、各メモリデバイスの前記内部電源電圧端子が、当該マルチチップパッケージ内で一緒に接続される、マルチチップパッケージ内の複数のメモリデバイスを備えるシステムであって、
    前記内部電源電圧発生器が、
    レギュレータ出力端子、レギュレータ入力端子、およびレギュレータイネーブル端子に接続されたレギュレータをさらに備え、前記第1のメモリデバイスの前記レギュレータイネーブル端子が、前記マルチチップパッケージ内で前記第1のデバイス内の前記レギュレータをイネーブルするために第1の電圧に接続され、第2のメモリデバイスの前記レギュレータイネーブル端子が、前記マルチチップパッケージ内で前記第2のデバイス内の前記レギュレータをディスエーブルするために第2の電圧に接続されているシステム。
34. 前記第1のメモリデバイスの前記レギュレータ出力端子が、前記第2のメモリデバイスの前記レギュレータ入力端子に接続されている、請求項33に記載のシステム。