JP2006310663A - 演算処理装置 - Google Patents

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Abstract

【課題】不良の演算ブロックにおけるリーク電流を防止する。
【解決手段】本発明の例に関わる演算処理装置は、同一機能を持つ複数の演算ブロックＰＥ０，ＰＥ１，ＰＥ２，ＰＥ３と、複数の演算ブロックＰＥ０，ＰＥ１，ＰＥ２，ＰＥ３の各々に独立に設けられる電源線と、複数の演算ブロックＰＥ０，ＰＥ１，ＰＥ２，ＰＥ３のうち正常に動作しない演算ブロックＰＥ０を除く演算ブロックＰＥ１，ＰＥ２，ＰＥ３上に配置され、これら演算ブロックＰＥ１，ＰＥ２，ＰＥ３の各々に独立に設けられる電源端子１２とを備える。
【選択図】図４

Description

本発明は、１チップ内に同一機能を持つ複数の演算ブロックが混載される演算処理装置に関する。
マイクロプロセッサなどの演算処理装置では、１チップ内に同一機能を持つ複数の演算ブロックを配置し、複数の演算ブロックを並列動作させて処理能力の向上を図る技術が注目されている。この技術によれば、設計時に演算ブロックの数を決めることで、システムの種類に応じて適切な演算処理装置を短期間で提供できるというメリットも享受できる。
また、このような演算処理装置では、良品歩留りを向上させることを目的に、１チップ内に正常に動作しない演算ブロックが存在する場合であっても、そのブロックを不良ブロックとして使用を禁止し、正常に動作する演算ブロックのみを機能させることによりそのチップを良品とする、いわゆるロジックリダンダンシイ技術を採用する。
しかし、ロジックリダンダンシイ技術では、不良ブロックのリーク電流が低消費電力化の大きな妨げになっている。即ち、実際には使用しない不良ブロックにも電源電圧が供給されるため、特に、不良ブロック内に電源ショート不良が発生している場合には、演算処理装置で消費する電力は莫大なものとなる。
一方、半導体メモリの分野では、電源線とメモリブロックとの間にフューズ素子を接続し、メモリブロックが不良である場合には、フューズ素子を切断することで、そのメモリブロックに電源電圧が供給されないようにする、いわゆるパワーアイソレーション技術が知られている。
しかし、パワーアイソレーション技術は、半導体メモリのように、消費電流が小さい回路に有効な技術で、演算処理装置を含むロジック回路のように、消費電流が半導体メモリに比べて大きい回路には適用できない。なぜなら、電源線と演算ブロックとの間にフューズ素子を接続すると、フューズ素子（抵抗素子）の電圧降下により演算ブロックの動作に支障がでるためである。
特開平１１−３２８１３３号公報
本発明の例では、複数の演算ブロックを有する演算処理装置の不良ブロックにおけるリーク電流を防止する技術を提案する。
本発明の例に関わる演算処理装置は、同一機能を持つ複数の演算ブロックと、複数の演算ブロックの各々に独立に設けられる電源線と、複数の演算ブロックのうち正常に動作しないと判断された演算ブロックを除く演算ブロック上に配置され、正常に動作しないと判断された演算ブロックを除く演算ブロックの各々に独立に設けられる電源端子とを備える。
本発明の例によれば、複数の演算ブロックを有する演算処理装置の不良ブロックにおけるリーク電流を防止できる。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
１． 概要
図１は、本発明の例の対象となる演算処理装置を示している。
チップ１０内には、コントローラ(controller)及び同一機能を持つ複数の演算ブロック(processing element)ＰＥ０，ＰＥ１，ＰＥ２，ＰＥ３が配置される。コントローラは、例えば、ＣＰＵ(central processing unit)として機能し、複数の演算ブロックＰＥ０，ＰＥ１，ＰＥ２，ＰＥ３は、例えば、信号処理プロセッサとして機能する。
ここで、複数の演算ブロックＰＥ０，ＰＥ１，ＰＥ２，ＰＥ３のうちの少なくとも１つが正常に動作しない不良ブロックである場合の対応としては、Ａ．チップ１０を不良品とする、Ｂ．ロジックリダンダンシイ技術により救済する、Ｃ．仕様の異なる製品として良品化する、の３つの対応が考えられる。
Ｂのロジックリダンダンシイ技術は、例えば、仕様が、３つの演算ブロックを有する演算処理装置に設定される場合に、チップ１０内に、３つの演算ブロックと１つ以上の冗長ブロック（演算ブロック）とを配置し、不良ブロックＮＧが発生しても、チップ１０を良品として救済可能な技術のことである。
Ｃの良品化は、例えば、全ての演算ブロックが不良とならない限り、不良ブロックＮＧが発生しても、正常に動作する演算ブロックの数に応じてチップ１０の仕様を変更し、その仕様に適したアプリケーションに適用することで、チップ１０を良品として救済する技術のことである。
本発明の例では、このようなロジックリダンダンシイ技術又は良品化により救済された演算処理装置において、不良ブロックＮＧにおけるリーク電流を完全に防止するための技術を提案する。
そのために、本発明の例では、複数の演算ブロックに電源電圧を供給する経路に関して、その一部又は全部をブロックごとに独立に設け、かつ、不良ブロックＮＧに対しては、フューズ素子という新たな素子の追加なしに、電源電圧の供給経路を切断する、という構成を採用する。この場合、正常な演算ブロックに電源電圧が供給され、不良ブロックＮＧには電源電圧が供給されないため、不良ブロックＮＧにおけるリーク電流は完全に防止できる。
電源電圧の供給経路を切断する箇所としては、図２に示すように、(1) チップ端子（バンプ）、(2) パッケージ１１のチップ側端子（パッド）、及び、(3) パッケージ１１のＰＣＢ(print circuit board)側端子（バンプ）のうちのいずれか１つとする。これらの切断箇所に応じて、チップ１０及びパッケージ１１の構成が変わるため、その詳細は、以下の実施の形態で説明する。
２． 実施の形態
次に、最良と思われるいくつかの実施の形態について説明する。
(1) 第１実施の形態
第１実施の形態は、チップ端子（バンプ）において、電源電圧の供給経路の切断の有無を演算ブロックごとに設定する演算処理装置に関する。
A. 構成
図３及び図４は、第１実施の形態に関わる演算処理装置を示している。
チップ１０内には、コントローラ及び同一機能を持つ複数の演算ブロックＰＥ０，ＰＥ１，ＰＥ２，ＰＥ３が配置される。動作テストの結果、複数の演算ブロックＰＥ０，ＰＥ１，ＰＥ２，ＰＥ３のうち、演算ブロックＰＥ０が正常に動作しない不良ブロックＮＧと判定されたとする。
チップ１０上には、チップ端子（バンプ）１２が配置される。演算ブロックＰＥ０，ＰＥ１，ＰＥ２，ＰＥ３上に配置されるチップ端子１２は、電源電圧（ＶＤＤ又はＶＳＳ）を供給するための電源端子であり、演算ブロックＰＥ０，ＰＥ１，ＰＥ２，ＰＥ３ごとに独立に設ける。
但し、不良ブロックＮＧと判定された演算ブロックＰＥ０については、演算ブロックＰＥ０に対する電源電圧の供給を遮断するために、演算ブロックＰＥ０上にチップ端子１２を配置しない。
コントローラ上のチップ端子１２は、コントローラ１２に電源電圧を供給するための電源端子であり、チップ１０の縁部に設けられるチップ端子１２は、データの入出力などに使用されるＩ／Ｏ(input/output)端子である。
ここで、不良ブロックＮＧである演算ブロックＰＥ０上にチップ端子１２を配置しない場合であっても、チップ１０内に形成されるコントローラや演算ブロックＰＥ０，ＰＥ１，ＰＥ２，ＰＥ３などの回路ブロック間で、電源線が共有されていると、不良ブロックＮＧに電源電圧が供給されてしまう。
そこで、図４に示すように、電源線（ＶＤＤ又はＶＳＳ）に関しても、チップ１０内に配置される回路ブロックごとに独立に設ける。
即ち、電源線は、１つの回路ブロック、例えば、演算ブロックＰＥ０内で閉じている。従って、１つの回路ブロックに供給される電源電圧が他の回路ブロックに伝わることはない。
図５は、図３及び図４のチップをパッケージに搭載する様子を示している。
パッケージ１１の一面には、ＰＣＢ側端子（バンプ）１３がアレイ状に配置される。また、パッケージ１１の他面には、チップ１０を搭載するための凹部が設けられ、その凹部には、チップ端子１２に対応して、チップ側端子（パッド）１４がアレイ状に配置される。
ここで、パッケージ１１については、演算ブロックＰＥ０に対応する部分にもチップ側端子１４が配置される。つまり、パッケージ１１については、例えば、電源プレートが全ての演算ブロックＰＥ０，ＰＥ１，ＰＥ２，ＰＥ３の間で共通化される汎用パッケージを使用することができるため、製品のコストダウンが可能である。
但し、図６に示すように、チップ１０側においては、不良ブロックＮＧである演算ブロックＰＥ０上には、チップ端子１２が配置されないため、演算ブロックＰＥ０に電源電圧が供給されることはない。
尚、ここで説明したパッケージは一例であり、本発明の例は、パッケージの種類に限定されず、様々な種類のパッケージに適用可能である。
このような構成によれば、電源線の独立化とチップ端子のレイアウトの変更のみで不良ブロックに対する電源電圧を遮断できるため、不良ブロックでのリーク電流を完全に防止できる。また、電源電圧の遮断にフューズ素子を用いないため、電圧降下による回路ブロックの動作不良という問題もない。
B. 変形例
図７乃至図９は、第１実施の形態のチップの変形例を示している。
図７は、演算ブロックＰＥ１が不良ブロックＮＧの場合である。この場合、演算ブロックＰＥ１上にチップ端子１２が配置されない。
同様に、図８及び図９に示すように、演算ブロックＰＥ２，ＰＥ３が不良ブロックＮＧである場合には、演算ブロックＰＥ２，ＰＥ３上にチップ端子１２が配置されない。
演算ブロックＰＥ０，ＰＥ１，ＰＥ２，ＰＥ３のうちの２つ以上が不良ブロックＮＧである場合であっても、それらの不良ブロックＮＧ上にチップ端子１２を配置しなければ、第１実施の形態と同様の効果を得ることができる。
C. 製造方法
図１０は、第１実施の形態の演算処理装置の製造方法を示している。
まず、チップ上にコントローラや演算ブロックなどの回路ブロックを形成した後、これら回路ブロックについて動作テストを行う。この動作テストは、例えば、チップ上のパッドにテスタのプローブを接触させて回路ブロックの機能を確認する、というものである（ステップＳＴ１）。
次に、動作テストの結果に応じて、チップ端子（バンプ）のレイアウトの選択を行う。例えば、演算ブロックＰＥ０が不良と判定された場合には、演算ブロックＰＥ０上にチップ端子が存在しないレイアウトを選択し、かつ、そのレイアウトでチップ端子を形成する（ステップＳＴ２）。
最後に、チップをパッケージに搭載するパッケージングを行えば、第１実施の形態の演算処理装置が得られる（ステップＳＴ３）。
D. その他
第１実施の形態では、不良ブロックの電源電圧（ＶＤＤ又はＶＳＳ）のうちの少なくとも１つを遮断すれば、リーク電流の防止という目的を達成できる。また、第１実施の形態は、３つ以上の電源電圧（ＶＤＤ１，ＶＤＤ２，・・・ＶＳＳ）を用いる場合にも適用可能である。
第１実施の形態によれば、複数の演算ブロックを有する演算処理装置の不良ブロックにおけるリーク電流を防止できる。
(2) 第２実施の形態
第２実施の形態は、パッケージのチップ側端子（パッド）において、電源電圧の供給経路の切断の有無を演算ブロックごとに設定する演算処理装置に関する。
A. 構成
図１１及び図１２は、第２実施の形態に関わる演算処理装置を示している。
チップ１０内には、コントローラ及び同一機能を持つ複数の演算ブロックＰＥ０，ＰＥ１，ＰＥ２，ＰＥ３が配置される。第１実施の形態と同様に、動作テストの結果、複数の演算ブロックＰＥ０，ＰＥ１，ＰＥ２，ＰＥ３のうち、演算ブロックＰＥ０が正常に動作しない不良ブロックＮＧと判定されたとする。
チップ１０上には、チップ端子（バンプ）１２が配置される。演算ブロックＰＥ０，ＰＥ１，ＰＥ２，ＰＥ３上に配置されるチップ端子１２は、電源電圧（ＶＤＤ又はＶＳＳ）を供給するための電源端子であり、演算ブロックＰＥ０，ＰＥ１，ＰＥ２，ＰＥ３ごとに独立に設ける。
尚、第２実施の形態では、不良ブロックＮＧと判定された演算ブロックＰＥ０上にもチップ端子１２を配置する。
コントローラ上のチップ端子１２は、コントローラ１２に電源電圧を供給するための電源端子であり、チップ１０の縁部に設けられるチップ端子１２は、データの入出力などに使用されるＩ／Ｏ端子である。
電源線（ＶＤＤ又はＶＳＳ）に関しては、第１実施の形態と同様に、チップ１０内に配置される回路ブロックごとに独立に設ける。即ち、電源線は、１つの回路ブロック、例えば、演算ブロックＰＥ０内で閉じているため、１つの回路ブロックに供給される電源電圧が他の回路ブロックに伝わることはない。
図１３は、図１１及び図１２のチップをパッケージに搭載する様子を示している。
パッケージ１１の一面には、ＰＣＢ側端子（バンプ）１３がアレイ状に配置される。また、パッケージ１１の他面には、チップ１０を搭載するための凹部が設けられ、その凹部には、チップ端子１２に対応してチップ側端子（パッド）１４がアレイ状に配置される。
但し、図１４に示すように、パッケージ１１に関しては、不良ブロックＮＧと判定された演算ブロックＰＥ０に対応する部分には、演算ブロックＰＥ０に対する電源電圧の供給を遮断するために、チップ側端子（電源端子）１４を配置しない。
従って、演算ブロックＰＥ０に電源電圧が供給されることはない。
尚、ここで説明したパッケージは一例であり、本発明の例は、パッケージの種類に限定されず、様々な種類のパッケージに適用可能である。
このような構成によれば、電源線の独立化とパッケージのチップ側端子のレイアウトの変更のみで不良ブロックに対する電源電圧を遮断できるため、不良ブロックでのリーク電流を完全に防止できる。また、電源電圧の遮断にフューズ素子を用いないため、電圧降下による回路ブロックの動作不良という問題もない。
さらに、チップ電極のレイアウトの選択は不要であるため、チップの製造工程を簡略化かつ同一化できる。
B. 変形例
図１５乃至図１７は、第２実施の形態のチップの変形例を示している。
図１５は、演算ブロックＰＥ１が不良ブロックＮＧの場合である。この場合、演算ブロックＰＥ１に対応する部分には、チップ側端子（電源端子）１４を配置しない。
同様に、図１６及び図１７に示すように、演算ブロックＰＥ２，ＰＥ３が不良ブロックＮＧである場合には、演算ブロックＰＥ２，ＰＥ３に対応する部分には、チップ側端子（電源端子）１４を配置しない。
演算ブロックＰＥ０，ＰＥ１，ＰＥ２，ＰＥ３のうちの２つ以上が不良ブロックＮＧである場合であっても、それらの不良ブロックＮＧに対応する部分にチップ側端子（電源端子）１４を配置しなければ、第２実施の形態と同様の効果を得ることができる。
C. 製造方法
図１８は、第２実施の形態の演算処理装置の製造方法を示している。
まず、チップ上に、コントローラや演算ブロックなどの回路ブロックを形成し、かつ、チップ端子（バンプ）を形成した後、これら回路ブロックについて動作テストを行う。この動作テストは、例えば、チップ端子にテスタのプローブを接触させて回路ブロックの機能を確認する、というものである（ステップＳＴ１）。
次に、動作テストの結果に応じて、パッケージのチップ側端子（パッド）のレイアウトの選択を行う。例えば、演算ブロックＰＥ０が不良と判定された場合には、演算ブロックＰＥ０に対応する部分にチップ側端子を配置しないレイアウトを選択する（ステップＳＴ２）。
最後に、チップを選択されたパッケージに搭載するパッケージングを行えば、第２実施の形態の演算処理装置が得られる（ステップＳＴ３）。
D. その他
第２実施の形態においても、不良ブロックの電源電圧（ＶＤＤ又はＶＳＳ）のうちの少なくとも１つを遮断すれば、リーク電流の防止という目的を達成できる。また、第２実施の形態は、３つ以上の電源電圧（ＶＤＤ１，ＶＤＤ２，・・・ＶＳＳ）を用いる場合にも適用可能である。
第２実施の形態によれば、複数の演算ブロックを有する演算処理装置の不良ブロックにおけるリーク電流を防止できる。
(3) 第３実施の形態
第３実施の形態は、パッケージのＰＣＢ側端子（バンプ）において、電源電圧の供給経路の切断の有無を演算ブロックごとに設定する演算処理装置に関する。
A. 構成
図１９乃至図２１は、第３実施の形態に関わる演算処理装置を示している。
チップ１０の構成は、第２実施の形態と同じとなる。
即ち、図１１及び図１２に示すように、チップ１０内には、コントローラ及び同一機能を持つ複数の演算ブロックＰＥ０，ＰＥ１，ＰＥ２，ＰＥ３が配置される。チップ１０内の電源線は、回路ブロックごとに独立化する。
パッケージ１１の一面には、ＰＣＢ側端子（バンプ）１３がアレイ状に配置される。また、パッケージ１１の他面には、チップ１０を搭載するための凹部が設けられ、その凹部には、チップ端子１２に対応してチップ側端子（パッド）１４がアレイ状に配置される。
第３実施の形態では、パッケージ１１内に、複数の演算ブロックＰＥ０，ＰＥ１，ＰＥ２，ＰＥ３に対応する独立化した複数の電源プレートＶＤＤ for ＰＥ０，ＶＤＤ for ＰＥ１，ＶＤＤ for ＰＥ２，ＶＤＤ for ＰＥ３を設ける。
また、不良ブロックＮＧと判定された演算ブロックＰＥ０に対応する電源プレートＶＤＤ for ＰＥ０には、演算ブロックＰＥ０に対する電源電圧の供給を遮断するために、パッケージ１１のＰＣＢ側端子（バンプ）１３を接続しない。
従って、演算ブロックＰＥ０に電源電圧が供給されることはない。
尚、ここで説明したパッケージは一例であり、本発明の例は、パッケージの種類に限定されず、様々な種類のパッケージに適用可能である。
このような構成によれば、電源線の独立化とパッケージのＰＣＢ側端子のレイアウトの変更のみで不良ブロックに対する電源電圧を遮断できるため、不良ブロックでのリーク電流を完全に防止できる。また、電源電圧の遮断にフューズ素子を用いないため、電圧降下による回路ブロックの動作不良という問題もない。
さらに、チップ電極のレイアウトの選択は不要であるため、チップの製造工程を簡略化かつ同一化できる。
B. 製造方法
図２２は、第３実施の形態の演算処理装置の製造方法を示している。
まず、チップ上に、コントローラや演算ブロックなどの回路ブロックを形成し、かつ、チップ端子（バンプ）を形成した後、これら回路ブロックについて動作テストを行う。この動作テストは、例えば、チップ端子にテスタのプローブを接触させて回路ブロックの機能を確認する、というものである（ステップＳＴ１）。
次に、動作テストの結果に応じて、パッケージのＰＣＢ側端子（バンプ）のレイアウトの選択を行う。例えば、演算ブロックＰＥ０が不良と判定された場合には、演算ブロックＰＥ０に対応する電源プレートにＰＣＢ側端子を接続しないレイアウトを選択する（ステップＳＴ２）。
最後に、チップを選択されたパッケージに搭載するパッケージングを行えば、第３実施の形態の演算処理装置が得られる（ステップＳＴ３）。
C. その他
第３実施の形態においても、第１及び第２実施の形態と同様に、演算ブロックＰＥ１，ＰＥ２，ＰＥ３のうちの１つが不良の場合や、演算ブロックＰＥ０，ＰＥ１，ＰＥ２，ＰＥ３のうちの２つ以上が不良である場合などへの適用が可能である。
第３実施の形態においても、不良ブロックの電源電圧（ＶＤＤ又はＶＳＳ）のうちの少なくとも１つを遮断すれば、リーク電流の防止という目的を達成できる。また、第３実施の形態は、３つ以上の電源電圧（ＶＤＤ１，ＶＤＤ２，・・・ＶＳＳ）を用いる場合にも適用可能である。
第３実施の形態によれば、複数の演算ブロックを有する演算処理装置の不良ブロックにおけるリーク電流を防止できる。
３． 適用例
本発明の例は、マイクロプロセッサ、グラフィックプロセッサ、デジタルシグナルプロセッサ、マイコンなどの演算処理装置に適用可能である。
また、本発明の例に関わる演算処理装置は、図２３に示すように、有効な演算ブロックＰＥの数に応じて、適切なアプリケーション、例えば、携帯機器、ゲーム機、ＴＶなどに振り分けて使用することができる。
４． その他
本発明の例によれば、複数の演算ブロックを有する演算処理装置の不良ブロックにおけるリーク電流を防止できる。
尚、本発明の例に関して、複数の演算ブロックは、同一機能を有しているものに加え、例えば、レイアウトが同一である複写ブロック(duplicate block)であってもよい。
複写ブロックには、マルチコアプロセッサのコアプロセッサ、グラフィックプロセッサのシェーダー処理部などが含まれる。
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
本発明の例の対象となる演算処理装置を示す図。 本発明の例の概要を示す図。 第１実施の形態の演算処理装置を示す図。 第１実施の形態の演算処理装置を示す図。 第１実施の形態に関わるチップとパッケージを示す図。 第１実施の形態に関わるチップの構造を示す図。 第１実施の形態の第１変形例を示す図。 第１実施の形態の第２変形例を示す図。 第１実施の形態の第３変形例を示す図。 第１実施の形態の演算処理装置の製造方法を示す図。 第２実施の形態の演算処理装置を示す図。 第２実施の形態の演算処理装置を示す図。 第２実施の形態に関わるチップとパッケージを示す図。 第２実施の形態に関わるパッケージの構造を示す図。 第２実施の形態の第１変形例を示す図。 第２実施の形態の第２変形例を示す図。 第２実施の形態の第３変形例を示す図。 第２実施の形態の演算処理装置の製造方法を示す図。 第３実施の形態に関わるチップとパッケージを示す図。 第３実施の形態に関わるパッケージの構造を示す図。 第３実施の形態に関わるパッケージの構造を示す図。 第３実施の形態の演算処理装置の製造方法を示す図。 本発明の例の演算処理装置の適用例を示す図。
符号の説明
１０： チップ、 １１： パッケージ、 １２： チップ端子（バンプ）、 １３： ＰＣＢ側端子（バンプ）、 １４： チップ側端子（パッド）、 １５： ＰＣＢ基板。

Claims (6)

  1. 同一機能を持つ複数の演算ブロックと、前記複数の演算ブロックの各々に独立に設けられる電源線と、前記複数の演算ブロックのうち正常に動作しないと判断された演算ブロックを除く演算ブロック上に配置され、前記正常に動作しないと判断された演算ブロックを除く演算ブロックの各々に独立に設けられる電源端子とを具備することを特徴とする演算処理装置。
  2. 同一機能を持つ複数の演算ブロックと、前記複数の演算ブロックの各々に独立に設けられる電源線と、前記複数の演算ブロック上に配置され、前記複数の演算ブロックの各々に独立に設けられる電源端子とから構成されるチップ、及び、前記チップが搭載され、前記複数の演算ブロックのうち正常に動作しないと判断された演算ブロックを除く演算ブロック上の電源端子に接続されるチップ側端子を有するパッケージを具備することを特徴とする演算処理装置。
  3. 同一機能を持つ複数の演算ブロックと、前記複数の演算ブロックの各々に独立に設けられる電源線と、前記複数の演算ブロック上に配置され、前記複数の演算ブロックの各々に独立に設けられる電源端子とから構成されるチップ、及び、前記複数の演算ブロックの各々に独立に接続される電源プレートと、前記複数の演算ブロックのうち正常に動作しないと判断された演算ブロックを除く演算ブロックに接続される電源プレートに接続されるＰＣＢ側端子とから構成されるパッケージを具備することを特徴とする演算処理装置。
  4. 同一機能を持つ複数の演算ブロックについて動作テストを行い、前記演算ブロックのうち正常に動作しないと判断された演算ブロックを除く演算ブロック上に、前記正常に動作しないと判断された演算ブロックを除く演算ブロックの各々に独立に設けられる電源端子を形成し、この後、パッケージングを行うことを特徴とする演算処理装置の製造方法。
  5. 同一機能を持つ複数の演算ブロックについて動作テストを行い、前記演算ブロックのうち正常に動作しないと判断された演算ブロックを除く演算ブロックの電源端子に対応するチップ側端子を有するパッケージを形成し、この後、パッケージングを行うことを特徴とする演算処理装置の製造方法。
  6. 同一機能を持つ複数の演算ブロックについて動作テストを行い、前記複数の演算ブロックの各々に独立に接続される電源プレートと前記複数の演算ブロックのうち正常に動作しないと判断された演算ブロックを除く演算ブロックに接続される電源プレートに接続されるＰＣＢ側端子とを有するパッケージを形成し、この後、パッケージングを行うことを特徴とする演算処理装置の製造方法。
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