JP2013110254A - 半導体集積回路及びその設計方法 - Google Patents

Abstract

【課題】チップサイズを増大することなく、キャパシタの容量を増やすことができる半導体集積回路を提供する。
【解決手段】半導体基板１０上にメインブロック１１と周辺ブロック１２とが混載された半導体集積回路において、半導体基板１０上のメインブロック１１に形成され、第１のトレンチキャパシタを有するメイン回路と、半導体基板１０上の周辺ブロック１２に形成され、第２のトレンチキャパシタを有するアナログ回路とを備える。
【選択図】図１

Description

本発明の実施形態は、半導体集積回路及びその設計方法に関するものである。

半導体集積回路、例えばロジック混載ＬＳＩの回路設計では、高集積化と動作周波数速度の向上に伴い、アナログ回路の設計が非常に大きなウエイトを占めている。特に、位相同期回路（ＰＬＬ：Phase-Locked Loop）などは、ホワイトノイズジッタ（white noise jitter）、perodic jitter 等のジッタの精度がロジック回路（メモリを含む）の動作特性に影響を及ぼす。また、レギュレータにより昇圧あるいは降圧する回路の出力のノイズ特性が、ＬＳＩ動作に影響を与えてしまう。

これらアナログ回路の問題を解決するためには、バッファ能力の増加、キャパシタの容量の増加が必須となる。しかし、バッファ能力やキャパシタの容量を増加すると、チップサイズが増大してしまう。

特開平１１−１２１７３０号公報

チップサイズを増大することなく、キャパシタの容量を増やすことができる半導体集積回路を提供する。

一実施態様の半導体集積回路は、半導体基板上にメインブロックとロジック回路を含む周辺ブロックとが混載された半導体集積回路において、前記半導体基板上の前記メインブロックに形成され、第１のトレンチキャパシタを有するメイン回路と、前記半導体基板上の前記周辺ブロックに形成され、第２のトレンチキャパシタを有するアナログ回路とを具備することを特徴とする。

第１実施形態のメモリ／ロジック混載ＬＳＩのレイアウトを示す平面図である。 第１実施形態のメモリ／ロジック混載ＬＳＩにおけるＰＬＬの回路図である。 第１実施形態のメモリ／ロジック混載ＬＳＩにおけるレギュレータの回路図である。 第１実施形態におけるＤＲＡＭ及びアナログ回路が含むトレンチキャパシタの断面図である。 第２実施形態のセンサ／ロジック混載ＬＳＩにおけるＣＭＯＳイメージセンサの回路図である。 （ａ）は第２実施形態のセンサ／ロジック混載ＬＳＩにおけるＣＭＯＳイメージセンサの平面図であり、（ｂ）はＣＭＯＳイメージセンサの断面図である。

以下、図面を参照して実施形態の半導体集積回路について説明する。ここでは、半導体集積回路として、ロジック混載ＬＳＩ（メモリ／ロジック混載ＬＳＩ、センサ／ロジック混載ＬＳＩ）を例に取る。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

［第１実施形態］
第１実施形態のメモリ／ロジック混載ＬＳＩについて説明する。メモリ／ロジック混載ＬＳＩは、メインブロックと周辺ブロックとを有する。メインブロックには、メモリ回路が形成される。周辺ブロックには、ロジック回路及びアナログ回路が形成される。

メモリ／ロジック混載ＬＳＩは、メモリ回路（例えば、ＤＲＡＭ）のメモリセルにおいて電荷を蓄積するためのトレンチキャパシタを使用している。トレンチキャパシタの製造工程では、トレンチキャパシタを形成するために半導体基板の表面をエッチングしてトレンチが形成される。このとき、トレンチの開口率（占有率）は、製造上問題が生じない所定値に設定する必要がある。その後、トレンチ内には絶縁膜と導電膜が埋め込まれ、トレンチキャパシタが形成される。開口率は、半導体基板の主面に対するトレンチ（またはトレンチキャパシタ）の割合を指す。

所定の開口率で形成されたトレンチキャパシタは、ＤＲＡＭで使用され、従来の場合、残りはダミートレンチキャパシタとして使用されていた。本実施形態では、ダミートレンチキャパシタの少なくとも一部を、アナログ回路（例えば、ＰＬＬ、レギュレータ）のキャパシタとして使用する。なお、トレンチキャパシタの詳細については後述する。

前述した設計の手順（設計方法）を列記すると次のようになる。

（１）半導体基板（半導体チップ）に形成するトレンチキャパシタの半導体基板の主面に対する開口率（第１の占有率）を決定する。

（２）第１の占有率で形成されるトレンチキャパシタのうち、メモリ回路（ＤＲＡＭ）を含むメインブロックに用いるトレンチキャパシタの第２の占有率を決定する。

（３）第１占有率から第２占有率を減算した第３の占有率で形成されるトレンチキャパシタのうち少なくとも１つを、アナログ回路を含む周辺ブロックに用いる。すなわち、半導体基板に形成するトレンチキャパシタのうち、メモリ回路で使用されないトレンチキャパシタをアナログ回路内のキャパシタとして使用する。

以下に、前述した設計方法にて設計され形成されたメモリ／ロジック混載ＬＳＩについて説明する。

図１は、第１実施形態のメモリ／ロジック混載ＬＳＩのレイアウトを示す平面図である。

図示するように、半導体基板（半導体チップ）１０上には、メインブロック１１及び周辺ブロック１２が配置されている。メインブロック１１には、メモリ回路、例えば、ＤＲＡＭが形成される。周辺ブロック１２には、ロジック回路及びアナログ回路、例えば、ＰＬＬ１２Ａ、レギュレータ１２Ｂが形成される。さらに、半導体基板１０の端部の周辺領域には、外部接続用のパッド１３が配置されている。

次に、メモリ／ロジック混載ＬＳＩにおけるＰＬＬとレギュレータの回路構成を説明する。

図２は、第１実施形態のメモリ／ロジック混載ＬＳＩにおけるＰＬＬの回路図である。

図示するように、ＰＬＬは、位相比較器２１、電圧制御発振器（ＶＣＯ：voltage controlled oscillator）２２、増幅器２３、ダイオードＤ１〜Ｄ４、抵抗Ｒ１、及びトレンチキャパシタＣ１、Ｃ２を含む。

位相比較器２１の出力部には、電圧制御発振器２２の入力部が接続されている。位相比較器２１の出力部と電圧制御発振器２２の入力部との間には、抵抗とトレンチキャパシタＣ１を介して電源電圧端ＶDDが接続されている。トレンチキャパシタＣ１の両端には、ダイオードＤ１、Ｄ２がそれぞれ接続されている。さらに、位相比較器２１の出力部と電圧制御発振器２２の入力部との間には、トレンチキャパシタＣ２を介して電源電圧端ＶDDが接続されている。トレンチキャパシタＣ２の両端には、ダイオードＤ３、Ｄ４がそれぞれ接続されている。トレンチキャパシタＣ１、Ｃ２は、半導体基板に形成されたトレンチ内に、絶縁膜及び金属層が埋め込まれて形成されたディープトレンチキャパシタから構成されている。トレンチキャパシタＣ１、Ｃ２の詳細については後述する。

図３は、第１実施形態のメモリ／ロジック混載ＬＳＩにおけるレギュレータの回路図である。

図示するように、レギュレータは、メイン増幅器２４、サブ増幅器２５、トランジスタＴ１、Ｔ２、抵抗Ｒ２、Ｒ３、及びトレンチキャパシタＣ３を含む。

入力電圧としての電源電圧ＶDDは、トランジスタＴ１のソースに入力される。トランジスタＴ１のドレインには、トレンチキャパシタＣ３、抵抗Ｒ２が接続されている。抵抗Ｒ２は抵抗Ｒ３を介して基準電位（例えば、接地電位）に接続されている。また、電源電圧ＶDDは、メイン増幅器２４及びサブ増幅器２５の正端子にそれぞれ入力される。メイン増幅器２４の負端子はサブ増幅器２５の負端子に接続されている。メイン増幅器２４の出力端子はトランジスタＴ１のゲートに接続され、サブ増幅器２５の出力端子はトランジスタＴ２のゲートに接続されている。トレンチキャパシタＣ３は、半導体基板に形成されたトレンチ内に、絶縁膜及び金属層が埋め込まれて形成されたディープトレンチキャパシタから構成されている。

前述したトレンチキャパシタは、メインブロック１１に配置されるＤＲＡＭ内にも形成されている。以下に、トレンチキャパシタについて詳述する。

図４は、第１実施形態におけるＤＲＡＭ及びアナログ回路が含むトレンチキャパシタの断面図である。

ＤＲＡＭが含むトレンチキャパシタは以下のような構造を持つ。

図４に示すように、半導体基板３０上には、ｎ型ウェル領域３１が形成されている。ｎ型ウェル領域３１上には、ｐ型ウェル領域３２、ｎ型ウェル領域３３が形成されている。ｐ型ウェル領域３２の表面領域には、ｎ＋型拡散層３２Ｎ、ｐ型拡散層３２Ｐが形成される。ｎ型ウェル領域３３の表面領域には、ｎ型拡散層３３Ｎが形成されている。さらに、ｎ型ウェル領域３１下の半導体基板３０内には、ｎ＋型領域３０Ｎが形成されている。

ｐ型ウェル領域３２、ｎ型ウェル領域３１、及びｎ＋型領域３０Ｎには深いトレンチが掘られている。トレンチは、ｐ型ウェル領域３２の表面からｎ型ウェル領域３１を通り、ｎ＋型領域３０Ｎまで達している。トレンチの側面及び底面には絶縁膜（図示せず）が形成され、トレンチ内の絶縁膜上には金属層３４Ｍが埋め込まれている。これにより、ｎ＋型領域３０Ｎと金属層３４Ｍとの間に絶縁膜が配置されてなるトレンチキャパシタ３４が形成されている。

トレンチキャパシタ３４はｎ＋型拡散層３２Ｎに接続され、ｎ＋型拡散層３２Ｎは、例えば電源電圧端ＶDDに接続される。ｐ型拡散層３２Ｐは、例えば接地電位ＧＮＤに接続され、ｎ型拡散層３３Ｎはトレンチキャパシタ３４が接続されるべきノードに接続される。

ロジック回路（ＰＬＬ、レギュレータ）が含むトレンチキャパシタは以下のような構造を持つ。

図４に示すように、半導体基板３０上には、ｎ型ウェル領域３１が形成されている。ｎ型ウェル領域３１上には、ｐ型ウェル領域３２、ｎ型ウェル領域３３が形成されている。ｐ型ウェル領域３２の表面領域には、ｎ＋型拡散層３２Ｎ、ｐ型拡散層３２Ｐが形成される。ｎ型ウェル領域３３の表面領域には、ｎ型拡散層３３Ｎが形成されている。ｎ型ウェル領域３１下の半導体基板３０内には、ｎ＋型領域３０Ｎが形成されている。さらに、ＤＲＡＭとロジック回路のウェル領域間には、ｐ型ウェル領域３５が形成されている。

ｐ型ウェル領域３２、ｎ型ウェル領域３１、及びｎ＋型領域３０Ｎには深いトレンチが掘られている。トレンチは、ｐ型ウェル領域３２の表面からｎ型ウェル領域３１を通り、ｎ＋型領域３０Ｎまで達している。トレンチの側面及び底面には絶縁膜（図示せず）が形成され、トレンチ内の絶縁膜上には金属層３４Ｍが埋め込まれている。これにより、ｎ＋型領域３０Ｎと金属層３４Ｍとの間に絶縁膜が配置されてなるトレンチキャパシタＣ１（またはＣ２、Ｃ３）が形成されている。

トレンチキャパシタＣ１はｎ＋型拡散層３２Ｎに接続され、ｎ＋型拡散層３２Ｎは、例えば電源電圧端ＶDDに接続される。ｐ型拡散層３２Ｐは、例えば接地電位ＧＮＤに接続され、ｎ型拡散層３３ＮはトレンチキャパシタＣ１が接続されるべきノードに接続される。

第１実施形態では、ＰＬＬ内のキャパシタにトレンチキャパシタを用いることにより、キャパシタの占有面積を小さくできる。これにより、チップ面積を低減することができる。さらに、トレンチキャパシタは容量を大きくすることができるため、ＰＬＬの出力（例えば、クロック信号等）を安定させることができる。同様に、レギュレータ内のキャパシタにトレンチキャパシタを用いることにより、キャパシタの占有面積を小さくできる。これにより、チップ面積を低減することができる。さらに、トレンチキャパシタは容量を大きくすることができるため、レギュレータの出力（例えば、電源）の安定化を図ることができる。

前述したように第１実施形態では、アナログ回路内のキャパシタにトレンチキャパシタを用いているため、アナログ回路内のキャパシタが占める占有面積を低減することができる。さらに、トレンチキャパシタを用いることで、キャパシタの容量を増やすことができる。

以上説明したように第１実施形態によれば、チップサイズを増大することなく、キャパシタの容量を増やすことが可能である。

［第２実施形態］
第２実施形態のセンサ／ロジック混載ＬＳＩ（固体撮像装置）について説明する。センサ／ロジック混載ＬＳＩは、図１に示したように、メインブロック１１と周辺ブロック１２とを有する。メインブロック１１には、イメージセンサ（例えば、ＣＭＯＳイメージセンサ）が形成される。周辺ブロックには、ロジック回路及びアナログ回路が形成される。その他のレイアウト構成は図１に示した構成と同様である。

図５は、第２実施形態のセンサ／ロジック混載ＬＳＩにおけるＣＭＯＳイメージセンサの回路図である。

図示するように、ＣＭＯＳイメージセンサは、フォトダイオードＰＤ、リードトランジスタＴ３、リセットトランジスタＴ４、アドレストランジスタＴ５、アンプトランジスタＴ６、リセットトランジスタＴ７、及びトレンチキャパシタＣ４を含む。

フォトダイオードＰＤは、リードトランジスタＴ３を介してフローティングディフュージョンＦＤに接続されている。フローティングディフュージョンＦＤには、トレンチキャパシタＣ４が接続されている。フォトダイオードＰＤにて光電変換された電荷は、フローティングディフュージョンＦＤに接続されたトレンチキャパシタＣ４に蓄積される。

フローティングディフュージョンＦＤには、リセットトランジスタＴ４を介して電源線が接続される共に、アンプトランジスタＴ６のゲートが接続されている。アンプトランジスタＴ６の電流通路の一端は、リセットトランジスタＴ７を介して基準電位（例えば、接地電位）に接続されている。アンプトランジスタＴ６の電流通路の他端には、アドレストランジスタＴ５を介して電源線が接続されている。そして、アンプトランジスタＴ６の電流通路の一端から、フォトダイオードＰＤにより検出された信号Ｖｓｉｇが出力される。

図６（ａ）は第２実施形態のセンサ／ロジック混載ＬＳＩにおけるＣＭＯＳイメージセンサの平面図であり、図６（ｂ）はＣＭＯＳイメージセンサの断面図である。なお、これら図６（ａ）及び図６（ｂ）はＣＭＯＳイメージセンサの一部を示すものである。

半導体基板４０には、フォトダイオードＰＤ、バリア層４１、及びトレンチキャパシタＣ４が形成されている。フォトダイオードＰＤはｎ型領域を有し、バリア層４１はｐ型領域から成る。トレンチキャパシタＣ４は、半導体基板４０に掘られた深いトレンチ内に、絶縁膜４２と金属層４３が埋め込まれて形成されている。すなわち、半導体基板４０と金属層４３との間に絶縁膜４２が配置されてトレンチキャパシタＣ４が形成されている。

半導体基板４０上にはゲート絶縁膜４４が形成され、ゲート絶縁膜４４上にはゲート電極４５が形成されている。前記リードトランジスタＴ３はゲート絶縁膜４４及びゲート電極４５を有する。同様に、半導体基板４０上にはゲート絶縁膜４６が形成され、ゲート絶縁膜４６上にはゲート電極４７が形成されている。前記アンプトランジスタＴ６はゲート絶縁膜４６及びゲート電極４７を有する。

半導体基板４０上には、層間絶縁膜４８が形成されている。層間絶縁膜４８上には、配線４９が形成されている。さらに、層間絶縁膜４８内には、半導体基板４０に形成された拡散層（図示せず）と配線４９とを接続するコンタクトプラグ５０が形成されている。

第２実施形態では、ＣＭＯＳイメージセンサ内の画素電圧変換回路のキャパシタにトレンチキャパシタを用いることにより、キャパシタの占有面積を小さくできる。これにより、チップ面積を低減することができる。すなわち、図５に示したように、１画素辺りの電圧変換回路におけるフローティングディフュージョンＦＤのキャパシタＣ４をトレンチキャパシタにする。例えば、５メガ画素を持つＣＭＯＳセンサの場合は、５メガ個のトレンチキャパシタをＣＭＯＳセンサに形成する。これにより、通常のキャパシタを用いたＣＭＯＳセンサと比べて、キャパシタの形成に必要な面積を大幅に削減することができる。

また、ＰＬＬ内のキャパシタにトレンチキャパシタを用いることにより、チップ面積を小さくすることができる。さらに、トレンチキャパシタは容量を大きくすることができるため、ＰＬＬの出力（例えば、クロック信号等）を安定させることができる。

同様に、レギュレータ内のキャパシタにトレンチキャパシタを用いることにより、チップ面積を小さくすることができる。さらに、トレンチキャパシタは容量を大きくすることができるため、レギュレータの出力（例えば、電源等）の安定化を図ることができる。

前述したように第２実施形態では、イメージセンサ内及びアナログ回路内のキャパシタにトレンチキャパシタを用いているため、イメージセンサ内及びロジック回路内のキャパシタが占める占有面積を低減することができる。さらに、トレンチキャパシタを用いることで、キャパシタの容量を増やすことができる。

以上説明したように第２実施形態によれば、チップサイズを増大することなく、キャパシタの容量を増やすことができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…半導体基板（半導体チップ）、１１…メインブロック、１２…周辺ブロック、１２Ａ…ＰＬＬ、１２Ｂ…レギュレータ、１３…パッド、２１…位相比較器、２２…電圧制御発振器（ＶＣＯ）、２３…増幅器、２４…メイン増幅器、２５…サブ増幅器、３０…半導体基板、３１…ｎ型ウェル領域、３２…ｐ型ウェル領域、３３…ｎ型ウェル領域、３２Ｎ…ｎ＋型拡散層、３２Ｐ…ｐ型拡散層、３３…ｎ型ウェル領域、３３Ｎ…ｎ型拡散層、３０Ｎ…ｎ＋型領域、３４Ｍ…金属層、３４…トレンチキャパシタ、４０…半導体基板、４１…バリア層、４２…絶縁膜、４３…金属層、４４…ゲート絶縁膜、４５…ゲート電極、４６…ゲート絶縁膜、４７…ゲート電極、４８…層間絶縁膜、４９…配線、５０…コンタクトプラグ、Ｃ１，Ｃ２，Ｃ３，Ｃ４…トレンチキャパシタ、Ｄ１〜Ｄ４…ダイオード、ＰＤ…フォトダイオード、ＦＤ…フローティングディフュージョン、Ｒ１，Ｒ２，Ｒ３…抵抗、Ｔ１，Ｔ２…トランジスタ、Ｔ３…リードトランジスタ、Ｔ４…リセットトランジスタ、Ｔ５…アドレストランジスタ、Ｔ６…アンプトランジスタ、Ｔ７…リセットトランジスタ。

Claims (5)

1. 半導体基板上にメインブロックとロジック回路を含む周辺ブロックとが混載された半導体集積回路において、
   前記半導体基板上の前記メインブロックに形成され、第１のトレンチキャパシタを有するメイン回路と、
   前記半導体基板上の前記周辺ブロックに形成され、第２のトレンチキャパシタを有するアナログ回路と、
   を具備することを特徴とする半導体集積回路。
2. 前記メイン回路は、メモリ回路またはイメージセンサ回路のいずれかを含むことを特徴とする請求項１に記載の半導体集積回路。
3. 前記アナログ回路は、位相同期回路（ＰＬＬ）またはレギュレータの少なくともいずれかを含むことを特徴とする請求項１または２に記載の半導体集積回路。
4. 前記メモリ回路はＤＲＡＭを含むことを特徴とする請求項２に記載の半導体集積回路。
5. 半導体基板の主面上にメインブロックとロジック回路を含む周辺ブロックとが混載される半導体集積回路の設計方法において、
   前記半導体基板に形成するトレンチキャパシタの前記半導体基板の主面に対する第１の占有率を決定するステップと、
   前記第１の占有率で形成されるトレンチキャパシタのうち、前記メインブロックに用いる前記トレンチキャパシタの第２の占有率を決定するステップと、
   前記第１占有率から前記第２占有率を減算した第３の占有率で形成されるトレンチキャパシタのうち少なくとも１つを前記周辺ブロックに用いるステップと、
   を具備することを特徴とする半導体集積回路の設計方法。

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