WO2016129138A1 - 撮像素子 - Google Patents

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electrode
diffusion layer
transfer
transistor
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理 足立
奈々 赤羽
紀幸 藤森
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オリンパス株式会社
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Definitions

  • the present invention relates to an imaging device that captures an image of a subject and generates image data of the subject.
  • CMOS Complementary Metal Oxide Semiconductor
  • a transfer capacity for transferring an imaging signal to a noise removal unit arranged for each pixel column in order to remove reset noise of a charge-voltage conversion unit in a unit pixel The technique which provided only this is known (refer patent document 1).
  • a noise signal readout operation that outputs a pixel signal after resetting a transfer capacitor after resetting the pixel
  • an optical noise sum signal readout operation that outputs a pixel signal after transferring the charge accumulated in the pixel
  • the present invention has been made in view of the above, and an object of the present invention is to provide an image pickup device capable of realizing both further miniaturization and higher image quality.
  • the imaging device is arranged in a two-dimensional matrix, receives light from the outside, and generates and outputs an imaging signal corresponding to the amount of received light.
  • a plurality of pixels, a plurality of first transfer lines that are provided for each vertical line in the arrangement of the plurality of pixels, and that transfer the imaging signal output from each of the plurality of pixels, and the plurality of first A plurality of capacitors having a trench structure provided in each of the transfer lines and having a first electrode formed in a first diffusion layer, and a gate connected to the first electrode, the first signal amplifying the imaging signal.
  • the capacitor in the above invention, includes a trench formed in the first diffusion layer and a dielectric film formed in the trench.
  • the electrode is provided inside the dielectric film, and the first transfer line is connected to the first diffusion layer.
  • the capacitor in the above invention, includes a trench formed in the second diffusion layer, a second electrode formed in the trench, and the second electrode.
  • a dielectric film formed therein, and the first electrode is provided inside the dielectric film, and is provided at a position facing the second electrode across the dielectric film,
  • the first diffusion layer is connected to each of the second electrode and the first transfer line.
  • the image pickup device is characterized in that, in the above-described invention, the image pickup device further includes a separation member for separating the first diffusion layer and the second diffusion layer.
  • the plurality of column readout circuits, the plurality of column scanning circuits, the second transfer line, and the constant current source are arranged in the above-described invention.
  • the capacitor includes a trench formed in the first diffusion layer, and a dielectric film formed in the trench, and the first electrode is provided inside the dielectric film, It is connected to the first transfer line.
  • the plurality of pixels, the plurality of first transfer lines, and the plurality of capacitors arranged on the pixel chip, the plurality of columns, A circuit chip in which a readout circuit, the plurality of column scanning circuits, the second transfer line, and the constant current source are arranged, and a connection unit that connects the first electrode and the first transistor,
  • the capacitor includes a trench formed in the first diffusion layer, and a dielectric film formed in the trench, and the first electrode is formed inside the dielectric film, The first transfer line is connected to the first diffusion layer.
  • the image pickup device has an effect that it is possible to achieve both further miniaturization and higher image quality.
  • FIG. 1 is a diagram schematically showing an overall configuration of an endoscope system according to Embodiment 1 of the present invention.
  • FIG. 2 is a block diagram showing functions of main parts of the endoscope system according to Embodiment 1 of the present invention.
  • FIG. 3 is a block diagram showing a detailed configuration of the first chip shown in FIG.
  • FIG. 4 is a circuit diagram showing a configuration of the first chip.
  • FIG. 5 is a circuit diagram showing a configuration of the reference voltage generation unit of the light receiving unit of the endoscope system according to Embodiment 1 of the present invention.
  • FIG. 6 is a plan view of the first chip including at least a column source follower transistor, a transfer capacitor, a clamp switch, and a column selection switch.
  • FIG. 1 is a diagram schematically showing an overall configuration of an endoscope system according to Embodiment 1 of the present invention.
  • FIG. 2 is a block diagram showing functions of main parts of the endoscope system according to Embodiment 1 of the
  • FIG. 7 is a cross-sectional view of the first chip cut at a position including at least the transfer capacitor.
  • FIG. 8 is a cross-sectional view of the first chip cut at a position including the transfer capacity in Modification 1 of Embodiment 1 of the present invention.
  • FIG. 9 is a cross-sectional view of the first chip cut at a position including the transfer capacity in Modification 2 of Embodiment 1 of the present invention.
  • FIG. 10 is a plan view including a column source follower transistor, a transfer capacitor, a clamp switch, and a column selection switch in the first chip according to the second embodiment of the present invention.
  • FIG. 11 is a cross-sectional view of the first chip cut at a position including the transfer capacitor according to the second embodiment of the present invention.
  • FIG. 12 is a plan view of a circuit chip in the first chip according to the third embodiment of the present invention.
  • FIG. 13 is a cross-sectional view taken at a position including the transfer capacitor in the first chip according to the third embodiment
  • an endoscope system including an imaging device will be described as a mode for carrying out the present invention (hereinafter referred to as “embodiment”). Further, the present invention is not limited by this embodiment. Further, in the description of the drawings, the same portions will be described with the same reference numerals. Furthermore, the drawings are schematic, and it should be noted that the relationship between the thickness and width of each member, the ratio of each member, and the like are different from the actual ones. Moreover, the part from which a mutual dimension and ratio differ also in between drawings.
  • FIG. 1 is a diagram schematically showing an overall configuration of an endoscope system according to Embodiment 1 of the present invention.
  • An endoscope system 1 shown in FIG. 1 includes an endoscope 2, a transmission cable 3, a connector unit 5, a processor 6 (processing device), a display device 7, and a light source device 8.
  • the endoscope 2 captures an in-vivo image of the subject by inserting the insertion portion 100 which is a part of the transmission cable 3 into the body cavity of the subject, and outputs an image signal (image data) to the processor 6.
  • the endoscope 2 is provided on one end side of the transmission cable 3 and on the distal end 101 side of the insertion unit 100 that is inserted into the body cavity of the subject, an imaging unit 20 (imaging device) that captures in-vivo images.
  • the operation unit 4 that receives various operations on the endoscope 2 is connected to the proximal end 102 side of the insertion unit 100.
  • the imaging unit 20 is connected to the connector unit 5 via the operation unit 4 by the transmission cable 3.
  • the image signal of the image captured by the imaging unit 20 is output to the connector unit 5 through the transmission cable 3 having a length of several meters, for example.
  • the connector unit 5 is connected to the endoscope 2, the processor 6, and the light source device 8, performs predetermined signal processing on the image signal output from the connected endoscope 2, and converts the imaging signal from an analog signal to a digital signal.
  • the image is converted (A / D converted) and output to the processor 6 as an image signal.
  • the processor 6 is configured by using a CPU (Central Processing Unit) or the like, performs predetermined image processing on the image signal output from the connector unit 5, and comprehensively controls the entire endoscope system 1.
  • the processor 6 functions as a processing device.
  • the display device 7 displays an image corresponding to the image signal subjected to image processing by the processor 6.
  • the display device 7 displays various information related to the endoscope system 1.
  • the light source device 8 is configured using, for example, a xenon lamp, a white LED (Light Emitting Diode), or the like, and is connected to the subject from the distal end 101 side of the insertion portion 100 of the endoscope 2 via the connector portion 5 and the transmission cable 3. Irradiate with illumination light.
  • FIG. 2 is a block diagram showing functions of a main part of the endoscope system 1. With reference to FIG. 2, the detail of each structure of the endoscope system 1 and the path
  • the imaging unit 20 includes a first chip 21 (imaging element) and a second chip 22.
  • the first chip 21 is input from a light receiving unit 23 in which a plurality of unit pixels are arranged in a two-dimensional matrix in the matrix direction, a reading unit 24 that reads out an imaging signal photoelectrically converted by the light receiving unit 23, and a connector unit 5.
  • a timing generation unit 25 that generates a timing signal based on the reference clock signal and the synchronization signal and outputs the timing signal to the reading unit 24; and a buffer 26 that amplifies the imaging signal and the reference signal read from the light receiving unit 23 by the reading unit 24.
  • the second chip 22 includes a buffer 27 that functions as a transmission unit that transmits the imaging signal output from the first chip 21 to the processor 6 via the transmission cable 3 and the connector unit 5.
  • the combination of the circuits mounted on the first chip 21 and the second chip 22 can be changed as appropriate according to the convenience of setting.
  • the imaging unit 20 receives the power supply voltage VDD generated by the power supply unit 61 in the processor 6 through the transmission cable 3 together with the ground GND.
  • a power supply stabilizing capacitor C100 is provided between the power supply voltage VDD supplied to the imaging unit 20 and the ground GND.
  • the connector unit 5 includes an analog front end unit 51 (hereinafter referred to as “AFE unit 51”) and an imaging signal processing unit 52.
  • the connector unit 5 functions as a relay processing unit that electrically connects the endoscope 2 (imaging unit 20) and the processor 6 and relays an electrical signal.
  • the connector unit 5 and the imaging unit 20 are connected by a transmission cable 3, and the connector unit 5 and the processor 6 are connected by a coil cable.
  • the connector unit 5 is also connected to the light source device 8.
  • the AFE unit 51 receives the imaging signal transmitted from the imaging unit 20, performs impedance matching with a passive element such as a resistor, and then extracts an AC component with a capacitor and determines an operating point with a voltage dividing resistor.
  • the AFE unit 51 performs A / D conversion on the analog imaging signal transmitted from the imaging unit 20 and outputs the analog imaging signal to the imaging signal processing unit 52 as a digital imaging signal.
  • the imaging signal processing unit 52 performs predetermined signal processing such as vertical line removal and noise removal on the digital imaging signal input from the AFE unit 51 and outputs the result to the processor 6.
  • the imaging signal processing unit 52 is configured using, for example, an FPGA (Field Programmable Gate Array).
  • the imaging signal processing unit 52 supplies the start position of each frame based on a reference clock signal (for example, a 27 MHz clock signal) supplied from the processor 6 and serving as a reference for the operation of each component of the endoscope 2.
  • a synchronization signal to be expressed is generated and output to the timing generation unit 25 of the imaging unit 20 through the transmission cable 3 together with the reference clock signal.
  • the synchronization signal includes a horizontal synchronization signal and a vertical synchronization signal.
  • the processor 6 is a control device that comprehensively controls the entire endoscope system 1.
  • the processor 6 includes a power supply unit 61 and an image signal processing unit 62.
  • the power supply unit 61 generates a power supply voltage VDD, and supplies the generated power supply voltage to the imaging unit 20 through the connector unit 5 and the transmission cable 3 together with the ground GND.
  • the image signal processing unit 62 performs a synchronization process, a white balance (WB) adjustment process, a gain adjustment process, a gamma correction process, a digital analog (for a digital image signal subjected to the signal processing in the image signal processing unit 52) D / A) Image processing such as conversion processing and format conversion processing is performed to convert it into an image signal, and this image signal is output to the display device 7.
  • WB white balance
  • WB white balance
  • gain adjustment process for a digital image signal subjected to the signal processing in the image signal processing unit 52
  • a gamma correction process a digital analog (for a digital image signal subjected to the signal processing in the image signal processing unit 52)
  • D / A) Image processing such as conversion processing and format conversion processing is performed to convert it into an image signal, and this image signal is output to the display device 7.
  • the display device 7 displays the image captured by the imaging unit 20 based on the image signal input from the image signal processing unit 62.
  • the display device 7 is configured using a display panel such as liquid crystal or organic EL (Electro Luminescence).
  • FIG. 3 is a block diagram showing a detailed configuration of the first chip 21 shown in FIG.
  • FIG. 4 is a circuit diagram showing a configuration of the first chip 21.
  • the first chip 21 includes a light receiving unit 23, a reading unit 24 (drive unit), a timing generation unit 25, a buffer 26, and a hysteresis circuit 28.
  • the hysteresis circuit 28 performs waveform shaping of the reference clock signal and the synchronization signal input via the transmission cable 3, and outputs the reference clock signal and the synchronization signal subjected to the waveform shaping to the timing generation unit 25.
  • the timing generation unit 25 generates various drive signals ( ⁇ Ta, ⁇ Tb, ⁇ R, ⁇ X, ⁇ VCL, ⁇ HCLR, ⁇ HCLK, ⁇ MUXSEL, ⁇ HSH) based on the reference clock signal and the synchronization signal shaped by the hysteresis circuit 28, and performs vertical scanning. 241, noise removal unit 243, horizontal scanning unit 245, multiplexer 260 (hereinafter referred to as “MUX 260”), and reference voltage generation unit 246.
  • MUX 260 multiplexer 260
  • the reading unit 24 includes a vertical scanning unit 241 (row selection circuit), a constant current source 242, a noise removal unit 243, a column source follower transistor 244 (first transistor), and a horizontal scanning unit 245 (column selection circuit). And a reference voltage generation unit 246.
  • the noise removing unit 243 removes output variation of each unit pixel 230 and a noise signal at the time of pixel reset, and outputs an imaging signal photoelectrically converted by each unit pixel 230 to the column source follower transistor 244. Details of the noise removing unit 243 will be described later with reference to FIG.
  • the column selection signal ⁇ HCLK ⁇ M> is applied to the pixel signal, and the imaging signal photoelectrically converted by each unit pixel 230 is transferred to the horizontal transfer line 258 via the column source follower transistor 244 and output to the multiplexer 260.
  • the multiplexer 260 is driven by the drive signal ( ⁇ MUXSEL) supplied from the timing generation unit 25, the imaging signal input through the horizontal transfer line 258, and the reference voltage Vref (constant voltage signal) generated by the reference voltage generation unit 246. Are alternately output to the buffer 26.
  • the output reference voltage Vref is used in the imaging signal processing unit 52 of the connector unit 5 or the like for removing common-mode noise superimposed on the transmission cable 3 during imaging signal transmission.
  • an amplifier for gain adjustment may be provided on the input side of the multiplexer 260 as necessary.
  • the buffer 26 amplifies the image signal from which noise has been removed and the reference voltage Vref (constant voltage signal) as necessary, and alternately outputs the amplified signal to the second chip 22.
  • Each unit pixel 230 includes a photoelectric conversion element 231 (photodiode) and a photoelectric conversion element 232, a charge conversion unit 233, a transfer transistor 234 (first transfer unit) and a transfer transistor 235, and a charge conversion unit reset unit 236 ( Transistor), a pixel source follower transistor 237, and a pixel output switch 238 (signal output unit).
  • a photoelectric conversion element 231 photodiode
  • a photoelectric conversion element 232 includes a charge conversion unit 233, a transfer transistor 234 (first transfer unit) and a transfer transistor 235, and a charge conversion unit reset unit 236 ( Transistor), a pixel source follower transistor 237, and a pixel output switch 238 (signal output unit).
  • a unit cell includes a set of one or a plurality of photoelectric conversion elements and transfer transistors
  • each unit pixel 230 includes one unit cell.
  • the photoelectric conversion element 231 and the photoelectric conversion element 232 photoelectrically convert incident light into a signal charge amount corresponding to the amount of light, and accumulate it.
  • the photoelectric conversion element 231 and the photoelectric conversion element 232 have a cathode side connected to one end side of the transfer transistor 234 and the transfer transistor 235, respectively, and an anode side connected to the ground GND.
  • the charge conversion unit 233 includes a floating diffusion capacitance (FD), and converts charges accumulated in the photoelectric conversion element 231 and the photoelectric conversion element 232 into a voltage.
  • FD floating diffusion capacitance
  • the transfer transistor 234 and the transfer transistor 235 transfer charges from the photoelectric conversion element 231 and the photoelectric conversion element 232 to the charge conversion unit 233, respectively.
  • Signal lines to which row selection signals (row selection pulses) ⁇ Ta and ⁇ Tb are supplied are connected to the gates of the transfer transistor 234 and the transfer transistor 235, and the other end side is connected to the charge conversion unit 233.
  • the transfer transistor 234 and the transfer transistor 235 are turned on, and the photoelectric conversion element 231 and the photoelectric conversion element 232 transfer to the charge conversion unit 233. Transfer signal charge.
  • the charge conversion unit reset unit 236 resets the charge conversion unit 233 to a predetermined potential.
  • the charge conversion unit reset unit 236 has one end connected to the power supply voltage VDD, the other end connected to the charge conversion unit 233, and a gate connected to a signal line to which a row selection signal ⁇ R is supplied.
  • the charge conversion unit reset unit 236 is turned on, releases the signal charge accumulated in the charge conversion unit 233, and the charge conversion unit 233. Is reset to a predetermined potential.
  • One end of the pixel source follower transistor 237 is connected to the power supply voltage VDD, the other end is connected to one end of the pixel output switch 238, and a signal (image signal or reset signal) that has been voltage-converted by the charge conversion unit 233 is connected to the gate. Signal) is input.
  • the pixel output switch 238 outputs the signal voltage-converted by the charge conversion unit 233 to the vertical transfer line 239.
  • the other end of the pixel output switch 238 is connected to the vertical transfer line 239, and a signal line to which a row selection signal ⁇ X is supplied is connected to the gate.
  • the pixel output switch 238 is turned on when the row selection signal ⁇ X is supplied to the gate of the pixel output switch 238 from the vertical scanning unit 241 via the signal line, and an image signal or a signal at the time of reset is supplied to the vertical transfer line 239. Forward.
  • the vertical transfer line 239 is provided for each vertical line in the unit pixel 230 and transfers an imaging signal output from the unit pixel 230.
  • a constant current source 242 is provided for each vertical transfer line 239.
  • the constant current source 242 has one end connected to the vertical transfer line 239, the other end connected to the ground GND, and a bias voltage Vbias1 applied to the gate.
  • the constant current source 242 drives the unit pixel 230 and reads the output of the unit pixel 230 to the vertical transfer line 239.
  • the signal read to the vertical transfer line 239 is input to the noise removing unit 243.
  • the noise removing unit 243 includes a transfer capacitor 252 (capacitor) and a clamp switch 253 (second transistor).
  • the transfer capacitor 252 has one end connected to the vertical transfer line 239 and the other end connected to the column source follower transistor 244.
  • the clamp switch 253 has one end connected to a signal line to which the clamp voltage Vclp is supplied from the reference voltage generator 246, the other end connected between the transfer capacitor 252 and the column source follower transistor 244, and a timing generator 25 connected to the gate. From the drive signal ⁇ VCL.
  • the imaging signal input to the noise removing unit 243 is an optical noise sum signal including a noise component.
  • the transfer capacitor 252 is reset by the clamp voltage Vclp supplied from the reference voltage generator 246 when the drive signal ⁇ VCL is input from the timing generator 25 to the gate of the clamp switch 253 and the clamp switch 253 is turned on. .
  • the imaging signal from which noise has been removed by the noise removing unit 243 is input to the gate of the column source follower transistor 244.
  • the noise removing unit 243 does not require a sampling capacitor (sampling capacity), the capacity of the transfer capacity 252 (AC coupling capacitor) only needs to be sufficient with respect to the input capacity of the column source follower transistor 244. In addition, the noise removing unit 243 can reduce the area occupied by the first chip 21 because of the absence of the sampling capacity.
  • the column source follower transistor 244 has one end side connected to the power supply voltage VDD, the other end side connected to one end side of the column selection switch 254 (third transistor), and an imaging signal from which noise is removed by the noise removing unit 243 at the gate. Is entered.
  • the column source follower transistor 244 (first transistor) and the clamp switch 253 (second transistor) function as a column readout circuit.
  • the column selection switch 254 has one end connected to the other end of the column source follower transistor 244, the other end connected to the horizontal transfer line 258 (second transfer line), and a column selection signal from the horizontal scanning unit 245 at the gate.
  • a signal line for supplying ⁇ HCLK ⁇ M> is connected.
  • the column selection switch 254 is turned on when the column selection signal ⁇ HCLK ⁇ M> is supplied from the horizontal scanning unit 245 to the gate of the column selection switch 254 of the column ⁇ M>, and the column selection switch 254 is turned on.
  • the signal (the imaging signal from which noise has been removed by the noise removing unit 243) is transferred to the horizontal transfer line 258.
  • the column selection switch 254 functions as a column scanning circuit.
  • the horizontal reset transistor 256 has one end connected to the ground GND, the other end connected to the horizontal transfer line 258, and a gate to which the drive signal ⁇ HCLR is input from the timing generator 25.
  • the horizontal reset transistor 256 is turned on when the drive signal ⁇ HCLR is input from the timing generation unit 25 to the gate of the horizontal reset transistor 256 and resets the horizontal transfer line 258.
  • the constant current source 257 has one end connected to the horizontal transfer line 258, the other end connected to the ground GND, and a bias voltage Vbias2 applied to the gate.
  • the constant current source 257 reads the imaging signal from the vertical transfer line 239 to the horizontal transfer line 258.
  • the imaging signal read to the horizontal transfer line 258 is input to the sample hold unit 255.
  • the horizontal transfer line 258 is connected to each of the column selection switches 254, and transfers an imaging signal via the column source follower transistor 244.
  • the sample hold unit 255 includes a sample hold switch 262 (transistor), a sample capacity (capacitor) 263, and an operational amplifier 264.
  • One end of the sample hold switch 262 is connected to the horizontal transfer line 258, the other end is connected to the input of the operational amplifier 264, and an imaging signal and a noise signal at the time of horizontal reset are input via the horizontal transfer line 258.
  • One end of the sample capacitor 263 is connected to the other end of the sample hold switch 262 and the input of the operational amplifier 264, and the other end is connected to the ground GND.
  • the output of the operational amplifier 264 is connected to the inverting input terminal of the operational amplifier 264 and to the input of the multiplexer 260.
  • the sample hold unit 255 holds the voltage immediately before the sample hold switch 262 is turned off in the sample capacitor 263, and outputs the voltage held in the sample capacitor 263 while the sample hold switch 262 is turned off. .
  • the readout of the imaging signal after noise removal from the vertical transfer line 239 and the reset of the horizontal transfer line 258 by the horizontal reset transistor 256 are performed alternately, thereby cross-talking the imaging signal in the column direction. Can be suppressed.
  • the sample hold switch 262 of the sample hold unit 255 is turned on when the imaging signal after noise removal is transferred and turned off when the noise signal is transferred after reset, so that only the imaging signal after noise removal is operated by the operational amplifier. H.264 can be output. Since the first chip 21 includes the sample hold unit 255, it is possible to halve the band of the subsequent amplifier circuit and to suppress the range.
  • the multiplexer 260 alternately outputs the noise-removed imaging signal output from the sample hold unit 255 and the reference voltage Vref generated by the reference voltage generation unit 246 to the second chip 22.
  • FIG. 5 is a circuit diagram showing a configuration of the reference voltage generation unit 246 of the light receiving unit 23 of the endoscope system 1 according to the first embodiment.
  • the reference voltage generation unit 246 (constant voltage signal generation unit) is separated from fluctuations independently from the resistance voltage dividing circuit including two resistors 291 and 292, the switch 293 (transistor) driven by the drive signal ⁇ VSH, and the power source. And a sampling capacitor 294 (capacitor) for opening.
  • the reference voltage generation unit 246 generates the reference voltage Vref (constant voltage signal) from the same power supply voltage VDD as that of the light receiving unit 23 and the clamp voltage Vclp of the noise removal unit 243 at the timing when the drive signal ⁇ VSH is driven by driving the switch 293. Generate.
  • the reference voltage Vref reflects the influence of power supply fluctuation on the imaging signal output from the noise removal unit 243.
  • the reference voltage Vref reflects transmission noise information in the transmission cable 3 during transmission. Therefore, by transmitting the noise-removed imaging signal and the reference voltage Vref to the connector unit 5 alternately, the connector unit 5 performs noise removal processing such as correlated double sampling, and removes noise during transmission. A signal can be obtained.
  • FIG. 6 is a plan view of the first chip 21 including at least the column source follower transistor 244, the transfer capacitor 252, the clamp switch 253, and the column selection switch 254.
  • FIG. 7 is a cross-sectional view of the first chip 21 cut at a position including at least the transfer capacitor 252.
  • the transfer capacitor 252 (capacitor) has a trench structure having a first electrode 252 a formed in the first diffusion layer 30.
  • the transfer capacitor 252 includes a trench 252b formed in the first diffusion layer 30 and a dielectric film 252c formed in the trench 252b.
  • the dielectric film 252c is made of SiO 2 (silicon oxide), Si 3 N 4 (silicon nitride), Al 2 O 3 (aluminum oxide), HfO 2 (hafnium oxide), ZrO 2 (zirconium oxide), Ta 2 O 5 (oxidation). Tantalum), TiO 2 (titanium oxide), Y 2 O 3 (yttrium oxide), La 2 O 3 (lanthanum oxide), or the like.
  • the first electrode 252a is formed inside the dielectric film 252c.
  • a vertical transfer line 239 is connected to the first diffusion layer 30. As a result, the imaging signal from the pixel output switch 238 is transmitted to the first diffusion layer 30.
  • the column source follower transistor 244 (first transistor) has a gate connected to the first electrode 252a via a trench 252b, a drain connected to the power supply voltage VDD, and a source connected to a column selection switch 254 (third transistor). Is connected.
  • the column source follower transistor 244 amplifies the imaging signal output from the pixel output switch 238 via the vertical transfer line 239, and outputs this imaging signal to the horizontal transfer line 258 via the column selection switch 254.
  • the clamp switch 253 (second transistor) has a source connected to the first electrode 252a via the trench 252b, and a drain connected to a signal line to which the clamp voltage Vclp is supplied from the reference voltage generation unit 246.
  • the clamp switch 253 is turned on when the drive signal ⁇ VCL is input from the timing generation unit 25, and the potential of the first electrode 252a inside the trench 252b is reset to the clamp voltage Vclp supplied from the reference voltage generation unit 246. Then, only the imaging signal output from the pixel output switch 238 via the vertical transfer line 239 is transmitted to the column source follower transistor 244.
  • the column selection switch 254 (third transistor) is connected to the vertical transfer line 239 via the transfer capacitor 252, and outputs an imaging signal from the vertical transfer line 239 to the horizontal transfer line 258 via the column source follower transistor 244.
  • each of the column readout circuit composed of the column source follower transistor 244 and the clamp switch 253 is separated by the second diffusion layer 31.
  • the transfer capacitor 252 it is possible to achieve both miniaturization and high image quality by making the transfer capacitor 252 have a trench structure.
  • FIG. 8 is a cross-sectional view of the first chip cut at a position including the transfer capacity in Modification 1 of Embodiment 1 of the present invention. Note that in the first modification of the first embodiment, the same components as those in the endoscope system 1 according to the first embodiment described above are denoted by the same reference numerals and description thereof is omitted.
  • the first chip 21b has a first electrode 252d and a second electrode instead of the first electrode 252a connected to the vertical transfer line 239 of the transfer capacitor 252 according to the first embodiment.
  • An electrode 252e is included.
  • the second electrode 252e is formed using impurity-doped polysilicon and is formed by embedding in the trench 252b.
  • the dielectric film 252c is formed in the second electrode 252e.
  • the first electrode 252d is formed inside the dielectric film 252c. Further, the first electrode 252d is provided at a position facing the second electrode 252e with the dielectric film 252c interposed therebetween.
  • the first diffusion layer 30 is connected to the second electrode 252e and the vertical transfer line 239, respectively.
  • the dielectric film 252c and the first electrode 252d are provided. Therefore, the deep trench 252b can be formed without using a high energy ion implanter.
  • FIG. 9 is a cross-sectional view of the first chip cut at a position including the transfer capacity in Modification 2 of Embodiment 1 of the present invention. Note that in the second modification of the first embodiment, the same components as those in the endoscope system 1 according to the first embodiment described above are denoted by the same reference numerals and description thereof is omitted.
  • the first chip 21c shown in FIG. 9 has a separating member 32 that separates the first diffusion layer 30 and the second diffusion layer 31.
  • the first chip 21c is configured using an SOI (Silicon On Insulator) substrate having a silicon oxide film layer, and a deep trench deeper than the trench 252b is formed in the second diffusion layer 31, and silicon By injecting a separation member 32 such as an oxide film, the first diffusion layer 30 and the second diffusion layer 31 are separated.
  • SOI Silicon On Insulator
  • FIG. 10 is a plan view including a column source follower transistor, a transfer capacitor, a clamp switch, and a column selection switch in the first chip according to the second embodiment of the present invention.
  • FIG. 11 is a cross-sectional view of the first chip cut at a position including the transfer capacitor according to the second embodiment of the present invention. 10 and 11, the configuration of the unit pixel 230 and the like is omitted for the sake of simplicity.
  • the first chip 21d shown in FIGS. 10 and 11 is configured by using a front side illumination type imager chip.
  • the first chip 21 d is provided between the pixel chip 40, the circuit chip 41, the connection part 42 (bump) that electrically connects the pixel chip 40 and the circuit chip 41, and the connection part 42 and the circuit chip 41.
  • the first electrode 43 is provided.
  • the first chip 21d is formed by laminating the circuit chip 41, the first electrode 43, the connection portion 42, and the pixel chip 40 in this order.
  • the circuit chip 41 is provided with a column source follower transistor 244, a clamp switch 253, and a column selection switch 254.
  • the first electrode 43 is provided by being stacked on the column source follower transistor 244, the lower end side is connected to the column source follower transistor 244, and the upper end side is connected to the connection portion.
  • connection part 42 is provided by being stacked on the first electrode 43, the lower end side is connected to the first electrode 43, and the upper end side is connected to the pixel chip 40.
  • the connection part 42 is comprised using gold
  • a vertical transfer line 239 and a transfer capacitor 252 are arranged in the pixel chip 40.
  • a unit pixel 230 (not shown) is arranged in the pixel chip 40.
  • the transfer capacitor 252 includes a trench 252b formed in the first diffusion layer 30, a dielectric film 252c formed in the trench 252b, an electrode 252f formed inside the dielectric film 252c, and the first diffusion layer. And a second diffusion layer 31 for separating 30. Further, the first diffusion layer 30 is connected to the vertical transfer line 239.
  • the circuits such as the column source follower transistor 244, the clamp switch 253, the column selection switch 254, and the like are arranged in the circuit chip 41 different from the pixel chip 40. Further downsizing can be achieved as compared with the first mode.
  • a plurality of transfer capacitors may be provided in the pixel chip. Thereby, an image pickup signal with higher image quality can be obtained.
  • FIG. 12 is a plan view of a circuit chip in the first chip according to the third embodiment of the present invention.
  • FIG. 13 is a cross-sectional view taken at a position including the transfer capacitor in the first chip according to the third embodiment of the present invention.
  • the configuration of the unit pixel 230 and the like is omitted for the sake of simplicity.
  • the first chip 21e shown in FIG. 12 and FIG. 13 is configured using a back side illumination (Back Side Illumination) imager chip.
  • the first chip 21e includes a pixel chip 40a, a circuit chip 41a, and connection portions 42 (bumps) that electrically connect the pixel chip 40a and the circuit chip 41a.
  • the first chip 21e is formed by stacking a pixel chip 40a, a connection portion 42, and a circuit chip 41a in this order.
  • a vertical transfer line 239 and a transfer capacitor 252 are arranged in the pixel chip 40a.
  • a unit pixel 230 (not shown) is arranged in the pixel chip 40a.
  • the transfer capacitor 252 includes a trench 252b formed in the first diffusion layer 30, a dielectric film 252c formed in the trench 252b, a first electrode 252a formed inside the dielectric film, and a first And a second diffusion layer 31 that separates the diffusion layer 30. Further, the first diffusion layer 30 is connected to the vertical transfer line 239.
  • connection part 42 is provided by being stacked on the first electrode 252a, the lower end side is connected to the first electrode 252a, and the upper end side is connected to the circuit chip 41a.
  • the connection part 42 is comprised using gold
  • the circuit chip 41a is provided with a column source follower transistor 244, a clamp switch 253, and a column selection switch 254.
  • the circuits such as the column source follower transistor 244, the clamp switch 253, and the column selection switch 254 are arranged on the circuit chip 41a different from the pixel chip 40a. Further downsizing can be achieved as compared with the first mode.
  • the present invention can include various embodiments not described herein, and various design changes can be made within the scope of the technical idea specified by the claims. It is.

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Abstract

　さらなる小型化と高画質化の両立を実現することが可能な撮像素子を提供する。撮像素子は、垂直転送線２３９の各々に設けられ、トレンチ構造をなす複数の転送容量２５２と、列ソースフォロアトランジスタ２４４と、クランプスイッチ２５３と、を有し、垂直転送線２３９の各々に設けられ、第２の拡散層３１によって転送容量２５２から分離された複数のカラム読み出し回路と、転送容量２５２を介して垂直転送線２３９に接続され、列ソースフォロアトランジスタ２４４を介して垂直転送線２３９から撮像信号を出力させる列選択スイッチ２５４を有し、複数のカラム読み出し回路の各々に設けられた複数のカラム走査回路と、撮像信号を転送する水平転送線２５８と、定電流源２５７と、を備える。

Description

撮像素子
　本発明は、被写体を撮像して該被写体の画像データを生成する撮像素子に関する。
　従来、ＣＭＯＳ（Complementary　Metal　Oxide　Semiconductor）撮像素子では、単位画素内の電荷電圧変換部のリセットノイズを除去するために、画素列毎に配置したノイズ除去部に、撮像信号を転送するための転送容量のみを設けた技術が知られている（特許文献１参照）。この技術によれば、画素をリセットした後に転送容量をリセットして画素の信号を出力するノイズ信号読み出し動作と、画素が蓄積する電荷を転送した後に画素の信号を出力する光ノイズ和信号読み出し動作とを行うことによって、ノイズ除去部内にサンプリング用のコンデンサを設けることなく、転送容量の容量を低く抑えつつ、ノイズ除去部の占有面積を小さくすることで、撮像素子の小型化と高画質化との両立を図ることができる。
特許第５５９６８８８号
　ところで、一般的に撮像素子に対して、さらなる小型化の要望が求められている。この要望を満たすため、上述した特許文献１の場合、転送容量の容量を小さくすることで、ノイズ除去部の占有面積を小さくすることが考えられる。しかしながら、転送容量の容量をさらに小さくした場合、画像信号のノイズ除去を十分に行うことができず、高画質化を実現することが困難になるという問題点があった。
　本発明は、上記に鑑みてなされたものであって、さらなる小型化と高画質化との両立を実現することが可能な撮像素子を提供することを目的とする。
　上述した課題を解決し、目的を達成するために、本発明に係る撮像素子は、二次元マトリクス状に配置され、外部から光を受光し、受光量に応じた撮像信号を生成して出力する複数の画素と、前記複数の画素の配置における縦ライン毎に設けられ、前記複数の画素の各々から出力される前記撮像信号を転送する複数の第１の転送線と、前記複数の第１の転送線の各々に設けられ、第１の拡散層に形成された第１の電極を有するトレンチ構造をなす複数のキャパシタと、前記第１の電極にゲートが接続され、前記撮像信号を増幅する第１のトランジスタと、前記第１の電極にソースが接続され、前記キャパシタを所定の電位にリセットする第２のトランジスタと、を有し、前記複数の第１の転送線の各々に設けられ、第２の拡散層によって前記キャパシタから分離された複数のカラム読み出し回路と、前記キャパシタを介して前記第１の転送線に接続され、前記第１のトランジスタを介して前記第１の転送線から前記撮像信号を出力させる第３のトランジスタを有し、前記複数のカラム読み出し回路の各々に設けられた複数のカラム走査回路と、前記第３のトランジスタに接続され、前記第１のトランジスタを介して前記撮像信号を転送する第２の転送線と、前記第２の転送線に接続され、前記複数の第１の転送線の各々から前記撮像信号を前記第２の転送線へ出力させる定電流源と、を備えたことを特徴とする。
　また、本発明に係る撮像素子は、上記発明において、前記キャパシタは、前記第１の拡散層に形成されたトレンチと、前記トレンチの中に形成された誘電膜と、を有し、前記第１の電極は、前記誘電膜の内側に設けられ、前記第１の転送線は、前記第１の拡散層に接続されていることを特徴とする。
　また、本発明に係る撮像素子は、上記発明において前記キャパシタは、前記第２の拡散層に形成されたトレンチと、前記トレンチの中に形成された第２の電極と、前記第２の電極の中に形成された誘電膜と、を有し、前記第１の電極は、前記誘電膜の内側に設けられるとともに、前記誘電膜を挟んで前記第２の電極と対向する位置に設けられ、前記第１の拡散層は、前記第２の電極および前記第１の転送線それぞれに接続されていることを特徴とする。
　また、本発明に係る撮像素子は、上記発明において、前記第１の拡散層と前記第２の拡散層とを分離する分離部材をさらに備えたことを特徴とする。
　また、本発明に係る撮像素子は、上記発明において、前記複数のカラム読み出し回路、前記複数のカラム走査回路、前記第２の転送線および前記定電流源を配置した回路チップと、前記回路チップに積層され、前記複数の画素、前記複数の第１の転送線および前記複数のキャパシタを配置した画素チップと、前記第１の電極と前記第１のトランジスタとを接続する接続部と、を備え、前記キャパシタは、前記第１の拡散層に形成されたトレンチと、前記トレンチの中に形成された誘電膜と、を有し、前記第１の電極は、前記誘電膜の内側に設けられるとともに、前記第１の転送線に接続されていることを特徴とする。
　また、本発明に係る撮像素子は、上記発明において、前記複数の画素、前記複数の第１の転送線および前記複数のキャパシタを配置した画素チップと、前記画素チップに積層され、前記複数のカラム読み出し回路、前記複数のカラム走査回路、前記第２の転送線および前記定電流源を配置した回路チップと、前記第１の電極と前記第１のトランジスタとを接続する接続部と、を備え、前記キャパシタは、前記第１の拡散層に形成されたトレンチと、前記トレンチの中に形成された誘電膜と、を有し、前記第１の電極は、前記誘電膜の内側に形成され、前記第１の転送線は、前記第１の拡散層に接続されていることを特徴とする。
　本発明に係る撮像素子によれば、さらなる小型化と高画質化との両立を実現することができるという効果を奏する。
図１は、本発明の実施の形態１に係る内視鏡システムの全体構成を模式的に示す図である。 図２は、本発明の実施の形態１に係る内視鏡システムの要部の機能を示すブロック図である。 図３は、図２に示す第１チップの詳細な構成を示すブロック図である。 図４は、第１チップの構成を示す回路図である。 図５は、本発明の実施の形態１に係る内視鏡システムの受光部の基準電圧生成部の構成を示す回路図である。 図６は、少なくとも列ソースフォロアトランジスタ、転送容量、クランプスイッチおよび列選択スイッチを含む第１チップの平面図である。 図７は、少なくとも転送容量を含む位置で第１チップを切断した断面図である。 図８は、本発明の実施の形態１の変形例１における転送容量を含む位置で切断した第１チップの断面図である。 図９は、本発明の実施の形態１の変形例２における転送容量を含む位置で切断した第１チップの断面図である。 図１０は、本発明の実施の形態２に係る第１チップにおける列ソースフォロアトランジスタ、転送容量、クランプスイッチおよび列選択スイッチを含む平面図である。 図１１は、本発明の実施の形態２に係る転送容量を含む位置で第１チップを切断した断面図である。 図１２は、本発明の実施の形態３に係る第１チップにおける回路チップの平面図である。 図１３は、本発明の実施の形態３に係る第１チップにおける転送容量を含む位置で切断した断面図である。
　以下、本発明を実施するための形態（以下、「実施の形態」という）として、撮像装置を備えた内視鏡システムについて説明する。また、この実施の形態により、本発明が限定されるものではない。さらに、図面の記載において、同一の部分には同一の符号を付して説明する。さらにまた、図面は、模式的なものであり、各部材の厚みと幅との関係、各部材の比率等は、現実と異なることに留意する必要がある。また、図面の相互間においても、互いの寸法や比率が異なる部分が含まれている。
（実施の形態１）
　〔内視鏡システムの構成〕
　図１は、本発明の実施の形態１に係る内視鏡システムの全体構成を模式的に示す図である。図１に示す内視鏡システム１は、内視鏡２と、伝送ケーブル３と、コネクタ部５と、プロセッサ６（処理装置）と、表示装置７と、光源装置８と、を備える。
　内視鏡２は、伝送ケーブル３の一部である挿入部１００を被検体の体腔内に挿入することによって被検体の体内画像を撮像して画像信号（画像データ）をプロセッサ６へ出力する。また、内視鏡２は、伝送ケーブル３の一端側であり、被検体の体腔内に挿入される挿入部１００の先端１０１側に、体内画像の撮像を行う撮像部２０（撮像装置）が設けられ、挿入部１００の基端１０２側に、内視鏡２に対する各種操作を受け付ける操作部４が接続される。撮像部２０は、伝送ケーブル３により、操作部４を介してコネクタ部５に接続される。撮像部２０が撮像した画像の画像信号は、例えば、数ｍの長さを有する伝送ケーブル３を通り、コネクタ部５に出力される。
　コネクタ部５は、内視鏡２、プロセッサ６および光源装置８に接続され、接続された内視鏡２が出力する画像信号に所定の信号処理を施すとともに、撮像信号をアナログ信号からデジタル信号に変換（Ａ／Ｄ変換）して画像信号としてプロセッサ６へ出力する。
　プロセッサ６は、ＣＰＵ（Central　Processing　Unit）等を用いて構成され、コネクタ部５から出力される画像信号に所定の画像処理を施すとともに、内視鏡システム１全体を統括的に制御する。なお、本実施の形態１では、プロセッサ６が処理装置として機能する。
　表示装置７は、プロセッサ６が画像処理を施した画像信号に対応する画像を表示する。また、表示装置７は、内視鏡システム１に関する各種情報を表示する。
　光源装置８は、例えばキセノンランプや白色ＬＥＤ（Light　Emitting　Diode）等を用いて構成され、コネクタ部５、伝送ケーブル３を経由して内視鏡２の挿入部１００の先端１０１側から被検体へ向けて照明光を照射する。
　図２は、内視鏡システム１の要部の機能を示すブロック図である。図２を参照して、内視鏡システム１の各構成の詳細および内視鏡システム１内の電気信号の経路を説明する。
　図２に示すように、撮像部２０は、第１チップ２１（撮像素子）と、第２チップ２２と、を備える。
　第１チップ２１は、複数の単位画素が行列方向に２次元マトリクス状に配置される受光部２３と、受光部２３で光電変換された撮像信号を読み出す読み出し部２４と、コネクタ部５から入力された基準クロック信号および同期信号に基づきタイミング信号を生成して読み出し部２４に出力するタイミング生成部２５と、読み出し部２４が受光部２３から読み出した撮像信号および基準信号を増幅するバッファ２６と、を有する。なお、第１チップ２１のより詳細な構成については、図３を参照して後述する。
　第２チップ２２は、伝送ケーブル３およびコネクタ部５を介して、第１チップ２１から出力される撮像信号をプロセッサ６へ送信する送信部として機能するバッファ２７を有する。なお、第１チップ２１と第２チップ２２に搭載される回路の組み合わせは設定の都合に合わせて適宜変更可能である。
　また、撮像部２０は、伝送ケーブル３を介してプロセッサ６内の電源部６１で生成された電源電圧ＶＤＤをグランドＧＮＤとともに受け取る。撮像部２０に供給される電源電圧ＶＤＤとグランドＧＮＤとの間には、電源安定用のコンデンサＣ１００が設けられている。
　コネクタ部５は、アナログ・フロント・エンド部５１（以下、「ＡＦＥ部５１」という）と、撮像信号処理部５２と、を有する。コネクタ部５は、内視鏡２（撮像部２０）とプロセッサ６とを電気的に接続し、電気信号を中継する中継処理部として機能する。コネクタ部５と撮像部２０は、伝送ケーブル３で接続され、コネクタ部５とプロセッサ６とは、コイルケーブルにより接続される。また、コネクタ部５は、光源装置８にも接続されている。
　ＡＦＥ部５１は、撮像部２０から伝送された撮像信号を受信し、抵抗などの受動素子でインピーダンスマッチングを行った後、コンデンサで交流成分をとりだし、分圧抵抗で動作点を決定する。ＡＦＥ部５１は、撮像部２０から伝送されたアナログの撮像信号にＡ／Ｄ変換を行ってデジタルの撮像信号として撮像信号処理部５２へ出力する。
　撮像信号処理部５２は、ＡＦＥ部５１から入力されるデジタルの撮像信号に対して、縦ライン除去やノイズ除去等の所定の信号処理を行ってプロセッサ６へ出力する。撮像信号処理部５２は、例えばＦＰＧＡ（Field　Programmable　Gate　Array）を用いて構成される。また、撮像信号処理部５２は、プロセッサ６から供給され、内視鏡２の各構成部の動作の基準となる基準クロック信号（例えば、２７ＭＨｚのクロック信号）に基づいて、各フレームのスタート位置を表す同期信号を生成して、基準クロック信号とともに、伝送ケーブル３を介して撮像部２０のタイミング生成部２５へ出力する。ここで、同期信号には、水平同期信号と垂直同期信号とが含まれる。
　プロセッサ６は、内視鏡システム１の全体を統括的に制御する制御装置である。プロセッサ６は、電源部６１と、画像信号処理部６２と、を備える。
　電源部６１は、電源電圧ＶＤＤを生成し、この生成した電源電圧をグランドＧＮＤとともに、コネクタ部５および伝送ケーブル３を介して、撮像部２０に供給する。
　画像信号処理部６２は、撮像信号処理部５２で信号処理が施されたデジタルの撮像信号に対して、同時化処理、ホワイトバランス（ＷＢ）調整処理、ゲイン調整処理、ガンマ補正処理、デジタルアナログ（Ｄ／Ａ）変換処理、フォーマット変換処理等の画像処理を行って画像信号に変換し、この画像信号を表示装置７へ出力する。
　表示装置７は、画像信号処理部６２から入力される画像信号に基づいて、撮像部２０が撮像した画像を表示する。表示装置７は、液晶や有機ＥＬ（Electro　Luminescence）等の表示パネル等を用いて構成される。
　〔第１チップの構成〕
　次に、上述した第１チップ２１の詳細な構成について説明する。図３は、図２に示す第１チップ２１の詳細な構成を示すブロック図である。図４は、第１チップ２１の構成を示す回路図である。
　図３および図４に示すように、第１チップ２１は、受光部２３と、読み出し部２４（駆動部）と、タイミング生成部２５と、バッファ２６と、ヒステリシス回路２８と、を有する。
　ヒステリシス回路２８は、伝送ケーブル３を介して入力された基準クロック信号および同期信号の波形整形を行い、この波形整形を行った基準クロック信号および同期信号をタイミング生成部２５へ出力する。
　タイミング生成部２５は、ヒステリシス回路２８で整形された基準クロック信号および同期信号に基づき、各種駆動信号（φＴａ、φＴｂ、φＲ、φＸ、φＶＣＬ、φＨＣＬＲ、φＨＣＬＫ、φＭＵＸＳＥＬ、φＨＳＨ）を生成し、垂直走査部２４１、ノイズ除去部２４３、水平走査部２４５、マルチプレクサ２６０（以下、「ＭＵＸ２６０」という）、および基準電圧生成部２４６に供給する。
　読み出し部２４は、垂直走査部２４１（行選択回路）と、定電流源２４２と、ノイズ除去部２４３と、列ソースフォロアトランジスタ２４４（第１のトランジスタ）と、水平走査部２４５（列選択回路）と、基準電圧生成部２４６と、を含む。
　垂直走査部２４１は、タイミング生成部２５から供給される駆動信号（φＴ、φＲ、φＸ）に基づき、受光部２３の選択された行＜Ｎ＞（Ｎ＝０，１，２，…，ｎ－１，ｎ）に行選択信号φＴａ＜Ｎ＞、φＴｂ＜Ｎ＞、φＲ＜Ｎ＞およびφＸ＜Ｎ＞を印加して、受光部２３の各単位画素２３０を定電流源２４２で駆動し、撮像信号および画素リセット時のノイズ信号を垂直転送線２３９に転送し、ノイズ除去部２４３に出力する。
　ノイズ除去部２４３は、各単位画素２３０の出力ばらつきと、画素リセット時のノイズ信号とを除去し、各単位画素２３０で光電変換された撮像信号を列ソースフォロアトランジスタ２４４に出力する。なお、ノイズ除去部２４３の詳細は、図４を参照して後述する。
　水平走査部２４５は、タイミング生成部２５から供給される駆動信号（φＨＣＬＫ）に基づき、受光部２３の選択された列＜Ｍ＞（Ｍ＝０，１，２，…，ｍ－１，ｍ）に列選択信号φＨＣＬＫ＜Ｍ＞を印加し、各単位画素２３０で光電変換された撮像信号を、列ソースフォロアトランジスタ２４４を介して水平転送線２５８に転送し、マルチプレクサ２６０に出力する。
　マルチプレクサ２６０は、タイミング生成部２５から供給される駆動信号（φＭＵＸＳＥＬ）により駆動され、水平転送線２５８を通じて入力される撮像信号と基準電圧生成部２４６で生成される基準電圧Ｖｒｅｆ（定電圧信号）とを交互に、バッファ２６へ出力する。ここで、出力される基準電圧Ｖｒｅｆは、コネクタ部５の撮像信号処理部５２等において、撮像信号伝送時の伝送ケーブル３で重畳される同相ノイズ除去のために利用される。なお、必要に応じて、マルチプレクサ２６０の入力側にゲイン調整のためのアンプを設けてもよい。
　バッファ２６は、ノイズ除去された撮像信号と基準電圧Ｖｒｅｆ（定電圧信号）とを必要に応じて増幅して、交互に第２チップ２２に出力する。
　第１チップ２１の受光部２３には、多数の単位画素２３０が二次元マトリクス状に配列される。各単位画素２３０は、光電変換素子２３１（フォトダイオード）および光電変換素子２３２と、電荷変換部２３３と、転送トランジスタ２３４（第１の転送部）および転送トランジスタ２３５と、電荷変換部リセット部２３６（トランジスタ）と、画素ソースフォロアトランジスタ２３７と、画素出力スイッチ２３８（信号出力部）と、を含む。なお、本明細書では、１または複数の光電変換素子と、それぞれの光電変換素子から信号電荷を電荷変換部２３３に転送するための転送トランジスタとを単位セルと呼ぶ。すなわち、単位セルには１または複数の光電変換素子と転送トランジスタの組が含まれ、各単位画素２３０には、１つの単位セルが含まれる。
　光電変換素子２３１および光電変換素子２３２は、入射光をその光量に応じた信号電荷量に光電変換して蓄積する。光電変換素子２３１および光電変換素子２３２は、カソード側がそれぞれ転送トランジスタ２３４および転送トランジスタ２３５の一端側に接続され、アノード側がグランドＧＮＤに接続される。電荷変換部２３３は、浮遊拡散容量（ＦＤ）からなり、光電変換素子２３１および光電変換素子２３２で蓄積された電荷を電圧に変換する。
　転送トランジスタ２３４および転送トランジスタ２３５は、それぞれ光電変換素子２３１および光電変換素子２３２から電荷変換部２３３に電荷を転送する。転送トランジスタ２３４および転送トランジスタ２３５のそれぞれのゲートには、行選択信号（行選択パルス）φＴａおよびφＴｂが供給される信号線が接続され、他端側には、電荷変換部２３３に接続される。転送トランジスタ２３４および転送トランジスタ２３５は、垂直走査部２４１から信号線を介して行選択信号φＴａおよびφＴｂが供給されると、オン状態となり、光電変換素子２３１および光電変換素子２３２から電荷変換部２３３に信号電荷を転送する。
　電荷変換部リセット部２３６は、電荷変換部２３３を所定電位にリセットする。電荷変換部リセット部２３６は、一端側が電源電圧ＶＤＤに接続され、他端側が電荷変換部２３３に接続され、ゲートには行選択信号φＲが供給される信号線が接続される。電荷変換部リセット部２３６は、垂直走査部２４１から信号線を介して行選択信号φＲが供給されると、オン状態となり、電荷変換部２３３に蓄積された信号電荷を放出させ、電荷変換部２３３が所定電位にリセットする。
　画素ソースフォロアトランジスタ２３７は、一端側が電源電圧ＶＤＤに接続され、他端側が画素出力スイッチ２３８の一端側に接続され、ゲートには電荷変換部２３３で電圧変換された信号（画像信号またはリセット時の信号）が入力される。
　画素出力スイッチ２３８は、電荷変換部２３３で電圧変換された信号を垂直転送線２３９に出力する。画素出力スイッチ２３８は、他端側が垂直転送線２３９に接続され、ゲートには、行選択信号φＸが供給される信号線が接続される。画素出力スイッチ２３８は、画素出力スイッチ２３８のゲートに垂直走査部２４１から信号線を介して行選択信号φＸが供給されると、オン状態となり、画像信号またはリセット時の信号を垂直転送線２３９に転送する。
　垂直転送線２３９は、単位画素２３０における縦ライン毎に設けられ、単位画素２３０から出力される撮像信号を転送する。
　定電流源２４２は、垂直転送線２３９の各々に設けられる。定電流源２４２は、一端側が垂直転送線２３９に接続され、他端側がグランドＧＮＤに接続され、ゲートにはバイアス電圧Ｖｂｉａｓ１が印加される。定電流源２４２は、単位画素２３０を駆動し、単位画素２３０の出力を垂直転送線２３９へ読み出す。垂直転送線２３９へ読み出された信号は、ノイズ除去部２４３に入力される。
　ノイズ除去部２４３は、転送容量２５２（キャパシタ）と、クランプスイッチ２５３（第２のトランジスタ）と、を含む。
　転送容量２５２は、一端側が垂直転送線２３９に接続され、他端側が列ソースフォロアトランジスタ２４４に接続される。
　クランプスイッチ２５３は、一端側が基準電圧生成部２４６からクランプ電圧Ｖｃｌｐが供給される信号線に接続され、他端側が転送容量２５２と列ソースフォロアトランジスタ２４４間に接続され、ゲートにはタイミング生成部２５から駆動信号φＶＣＬが入力される。ノイズ除去部２４３に入力される撮像信号は、ノイズ成分を含んだ光ノイズ和信号である。
　転送容量２５２は、タイミング生成部２５から、駆動信号φＶＣＬがクランプスイッチ２５３のゲートに入力されると、クランプスイッチ２５３がオン状態となり、基準電圧生成部２４６から供給されるクランプ電圧Ｖｃｌｐによりリセットされる。ノイズ除去部２４３でノイズ除去された撮像信号は、列ソースフォロアトランジスタ２４４のゲートに入力される。
　ノイズ除去部２４３は、サンプリング用のコンデンサ（サンプリング容量）を必要としないため、転送容量２５２（ＡＣ結合コンデンサ）の容量は、列ソースフォロアトランジスタ２４４の入力容量に対する十分な容量であればよい。加えて、ノイズ除去部２４３は、サンプリング容量の無い分、第１チップ２１における占有面積を小さくすることができる。
　列ソースフォロアトランジスタ２４４は、一端側が電源電圧ＶＤＤに接続され、他端側が列選択スイッチ２５４（第３のトランジスタ）の一端側に接続され、ゲートにはノイズ除去部２４３でノイズ除去された撮像信号が入力される。なお、本実施の形態１では、列ソースフォロアトランジスタ２４４（第１のトランジスタ）およびクランプスイッチ２５３（第２のトランジスタ）がカラム読み出し回路として機能する。
　列選択スイッチ２５４は、一端側が列ソースフォロアトランジスタ２４４の他端側に接続され、他端側が水平転送線２５８（第２の転送線）に接続され、ゲートには水平走査部２４５から列選択信号φＨＣＬＫ＜Ｍ＞を供給するための信号線が接続される。列選択スイッチ２５４は、列＜Ｍ＞の列選択スイッチ２５４のゲートに水平走査部２４５から列選択信号φＨＣＬＫ＜Ｍ＞が供給されると、オン状態となり、列＜Ｍ＞の垂直転送線２３９の信号（ノイズ除去部２４３でノイズ除去された撮像信号）を水平転送線２５８に転送する。なお、本実施の形態１では、列選択スイッチ２５４がカラム走査回路として機能する。
　水平リセットトランジスタ２５６は、一端側がグランドＧＮＤに接続され、他端側が水平転送線２５８に接続され、ゲートにはタイミング生成部２５から駆動信号φＨＣＬＲが入力される。水平リセットトランジスタ２５６は、タイミング生成部２５から駆動信号φＨＣＬＲが水平リセットトランジスタ２５６のゲートに入力されると、オン状態となり、水平転送線２５８をリセットする。
　定電流源２５７は、一端側が水平転送線２５８に接続され、他端側がグランドＧＮＤに接続され、ゲートにはバイアス電圧Ｖｂｉａｓ２が印加される。定電流源２５７は、撮像信号を垂直転送線２３９から水平転送線２５８へ読み出す。水平転送線２５８へ読み出された撮像信号は、サンプルホールド部２５５に入力される。
　水平転送線２５８は、列選択スイッチ２５４の各々に接続され、列ソースフォロアトランジスタ２４４を介して撮像信号を転送する。
　サンプルホールド部２５５は、サンプルホールドスイッチ２６２（トランジスタ）と、サンプル容量（コンデンサ）２６３と、オペアンプ２６４と、を有する。サンプルホールドスイッチ２６２は、一端側が水平転送線２５８に接続され、他端側がオペアンプ２６４の入力に接続され、水平転送線２５８を介して、撮像信号と水平リセット時のノイズ信号とが入力される。サンプル容量２６３の一端側は、サンプルホールドスイッチ２６２の他端側とオペアンプ２６４の入力とに接続され、他端側はグランドＧＮＤに接続される。オペアンプ２６４の出力は、オペアンプ２６４の反転入力端子に接続されるとともに、マルチプレクサ２６０の入力に接続される。サンプルホールド部２５５は、サンプルホールドスイッチ２６２がオフ状態になる直前の電圧をサンプル容量２６３に保持し、サンプルホールドスイッチ２６２がオフ状態になっている間は、サンプル容量２６３に保持した電圧を出力する。
　本実施の形態１では、垂直転送線２３９からのノイズ除去後の撮像信号の読み出しと、水平リセットトランジスタ２５６による水平転送線２５８のリセットとを交互に行うことにより、列方向の撮像信号のクロストークを抑制することが可能となる。また、サンプルホールド部２５５のサンプルホールドスイッチ２６２を、ノイズ除去後の撮像信号の転送時にオン状態とし、リセット時のノイズ信号の転送時にオフ状態とすることにより、ノイズ除去後の撮像信号のみをオペアンプ２６４に出力することが可能となる。第１チップ２１がサンプルホールド部２５５を備えることにより、後段の増幅回路の帯域を半分にするとともに、レンジを抑制することができる。
　マルチプレクサ２６０は、サンプルホールド部２５５から出力されるノイズ除去された撮像信号と、基準電圧生成部２４６で生成される基準電圧Ｖｒｅｆとを交互に、第２チップ２２に出力する。
　第２チップ２２では、ノイズ除去された撮像信号と基準電圧Ｖｒｅｆとの交流成分のみを、伝送ケーブル３を介して、コネクタ部５に伝送する。
　図５は、本実施の形態１に係る内視鏡システム１の受光部２３の基準電圧生成部２４６の構成を示す回路図である。基準電圧生成部２４６（定電圧信号生成部）は、２つの抵抗２９１および２９２からなる抵抗分圧回路と、駆動信号φＶＳＨで駆動されるスイッチ２９３（トランジスタ）と、電源から独立させて、揺らぎから開放させるためのサンプリング容量２９４（コンデンサ）と、を含む。基準電圧生成部２４６は、スイッチ２９３の駆動により駆動信号φＶＳＨが駆動するタイミングで、受光部２３と同じ電源電圧ＶＤＤから基準電圧Ｖｒｅｆ（定電圧信号）と、ノイズ除去部２４３のクランプ電圧Ｖｃｌｐとを生成する。
　基準電圧Ｖｒｅｆは、基準電圧Ｖｒｅｆとクランプ電圧Ｖｃｌｐとが同じ電源から同じタイミングで生成されるため、ノイズ除去部２４３から出力される撮像信号に対する電源揺らぎの影響を反映する。また、基準電圧Ｖｒｅｆは、伝送ケーブル３での伝送ノイズ情報を伝送中に反映する。したがって、ノイズ除去された撮像信号と基準電圧Ｖｒｅｆとを交互にコネクタ部５に伝送することにより、コネクタ部５において、相関二重サンプリング等のノイズ除去処理を行い、伝送中のノイズを除去した撮像信号を得ることができる。
　次に、上述した列ソースフォロアトランジスタ２４４、転送容量２５２、クランプスイッチ２５３および列選択スイッチ２５４の配置について説明する。図６は、少なくとも列ソースフォロアトランジスタ２４４、転送容量２５２、クランプスイッチ２５３および列選択スイッチ２５４を含む第１チップ２１の平面図である。図７は、少なくとも転送容量２５２を含む位置で第１チップ２１を切断した断面図である。
　図６および図７に示すように、転送容量２５２（キャパシタ）は、第１の拡散層３０に形成された第１の電極２５２ａを有するトレンチ構造をなす。また、転送容量２５２は、第１の拡散層３０に形成されたトレンチ２５２ｂと、トレンチ２５２ｂの中に形成された誘電膜２５２ｃと、を有する。誘電膜２５２ｃは、ＳｉＯ２（酸化シリコン）、Ｓｉ３Ｎ４（窒化シリコン）、Ａｌ２Ｏ３（酸化アルミニウム）、ＨｆＯ２（酸化ハフニウム）、ＺｒＯ２（酸化ジルコニウム）、Ｔａ２Ｏ５（酸化タンタル）、ＴｉＯ２（酸化チタン）、Ｙ２Ｏ３（酸化イットリウム）およびＬａ２Ｏ３（酸化ランタン）などを用いて形成される。さらに、転送容量２５２は、第１の電極２５２ａが誘電膜２５２ｃの内側に形成されている。また、第１の拡散層３０に垂直転送線２３９が接続されている。これにより、画素出力スイッチ２３８からの撮像信号は、第１の拡散層３０に伝達される。
　列ソースフォロアトランジスタ２４４（第１のトランジスタ）は、ゲートにトレンチ２５２ｂを介して第１の電極２５２ａが接続され、ドレインに電源電圧ＶＤＤが接続され、ソースに列選択スイッチ２５４（第３のトランジスタ）が接続される。列ソースフォロアトランジスタ２４４は、垂直転送線２３９を介して画素出力スイッチ２３８から出力された撮像信号を増幅し、この撮像信号を、列選択スイッチ２５４を介して水平転送線２５８に出力する。
　クランプスイッチ２５３（第２のトランジスタ）は、ソースにトレンチ２５２ｂを介して第１の電極２５２ａが接続され、ドレインに基準電圧生成部２４６からクランプ電圧Ｖｃｌｐが供給される信号線が接続される。クランプスイッチ２５３は、タイミング生成部２５から、駆動信号φＶＣＬが入力されると、オン状態となり、トレンチ２５２ｂ内部の第１の電極２５２ａの電位を基準電圧生成部２４６から供給されるクランプ電圧Ｖｃｌｐにリセットし、垂直転送線２３９を介して画素出力スイッチ２３８から出力された撮像信号のみを列ソースフォロアトランジスタ２４４に伝達する。
　列選択スイッチ２５４（第３のトランジスタ）は、転送容量２５２を介して垂直転送線２３９に接続され、列ソースフォロアトランジスタ２４４を介して垂直転送線２３９から撮像信号を水平転送線２５８に出力させる。
　さらに、列ソースフォロアトランジスタ２４４およびクランプスイッチ２５３で構成されるカラム読み出し回路の各々を第２の拡散層３１によって分離する。
　以上説明した本発明の実施の形態１によれば、転送容量２５２をトレンチ構造とすることで、小型化と高画質化との両立を実現することができる。
（実施の形態１の変形例１）
　次に、本発明の実施の形態１の変形例１について説明する。図８は、本発明の実施の形態１の変形例１における転送容量を含む位置で切断した第１チップの断面図である。なお、本実施の形態１の変形例１において、上述した実施の形態１に係る内視鏡システム１と同一の構成には同一の符号を付して説明を省略する。
　図８に示すように第１チップ２１ｂは、上述した実施の形態１に係る転送容量２５２の垂直転送線２３９に接続される第１の電極２５２ａに換えて、第１の電極２５２ｄおよび第２の電極２５２ｅを有する。第２の電極２５２ｅは、不純物ドープ型のポリシコンを用いて形成され、トレンチ２５２ｂに埋め込むことによって形成される。誘電膜２５２ｃは、第２の電極２５２ｅの中に形成される。また、第１の電極２５２ｄは、誘電膜２５２ｃの内側に形成される。さらに、第１の電極２５２ｄは、誘電膜２５２ｃを挟んで第２の電極２５２ｅと対向する位置に設けられる。さらにまた、第１の拡散層３０は、第２の電極２５２ｅおよび垂直転送線２３９それぞれに接続される。
　以上説明した本発明の実施の形態１の変形例１によれば、第２の拡散層３１に形成されたトレンチ２５２ｂに第２の電極２５２ｅを設けた後に、誘電膜２５２ｃおよび第１の電極２５２ｄを形成するので、高エネルギーのイオン注入機を用いることなく、深いトレンチ２５２ｂを形成することができる。
（実施の形態１の変形例２）
　次に、本発明の実施の形態１の変形例２について説明する。図９は、本発明の実施の形態１の変形例２における転送容量を含む位置で切断した第１チップの断面図である。なお、本実施の形態１の変形例２において、上述した実施の形態１に係る内視鏡システム１と同一の構成には同一の符号を付して説明を省略する。
　図９に示す第１チップ２１ｃは、第１の拡散層３０と第２の拡散層３１とを分離する分離部材３２を有する。具体的には、第１チップ２１ｃは、シリコン酸化膜の層を有するＳＯＩ（Silicon　On　Insulator）基板を用いて構成し、トレンチ２５２ｂより深いディープトレンチを第２の拡散層３１に形成するとともに、シリコン酸化膜等の分離部材３２を注入することによって、第１の拡散層３０と第２の拡散層３１とを分離する。
　以上説明した本実施の形態１の変形例２によれば、分離部材３２によって第１の拡散層３０と第２の拡散層３１とを分離するので、列ソースフォロアトランジスタ２４４の容量を減少させることができる。
（実施の形態２）
　次に、本発明の実施の形態２について説明する。実施の形態２では、第１チップの構成が上述した実施の形態１に係る第１チップ２１の構成と異なる。具体的には、本実施の形態２に係る第１チップとして積層型のイメージャチップを用いる。このため、以下においては、本実施の形態２に係る第１チップの構成について説明する。なお、上述した実施の形態１に係る内視鏡システム１と同一の構成には同一の符号を付して説明を省略する。
　図１０は、本発明の実施の形態２に係る第１チップにおける列ソースフォロアトランジスタ、転送容量、クランプスイッチおよび列選択スイッチを含む平面図である。図１１は、本発明の実施の形態２に係る転送容量を含む位置で第１チップを切断した断面図である。なお、図１０および図１１においては、説明を簡略化するため、単位画素２３０等の構成を省略している。
　図１０および図１１に示す第１チップ２１ｄは、前面照射型（Front　Side　Illumination）のイメージャチップを用いて構成される。第１チップ２１ｄは、画素チップ４０と、回路チップ４１と、画素チップ４０と回路チップ４１とを電気的に接続する接続部４２（バンプ）と、接続部４２と回路チップ４１との間に設けられた第１の電極４３と、を備える。第１チップ２１ｄは、回路チップ４１、第１の電極４３、接続部４２および画素チップ４０の順に積層されて形成される。
　回路チップ４１は、列ソースフォロアトランジスタ２４４、クランプスイッチ２５３および列選択スイッチ２５４が配設される。
　第１の電極４３は、列ソースフォロアトランジスタ２４４に積層して設けられ、下端側が列ソースフォロアトランジスタ２４４に接続し、上端側が接続部に接続される。
　接続部４２は、第１の電極４３に積層して設けられ、下端側が第１の電極４３に接続され、上端側が画素チップ４０に接続される。接続部４２は、例えば金等を用いて構成される。
　画素チップ４０は、垂直転送線２３９および転送容量２５２が配置されている。なお、画素チップ４０には、単位画素２３０（図示せず）が配置されている。転送容量２５２は、第１の拡散層３０に形成されたトレンチ２５２ｂと、トレンチ２５２ｂの中に形成された誘電膜２５２ｃと、誘電膜２５２ｃの内側に形成された電極２５２ｆと、第１の拡散層３０を分離する第２の拡散層３１と、を有する。また、第１の拡散層３０は、垂直転送線２３９に接続される。
　以上説明した本発明の実施の形態２によれば、列ソースフォロアトランジスタ２４４、クランプスイッチ２５３および列選択スイッチ２５４等の回路を画素チップ４０と異なる回路チップ４１に配設したので、上述した実施の形態１に比してさらなる小型化を図ることができる。
　なお、本発明の実施の形態２では、画素チップ内に複数の転送容量を設けてもよい。これにより、より高画質な撮像信号を得ることができる。
（実施の形態３）
　次に、本発明の実施の形態３について説明する。本実施の形態３では、第１チップとして裏面照射型のイメージャチップを用いる。このため、以下においては、本実施の形態３に係る第１チップの構成について説明する。なお、上述した実施の形態１に係る内視鏡システム１と同一の構成には同一の符号を付して説明を省略する。
　図１２は、本発明の実施の形態３に係る第１チップにおける回路チップの平面図である。図１３は、本発明の実施の形態３に係る第１チップにおける転送容量を含む位置で切断した断面図である。なお、図１２および図１３において、説明を簡略化するため、単位画素２３０等の構成を省略している。
　図１２および図１３に示す第１チップ２１ｅは、裏面照射型（Back　Side　Illumination）のイメージャチップを用いて構成される。第１チップ２１ｅは、画素チップ４０ａと、回路チップ４１ａと、画素チップ４０ａと回路チップ４１ａとを電気的に接続する接続部４２（バンプ）と、を備える。第１チップ２１ｅは、画素チップ４０ａ、接続部４２および回路チップ４１ａの順に積層されて形成される。
　画素チップ４０ａは、垂直転送線２３９および転送容量２５２が配置されている。なお、画素チップ４０ａには、単位画素２３０（図示せず）が配置されている。転送容量２５２は、第１の拡散層３０に形成されたトレンチ２５２ｂと、トレンチ２５２ｂの中に形成された誘電膜２５２ｃと、誘電膜の内側に形成された第１の電極２５２ａと、第１の拡散層３０を分離する第２の拡散層３１と、を有する。また、第１の拡散層３０は、垂直転送線２３９に接続される。
　接続部４２は、第１の電極２５２ａに積層して設けられ、下端側が第１の電極２５２ａに接続され、上端側が回路チップ４１ａに接続される。接続部４２は、例えば金等を用いて構成される。
　回路チップ４１ａは、列ソースフォロアトランジスタ２４４、クランプスイッチ２５３および列選択スイッチ２５４が配設される。
　以上説明した本発明の実施の形態３によれば、列ソースフォロアトランジスタ２４４、クランプスイッチ２５３および列選択スイッチ２５４等の回路を画素チップ４０ａと異なる回路チップ４１ａに配設したので、上述した実施の形態１に比してさらなる小型化を図ることができる。
　このように、本発明は、ここでは記載していない様々な実施の形態を含みうるものであり、請求の範囲によって特定される技術的思想の範囲内で種々の設計変更等を行うことが可能である。
　１　内視鏡システム
　２　内視鏡
　３　伝送ケーブル
　４　操作部
　５　コネクタ部
　６　プロセッサ
　７　表示装置
　８　光源装置
　２０　撮像部
　２１，２１ｂ，２１ｃ，２１ｄ，２１ｅ　第１チップ
　２２　第２チップ
　２３　受光部
　２４　読み出し部
　２５　タイミング生成部
　２６，２７，　バッファ
　２８　ヒステリシス回路
　３０　第１の拡散層
　３１　第２の拡散層
　３２　分離部材
　４０，４０ａ　画素チップ
　４１，４１ａ　回路チップ
　４２　接続部
　４３，２５２ａ，２５２ｄ　第１の電極
　５１　ＡＦＥ部
　５２　撮像信号処理部
　６１　電源部
　６２　画像信号処理部
　２３０　単位画素
　２３１，２３２　光電変換素子
　２３３　電荷変換部
　２３４，２３５　転送トランジスタ
　２３６　電荷変換部リセット部
　２３７　画素ソースフォロアトランジスタ
　２３８　画素出力スイッチ
　２３９　垂直転送線
　２４１　垂直走査部
　２４２，２５７　定電流源
　２４３　ノイズ除去部
　２４４　列ソースフォロアトランジスタ
　２４５　水平走査部
　２４６　基準電圧生成部
　２５２　転送容量
　２５２ｂ　トレンチ
　２５２ｃ　誘電膜
　２５２ｅ　第２の電極
　２５２ｆ　電極
　２５３　クランプスイッチ
　２５４　列選択スイッチ
　２５５　サンプルホールド部
　２５６　水平リセットトランジスタ
　２５８　水平転送線
　２６０　マルチプレクサ
　２６２　サンプルホールドスイッチ
　２６３，２９４　サンプル容量
　２６４　オペアンプ
　２９１，２９２　抵抗
　２９３　スイッチ
　Ｃ１００　コンデンサ

Claims (6)

  1. 　二次元マトリクス状に配置され、外部から光を受光し、受光量に応じた撮像信号を生成して出力する複数の画素と、
    　前記複数の画素の配置における縦ライン毎に設けられ、前記複数の画素の各々から出力される前記撮像信号を転送する複数の第１の転送線と、
    　前記複数の第１の転送線の各々に設けられ、第１の拡散層に形成された第１の電極を有するトレンチ構造をなす複数のキャパシタと、
    　前記第１の電極にゲートが接続され、前記撮像信号を増幅する第１のトランジスタと、前記第１の電極にソースが接続され、前記キャパシタを所定の電位にリセットする第２のトランジスタと、を有し、前記複数の第１の転送線の各々に設けられ、第２の拡散層によって前記キャパシタから分離された複数のカラム読み出し回路と、
    　前記キャパシタを介して前記第１の転送線に接続され、前記第１のトランジスタを介して前記第１の転送線から前記撮像信号を出力させる第３のトランジスタを有し、前記複数のカラム読み出し回路の各々に設けられた複数のカラム走査回路と、
    　前記第３のトランジスタに接続され、前記第１のトランジスタを介して前記撮像信号を転送する第２の転送線と、
    　前記第２の転送線に接続され、前記複数の第１の転送線の各々から前記撮像信号を前記第２の転送線へ出力させる定電流源と、
    　を備えたことを特徴とする撮像素子。
  2. 　前記キャパシタは、
    　前記第１の拡散層に形成されたトレンチと、
    　前記トレンチの中に形成された誘電膜と、
    　を有し、
    　前記第１の電極は、前記誘電膜の内側に設けられ、
    　前記第１の転送線は、前記第１の拡散層に接続されていることを特徴とする請求項１に記載の撮像素子。
  3. 　前記キャパシタは、
    　前記第２の拡散層に形成されたトレンチと、
    　前記トレンチの中に形成された第２の電極と、
    　前記第２の電極の中に形成された誘電膜と、
    　を有し、
    　前記第１の電極は、前記誘電膜の内側に設けられるとともに、前記誘電膜を挟んで前記第２の電極と対向する位置に設けられ、
    　前記第１の拡散層は、前記第２の電極および前記第１の転送線それぞれに接続されていることを特徴とする請求項１に記載の撮像素子。
  4. 　前記第１の拡散層と前記第２の拡散層とを分離する分離部材をさらに備えたことを特徴とする請求項１～３のいずれか一つに記載の撮像素子。
  5. 　前記複数のカラム読み出し回路、前記複数のカラム走査回路、前記第２の転送線および前記定電流源を配置した回路チップと、
    　前記回路チップに積層され、前記複数の画素、前記複数の第１の転送線および前記複数のキャパシタを配置した画素チップと、
    　前記第１の電極と前記第１のトランジスタとを接続する接続部と、
    　を備え、
    　前記キャパシタは、
    　前記第１の拡散層に形成されたトレンチと、
    　前記トレンチの中に形成された誘電膜と、
    　を有し、
    　前記第１の電極は、前記誘電膜の内側に設けられるとともに、前記第１の転送線に接続されていることを特徴とする請求項１に記載の撮像素子。
  6. 　前記複数の画素、前記複数の第１の転送線および前記複数のキャパシタを配置した画素チップと、
    　前記画素チップに積層され、前記複数のカラム読み出し回路、前記複数のカラム走査回路、前記第２の転送線および前記定電流源を配置した回路チップと、
    　前記第１の電極と前記第１のトランジスタとを接続する接続部と、
    　を備え、
    　前記キャパシタは、
    　前記第１の拡散層に形成されたトレンチと、
    　前記トレンチの中に形成された誘電膜と、
    　を有し、
    　前記第１の電極は、前記誘電膜の内側に形成され、
    　前記第１の転送線は、前記第１の拡散層に接続されていることを特徴とする請求項１に記載の撮像素子。
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