JPWO2018198802A1 - 固体撮像装置および撮像装置 - Google Patents

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Abstract

固体撮像装置（１）は、複数の画素が行列状に配置された画素アレイ部（１２）、および、第１の接続部（１３０）を有する第１の半導体基板（１０）と、外部と電気的に接続するための複数のパッド電極（２５９）からなるパッド部（２５０）、および、第２の接続部（２３０）を有し、前記画素アレイ部（１２）を制御する第２の半導体基板（２０）とを備え、前記第１の半導体基板（１０）と前記第２の半導体基板（２０）とは積層かつ接合され、前記第１の接続部（１３０）と前記第２の接続部（２３０）とは電気的に接続されており、前記第１の半導体基板（１０）は、前記第２の半導体基板（２０）と実質的に同じサイズであり、前記パッド電極（２５９）は、前記第２の半導体基板（２０）のみに有する。

Description

本開示は、固体撮像装置および撮像装置に関する。
以下、図２６を用いながら、特許文献１で開示された従来技術の固体撮像装置を説明する。図２６より、固体撮像装置１０１０Ａは、半導体基板としての第１チップ１０２０と第２チップ１０３０とを有し、第１チップ１０２０が上側に、第２チップが下側に積層されたいわゆる積層構造となっている。
第１チップ１０２０は、複数の画素１０４０からなる画素アレイ部１０２１と、周縁部に、パッド部１２２１及びパッド部１２２２と、ビア１２３１及びビア１２３２とを有する。第２チップ１０３０は、信号処理部１０３１とメモリ部１０３２とデータ処理部１０３３と制御部１０３４とを有する。
画素アレイ部１０２１に配置された各々の画素１０４０は信号線にアナログ信号を出力する。
信号処理部１０３１は、信号線に出力されたアナログ信号をデジタル信号化し（ＡＤ変換）、デジタル信号化したデータをフレームレートよりも速い第１速度でメモリ部１０３２に転送する。
メモリ部１０３２は、信号処理部１０３１により生成されたデータを保持する。
データ処理部１０３３は、第１速度よりも遅い第２速度でメモリ部１０３２から画素のデータを読み出す。
制御部１０３４は、メモリ部１０３２に格納されたデータの制御などを行う。
国際公開第２０１４／００７００４号
しかしながら、上記の従来技術によれば、チップサイズを小型化するに従い、第１チップ１０２０において、パッド部１２２２の占める割合が大きくなり、撮像エリアつまり画素アレイ部１０２１の面積率が小さくなってしまうという問題が発生する。言い換えれば、高画素化と、チップの小型化の両立が困難となる。ここでの高画素化とは、チップ面積に占める撮像エリアの割合を増加させることをいう。
内視鏡カメラや、超小型監視カメラや、車載カメラや、モバイル製品の分野において、特許文献１の構成通りにパッド部１２２１およびパッド部１２２２を第１チップ１０２０に配置すると、チップサイズに対しパッド部１２２１およびパッド部１２２２の占める割合が大きくなってしまう。
例えば、チップサイズが約３ｍｍ角、約２ｍｍ角、約１ｍｍ角である場合、仮にパッドのサイズを０．１５ｍｍ角とすると、パッド部の占める割合が最低でも１０％程度、１５％程度、３０％程度となる。その結果、チップサイズに占める撮像エリアの面積の割合はチップの小型化に従い、どんどん小さくなってしまう。つまり高画素化が困難となる。
なお、近年は、実装を含めたチップの小型化の要求が高まっており、例えば、ＴＳＶ（Through Silicon Via）を用いたＣＳＰ（Chip Size Package）の実装技術があるが、特許文献１で示された固体撮像装置の構成を用いると、第１チップ１０２０と、第２チップ１０３０とを重ねた積層型センサにおいて、パッド（第１チップ）の下に、回路（第２チップ）が配置されているためＴＳＶ領域の確保が困難となる。
つまり、第１チップと第２チップとの積層体を実装する実装基板の裏面にある半田ボールと、第１チップにあるパッドを接続することができない。上述の構成ではＣＳＰの実装技術を用いることができない。上記を実現するにはＴＳＶ領域を確保する必要があり、チップサイズが必然と大きくなる。
上記課題に鑑み、本開示は、チップサイズに占める撮像エリアの面積の割合を増加させる高画素化と、チップの小型化とを両立できる固体撮像装置および撮像装置を提供することを目的とする。
上記課題を解決するために本開示の一態様に係る固体撮像装置は、複数の画素が行列状に配置された画素アレイ部、および、第１の接続部を有する第１の半導体基板と、外部と電気的に接続するための複数のパッド電極からなるパッド部、および、第２の接続部を有し、前記画素アレイ部を制御する第２の半導体基板とを備え、前記第１の半導体基板と前記第２の半導体基板とは積層かつ接合され、前記第１の接続部と前記第２の接続部とは電気的に接続されており、前記第１の半導体基板は、前記第２の半導体基板と実質的に同じサイズであり、前記パッド電極は、前記第２の半導体基板のみに有する。
また、本開示の一態様に係る撮像装置は、上記の固体撮像装置を備える。
本開示に係る固体撮像装置および撮像装置によれば、チップサイズに占める撮像エリアの面積の割合を増加させる高画素化と、チップの小型化とを両立させることが可能となる。
図１は、実施の形態１に係る固体撮像装置の構成例を示すブロック図である。 図２は、実施の形態１に係る第１の半導体基板のレイアウト例１を示す図である。 図３は、実施の形態１に係る第２の半導体基板のレイアウト例１を示す図である。 図４は、実施の形態１に係る固体撮像装置のパッケージ構成例を示す分解斜視図である。 図５は、実施の形態１に係る固体撮像装置の断面構造例を示す図である。 図６は、実施の形態１の変形例１に係る第２の半導体基板のレイアウト例２を示す図である。 図７は、実施の形態１に係る第２の半導体基板のレイアウト例３を示す図である。 図８は、実施の形態２に係る固体撮像装置の構成例を示す図である。 図９は、実施の形態２に係る第１の半導体基板のレイアウト例１を示す図である。 図１０は、実施の形態２に係る第１の半導体基板のレイアウト例２を示す図である。 図１１は、実施の形態２に係る第２の半導体基板のレイアウト例１を示す図である。 図１２は、実施の形態２に係る第２の半導体基板のレイアウト例２を示す図である。 図１３は、実施の形態２に係る第２の半導体基板のレイアウト例３を示す図である。 図１４は、実施の形態３に係る固体撮像装置の構成例を示す図である。 図１５は、実施の形態３に係る第１の半導体基板のレイアウト例１を示す図である。 図１６は、実施の形態３に係る第１の半導体基板のレイアウト例２を示す図である。 図１７は、実施の形態３に係る第２の半導体基板のレイアウト例１を示す図である。 図１８は、実施の形態３に係る第２の半導体基板のレイアウト例２を示す図である。 図１９は、実施の形態３に係る第２の半導体基板のレイアウト例３を示す図である。 図２０は、実施の形態４に係る実装基板の表面に配置された接続部と裏面に配置された半田ボールとの接続例を示す図である。 図２１は、実施の形態５に係る固体撮像装置の構成例を示す図である。 図２２は、実施の形態６に係る固体撮像装置の構成例を示す図である。 図２３は、実施の形態７に係る撮像装置としての軟性内視鏡の例を示す図である。 図２４は、実施の形態７に係る撮像装置としての車載カメラを搭載した自動車の例を示す図である。 図２５は、実施の形態７に係る撮像装置の構成の一例を示すブロック図である。 図２６は、従来の固体撮像装置の構成を示す図である。
以下、各実施の形態について、図面を参照しながら具体的に説明する。
なお、以下で説明する各実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、構成要素、構成要素の配置位置及び接続形態などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
また、本開示の固体撮像装置及び撮像装置について、実施の形態に基づいて説明してきたが、本開示に係る固体撮像装置及び撮像装置は、以下の実施の形態に限定されるものではない。以下の実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、以下の実施の形態に対して本開示の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本開示に係る固体撮像装置または撮像装置を内蔵した各種機器も本開示に含まれる。
また、以下の本開示において、平面方向とは、第１の半導体基板（第１のチップ）、第２の半導体基板（第２のチップ）、または第３の半導体基板（第３のチップ）において、基板表面と平行となる方向のことを表す。
（実施の形態１）
図１は、実施の形態１に係る固体撮像装置１の構成例を示すブロック図である。
同図において、固体撮像装置１は、第１の半導体基板１０（第１のチップとも呼ぶ）と、第２の半導体基板２０（第２のチップとも呼ぶ）とを備える。第１の半導体基板１０は、画素アレイ部１２と、第１の接続部１３０とを備える。第２の半導体基板２０は、垂直走査部２１と、ＡＤ変換部２２と、メモリ部２３と、周辺部２４と、第２の接続部２３０と、パッド部２５０（ＰＡＤ部とも呼ぶ）とを備える。
第１の半導体基板１０において、画素アレイ部１２は、行列状に配置された複数の画素１１を備える。
第１の接続部１３０は、画素アレイ部１２からの信号を伝達するための複数の第１の接続電極１３９からなる。複数の第１の接続電極１３９は、第１の半導体基板１０の２面（表面と裏面）のうち、第２の半導体基板２０の表面に対向するよう裏面に接続している。また、第２の半導体基板２０上の垂直走査部２１は、第１の半導体基板１０上の画素アレイ部１２の画素行を走査する。
垂直走査部２１により、画素アレイ部１２の画素のデータは、画素列毎の信号線にアナログ信号を出力する。
ＡＤ変換部２２は、画素列毎に出力されたアナログ信号をデジタル信号に変換する。
メモリ部２３は、ＡＤ変換部２２で変換されたデジタル信号を一時記憶する。
周辺部２４は、データ処理部２５と、出力バッファ部２６と、制御回路２７と、ＰＬＬ（Phase Locked Loop）回路２８とを備える。
データ処理部２５は、メモリ部２３に格納されたデータを最適なデータに変換し、かつ最適なタイミングで出力バッファ部２６を介して外部へ出力する。
出力バッファ部２６は、データ処理部２５からのデータを外部へ出力する。
制御回路２７は、垂直走査部２１と、ＡＤ変換部２２と、メモリ部２３と、データ処理部２５と、出力バッファ部２６とを制御する。
ＰＬＬ回路２８は、パッド部２５０を介して入力されるマスタークロック信号ＭＣＬＫに基づいて内部基準クロック信号を生成する。
第２の接続部２３０は、複数の第２の接続電極２３９からなる。
複数の第２の接続電極２３９は、第２の半導体基板２０の２面（表面と裏面）のうち第１の半導体基板１０の裏面に対向するよう表面に露出し、複数の第１の接続電極１３９に対向する位置に配置され、複数の第１の接続電極１３９と電気的かつ物理的に接続される。
パッド部２５０は、外部と電気的に接続するための複数のパッド電極２５９からなる。
複数の第１の接続電極１３９および、複数の第２の接続電極２３９のそれぞれのサイズは、固体撮像装置１の平面視においてパッド電極２５９よりも小さい。
上記の第１の半導体基板１０は、第２の半導体基板２０と実質的に同じサイズである。
第１の半導体基板１０と、第２の半導体基板２０は、第１の接続部１３０と、第２の接続部２３０とが電気的な接続によって積層されている。また、第１の半導体基板１０は、パッド電極を有しない。なお、実質的に同じサイズというのは、完全に同じサイズでもよいし、人の目から見て同じと感じられるサイズであればよい。
固体撮像装置１に供給されるアナログ電源ＡＶＤＤと、アナロググラウンドＡＧＮＤと、デジタル電源ＶＤＤと、デジタルグラウンドＧＮＤと、ＰＬＬ回路２８で必要なマスタークロック信号ＭＣＬＫと、固体撮像装置１の制御をつかさどる外部信号ＳＤＩ、ＳＣＫは、パッド部２５０を介して、まず第２の半導体基板２０に供給され、第１の半導体基板１０はパッド電極を有していないので、上記の電源、グラウンド、外部信号等は、第１の半導体基板１０には直接供給されず、第２の半導体基板２０を介して供給される。上記に図示していない信号についても同様である。
図２は、実施の形態１に係る第１の半導体基板１０のレイアウト例１を示す図である。
同図において、第１の半導体基板１０は、複数の画素１１が行列状に配置された画素アレイ部１２と、第１の接続領域１３０ａ、１３０ｂ、１３０ｃおよび１３０ｄとを有する。なお、画素アレイ部１２において、行方向つまり同図の横方向における画素の並びを画素行と呼び、列方向つまり同図の縦方向における画素の並びを画素列と呼ぶ。
図１に示した第１の接続部１３０は、４つの第１の接続領域１３０ａ、１３０ｂ、１３０ｃ、１３０ｄに分割配置される。すなわち、複数の第１の接続部１３０は、４つの第１の接続領域１３０ａ、１３０ｂ、１３０ｃ、１３０ｄに分散配置される。複数の第１の接続電極１３９のそれぞれは、第２の接続電極２３９に接続可能なビア（ＶＩＡとも呼ぶ）、もしくはＴＳＶとして形成される。
また、第１の半導体基板１０において、第１の接続領域１３０ａ、１３０ｂ、１３０ｃ、１３０ｄは、第１のチップの４辺に沿って端に配置されている。画素アレイ部１２は、第１の接続領域１３０ａ、１３０ｂ、１３０ｃ、１３０ｄよりも内側の領域に配置される。
なお、第１の接続領域１３０ａと、第１の接続領域１３０ｂの大半は、各画素列の出力を第２の半導体基板２０に渡す第１の接続電極１３９群と、画素アレイ部１２の電源とグラウンドを受け取る第１の接続電極１３９群とを含む。第１の接続領域１３０ｃと第１の接続領域１３０ｄの大半は各画素行を制御するための信号を第２の半導体基板２０から受け取る第１の接続電極１３９群と、画素アレイ部１２の電源と、グラウンドと、を受け取る第１の接続電極１３９群とを含む。
更に、第１の接続部１３０は、第１の接続領域１３０ａ、１３０ｂ、１３０ｃ、１３０ｄのうち、１３０ａと１３０ｂのどちらか一方と、１３０ｃと１３０ｄのどちらか一方の少なくとも２つに分割した構成をとってもよい。
また、第１の接続領域１３０ａ、１３０ｂ、１３０ｃ、１３０ｄのそれぞれに配置された第１の接続電極１３９の個数は１個もしくは複数個のどちらでもよく、物理的に配置できればいくつでもよい。また、固体撮像装置１の平面視において、第１の接続電極１３９の１個あたりのサイズはパッド電極２５９の１個あたりのサイズに対して非常に小さく無視できる。第１の接続領域１３０ａ、１３０ｂ、１３０ｃ、１３０ｄの領域において、第１の接続電極１３９が配置されていない一部の領域、つまり空き領域については、空き領域内に収まるサイズであれば、画素以外の機能ブロックを配置してもよい。
上記の構成により、第１の半導体基板１０の端に第１の接続領域１３０ａ、１３０ｂ、１３０ｃ、１３０ｄを配置し、第１の半導体基板１０から外部と電気的に接続可能なパッド電極２５９を無くすことで、チップサイズに占める画素アレイ部の割合を増加させることができ、高画素化とチップの小型化とを両立することができ、画素アレイ部１２に配置されている画素１１の画素数を増やすことが可能となる。
図３は、実施の形態１に係る第２の半導体基板２０のレイアウト例１を示す図である。
同図において、第２の半導体基板２０は、垂直走査部２１と、ＡＤ変換部２２と、メモリ部２３と、周辺部２４と、パッド部２５０と、第２の接続領域２３０ａ、２３０ｂ、２３０ｃおよび２３０ｄとで構成されている。
図１に示した第２の接続部２３０は、４つの第２の接続領域２３０ａ、２３０ｂ、２３０ｃ、２３０ｄに分割されている。すなわち、複数の第２の接続電極２３９は、４つの第２の接続領域２３０ａ、２３０ｂ、２３０ｃ、２３０ｄに分散配置されている。複数の第２の接続電極２３９のそれぞれは、第１の接続電極１３９に接続可能なＶＩＡ、もしくはＴＳＶとして形成される。
なお、第２の接続部２３０は、第２の接続領域２３０ａ、２３０ｂ、２３０ｃ、２３０ｄのうち、２３０ａと２３０ｂのどちらか一方と、２３０ｃと２３０ｄのどちらか一方の少なくとも２つに分割した構成をとってもよい。
なお、第２の接続領域２３０ａ、２３０ｂ、２３０ｃ、２３０ｄに配置される第２の接続電極２３９の個数は、第１の半導体基板１０と接続が可能であればいくつでもよい。また、固体撮像装置１の平面視において、第２の接続電極２３９の１個あたりのサイズはパッド電極２５９の１個あたりのサイズに対して非常に小さく無視できる。第２の半導体基板２０おいて、垂直走査部２１と、ＡＤ変換部２２と、メモリ部２３と、周辺部２４と、パッド部２５０は、第２の接続領域２３０ａ、２３０ｂ、２３０ｃ、２３０ｄよりも内側の領域に配置される。
更に、垂直走査部２１は第２の接続領域２３０ｃ側もしくは第２の接続領域２３０ｄ側のどちらか一方に配置してもよいし、第２の接続領域２３０ｃ側と、第２の接続領域２３０ｄ側の双方に１つずつ配置してもよい。なお、双方に１つずつ配置した場合は、２つの垂直走査部２１は同じ構成とする。この場合、画素アレイ部１２の複数の画素行には、左右両側から同じタイミングの走査信号が供給してもよい。その場合、画素アレイ部１２の左側には、同図左の垂直走査部２１から第２の接続領域２３０ｃおよび第１の接続領域１３０ｃを介して走査信号が供給され、複数の画素行の右側には、同図右の垂直走査部２１から第２の接続領域２３０ｄおよび第１の接続領域１３０ｄを介して走査信号が供給されることになる。これにより、例えば、画素行の左右端部での走査信号の電圧降下の差を抑制できる。
第２の半導体基板２０おいて、ＡＤ変換部２２は第２の接続領域２３０ａ側もしくは第２の接続領域２３０ｂ側のどちらか一方に配置される。メモリ部２３はＡＤ変換部２２に隣接し、ＡＤ変換部２２よりも内側の領域に配置される。周辺部２４はＡＤ変換部２２が第２の接続領域２３０ａ側に隣接して配置された場合は、第２の接続領域２３０ｂ側に配置され、ＡＤ変換部２２が第２の接続領域２３０ｂ側に隣接して配置された場合は、第２の接続領域２３０ａ側に配置される。なお、第２の半導体基板２０上の空き領域には周辺部２４の一部を配置する。パッド部２５０はメモリ部２３と周辺部２４に隣接し、チップの中央付近に配置する。パッド電極２５９は、第２の半導体基板２０の裏面に露出するように配置される。言い換えれば、パッド電極２５９は、第２の半導体基板２０の２面（表面と裏面）のうち第１の半導体基板１０と対抗しない面（裏面）に露出するように配置される。なお、パッド部２５０に配置しているパッド電極２５９の個数は、例えば、電源２個、グラウンド２個、外部信号６個の計１０個のパッドが存在した場合は、チップの中央付近に１０個配置すればよい。なお、パッド電極２５９の数１０個は一つの例であり、１０個に限らず、必要に応じた個数を配置すればよい。
図４は、実施の形態１に係る固体撮像装置１のパッケージ構成例を示す分解斜視図である。
同図において、固体撮像装置１は、カバー板４１と、トップレンズ層４２と、カラーフィルタ層４３と、第１の半導体基板１０と、第２の半導体基板２０と、実装基板５０とを備える。カバー板４１と、トップレンズ層４２と、カラーフィルタ層４３と、第１の半導体基板１０と、第２の半導体基板２０と、実装基板５０は、実質的に同じサイズであり、上から下にこの順に積層される。
実装基板５０は、第２の半導体基板２０の下に積層され、実装基板５０の裏面には複数の半田ボール５１を有する。
なお、カラーフィルタ層４３を入れた場合と、カラーフィルタ層４３を入れない場合において、双方の段差を打ち消す手段の一つとして、透明な段差調整用層を入れてもよい。
更に、図４の固体撮像装置１の断面構造の詳細について具体的に説明する。
図５は、実施の形態１に係る固体撮像装置の断面構造例を示す図である。同図は、図２および図３の２点鎖線における断面構造の例を表す。
同図において、第１の半導体基板１０の上には、最上面にカバー板４１と、カバー板４１の下にトップレンズ層４２と、トップレンズ層４２の下にカラーフィルタ層４３が配置されている。
カバー板４１は、最上面に位置する透光性の高い透明な板であり、例えばガラスまたは樹脂製である。
トップレンズ層４２は、カバー板４１の下に積層され、複数の画素１１に対応する複数のマイクロレンズを有する。各マイクロレンズは入射する光を、対応する画素１１に集光する。
カラーフィルタ層４３は、トップレンズ層４２の下に積層され、複数の画素１１に対応する複数のカラーフィルタを有する。各カラーフィルタは、Ｒ、Ｇ、Ｂの何れかの色もしくは他の色に対応する。
第１の半導体基板１０は、カラーフィルタ層４３の下に積層される。第１の半導体基板１０内の周辺の領域には第１の接続部１３０を構成する第１の接続電極１３９が形成され、周辺の領域よりも内側の領域には画素アレイ部１２が形成される。
第１の半導体基板１０の画素アレイ部１２が形成される領域には、シリコン基板１９８上に、光電変換する複数のフォトダイオード３００と、複数のフォトダイオード３００を制御する複数のゲート３０１と、ゲート３０１を制御するために、複数の第１の配線３０２と、複数の第２の配線３０３とを有する。また、画素アレイ部１２が形成される領域にはゲート３０１と、第１の配線３０２と、第２の配線３０３とを適宜接続するビアも含まれる。
第１の半導体基板１０の周辺の領域には、第１の接続電極１３９がビア（ＶＩＡ）またはＴＳＶにより形成される。ここで、ＶＩＡは、異なる配線層の配線同士を垂直方向に接続するように形成された電極である。配線層は、シリコン基板内部の配線層、表面の配線層、裏面の配線層を含む。なお、ここでいうシリコン基板は、第１の半導体基板１０、第２の半導体基板２０が該当する。
また、ＴＳＶ(Through Silicon Via)は、シリコン貫通電極またはシリコン貫通配線と呼ばれるビアの一種である。ＴＳＶは周知の技術により製造される。本明細書では、ＴＳＶは、必ずしもシリコン基板の表面から裏面まで貫通していなくてもよく、シリコン基板の表面または裏面からシリコン基板内部の配線層までを接続するビアであってもよい。図５の第１の接続電極１３９は、３つの部分から構成される。１つ目は、第１の半導体基板１０の２面のうち第２の半導体基板２０に対向する面の配線層に形成された配線または電極である。２つ目は、第１の半導体基板１０内部の配線層に形成された配線または電極である。３つ目は、１つ目と２つ目の配線または電極の間を接続するビアまたはＴＳＶである。第１の接続電極１３９は、第１の半導体基板１０の２面のうち第２の半導体基板２０に対向する面に露出し、第２の半導体基板２０の第２の接続電極２３９と電気的にも物理的にも接続されている。
第２の半導体基板２０は、第１の半導体基板１０の下に積層される。第２の半導体基板２０には、シリコン基板２９８上に、垂直走査部２１、ＡＤ変換部２２、メモリ部２３、周辺部２４を構成するための各機能ブロックを制御するために必要不可欠な複数の拡散層２９９と、拡散層２９９を制御する複数のゲート２００と、ゲート２００を制御するための複数の第１の配線２０１と、複数の第２の配線２０２と、複数の第３の配線２０３と、複数の第４の配線２０４がチップ一様に配置されている。また、第２の半導体基板２０の周辺の領域には、第２の接続部２３０を構成する第２の接続電極２３９がビアまたはＴＳＶにより形成される。図５の第２の接続電極２３９は、３つの部分から構成される。１つ目は、第２の半導体基板２０の２面のうち第１の半導体基板１０に対向する面の配線層に形成された配線または電極である。２つ目は、第２の半導体基板２０内部の配線層に形成された配線または電極である。３つ目は、１つ目と２つ目の配線または電極の間を接続するビアまたはＴＳＶである。第２の接続電極２３９は、第２の半導体基板２０の２面のうち第１の半導体基板１０に対向する面に露出し、第１の半導体基板１０の第１の接続電極１３９と電気的にも物理的にも接続されている。
第２の半導体基板２０の裏面の中央を含む領域には、第２の半導体基板２０と実装基板５０を電気的に接続するパッド部２５０を構成するパッド電極２５９が配置される。パッド電極２５９は、実装基板５０の接続電極５２と電気的かつ物理的に接続される。
なお、拡散層２９９と、ゲート２００と、第１の配線２０１と、第２の配線２０２と、第３の配線２０３と、第４の配線２０４は、ビアにより接続され、パッド電極２５９はＴＳＶにより第１の配線２０１と接続されている。また、パッド電極２５９の上空を除き、拡散層２９９、ゲート２００、第１の配線２０１、第２の配線２０２、第３の配線２０３、第４の配線２０４は、この順にチップ内に積層される。
第２の半導体基板２０の下に実装基板５０が配置されている。実装基板５０は、第２の半導体基板２０の下に積層され、実装基板５０の裏面には複数の半田ボール５１を有する。実装基板５０は、チップの中央付近に第２の半導体基板２０と接続する接続電極５２が配置されている。実装基板５０はさらに、接続電極５２と裏面に配置された半田ボール５１を接続するための配線５３を備える。同図の配線５３は、実装基板５０の表面から裏面にまでを貫通するシリコン貫通配線（ＴＳＶ）を含んでいてもよい。
なお、第１の半導体基板１０と、第２の半導体基板２０との貼り合わせた場合において、例えば、基板の表面をプラズマで活性化して（プラズマ処理して）接合するプラズマ活性化接合、および、接着剤による接合などを用いることができる。
上述の構成により、第２の半導体基板２０にパッド部２５０を配置することで、第１の半導体基板１０にパッド電極がなく、画素数を増加し、高画素化が可能となる。また、固体撮像装置１が、第１の半導体基板１０と第２の半導体基板２０を含むことで、第２の半導体基板２０で発生するノイズが、第１の半導体基板１０に伝播することがなくなり、ランダムノイズなどのノイズを抑制することができる。
さらに、第２の半導体基板２０では、パッド電極２５９を上下左右の４辺に分散配置するのではなく、第２の半導体基板２０の中央付近に配置している。例えば、複数の電源とグラウンドを集約することでパッド電極２５９の数が抑制でき、チップの小型化を実現できる。
また、カバー板４１と、トップレンズ層４２と、カラーフィルタ層４３と、第１の半導体基板１０と、第２の半導体基板２０と、実装基板５０とで構成された固体撮像装置１は、ＴＳＶを用いたＣＳＰの実装技術を用いることで、実装形態も含めたサイズの小型化を実現することができる。
以上、図面を用いて説明した実施の形態１に係る固体撮像装置１によれば、画素アレイ部１２の面積拡大（高画素化）とともに、第２の半導体基板２０で発生したノイズを第１の半導体基板１０に伝播しない構成にすることで、ランダムノイズなどのノイズを抑制することができる。さらに、第１の半導体基板１０上のチップ端に第１の接続部１３０と、第２の半導体基板２０上のチップ端に第２の接続部２３０と、第２の半導体基板２０上の中央付近もしくは下端に外部との接続可能なパッド部２５０を配置することで、第１の半導体基板１０上の上下左右に分散配置されていた複数のパッド電極２５９を第２の半導体基板２０に集約することができ、チップを小型化することができる。
（実施の形態１の変形例１）
実施の形態１の変形例１における固体撮像装置１は、図１、２、４、５と同じであるが、次の点が異なっている。すなわち、第２の半導体基板２０が図３ではなく図６のレイアウト例２に対応する点が異なっている。以下、異なる点を中心に説明する。
図６は、実施の形態１の変形例１に係る第２の半導体基板２０のレイアウト例２を示す図である。
同図において、第２の半導体基板２０は、図３と比べて、周辺部２４の代わりに周辺回路２４Ａおよび周辺回路２４Ｂの２つが配置される点と、ＡＤ変換部２２およびメモリ部２３の配置領域が少し小さくなっている点とが異なっている。周辺回路２４Ａおよび周辺回路２４Ｂは、周辺部２４を２つに分割した回路である。つまり、周辺回路２４Ａは、図３の周辺部２４の一部分の回路に対応する。周辺回路２４Ｂは、周辺部２４の残りの部分の回路に対応する。ＡＤ変換部２２およびメモリ部２３の配置領域は、図３よりも少し小さくなっているが、機能的には図３と同じである。
周辺回路２４Ａは、ＡＤ変換部２２の位置によって、第２の接続領域２３０ａ側もしくは第２の接続領域２３０ｂ側に配置される。周辺回路２４Ｂは、メモリ部２３に隣接し、メモリ部２３よりも内側に配置される。パッド部２５０は、チップ中央付近に配置され、周辺回路２４Ａと周辺回路２４Ｂとに挟まれる形で配置する。
なお、周辺回路２４Ａと周辺回路２４Ｂの面積は周辺回路２４Ａの面積よりも大きい関係で、更に、周辺回路２４Ａと周辺回路２４Ｂを構成する個々の機能ブロックは、チップ上の熱（動作上に発生した熱）分布の偏りを打ち消すために、周辺回路２４Ａと、周辺回路２４Ｂとに分散配置する。また、ＡＤ変換部２２と、メモリ部２３と、周辺回路２４Ａとの３つの発熱量を足した発熱量と、周辺回路２４Ｂの発熱量はほぼ同一となり、チップ上の発熱は一様となる。
上述の構成により、第１の半導体基板１０と第２の半導体基板２０を積層した場合において、下層にある第２の半導体基板２０上で発生した熱が一様となるため、上層にある第１の半導体基板１０上が受ける発熱も一様となり、画像にムラがなくなる。すなわち画質の低下を抑制することができる。
（実施の形態１の変形例２）
実施の形態１の変形例２における固体撮像装置１は、図１、２、４、５と同じであるが、次の点が異なっている。すなわち、第２の半導体基板２０が図３ではなく図７のレイアウト例３に対応する点が異なっている。以下、異なる点を中心に説明する。
図７は、実施の形態１の変形例２に係る第２の半導体基板２０のレイアウト例３を示す図である。
同図において、第２の半導体基板２０は、図３と比べて、ＡＤ変換部２２、メモリ部２３および周辺部２４がそれぞれ２つに分割されて配置される点が異なっている。すなわち、ＡＤ変換部２２の代わりに第１のＡＤ変換回路２２ａおよび第２のＡＤ変換回路２２ｂが配置される。メモリ部２３の代わりに第１のメモリ回路２３ａおよび第２のメモリ回路２３ｂが配置される。周辺部２４の代わりに第１の周辺回路２４ａおよび第２の周辺回路２４ｂが配置される。
ＡＤ変換部２２、メモリ部２３および周辺部２４は、例えば、画素アレイ部１２の画素列の総数の半分ずつに対応するように分割される。例えば、第１のＡＤ変換回路２２ａ、第１のメモリ回路２３ａおよび第１の周辺回路２４ａは、奇数の画素列の信号に対応し、第２のＡＤ変換回路２２ｂ、第２のメモリ回路２３ｂおよび第２周辺回路２４ｂは、偶数の画素列の信号に対応する。
また、第２の接続領域２３０ａからパッド部２５０にかけて、第１のＡＤ変換回路２２ａ、第１のメモリ回路２３ａ、第１の周辺回路２４ａがこの順に配置される。同様に、第２の接続領域２３０ｂからパッド部２５０にかけて、第２のＡＤ変換回路２２ｂ、第２のメモリ回路２３ｂ、第２の周辺回路２４ｂがこの順に配置される。
第１の周辺回路２４ａは、第１のメモリ回路２３ａに隣接し、第１のメモリ回路２３ａよりも、第２の半導体基板２０の内側に配置される。第２の周辺回路２４ｂは、第２のメモリ回路２３ｂに隣接し、第２のメモリ回路２３ｂよりも、第２の半導体基板２０の内側に配置される。パッド部２５０は、第１の周辺回路２４ａと第２の周辺回路２４ｂとに挟まれるように隣接し、チップの中央付近に配置される。
なお、第１のＡＤ変換回路２２ａと、第２のＡＤ変換回路２２ｂは、同じ構成でよい。第１のメモリ回路２３ａと、第２のメモリ回路２３ｂは、同じ構成でよい。第１周辺回路２４ａと、第２周辺回路２４ｂは、同じ構成とは限らない。
上述の構成により、上下対称にほぼ同じ構成の機能ブロックを配置することで、第２の半導体基板２０のチップ全体の熱分布を一様にすることができ、第１の半導体基板１０にある画素アレイ部１２は、下層にある第２の半導体基板２０で発生した熱の影響を受けにくくなり、画像ムラが少なくなる。更に、チップの上下にＡＤ変換部２２とメモリ部２３を配置（搭載）したことで、全画素の読出し時間を従来比で１／２となり、より高速化を実現することができる。
以上説明してきたように、実施の形態１に係る固体撮像装置１は、複数の画素１１が行列状に配置された画素アレイ部１２、および、第１の接続部１３０を有する第１の半導体基板１０と、外部と電気的に接続するための複数のパッド電極２５９からなるパッド部２５０、および、第２の接続部２３０とを有し、画素アレイ部１２を制御する第２の半導体基板２０とを備える。第１の半導体基板１０と、第２の半導体基板２０とは、第１の接続部１３０と、第２の接続部２３０との電気的な接続によって積層されている。第１の半導体基板１０は、第２の半導体基板２０と実質的に同じサイズであり、第１の半導体基板１０は、パッド電極を有しない。
これにより、チップサイズに占める画素アレイ部の割合を増加させることができ、高画素化と、チップの小型化とを両立することができる。
ここで、第２の半導体基板２０上には、ＡＤ変換２２によりデジタル信号化されたデータ（画素データ）を外部へ出力する出力バッファ部２６と、出力バッファ部２６を制御する制御回路２７とを備え、第２の半導体基板２０において、パッド部２５０、出力バッファ部２６、および制御回路２７は、固体撮像装置１の平面視において第２の接続部２３０よりも中心側に配置してもよい。
これによれば、第２の半導体基板２０上に、複数のパッド電極２５９をチップの４辺に分散配置するのではなく、中心付近に集約することができ、チップを小型化することができる。
ここで、第１の接続部１３０は、画素アレイ部１２との間で信号を伝達するための複数の第１の接続電極１３９からなり、複数の第１の接続電極１３９は、第１の半導体基板１０の２面（表面と裏面）のうち第２の半導体基板２０に対向する面（裏面）に露出し、第２の接続部２３０は、複数の第２の接続電極２３９からなり、複数の第２の接続電極２３９は、第２の半導体基板２０の２面（表面と裏面）のうち第１の半導体基板１０に対向する面（表面）に露出し、複数の第１の接続電極１３９に対向する位置に配置され、複数の第１の接続電極１３９と電気的に接続され、複数の第１の接続電極１３９および複数の第２の接続電極２３９それぞれのサイズは、平面視においてパッド電極より小さくてもよい。
ここで、複数の第１の接続電極１３９は、複数の第１の接続領域１３０ａ〜１３０ｄに分散配置され、複数の第１の接続領域１３０ａ〜１３０ｄは、平面視において、第１の半導体基板の４辺のうちの２以上の辺に沿って形成された２以上の第１の接続領域を含んでいてもよい。
ここで、複数の第１の接続電極１３９の数は、画素アレイ部１２の画素行数と画素列数との合計よりも多くてもよい。
ここで、複数の第１の接続電極の数は、画素アレイ部１２における画素列数よりも多くてもよい。
ここで、第２の半導体基板２０は、画素アレイ部１２の画素行を走査する垂直走査部２１と、画素アレイ部１２の画素列毎の信号をアナログ信号からデジタル信号に変換するＡＤ変換部２２と、ＡＤ変換後の信号をパッド部２５０経由で外部へ出力する出力バッファ部２６と、垂直走査部２１とＡＤ変換部２２とを制御する制御回路２７とを有し、第２の半導体基板２０において、垂直走査部２１及びＡＤ変換部２２は、上記平面視において第２の接続部２３０よりも中心側に配置されてもよい。
ここで、パッド部２５０は、アナログ用の電源電圧を受けるパッド電極と、デジタル用の電源電圧を受けるパッド電極と、アナログ用のグラウンド線に接続されるパッド電極と、デジタル用のグラウンド線に接続されるパッド電極と、固体撮像装置を制御する各種制御信号をシリアルデータとして受けるパッド電極と、シリアルデータのタイミングを規定するクロック信号を受けるパッド電極と、マスタークロック信号を受けるパッド電極と、出力バッファ部からの信号を出力するパッド電極とを含んでいてもよい。
ここで、固体撮像装置１は、さらに、第１の半導体基板１０および第２の半導体基板２０は実質的に同じサイズであり、第２の半導体基板２０を実装する表面を有する実装基板５０を備えてもよい。実装基板５０は、実装基板５０の裏面に装着された複数の半田ボール５１と、実装基板５０の表面に露出し、第２の半導体基板２０の複数のパッド電極２５９に対向する位置に配置され、複数のパッド電極２５９を接続する複数の接続電極５２と、複数の接続電極５２と複数の半田ボール５１とをそれぞれ接続する複数の配線５３とを有してもよい。
ここで、複数の接続電極５２は、平面視において実装基板の中央を含む領域に配置されていてもよい。
ここで、実装基板５０の複数の配線５３は、実装基板５０の表面から裏面まで実装基板を貫通する貫通配線を含んでいてもよい。
ここで、実装基板５０の複数の接続電極５２はパッド電極であってもよい。
ここで、固体撮像装置１は、さらに、透明なカバー板４１と、カバー板４１の下に積層され複数の画素１１に対応する複数のマイクロレンズを有するトップレンズ層４２と、トップレンズ層４２の下に積層され複数の画素１１に対応する複数のカラーフィルタを有するカラーフィルタ層４３とを有し、第１の半導体基板１０は、カラーフィルタ層４３の下に積層され、カバー板４１、トップレンズ層４２およびカラーフィルタ層４３は、第１の半導体基板１０および第２の半導体基板２０と実質的に同じサイズであってもよい。
ここで、パッド部２５０は、平面視において第２の半導体基板の２０中央を含む領域に配置されてもよい。
ここで、パッド部２５０は、第２の半導体基板２０の裏面に配置されてもよい。
（実施の形態２）
図８は、実施の形態１に係る固体撮像装置１の構成例を示す図である。同図において、固体撮像装置１は、図１と比べて、垂直走査部２１が第２の半導体基板２０ではなく第１の半導体基板１０に備えられる点が異なっている。以下、異なる点を中心に説明する。
垂直走査部２１は、実施の形態１では第２の接続部２３０および第１の接続部１３０を介して画素アレイ部１２に各種走査信号を供給していたが、実施の形態２では画素アレイ部１２に各種走査信号を直接供給する。そのため、図８における第１の接続部１３０の第１の接続電極１３９の総数は、図１よりも少なくなる。同様に図８における第２の接続部２３０の第２の接続電極２３９の総数は、図１よりも少なくなる。
図９は、実施の形態２に係る第１の半導体基板１０のレイアウト例１を示す図である。
同図において、第１の半導体基板１０は、図２と比べて、第１の接続領域１３０ｃと画素アレイ部１２との間に垂直走査部２１が追加された点と、第１の接続領域１３０ｄと画素アレイ部１２との間に垂直走査部２１が追加された点とが異なる。以下異なる点を中心に説明する。
２つの垂直走査部２１は、同じ構成でよく、画素アレイ部１２の左右に、同じタイミングで各種走査信号を供給する。なお、固体撮像装置１は、垂直走査部２１を１つ備える構成でもよい。
上述の構成により、固体撮像装置１は、垂直走査部２１と画素アレイ部１２とを同じ第１の半導体基板１０上に備える。垂直走査部２１と画素アレイ部１２は双方の電源とグラウンドを共通にする、すなわち共通インピーダンスを持つ。これにより、画素アレイ部１２を走査している期間中に、垂直走査部２１と、各々の画素１１が、同じ電源とグラウンドの揺れになり、ランダムノイズやＲＴＳ（Random Telegraph Signal）ノイズなどのノイズを低減することができる。
図１０は、実施の形態２に係る第１の半導体基板１０のレイアウト例２を示す図である。同図の第１の半導体基板１０は、図９と比べて、第１の接続領域１３０ｃおよび第１の接続領域１３０ｄが削除された点が主に異なっている。以下異なる点を中心に説明する。
第１の接続領域１３０ｃおよび第１の接続領域１３０ｄの削除に伴って、２つの垂直走査部２１は、図９と比べて、第１の半導体基板１０の端辺側に配置されている。これにより、画素アレイ部１２の配置領域は、図９よりも左右に拡大されている。
上述の構成により、画素アレイ部１２の配置領域は、図９よりも拡大され、より高画素化することができる。
図１１は、実施の形態２に係る第２の半導体基板２０のレイアウト例１を示す図である。同図において、第２の半導体基板２０は、図３と比べて、垂直走査部２１が削除された点が異なっている。以下異なる点を中心に説明する。図１１において、垂直走査部２１が削除された空き領域には、例えば、周辺部２４の一部の機能ブロックを配置することができる。
図１２は、実施の形態２に係る第２の半導体基板２０のレイアウト例２を示す図である。同図において、第２の半導体基板２０は、図６と比べて、垂直走査部２１が削除された点が異なっている。以下異なる点を中心に説明する。図１２において、垂直走査部２１が削除された空き領域には、例えば、周辺回路２４Ａの一部の機能ブロックや、周辺回路２４Ｂの一部の機能ブロックなどを配置することができる。
図１３は、実施の形態２に係る第２の半導体基板２０のレイアウト例３を示す図である。同図において、第２の半導体基板２０は、図７と比べて、垂直走査部２１が削除された点が異なっている。以下異なる点を中心に説明する。図１３において、垂直走査部２１が削除された空き領域には、例えば、第１周辺回路２４ａの一部の機能ブロックや、第２周辺回路２４ｂの一部の機能ブロックなどを配置することができる。
上述の図１１、図１２、図１３に示した第２の半導体基板２０のレイアウト例１、２、３では、垂直走査部２１は図９と図１０に示す第１の半導体基板１０上に配置されていることを前提とし、第２の半導体基板２０には配置されない。図１１、図１２、図１３において、固体撮像装置１は、第１の接続部１３０と第２の接続部２３０の間で各種走査信号を伝達する必要がなく、実施の形態１と比べて、第１の接続電極１３９および第２の接続電極２３９の総数を大きく減少させることができる。その結果、第２の半導体基板２０上にある第２の接続領域２３０ｃと第２の接続領域２３０ｄは、いずれか一方を削除、もしくは双方を削除してもよい。
上述の構成により、第２の半導体基板２０上の発熱を抑制することができる。
以上、図面を用いて説明した実施の形態２に係る固体撮像装置１によれば、第１の半導体基板１０は、複数の画素１１が２次元状に配置された画素アレイ部１２と、画素アレイ部１２を制御する垂直走査部２１と、チップ端に第１の半導体基板１０と第２の半導体基板２０とを接続する第１の接続部１３０とで構成される。第１の半導体基板１０上の画素アレイ部１２と垂直走査部２１の電源とグラウンドを共通化することで、ランダムノイズなどの主要なノイズを低減することができる。また、第１の半導体基板１０のチップ左右端に配置された第１の接続領域１３０ｃと第１の接続領域１３０ｄに代わり、垂直走査部２１を配置し、さらにチップの上下端に配置された第１の接続領域１３０ａと第１の接続領域１３０ｂから垂直走査部２１の制御信号と、電源と、グラウンドを受け取ることで、画素数の低減を抑制しつつ、チップを小型化することができる。第２の半導体基板２０上の発熱も抑制することができる。
以上説明してきたように、実施の形態２に係る固体撮像装置１において、第１の半導体基板１０は、画素アレイ部１２の画素行を走査する垂直走査部２１を有し、第２の半導体基板２０は、画素アレイ部１２の画素列毎のアナログ信号をデジタル信号に変換するＡＤ変換部２２と、ＡＤ変換後の信号をパッド部２５０経由で外部へ出力する出力バッファ部２６と、ＡＤ変換部２２を制御する制御回路２７とを有し、垂直走査部２１は、平面視において第１の接続部１３０よりも、第１の半導体基板１０の中心側に配置され、ＡＤ変換部２２は、平面視において第２の接続部２３０よりも第２の半導体基板２０の中心側に配置される。
また、第１の半導体基板１０は、画素アレイ部１２の画素行を走査する垂直走査部２１を有し、第２の半導体基板２０は、画素アレイ部１２の画素列毎の信号をＡＤ変換するＡＤ変換部２２と、ＡＤ変換後の信号をパッド部２５０経由で外部へ出力する出力バッファ部２６と、ＡＤ変換部２２を制御する制御回路２７とを有し、垂直走査部２１は、平面視において第１の接続部１３０と重ならないように第１の半導体基板１０の周辺側に配置され、画素アレイ部１２は、平面視において垂直走査部２１および第１の接続部１３０よりも、第１の半導体基板１０の中心側に配置され、ＡＤ変換部２２は、平面視において第２の接続部２３０よりも、第２の半導体基板２０の中心側に配置されてもよい。
（実施の形態３）
図１４は、実施の形態３に係る固体撮像装置１の構成例を示す図である。同図において、固体撮像装置１は、図８と比べて、ＡＤ変換部２２が削除された点と、第１のＡＤ変換回路２２Ａおよび第２のＡＤ変換回路２２Ｂが追加された点とが異なる。以下異なる点を中心に説明する。
第１のＡＤ変換回路２２Ａおよび第２のＡＤ変換回路２２Ｂは、ＡＤ変換部２２を２つに分割した回路である。つまり、第１のＡＤ変換回路２２Ａは、図８のＡＤ変換部２２の一部分の回路に対応する。第２のＡＤ変換回路２２Ｂは、ＡＤ変換部２２の残りの部分の回路に対応する。
第１のＡＤ変換回路２２Ａは、例えば、図８のＡＤ変換部２２にあるアナログ機能の一部に対応し、画素１１から信号を読み出すのに必要な、画素列毎の定電流源回路などである。
第２のＡＤ変換回路２２Ｂは、例えば、図８のＡＤ変換部２２から第１のＡＤ変換回路２２Ａを除いた回路構成である。
図１５は、実施の形態３に係る第１の半導体基板１０に関するレイアウト例１を示す図である。
同図において、第１の半導体基板１０は、図９と比べて、第１のＡＤ変換回路２２Ａａと第１のＡＤ変換回路２２Ａｂとが追加されている点が異なる。以下異なる点を中心に説明する。
第１のＡＤ変換回路２２Ａａおよび第１のＡＤ変換回路２２Ａｂは、図１４の第１のＡＤ変換回路２２Ａを数量的に２つに分割した回路である。例えば、第１のＡＤ変換回路２２Ａａは奇数の画素列に対応し、第１のＡＤ変換回路２２Ａｂは偶数の画素列に対応する。この場合、第１のＡＤ変換回路２２Ａａと第１のＡＤ変換回路２２Ａｂとは、接続先が異なるが回路構成は同じである。さらに具体的には、図１４の第１のＡＤ変換回路２２Ａがｎ１個の定電流回路からなる場合、第１のＡＤ変換回路２２Ａａはｎ１／２個の定電流回路からなり、第１のＡＤ変換回路２２Ａｂもｎ１／２個の定電流回路からなる。
なお、第１のＡＤ変換回路２２Ａａおよび第１のＡＤ変換回路２２Ａｂの一方を備え、他方を備えない場合には、当該一方の第１のＡＤ変換回路は第１のＡＤ変換回路２２Ａと同じ回路構成となる。
なお、第１のＡＤ変換回路２２Ａａおよび第１のＡＤ変換回路２２Ａｂは、第１の接続領域１３０ａ、１３０ｂ、１３０ｃ、１３０ｄの４つのうちの何れか２つに沿って配置してもよい。また、第１のＡＤ変換回路２２Ａを数量的に４分割した第１のＡＤ変換回路２２Ａａ〜２２Ａｄを、第１の接続領域１３０ａ、１３０ｂ、１３０ｃ、１３０ｄの４つに沿って配置してもよい。第１のＡＤ変換回路２２Ａを数量的に３分割した第１のＡＤ変換回路２２Ａａ〜２２Ａｃを、第１の接続領域１３０ａ、１３０ｂ、１３０ｃ、１３０ｄのうちの３つに沿って配置してもよい。
上述の構成により、第１のＡＤ変換回路２２Ａａ、２２Ａｂと画素アレイ部１２の電源とグラウンドを共通化することで、各々の画素１１の読出し期間中において、第１のＡＤ変換回路２２Ａａ、２２Ａｂと、各々の画素１１が、同じ電源とグラウンドの揺れとなり、ランダムノイズを抑制することができる。
図１６は、実施の形態３に係る第１の半導体基板１０に関するレイアウト例２を示す図である。
同図において、第１の半導体基板１０は、図１５と比べて、第１の接続領域１３０ｃと第１の接続領域１３０ｄとが削除された点が主に異なっている。以下異なる点を中心に説明する。
第１の接続領域１３０ｃおよび第１の接続領域１３０ｄの削除に伴って、２つの垂直走査部２１は、図１５と比べて、第１の半導体基板１０の端辺側に配置されている。これにより、画素アレイ部１２の配置領域は、図１５よりも左右に拡大される。
上述の構成により、画素アレイ部１２の配置領域は、図１５よりも拡大され、より高画素化することができる。
図１７は、実施の形態３に係る第２の半導体基板２０のレイアウト例１を示す図である。同図において、第２の半導体基板２０は、図１１と比べて、ＡＤ変換部２２の代わりに第２のＡＤ変換回路２２Ｂを備える点が異なっている。以下異なる点を中心に説明する。
第２のＡＤ変換回路２２Ｂは、上述したように、例えば、図８のＡＤ変換部２２から図１４の第１のＡＤ変換回路２２Ａを除いた回路構成である。より具体的には、第１のＡＤ変換回路２２Ａが画素列毎の定電流回路からなる場合には、第２のＡＤ変換回路２２Ｂは、図８のＡＤ変換部２２から、画素列毎の定電流回路を除外した回路構成である。
図１８は、実施の形態３に係る第２の半導体基板２０のレイアウト例２を示す図である。同図において、第２の半導体基板２０は、図１２と比べて、ＡＤ変換部２２の代わりに第２のＡＤ変換回路２２Ｂを備える点が異なっている。以下異なる点を中心に説明する。
第２のＡＤ変換回路２２Ｂについては、図１７において既に説明した通りである。
図１９は実施の形態３に係る第２の半導体基板２０のレイアウト例３を示す図である。同図において、第２の半導体基板２０は、図１３と比べて、第１のＡＤ変換回路２２ａおよび第２のＡＤ変換回路２２ｂの代わりに、第２のＡＤ変換回路２２Ｂａおよび第２のＡＤ変換回路２２Ｂｂを備える点が異なる。以下異なる点を中心に説明する。
第２のＡＤ変換回路２２Ｂａおよび第２のＡＤ変換回路２２Ｂｂは、図１４の第２のＡＤ変換回路２２Ｂを数量的に２つに分割した回路である。例えば、第２のＡＤ変換回路２２Ｂａは奇数の画素列に対応し、第２のＡＤ変換回路２２Ｂｂは偶数の画素列に対応する。この場合、第２のＡＤ変換回路２２Ｂａと第２のＡＤ変換回路２２Ｂｂとは、接続先が異なるが回路構成は同じである。
上記の図１７、１８、１９は、実施の形態２に係る固体撮像装置１に対し、ＡＤ変換部２２の回路機能のうちの一部のアナログ機能を有する第１のＡＤ変換回路２２Ａを第１の半導体基板１０に配置したため、残りのＡＤ変換機能である第２のＡＤ変換回路２２Ｂを第２の半導体基板２０に配置する。
上述の構成により、第１のＡＤ変換回路２２Ａを第１の半導体基板１０に配置することで、第２の半導体基板２０における発熱を抑制することができる。また、第１のＡＤ変換回路２２Ａを第１の半導体基板１０に配置することで、画素アレイ部１２と、定電流回路のアナロググラウンドを共通化することで、グラウンドの揺れとなり、ランダムノイズを抑制することができる。
以上、図面を用いて説明した実施の形態３に係る固体撮像装置１によれば、第１の半導体基板１０は、複数の画素１１が２次元状に配置された画素アレイ部１２と、画素アレイ部１２を制御する垂直走査部２１と、ＡＤ変換部２２の一部のアナログ機能を有する第１のＡＤ変換回路２２Ａと、チップ端に第１の半導体基板１０と第２の半導体基板２０とを接続する第１の接続部１３０とで構成される。且つ第１の半導体基板１０上の画素アレイ部１２と垂直走査部２１とが、電源とグラウンドの共通化される。画素アレイ部１２と第１のＡＤ変換回路２２ａとが、電源とグラウンドの共通化される。これにより、ランダムノイズなどの主要なノイズを低減することができる。
以上説明してきたように、実施の形態３に係る固体撮像装置１において、第１の半導体基板１０は、画素アレイ部１２の画素行を走査する垂直走査部２１と、画素アレイ部１２の画素列毎の信号に対して、ＡＤ変換の一部を分担する第１のＡＤ変換回路２２Ａとを有し、第２の半導体基板２０は、ＡＤ変換の他の部分を分担する第２のＡＤ変換回路２２Ｂと、ＡＤ変換後の信号を外部へ出力する出力バッファ部２６と、第２のＡＤ変換回路２２Ｂを制御する制御回路２７とを有し、垂直走査部２１および第１のＡＤ変換回路２２Ａは、平面視において第１の接続部１３０よりも第１の半導体基板１０の中心側に配置され、第２のＡＤ変換回路２２Ｂは、平面視において第２の接続部２３０よりも第１の半導体基板１０の中心側に配置される。
また、第１の半導体基板１０は、画素アレイ部１２の画素行を走査する垂直走査部２１と、画素アレイ部１２の画素列毎の信号に対して、ＡＤ変換の一部を分担する第１のＡＤ変換回路２２Ａとを有し、第２の半導体基板２０は、ＡＤ変換の他の部分を分担する第２のＡＤ変換回路２２Ｂと、ＡＤ変換後の信号を外部へ出力する出力バッファ部２６と、第２のＡＤ変換回路２２Ｂを制御する制御回路２７とを有し、画素アレイ部１２は、平面視において垂直走査部２１、第１のＡＤ変換回路２２Ａ、及び第１の接続部１３０よりも、第１の半導体基板１０の中心側に配置され、第２のＡＤ変換回路２２Ｂは、平面視において第２の接続部２３０よりも、第２の半導体基板２０の中心側に配置されてもよい。
（実施の形態４）
実施の形態４における固体撮像装置１は、実施の形態１から３の何れかと同じである。実施の形態４では、実装基板５０の構成例について説明する。
図２０は、実施の形態４に係る実装基板５０の表面に配置された接続部５５と裏面に配置された半田ボール５１との接続例を示す図である。
同図において、実装基板５０は、実装基板５０の裏面に外部と電気的に接続可能な複数の半田ボール５１と、第２の半導体基板２０のパッド部２５０に接続される接続部５５と、半田ボール５１と接続部５５内の接続電極５２とを接続する配線５３とで構成されている。
接続部５５は、複数の接続電極５２を備える。複数の接続電極５２は、第２の半導体基板２０の複数のパッド電極２５９と電気的かつ物理的にそれぞれ接続される。接続部５５は、固体撮像装置１の平面視において第２の半導体基板２０のパッド部２５０に対向する領域に形成される。つまり、複数の接続電極５２は、第２の半導体基板２０の複数のパッド電極２５９に対向する位置に形成される。
まなお、接続電極５２とパッド電極２５９とを接続するＴＳＶ径（ＴＳＶ２とする）と、第１の接続電極１３９および第２の接続電極２３９のＴＳＶの径（ＴＳＶ１とする）は、少なくともＴＳＶ１＜ＴＳＶ２の関係である。ＴＳＶ２はサージなど電気的に大きな負荷がかかっても耐えうる形状となっている。また、ＴＳＶ接続しない場合は、接続電極５２としてパッド電極を設け、第２の半導体基板２０のパッド部２５０と重ね合わせて接続する。
以上、図面を用いて説明した実施の形態４に係る固体撮像装置１によれば、接続部５５をチップの中央付近に配置することで、接続電極５２と、それぞれの半田ボール５１とを接続する配線５３をほぼ等長かつ等負荷に配線にすることができる。複数の配線５３は、半田ボール５１を含め、負荷を均一にすることができるうえ、第１の半導体基板１０と、第２の半導体基板２０と、実装基板５０を含めたＣＳＰにすることで、チップの小型化が実現できる。
（実施の形態５）
図２１は、実施の形態５に係る固体撮像装置１の構成例を示す図である。
同図の固体撮像装置１は、実施の形態１から４の何れかの固体撮像装置と比べて、第２の半導体基板２０が１枚の半導体基板ではなく２枚の半導体基板の積層体として構成される点が異なる。以下異なる点を中心に説明する。
第２の半導体基板２０は、第１のサブ基板２０Ａと第２のサブ基板２０Ｂとの積層体として構成される。第１のサブ基板２０Ａおよび第２のサブ基板２０Ｂは、第１の半導体基板１０と実質的に同じサイズである。
第１のサブ基板２０Ａは、第２の接続部２３０を有する。第２の接続部２３０は、図２１では、第２の接続領域２３０ａ、２３０ｂ、２３０ｃ、２３０ｄに分割配置される。第２の接続部２３０に含まれる複数の第２の接続電極２３９は、第１のサブ基板２０Ａの表面から裏面まで貫通する貫通電極としてもよい。その場合は、第１のサブ基板２０Ａの表面にも裏面にも露出する。上記の接続以外でビアによる接続でもよい。これにより、複数の第２の接続電極２３９は、第１の半導体基板１０の複数の第１の接続電極１３９に接続されるだけでなく、さらに、第２のサブ基板２０Ｂの第３の接続部３３０を構成する複数の第３接続電極にも接続される。また、第１のサブ基板２０Ａは、垂直走査部２１、ＡＤ変換部２２、メモリ部２３、周辺部２４を有する。なお、第１のサブ基板２０Ａは、図８および図１４の第２の半導体基板２０のように、垂直走査部２１を備えなくてもよい。
第２のサブ基板２０Ｂは、第２の接続部２３０と電気的に接続される第３の接続部３３０と、パッド部２５０とを有する。第３の接続部３３０は、図２１では、第３の接続領域３３０ａ、３３０ｂ、３３０ｃ、３３０ｄを含む。第３の接続部３３０は、複数の第３接続電極から構成される。複数の第３の接続電極は、第１のサブ基板２０Ａ裏面の複数の第２の接続電極２３９に対向する位置に形成される。パッド部２５０は、固体撮像装置１の平面視において第２のサブ基板２０Ｂの裏面の中心側に配置される。
以上、図面を用いて説明した実施の形態５に係る固体撮像装置１によれば、第１の半導体基板１０と、第１のサブ基板２０Ａと、第２のサブ基板２０Ｂとを接続する第１の接続部１３０、第２の接続部２３０および第３の接続部３３０をチップの端に配置することで、チップの小型化を実現しつつ、第１の半導体基板１０上の高画素化と、第２のサブ基板２０Ｂに固体撮像装置１の性能を向上することができる新たな機能を追加することができる。例えば、第２のサブ基板２０Ｂは、フレームメモリ機能を持たせたＤＲＡＭなどを備えてもよい。
以上説明してきたように、実施の形態５に係る固体撮像装置１において、第２の半導体基板２０は、第１のサブ基板２０Ａと第２のサブ基板２０Ｂとの積層体であり、第１のサブ基板２０Ａは、第２の接続部２３０を有し、第２のサブ基板２０Ｂは、第２の接続部２３０と電気的に接続される第３の接続部３３０と、パッド部２５０とを有し、パッド部２５０は、固体撮像装置１の平面視において第２のサブ基板２０Ｂの中心側に配置される。
ここで、パッド部２５０は、平面視において第２のサブ基板２０Ｂの中央を含む領域に配置されてもよい。
（実施の形態６）
図２２は、実施の形態６に係る固体撮像装置１の構成例を示す図である。
同図の固体撮像装置１は、実施の形態１から４の何れかの固体撮像装置と比べて、第２の半導体基板２０が１枚の半導体基板ではなく２枚の半導体基板の積層体として構成される点が異なる。以下異なる点を中心に説明する。
第２の半導体基板２０は、第１のサブ基板２０Ａと第２のサブ基板２０Ｂとの積層体として構成される。
第１のサブ基板２０Ａは、第２の接続部２３０と、追加の接続部２６０とを有する。
第２の接続部２３０は、図２２では、第２の接続領域２３０ａ、２３０ｂ、２３０ｃ、２３０ｄに分割配置される。
追加の接続部２６０は、複数の追加の接続電極を備える。複数の追加の接続電極は、第１のサブ基板２０Ａの裏面に露出し、第２のサブ基板２０Ｂ表面の第３の接続部３３０内の複数の第３の接続電極に電気的かつ物理的に接続される。また、第１のサブ基板２０Ａは、垂直走査部２１、ＡＤ変換部２２、メモリ部２３、周辺部２４を有する。なお、第１のサブ基板２０Ａは、図８および図１４の第２の半導体基板２０のように、垂直走査部２１を備えなくてもよい。
第２のサブ基板２０Ｂは、第１のサブ基板２０Ａの追加の接続部２６０と電気的に接続される第３の接続部３３０と、パッド部２５０とを有する。
第３の接続部３３０は、複数の第３の接続電極を備える。複数の第３の接続電極は、第２のサブ基板２０Ｂ表面に露出し、第１のサブ基板２０Ａ裏面の複数の追加接続電極に対向する位置に形成され、複数の追加の接続電極に電気的かつ物理的に接続される。
パッド部２５０は、図２２では、パッド部２５０ａ、２５０ｂ、２５０ｃ、２５０ｄを含み、固体撮像装置１の平面視において第２のサブ基板２０Ｂの辺に沿って端に配置される。
以上、図面を用いて説明した実施の形態６に係る固体撮像装置１によれば、実施の形態５と同じ効果に加えて、第２のサブ基板２０Ｂにおいてパッド部２５０をチップの端に配置することで、機能ごとの括りでパッド電極２５９を配置することが可能となり、信号同士の干渉を抑制できる。例えば、周波数の遅い入力信号と、周波数の早い出力信号を同じ領域に配置しないことで、ＣＰＳの裏面に配置された半田ボールの位置も各々で隣接することがなくなり、固体撮像装置１外において、各々の信号による低周波と高周波の干渉がなくなり、固体撮像装置１の誤動作を防ぐことができる。
以上説明してきたように、実施の形態６に係る固体撮像装置１において、第２の半導体基板２０は、第１のサブ基板２０Ａと第２のサブ基板２０Ｂとの積層体であり、第１のサブ基板２０Ａは、第２の接続部２３０と、追加の接続部２６０とを有し、第２のサブ基板２０Ｂは、追加の接続部２６０と電気的に接続される第３の接続部３３０と、パッド部２５０とを有し、パッド部２５０は、固体撮像装置１の平面視において第２のサブ基板２０Ｂの辺に沿って端に配置される。
ここで、固体撮像装置１は、さらに、第１の半導体基板１０および第２の半導体基板２０と実質的に同じサイズの実装基板５０であって、第２の半導体基板２０を表面に実装する実装基板５０を備え、実装基板５０は、実装基板５０の裏面に装着された複数の半田ボール５１と、実装基板５０の表面に露出し、第２の半導体基板２０の複数のパッド電極２５９に対向する位置に配置され、複数のパッド電極２５９を接続する複数の接続電極５２と、複数の接続電極５２と複数の半田ボール５１とを接続する複数の配線５３とを有し、複数の接続電極５２は、実装基板５０の辺に沿って端に配置されてもよい。
ここで、パッド部２５０は、第２の半導体基板２０の辺に沿って端に配置されてもよい。
（実施の形態７）
上記した実施の形態１〜６に係る固体撮像装置１は、高画素化と小型化を要求される医療機器に関する撮像装置に適している。実施の形態７では、実施の形態１〜６の何れかに係る固体撮像装置１を備える撮像装置について説明する。
高画素化と小型化を要求される撮像装置つまりカメラには、例えば、軟性内視鏡、硬性内視鏡、カプセル内視鏡などがある。
図２３は、実施の形態７に係る撮像装置としての軟性内視鏡の例を示す図である。軟性内視鏡は、ケーブルＭ２と、その先端に固体撮像装置１を備えるカメラＭ１とを有する撮像装置である。同図では、軟性内視鏡が、胃Ｍ３の内壁に生じた腫瘍Ｍ４を撮像する様子を示したものである。
また、監視用カメラとしての撮像装置において、犯人などに感づかれないようにするためには撮像装置の小型化が必須であり、その撮像デバイスとして好適なものである。
また、図２４は、実施の形態７に係る撮像装置としての車載カメラを搭載した自動車の例を示す図である。同図の自動車は、車外の前後に配置される車載カメラＣ１〜Ｃ３、Ｃ５、Ｃ８、Ｃ９と、ドアミラーの代わり配置される車載カメラＣ４、Ｃ６と、車室内に配置されるカメラＣ７を搭載している。車載カメラＣ１〜Ｃ９のそれぞれは、実施の形態１〜６の何れかの固体撮像装置１を備える。車載カメラＣ１〜Ｃ９は、運転時における空力を考慮し、余分なダウンフォースを低減する手段として、上記撮像装置として好適なものである。
また、メガネや時計などの軽量化と小型化が必須なモバイル製品用のカメラに関する撮像装置において、上記撮像装置として好適なものである。
図２５は、実施の形態７に係る撮像装置の構成の一例を示すブロック図である。図２５に示されるように、本実施の形態に係る撮像装置は、レンズ１３１を含む光学系、固体撮像装置１、カメラ信号処理回路１３３およびシステムコントローラ１３４等によって構成されている。レンズ１３１は、被写体からの像光を固体撮像装置１の撮像面に結像する。固体撮像装置１は、レンズ１３１によって撮像面に結像された像光を画素単位で電気信号に変換して得られる画像信号を出力する。この固体撮像装置１として、実施の形態１〜６の何れかに係る固体撮像装置が用いられる。カメラ信号処理回路１３３は、固体撮像装置１から出力される画像信号に対して種々の信号処理を行う。システムコントローラ１３４は、固体撮像装置１やカメラ信号処理回路１３３に対する制御を行う。
このように、本実施の形態に係る撮像装置は、実施の形態１〜６の何れかに係る固体撮像装置１を備える。これによれば、画素の動作マージンを拡大しつつランダムノイズよる画像劣化を抑制する。
本開示は、固体撮像装置および撮像装置に有用であり、医療用途向けカメラや、監視用途向けカメラや、車載用途向けカメラや、一部のモバイル製品向けカメラとして利用可能である。
１ 固体撮像装置
１０ 第１の半導体基板
１１ 画素
１２ 画素アレイ部
２０ 第２の半導体基板
２０Ａ 第１のサブ基板
２０Ｂ 第２のサブ基板
２１ 垂直走査部
２２ ＡＤ変換部
２２Ａ、２２Ａａ、２２Ａｂ 第１のＡＤ変換回路
２２Ｂ、２２Ｂａ、２２Ｂｂ 第２のＡＤ変換回路
２３ メモリ部
２３ａ 第１のメモリ回路
２３ｂ 第２のメモリ回路
２４ 周辺部
２４Ａ、２４Ｂ 周辺回路
２４ａ 第１の周辺回路
２４ｂ 第２の周辺回路
２５ データ処理部
２６ 出力バッファ部
２７ 制御回路
２８ ＰＬＬ回路
４１ カバー板
４２ トップレンズ層
４３ カラーフィルタ層
５０ 実装基板
５１ 半田ボール
５２ 接続電極
５３ 配線
５５ 接続部
１３０ 第１の接続部
１３０ａ、１３０ｂ、１３０ｃ、１３０ｄ 第１の接続領域
１３１ レンズ
１３３ カメラ信号処理回路
１３４ システムコントローラ
１３９ 第１の接続電極
１９８、２９８ シリコン基板
１９９ 拡散層
２００ ゲート
２０１ 第１の配線
２０２ 第２の配線
２０３ 第３の配線
２０４ 第４の配線
２３０ 第２の接続部
２３０ａ、２３０ｂ、２３０ｃ、２３０ｄ 第２の接続領域
２３９ 第２の接続電極
２５０ パッド部
２５９ パッド電極
２６０ 追加の接続部
３００ フォトダイオード
３０１ ゲート層
３０２ 第１の配線
３０３ 第２の配線
３３０ 第３の接続部

Claims (20)

  1. 複数の画素が行列状に配置された画素アレイ部、および、第１の接続部を有する第１の半導体基板と、
    外部と電気的に接続するための複数のパッド電極からなるパッド部、および、第２の接続部を有し、前記画素アレイ部を制御する第２の半導体基板とを備え、
    前記第１の半導体基板と前記第２の半導体基板とは積層かつ接合され、前記第１の接続部と前記第２の接続部とは電気的に接続されており、
    前記第１の半導体基板は、前記第２の半導体基板と実質的に同じサイズであり、
    前記パッド電極は、前記第２の半導体基板のみに有する
    固体撮像装置。
  2. 前記第２の半導体基板は、前記画素アレイ部に基づく信号を出力する出力バッファ部と、
    前記出力バッファ部を制御する制御回路とを備え、
    前記パッド部、前記出力バッファ部、及び前記制御回路は、前記固体撮像装置の平面視において前記第２の接続部よりも前記第２の半導体基板の中心側に配置される
    請求項１に記載の固体撮像装置。
  3. 前記第１の接続部は、前記画素アレイ部との間で信号を伝達するための複数の第１の接続電極からなり、
    前記複数の第１の接続電極は、前記第１の半導体基板の２面のうち前記第２の半導体基板に対向する面に露出し、
    前記第２の接続部は、複数の第２の接続電極からなり、
    前記複数の第２の接続電極は、前記第２の半導体基板の２面のうち前記第１の半導体基板に対向する面に露出し、前記複数の第１の接続電極に対向する位置に配置され、前記複数の第１の接続電極と電気的に接続され、
    前記複数の第１の接続電極および前記複数の第２の接続電極それぞれのサイズは、前記平面視において前記パッド電極より小さい
    請求項２に記載の固体撮像装置。
  4. 前記複数の第１の接続電極は、複数の第１の接続領域に分散配置され、
    前記複数の第１の接続領域は、前記平面視において、前記第１の半導体基板の４辺のうちの２以上の辺に沿って形成された２以上の第１の接続領域を含む
    請求項２または３に記載の固体撮像装置。
  5. 前記複数の第１の接続電極の数は、前記画素アレイ部の画素行数と画素列数との合計よりも多い
    請求項３または４に記載の固体撮像装置。
  6. 前記複数の第１の接続電極の数は、前記画素アレイ部における画素列数よりも多い
    請求項３または４に記載の固体撮像装置。
  7. 前記第２の半導体基板は、
    前記画素アレイ部の画素行を走査する垂直走査部と、
    前記画素アレイ部の画素列毎の信号をＡＤ変換するＡＤ変換部と、
    ＡＤ変換後の信号を前記パッド部を介して外部へ出力する前記出力バッファ部と、
    前記垂直走査部と前記ＡＤ変換部とを制御する前記制御回路とを有し、
    前記垂直走査部及び前記ＡＤ変換部は、前記平面視において前記第２の接続部よりも前記第２の半導体基板の中心側に配置される
    請求項２から５の何れか１項に記載の固体撮像装置。
  8. 前記第１の半導体基板は、前記画素アレイ部の画素行を走査する垂直走査部を有し、
    前記第２の半導体基板は、
    前記画素アレイ部の画素列毎の信号をＡＤ変換するＡＤ変換部と、
    ＡＤ変換後の信号を前記パッド部を介して外部へ出力する前記出力バッファ部と、
    前記ＡＤ変換部を制御する前記制御回路とを有し、
    前記垂直走査部は、前記平面視において前記第１の接続部よりも、前記第１の半導体基板の中心側に配置され、
    前記ＡＤ変換部は、前記平面視において前記第２の接続部よりも前記第２の半導体基板の中心側に配置される
    請求項２、３、４または６に記載の固体撮像装置。
  9. 前記第１の半導体基板は、前記画素アレイ部の画素行を走査する垂直走査部を有し、
    前記第２の半導体基板は、前記画素アレイ部の画素列毎の信号をＡＤ変換するＡＤ変換部と、
    ＡＤ変換後の信号を前記パッド部を介して外部へ出力する前記出力バッファ部と、
    前記ＡＤ変換部を制御する前記制御回路とを有し、
    前記垂直走査部は、前記平面視において前記第１の接続部と重ならないように前記第１の半導体基板の周辺側に配置され、
    前記画素アレイ部は、前記平面視において前記垂直走査部および前記第１の接続部よりも、前記第１の半導体基板の中心側に配置され、
    前記ＡＤ変換部は、前記平面視において前記第２の接続部よりも、前記第２の半導体基板の中心側に配置される
    請求項２、３、４または６に記載の固体撮像装置。
  10. 前記第１の半導体基板は、
    前記画素アレイ部の画素行を走査する垂直走査部と、
    前記画素アレイ部の画素列毎の信号に対して、ＡＤ変換の一部を分担する第１のＡＤ変換回路とを有し、
    前記第２の半導体基板は、
    前記ＡＤ変換の他の部分を分担する第２のＡＤ変換回路と、
    ＡＤ変換後の信号を外部へ出力する前記出力バッファ部と、
    前記第２のＡＤ変換回路を制御する前記制御回路とを有し、
    前記垂直走査部および前記第１のＡＤ変換回路は、前記平面視において前記第１の接続部よりも前記第１の半導体基板の中心側に配置され、
    前記第２のＡＤ変換回路は、前記平面視において前記第２の接続部よりも前記第１の半導体基板の中心側に配置される
    請求項２、３、４または６に記載の固体撮像装置。
  11. 前記第１の半導体基板は、
    前記画素アレイ部の画素行を走査する垂直走査部と、
    前記画素アレイ部の画素列毎の信号に対して、ＡＤ変換の一部を分担する第１のＡＤ変換回路とを有し、
    前記第２の半導体基板は、
    前記ＡＤ変換の他の部分を分担する第２のＡＤ変換回路と、ＡＤ変換後の信号を外部へ出力する前記出力バッファ部と、
    前記第２のＡＤ変換回路を制御する前記制御回路とを有し、
    前記画素アレイ部は、前記平面視において前記垂直走査部、前記第１のＡＤ変換回路、及び前記第１の接続部よりも、前記第１の半導体基板の中心側に配置され、
    前記第２のＡＤ変換回路は、前記平面視において前記第２接続部よりも、前記第２の半導体基板の中心側に配置される
    請求項２、３、４または６に記載の固体撮像装置。
  12. 前記パッド部は、
    アナログ用の電源電圧を受けるパッド電極と、
    デジタル用の電源電圧を受けるパッド電極と、
    アナログ用のグラウンド線に接続されるパッド電極と、
    デジタル用のグラウンド線に接続されるパッド電極と、
    前記固体撮像装置を制御する各種制御信号をシリアルデータとして受けるパッド電極と、
    前記シリアルデータのタイミングを規定するクロック信号を受けるパッド電極と、
    マスタークロック信号を受けるパッド電極と、
    前記出力バッファ部からの信号を出力するパッド電極とを含む
    請求項２から１１の何れか１項に記載の固体撮像装置。
  13. 前記固体撮像装置は、さらに、
    前記第１の半導体基板および前記第２の半導体基板と実質的に同じサイズであり、前記第２の半導体基板を実装する表面を有する実装基板を備え、
    前記実装基板は、
    前記実装基板の裏面に装着された複数の半田ボールと、
    前記実装基板の表面に露出し、前記第２の半導体基板の前記複数のパッド電極に対向する位置に配置され、前記複数のパッド電極を接続する複数の接続電極と、
    前記複数の接続電極と前記複数の半田ボールとをそれぞれ接続する複数の配線とを有する
    請求項２から１２の何れか１項に記載の固体撮像装置。
  14. 前記固体撮像装置は、さらに、
    前記第１の半導体基板および前記第２の半導体基板と実質的に同じサイズの実装基板であって、前記第２の半導体基板を表面に実装する実装基板を備え、
    前記実装基板は、
    前記実装基板の裏面に装着された複数の半田ボールと、
    前記実装基板の表面に露出し、前記第２の半導体基板の前記複数のパッド電極に対向する位置に配置され、前記複数のパッド電極を接続する複数の接続電極と、
    前記複数の接続電極と前記複数の半田ボールとを接続する複数の配線とを有し、
    前記複数の接続電極は、前記実装基板の辺に沿って端に配置されている
    請求項１に記載の固体撮像装置。
  15. 前記複数の接続電極は、前記平面視において前記実装基板の中央を含む領域に配置されている
    請求項１３に記載の固体撮像装置。
  16. 前記実装基板の前記複数の配線は、前記実装基板の表面から裏面まで前記実装基板を貫通する貫通配線を含む
    請求項１４または１５に記載の固体撮像装置。
  17. 前記実装基板の前記複数の接続電極はパッド電極である
    請求項１４、１５または１６に記載の固体撮像装置。
  18. 前記パッド部は、前記平面視において第２の半導体基板の中央を含む領域に配置される
    請求項２から１３、１５から１７の何れか１項に記載の固体撮像装置。
  19. 前記パッド部は、前記第２の半導体基板の辺に沿って端に配置されている
    請求項１または１４に記載の固体撮像装置。
  20. 請求項１から１９の何れか１項に記載の固体撮像装置を備える撮像装置。
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