KR101823707B1 - 반도체 장치, 고체 촬상 장치, 및 카메라 시스템 - Google Patents

반도체 장치, 고체 촬상 장치, 및 카메라 시스템 Download PDF

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Abstract

본 발명의 고체 촬상 장치는, 지지 기판과, 상기 지지 기판상에 배치된 화소 어레이를 포함하는 촬상 반도체칩과, 상기 지지 기판상에 배치된 화상처리 반도체칩을 포함하고, 상기 촬상 반도체칩과 상기 화상처리 반도체칩은 관통 비어에 의해 접속되고, 배선이 상기 지지 기판상에 형성된다.

Description

반도체 장치, 고체 촬상 장치, 및 카메라 시스템{SEMICONDUCTOR DEVICE, SOLID-STATE IMAGING DEVICE, AND CAMERA SYSTEM}
본 발명은, 2개의 칩의 적층 구조를 갖는 반도체 장치, 고체 촬상 장치, 및 카메라 시스템에 관한 것이다.
종래, 촬상 장치는 CMOS 이미지 센서(CIS) 칩과 화상 처리 칩의 2칩을 각각 패키지에 탑재하고, 모듈로서 조립을 행하고 있다.
또는, 각각의 칩을 COB(Chip On Board) 실장하고 있는 경우도 있다.
근래, 휴대 전화 등에 촬상 장치를 탑재하는 경우에, 실장 면적의 저감, 소형화가 요구되고 있어서, 상기 2칩을 1칩화한 SOC(System On Chip)가 개발되어 있다.
그러나, 1칩화하기 위해, CIS 프로세스와 고속 로직 프로세스가 혼재된 프로세스는 공정수가 증가하고 비용 상승뿐만 아니라, 아날로그 특성과 로직 특성의 양립이 어려워지고, 촬상 장치의 특성 열화에 이어질 우려가 있다.
그래서, 상기한 2칩을 칩 레벨로 조립하여, 소형화와 특성 향상의 양립을 도모하는 방법이 제안되어 있다(일본국 특개2004-146816호 및 일본국 특개2008-85755호 공보특허 문헌 1, 2 참조).
그런데, 2개의 칩 사이 접속에 있어서, 그 구조상, 배치 피치는 작고, 또한, 수율 저하를 초래할 우려가 있다.
또한, 논리칩으로부터 CIS칩으로의 전원이나 리퍼런스 신호 등 DC 성분의 공급에 있어서, 1/f 노이즈 등의 영향을 받기 쉽다. 그 때문에, 양 논리칩 사이의 통신에 특별한 회로를 필요로 하고, 결과적으로 비용 증대를 초래한다는 불이익이 있다.
본 발명은, 양 칩 사이의 접속부에 의한 노이즈의 영향을 저감할 수 있고, 통신에 특별한 회로를 필요로 하지 않고, 결과적으로 비용 삭감을 도모할 수 있고, 게다가 양 칩 사이의 접속부에서의 배치 밀도의 향상을 도모할 수 있고, 기생 저항이나 용량의 증가를 억제하는 것이 가능한 반도체 장치, 고체 촬상 장치, 및 카메라 시스템을 제공하는 것에 있다.
본 발명의 실시예에 따른 고체 촬상 장치는, 지지 기판과, 상기 지지 기판상에 배치된 화소 어레이를 포함하는 촬상 반도체칩과, 상기 지지 기판상에 배치된 화상처리 반도체칩을 포함하고, 상기 촬상 반도체칩과 상기 화상처리 반도체칩은 관통 비어에 의해 접속되고, 배선이 상기 지지 기판상에 형성된다.
본 발명의 다른 실시예에 따른 고체 촬상 장치의 제조 방법은, 지지 기판상에 배선층을 형성하는 스텝과, 상기 지지 기판의 표면에 대해 복수의 촬상 반도체칩과 복수의 화상처리 반도체칩을 타일 방식으로 본딩하는 스텝과, 상기 복수의 촬상 반도체칩과 상기 복수의 화상처리 반도체칩 사이의 갭을 수지로 채우는 스텝과,
상기 복수의 촬상 반도체칩과 상기 복수의 화상처리 반도체칩을 연마하는 스텝과, 상기 복수의 촬상 반도체칩과 상기 복수의 화상처리 반도체칩의 이면측으로부터 상기 배선층으로 관통 비어를 형성하는 스텝을 포함한다.
본 발명에 의하면, 양 칩 사이의 접속부에 의한 노이즈의 영향을 저감할 수 있고, 통신에 특별한 회로를 필요로 하지 않고, 결과적으로 비용 삭감을 도모할 수 있다.
게다가, 본 실시 형태에 의하면, 양 칩 사이의 접속부에서의 배치 밀도의 향상을 도모할 수 있고, 기생 저항이나 용량의 증가를 억제할 수 있다.
도 1은 본 발명의 실시 형태에 관한 반도체 장치로서의 고체 촬상 장치의 구성례를 도시하는 도면.
도 2는 본 실시 형태에 관한 적층 구조의 고체 촬상 장치의 프로세스 플로를 도시하는 도면.
도 3은 본 실시 형태에 관한 고체 촬상 장치의 구성례를 도시하는 블록도.
도 4는 본 실시 형태에 관한 제1의 패드 구조에 관해 설명하기 위한 도면.
도 5는 본 실시 형태에 관한 제2의 패드 구조에 관해 설명하기 위한 도면.
도 6은 CSP(칩 스케일 패키지)의 제1의 구성례를 도시하는 도면.
도 7은 CSP(칩 스케일 패키지)의 제2의 구성례를 도시하는 도면.
도 8은 CSP(칩 스케일 패키지)의 제3의 구성례를 도시하는 도면.
도 9는 제1칩(CIS칩) 및 제2칩(논리칩)의 지지 기판 웨이퍼에의 맞붙임의 제1의 예를 설명하기 위한 도면.
도 10은 제1칩(CIS칩) 및 제2칩(논리칩)의 지지 기판 웨이퍼에의 맞붙임의 제2의 예를 설명하기 위한 도면.
도 11은 본 실시 형태에 관한 고체 촬상 장치의 다른 구성례를 도시하는 블록도.
도 12는 본 실시 형태에 관한 고체 촬상 장치의 또다른 구성례를 도시하는 블록도.
도 13은 본 실시 형태에 관한 고체 촬상 장치의 또다른 구성례를 도시하는 블록도.
도 14는 본 발명의 실시 형태에 관한 고체 촬상 소자가 적용되는 카메라 시스템의 구성의 한 예를 도시하는 도면.
이하, 본 발명의 실시 형태를 도면에 관련지어 설명한다. 또한, 설명은 이하의 순서로 행한다.
1. 고체 촬상 장치의 개요
2. 프로세스 플로
3. 회로 구성 및 배치
4. 패드 구조
5. 칩 스케일 패키지(CSP)
6. 개별 칩의 맞붙임
<1. 고체 촬상 장치의 개요>
도 1은, 본 발명의 실시 형태에 관한 반도체 장치로서의 고체 촬상 장치의 구성례를 도시하는 도면이다.
본 실시 형태에서는, 반도체 장치의 한 예로서 CMOS 이미지 센서의 구성에 관해 설명한다.
고체 촬상 장치(10)는, 도 1에 도시하는 바와 같이, 제1칩(11)과 제2칩(12)이, 예를 들면 지지 기판(인터포우저)(13)상에 병렬로 배치되어 있다. 이 고체 촬상 장치(10)는, 후에 기술하는 바와 같이, CMOS 이미지 센서(CIS: CMOS Image Sensor)에 이용되는 지지 기판(13)에 배선층을 시행하고, 지지 기판상에 맞붙인 제1칩(CIS칩) 및 논리칩 사이의 전기적 접속을 행하는 것을 특징으로 하고 있다.
본 실시 형태에서, 제1칩(11)은 CMOS 이미지 센서(CIS) 칩, 제2칩(12)은 제1칩의 제어 회로 및 화상 처리 회로를 포함하는 논리(로직) 칩으로 구성된다.
제1칩(CIS칩)(11)과, 제2칩(논리칩)(12)은, 각각의 회로면이 지지 기판(인터포우저)(13)과 접촉하도록, 뒤집어서 지지 기판(13)상에 배치된다.
그리고, 제1칩(11) 및 제2칩(12)의 각각의 칩의 신호는 관통 비어(VIA)(14), 지지 기판(13)상에 형성된 배선(15)에 의해 접속되어 있다.
제1칩(CIS칩)(11)은 고내압 트랜지스터(CMOS)로 구성되고, 화소 특성을 포함하고, 아날로그 특성과 노이즈 특성이 충분히 관리된 프로세스를 이용하고 있고, 노이즈량은 충분히 낮다.
여기서, 고내압 트랜지스터란, 게이트 절연막인 게이트 산화막의 두께가, 통상의 MOS계 트랜지스터에 보다 두껍게 설정되어 있고, 높은 전압에서 문제없이 동작 가능한 트랜지스터이다.
또한, 배선층(15)은 탑재하는 회로에 필요한 최소한의 배선층수로 구성되고, 그 수는, 일반적으로 CIS 로직(Logic) 혼재 회로보다도 적다.
본 실시 형태의 제1칩(CIS칩)(11)에는, 후에 상세히 기술하는 바와 같이, 화소 어레이(101), 고내압 Tr.로 구성되는 수직 구동 회로로서의 수직 디코더(102), 드라이버(103), 아날로그 회로가 탑재된다.
특히, 1/f 노이즈가 특성에 영향을 미치는 회로(화소 트랜지스터, 비교기(1041), DAC(Digital Analog converter) 회로 등)를 제1칩(CIS칩)(11)에 탑재하는 것이, 본 실시 형태의 특징이 된다.
한편, 제1칩(CIS칩)(11)에 탑재된 회로 이외의 회로에 대해서는 제2칩(논리칩)(12)에 탑재된다.
저전압 고속 로직 프로세스로 구성 가능한 회로 및 IO 회로 등이 이것에 해당한다.
제2칩(논리칩)(12)은 논리 회로나 메모리 회로용의 저전압 고속 트랜지스터(LV Tr.)와, 입출력 회로용의 고내압 트랜지스터(HV Tr.)가 이용되고 있다.
저전압 고속 트랜지스터(Tr.)란 게이트 절연막의 막두께를 통상의 MOS계 트랜지스와 같은 또는 그 이하로 설정하여 저전압에서도 고속으로 동작하도록 형성되는 트랜지스터를 말한다.
FAB의 변경이나 전개를 고려하여, 일반적인 ASIC 설계 플로를 이용하여 설계 가능한 회로 구성으로 하는 것이 바람직하고, 동일한 CIS칩에 대해, 기능이나 특성, 프로세스가 다른 논리칩을 조합시켜서 제품 전개를 도모하는 것이 용이해진다.
일반적으로 Logic 프로세스의 각종 노이즈, RTS, 열, 예를 들면 1/f 노이즈량은, 노이즈량이 관리된 아날로그 프로세스보다 크다.
노이즈 등의 문제를 해결하려고 하면, Logic 프로세스의 비용 상승을 초래할 뿐만 아니라, Logic 회로 특성이나 그 신뢰성이 열화될 가능성이 있다. 이 때문에, Logic FAB의 변경이나 전개를 고려하면, 아날로그 회로, 특히 1/f 노이즈가 특성에 영향을 주는 회로는 제2칩(논리칩)(12)을 피하여, 제1칩(CIS칩)(11)에 탑재한다.
그리고, 저비용의 Logic를 사용하면 1/f 노이즈는 관리되지 않고, 역으로 관리되어 있는 프로세스는 고비용이 된다.
지지 기판(13)은, 일반적인 CIS(도시 생략)에 이용되는 기판으로서, 실리콘 결정 기판이나 SOI 기판이 이용된다.
본 실시 형태에서는, 실리콘 또는 SOI 기판상에 단층 또는 복수층의 배선층(15)을 형성하고, 인터포우저로서, 주로 제1칩(CIS칩)(11)과 제2칩(논리칩)(12) 사이의 신호 및 전원의 접속에 이용한다.
또한, 배선 외에, 저항이나 용량 등 수동 소자나, 트랜지스터 등의 능동 소자를 구비하는 것도 가능하다.
<2. 프로세스 플로>
도 2의 (A) 내지 (D)는, 본 실시 형태에 관한 고체 촬상 장치의 프로세스 플로를 도시하는 도면이다.
이하는 프로세스 플로의 개략이다.
도 2의 (A)에 도시하는 바와 같이, 단층 또는 복수층의 배선층에 의한 배선(15)이 형성된 지지 기판 웨이퍼(20)상에, 개별적으로 절출(cutting out)된, 제1칩(CIS칩)(11) 및 제2칩(논리칩)(12)을, 회로면을 하향으로(뒤집어서) 맞붙인다.
지지 기판 웨이퍼(301)의 전체면에 개별 칩(CIS와 Logic)(11, 12)을 타일형상으로 맞붙인다. 그리고 그 후, 도 2의 (B)에 도시하는 바와 같이, 레진(16)을 도포하여, 칩 사이의 간극을 메운다.
다음에, 개별 칩의 이면측을 연마한다.
뒤이어, 도 2의 (C)에 도시하는 바와 같이, 고체 촬상 장치(10)에 필요한 소정의 얇기까지 연마하여, 개별의 제1칩(CIS칩)(11)의 두께를 제어한다.
이 때, 동시에 제2칩(논리칩)(12)도 연마된다.
이 시점에서, 각각의 개별 칩(122, 123)은, 지지 기판 웨이퍼(301)상에 타일형상으로 요철 없게이 실장되어 있고, 이 후의 프로세스에서는, 재구축 웨이퍼(reconstructed wafer)로서, 통상의 웨이퍼 프로세스와 같은 가공이 가능해진다.
도 2의 (D)에 도시하는 바와 같이, 개별 칩(11, 12)의 이면측부터, 웨이퍼 프로세스로 관통 VIA(14)를 형성하고, 개별 칩의 배선(신호, 전원)과, 지지 기판상의 배선(15)을 접속한다.
도시하지 않지만, 컬러 필터, 온 칩 렌즈 등을 형성한 후에, 웨이퍼로부터 칩을 절출하여, 도 1의 고체 촬상 장치(10)가 완성된다.
<3. 회로 구성 및 배치>
다음에, 본 실시 형태에 관한 회로 배치, 즉, 제1칩(CIS칩)(11) 및 제2칩(논리칩)(12) 각각에 탑재하는 회로의 분류(잘라나눔)에 관해, 도 3에 관련지어서 설명한다.
도 3은, 본 실시 형태에 관한 고체 촬상 장치의 구성례를 도시하는 블록도이다.
도 3의 고체 촬상 장치(10A)는 광전 변환 소자를 포함하는 단위 화소(도시 생략)가 행렬형상(매트릭스형상)으로 다수 2차원 배치된 화소 어레이부(101)를 갖는다.
고체 촬상 장치(10A)는, 수직 구동 회로(행 주사 회로)(102), 수직 디코더(103), 칼럼 처리부(104), 참조신호 공급부(105)를 갖는, 수평 주사 회로(열 주사 회로)(106), 타이밍 제어 회로(107), 및 화상신호 처리부(108)를 포함하여 구성된다.
고체 촬상 장치(10A)는, 또한 I/F계 회로(109)를 갖는다.
칼럼 처리부(104)는, 비교기(1041) 및 카운터 회로(1042)를 포함한다.
이 고체 촬상 장치(10A)에서, 타이밍 제어 회로(107)는, 마스터 클록에 의거하여, 수직 구동 회로(102), 칼럼 처리부(104), 참조신호 공급부(105), 및 수평 주사 회로(106) 등의 동작의 기준이 되는 클록 신호나 제어 신호 등을 생성한다.
또한, 화소 어레이부(101)의 각 단위 화소를 구동 제어하는 주변의 구동계나, 아날로그계, 즉 수직 구동 회로(102), 칼럼 처리부(104)중 비교기(1041) 및 참조신호 공급부(105) 등은 화소 어레이부(101)와 동일한 제1칩(11)상에 집적된다.
한편, 타이밍 제어 회로(107)나 화상신호 처리부(108), 및 칼럼 처리부(104)중, 카운터 회로(1042)나 수평 주사 회로(106)는 상기와는 다른 제2칩(논리칩)(12)상에 집적된다.
도 3에서, 도면중의 파선에 둘러싸인 부분이 제1칩(CIS칩)(11), 그 밖이 제2칩(논리칩)(12)에 배치된다.
단위 화소로서는, 여기서는 도시를 생략하지만, 광전 변환 소자(예를 들면 포토 다이오드)를 갖는다. 단위 화소는, 광전 변환 소자에 더하여, 예를 들면 광전 변환 소자에서 광전 변환하고 얻어지는 전하를 FD(플로팅 디퓨전)부에 전송하는 전송 트랜지스터를 갖는다.
단위 화소는, 전송 트랜지스터에 더하여 FD부의 전위를 제어하는 리셋 트랜지스터와, FD부의 전위에 응한 신호를 출력하는 증폭 트랜지스터를 갖는 3트랜지스터 구성의 것을 적용 가능하다. 또는, 단위 화소는, 또한 화소 선택을 행하기 위한 선택 트랜지스터를 별도로 갖는 4트랜지스터 구성의 것 등을 이용할 수 있다.
화소 어레이부(101)에는, 단위 화소가 m열n행분만큼 2차원 배치되고, 이 m행n열의 화소 배치에 대해 행마다 행 제어선이 배선되고, 열마다 열 신호선이 배선되어 있다.
행 제어선의 각 일단은, 수직 구동 회로(102)의 각 행에 대응한 각 출력단에 접속되어 있다. 수직 구동 회로(102)는, 시프트 레지스터 등에 의해 구성되고, 행 제어선을 통하여 화소 어레이부(101)의 행 어드레스나 행 주사의 제어를 행한다.
칼럼 처리부(104)는, 예를 들면 화소 어레이부(101)의 화소 열마다, 즉 수직 신호선(LSGN)마다 마련된 ADC(Analog digital converter)를 가지며, 화소 어레이부(101)의 각 단위 화소로부터 열마다 출력되는 아날로그 신호를 디지털 신호로 변환하여 출력한다.
참조신호 공급부(105)는, 시간이 경과함에 따라 레벨이 경사형상으로 변화하는, 이른바 램프(RAMP)파형의 참조 전압(Vref)을 생성하는 수단으로서, 예를 들면 DAC(디지털-아날로그 변환기)를 갖고 있다.
그리고, 램프 파형의 참조 전압(Vref)을 생성하는 수단으로서는, DAC로 한정되는 것이 아니다.
DAC는, 타이밍 제어 회로(107)로부터 주어지는 제어 신호에 의한 제어하에, 타이밍 제어 회로(107)로부터 주어지는 클록에 의거하여 램프 파형의 참조 전압(Vref)을 생성하여 칼럼 처리부(104)의 ADC에 대해 공급한다.
또한, ADC의 각각은, 단위 화소 ??부의 정보를 판독하는 프로그레시브 주사 방식에서의 통상 프레임 레이트 모드와, 고속 프레임 레이트 모드의 각 동작 모드에 대응한 AD 변환 동작을 선택적으로 할 수 있는 구성을 갖는다.
고속 프레임 레이트 모드란, 통상 프레임 레이트 모드시에 비하여, 단위 화소의 노광 시간을 1/N로 설정하여 프레임 레이트를 N배, 예를 들면 2배로 올리는 동작 모드이다.
이 동작 모드의 전환은, 타이밍 제어 회로(107)로부터 주어지는 제어 신호에 의한 제어에 의해 실행된다. 또한, 타이밍 제어 회로(107)에 대해서는, 외부의 시스템 컨트롤러(도시 생략)로부터, 통상 프레임 레이트 모드와 고속 프레임 레이트 모드의 각 동작 모드를 전환하기 위한 지시 정보가 주어진다.
ADC는 전부 같은 구성으로 되어 있고, 비교기(1041), 카운터 회로(1042)인, 예를 들면 업/다운 카운터, 전송 스위치 및 메모리 장치를 갖는다.
비교기(1041)는, 화소 어레이부(101)의 n열째의 각 단위 화소로부터 출력된 신호에 응한 수직 신호선의 신호 전압과, 참조신호 공급부(105)로부터 공급되는 램프 파형의 참조 전압(Vref)을 비교한다.
비교기(1041)는, 예를 들면 참조 전압(Vref)이 신호 전압보다도 큰 때에 출력(Vco)이 "H"레벨이 되고, 참조 전압(Vref)이 신호 전압(Vx) 이하일 때에 출력(Vco)이 "L"레벨이 된다.
업/다운 카운터인 카운터 회로(1042)는, 비동기 카운터이고, 타이밍 제어 회로(107)로부터 주어지는 제어 신호에 의한 제어하에, 타이밍 제어 회로로부터 클록이 DAC와 동시 병렬적으로 주어진다.
카운터 회로(1042)는, 이 클록에 동기하여 다운(DOWN)카운트 또는 업(UP)카운트를 행함에 의해, 비교기(1041)에서의 비교 동작의 시작부터 비교 동작의 종료까지의 비교 기간을 계측한다.
이와 같이 하여, 화소 어레이부(101)의 각 단위 화소로부터 열 신호선을 경유하여 열마다 공급되는 아날로그 신호가, 비교기(1041) 및 업/다운 카운터 회로(1042)의 각 동작에 의해, N비트의 디지털 신호로 변환되어 메모리 장치에 격납된다.
수평 주사 회로(106)는, 시프트 레지스터 등에 의해 구성되고, 칼럼 처리부(104)에서의 ADC의 열어드레스(address)나 열 주사의 제어를 행한다.
이 수평 주사 회로(106)에 의한 제어하에, ADC의 각각에서 AD 변환된 N비트의 디지털 신호는 차례로 수평 신호선(LHR)에 판독되고, 이 수평 신호선(LHR)을 경유하고 촬상 데이터로서 화상신호 처리부(108)에 출력된다.
화상신호 처리부(108)는, 촬상 데이터에 대해 각종의 신호 처리를 시행하는 회로로서, 화상신호 처리 회로(ISP(Image Signal Processor))(1081), 마이크로 프로세서(1082), 및 메모리 회로(1083) 등을 포함하여 구성된다.
본 실시 형태에서는, 제1칩(CIS칩)(11)에 탑재된 비교기(1041)에서 각 단위 화소로부터 출력되는 신호에 응한 수직 신호선(LSGN)의 신호 전압과, 참조신호 공급부(105)로부터 공급되는 램프 파형의 참조 전압(Vref)이 비교된다.
그리고, 그 비교 결과를, 제2칩(논리칩)(12)에 탑재된, 카운터 회로(1042)에 의해 비교 동작의 시작부터 비교 동작의 종료까지의 비교 기간을 계측한다.
여기서, 상하의 칩에 각각 탑재된 비교기(1041)와 카운터 회로(1042) 사이에 관통 VIA 및 지지 기판(13)상의 배선(15)이 삽입되고, 이것을 통하여 신호 전송이 행하여지는, 영상 신호 패스를 이 부분에서 분리하는 것이 본 실시 형태의 특징의 하나이다.
제1칩(CIS칩)(11)에 탑재된 비교기(1041)는 고내압 트랜지스터(HV Tr.)만으로 구성된다.
비교기(1041)는, 화소 어레이부(101) 및 참조신호 공급부(105)와 동일 칩(CIS칩)(11)에 탑재되고, 아날로그 특성 및 노이즈 특성(특히 1/f 노이즈)을 충분한 특성을 얻을 수 있도록 프로세스가 관리된다.
제2칩(논리칩)(12)에 탑재하는 카운터 회로(1042)는, 저내압 트랜지스터(LV Tr.)만으로 구성되고, 첨단의 Logic 프로세스를 이용한, 고속 동작 설계가 행하여진다.
관통 비어는 그 구조상, 인접 신호로부터의 크로스토크 노이즈를 받기 쉽고, 특히 배선 피치가 좁은 ADC부의 영상 신호를 접속하는 경우는, 가능한 한 노이즈에 강한 CMOS 디지털 신호를 이용할 필요가 있다.
비교기(1041)의 출력은, 예를 들면 참조 전압(Vref)이 신호 전압보다도 큰 때에 출력(Vco)이 "H"레벨이 되고, 참조 전압(Vref)이 신호 전압(Vx) 이하일 때에 출력(Vco)이 "L"레벨이 되는 이른바 시간축에 데이터를 갖는 CMOS 논리 신호이다. 이 CMOS 논리 신호는, 노이즈 내성이 비교적 높다.
<4. 패드 구조>
도 4는, 본 실시 형태에 관한 제1의 패드 구조에 관해 설명하기 위한 도면이다.
패드는, 칩의 절출가공 이전에, 지지 기판(13)의 웨이퍼(20)상의 제1칩(CIS칩)(11) 및 제2칩(논리칩)(12)의, 각각의 이면측부터 웨이퍼 프로세스로 개구부(201, 202)가 형성된다.
그리고, 패드는, 각각의 칩의 Al에 의해 형성되는 최상위 배선층(Al)(203, 204)에 의해 형성된다.
또한, 제1칩(CIS칩)(11)의 광 입사측에는 컬러 필터, 온 칩 렌즈(205)가 배치된다.
도 5는, 본 실시 형태에 관한 제2의 패드 구조에 관해 설명하기 위한 도면이다. 도 5의 예에서는, 각각의 개별 칩(11, 12)의 이면에, 금속 배선 가공을 시행하여, 패드(211, 212)를 형성한다.
이 경우, 도 4의 예에 비하여 프로세스 공정이 증가하지만, 개별 칩(11, 12)의 패드 하부 영역(213, 214)을, 회로 배치나 배선 영역으로서 활용하는 것이 가능해진다.
그 결과, 동일 기능의 칩으로 비교하면, 도 4의 패드 구성에 비하여 칩 사이즈의 삭감이 가능해진다.
<5. 칩 스케일 패키지(CSP)>
다음에, CSP에 관해 설명한다.
도 6은, CSP(칩 스케일 패키지)의 제1의 구성례를 도시하는 도면이다.
도 7은, CSP(칩 스케일 패키지)의 제2의 구성례를 도시하는 도면이다.
도 8은, CSP(칩 스케일 패키지)의 제3의 구성례를 도시하는 도면이다.
각각의 개별의 PAD 전극(단자)(203, 204), 지지 기판(인터포우저)(13)상의 금속 배선(15)을 관통 VIA(14)를 경유하여 접속한다.
지지 기판(인터포우저)(13)상의 금속 배선(15)과 CSP의 이면 배선(241) 사이를 TSV(Through Silicon Via)(242)로 접속한다.
패드 구조는, 도 4 및 도 5의 구성의 어느것도 적용 가능하다.
또한, 커버 유리(221)를 접착제(243)로 접착하여, CIS 수광면의 컬러 필터 및 온 칩 렌즈(205)를 보호한다.
커버 유리(221)는, 웨이퍼 상태에서 접착한 후에 다이싱하여 절출하여도, 칩 개별로 절출 후에 칩마다 접착하여도 좋다.
도 6에서, 231은 제1칩(CIS칩)(11)의 회로 영역을, 232는 제2칩(논리칩)(12)의 회로 영역을, 233은 제1칩(11)의 주변 회로 영역을 나타내고 있다.
패드 개구부(201, 202)는 프로브 시험시(커버 유리 접착 전)에 사용하지만, 도 7에 도시하는 바와 같이, 프로브 시험을 금속 볼(243) 또는 RDL 배선(241)의 전극을 이용하고 행하는 것을 전제로, 프로브 패드 개구부(201, 202)를 생략하여도 상관없다.
이 경우, 더한층의 칩 사이즈의 축소가 가능해진다.
본 실시 형태의 특징은, 패드(PAD)전극(단자)(203, 204)과 CSP의 이면 배선(241)의 접속에 지지 기판(인터포우저)(13)상의 배선(15)을 경유한다.
이에 의해, 도 6 및 도 7에 도시하는 바와 같이, TSV(242)는, 각각의 개별 칩의 플로어 플랜에 의존하지 않고, 임의의 위치에 배치하는 것이 가능해진다.
이에 의해, CSP(1), SCP(2)의 볼 배치와 개별 칩(11, 12)의 회로 배치의 관계의 부정합을 경감하는 것이 가능하여, 보다 자유로운 볼 배치, 또는 개별 칩의 플로어 플랜이 가능해진다.
또는, 도 8에 도시하는 바와 같이, RDL 배선(241)을 생략하는 것도 가능하다.
<6. 개별 칩의 맞붙임>
도 9는, 제1칩(CIS칩) 및 제2칩(논리칩)의 지지 기판 웨이퍼에의 맞붙임의 제1의 예를 설명하기 위한 도면이다.
도 10은, 제1칩(CIS칩) 및 제2칩(논리칩)의 지지 기판 웨이퍼에의 맞붙임의 제2의 예를 설명하기 위한 도면이다.
개별 칩을 지지 기판 웨이퍼(20)에 맞붙일 때, 기본적으로는도 9에 도시하는 바와 같이, CIS칩(11)과 논리칩(12)을 교대로 배치하고, 각각 1칩씩의 페어로 절출한다.
그러나, 특히 칩 사이즈가 작은 경우 등은, 웨이퍼당의 칩 취득수가 증대하여, 1칩씩으로의 맞붙임은, 실장 비용이 증가한다.
그 때문에, 예를 들면 도 10에 도시하는 바와 같이, 칩의 배치를 변경하고, 복수개의 칩의 덩어리(칩 클러스터)(41, 42)로 맞붙임으로써, 실장 비용을 삭감하는 것이 가능하다.
이 경우, 맞붙임 전의 칩 선별 테스트는 행하지 않는다.
칩의 배치나, 클러스터 내의 칩 수는 도 9의 예로 한정되지 않는다.
이상 설명한 바와 같이, 본 실시 형태의 반도체 장치의 한 예인 고체 촬상 장치(10)는, 이하의 특징을 갖는다.
본 실시 형태에서는, CIS에 이용되는 지지 기판(13)에 배선층을 시행하고, 지지 기판(13)상에 맞붙인 제1칩(CIS칩)(11) 및 제2칩(논리칩)(12) 사이의 전기적 접속을 행한다.
지지 기판(인터포우저)(13)은, Al, Cu 등의 배선층을 구비하고, 제1칩(CIS칩)(11)과 제2칩(논리칩)(12) 사이의 전기적 접속을 행한다.
제1칩(CIS칩)(11)의 배선과 지지 기판(13)의 배선 사이의 전기적 접속, 및 제2칩(논리칩)(12)의 배선과 지지 기판(13)의 배선 사이의 접속은 각각 관통 VIA(14)에 의해 행한다.
관통 VIA(14)는 웨이퍼 프로세스로 가공되기 때문에, 충분히 미세한 패터닝이 가능하다.
관통 VIA(14)의 구멍 지름은, 제1칩(CIS칩)(11) 및 제2칩(논리칩)(12)의 칩 두께에 의해 영향을 받기 때문에, CIS칩 및 논리칩의 칩 두께는 얇은 쪽이 관통 VIA(14)의 미세 가공에는 유리하다.
또한, 지지 기판(13)에는 배선 외에, 저항이나 용량 등 수동 소자나, 트랜지스터 등의 능동 소자를 탑재하는 것도 가능하다.
CIS, 예를 들면 이면 조사형으로 이용되고 있는 지지 기판(13)을 활용하여 인터포우저를 형성함으로써, 저비용으로의 제조가 가능해진다.
지지 기판(13)은, 제1칩(CIS칩)(11)이나 제2칩(논리칩)(12)과 열팽창 계수가 동등한, 또는 동 등의 재질, 예를 들면 실리콘 단결정 기판 등을 이용한다.
본 실시 형태와 동일한 기능을 갖는 SOC(System On Chip)형의 CIS와 비교한 경우, 본 실시 형태의 2개의 개별 칩의 회로 구성(회로의 절단면)을 최적으로 분할한다. 이에 의해, 본 실시 형태의 제1칩(CIS칩)(11)의 트랜지스터(Tr.)은 고내압 Tr.(CMOS)만으로 구성할 수 있다.
또한, 배선층수를 화소 어레이 및 그 주변 회로의 구성에 필요한 최저한의 배선층수로 하여, 제조 비용의 저감이 가능해진다.
덧붙여서, 일반적인 CIS 프로세스는, 제어 회로나 화상 처리 회로 등 고속 논리 회로를 위해 저내압(LV)의 고속 Tr.도 고내압 Tr.와 함께 필요하고, 또한 고속 논리 회로를 위해, 화소 어레이 및 주변 회로에 최저 필요한 배선층수보다 많은 배선층수가 필요하다.
본 실시 형태에서는, 논리칩은 FAB의 변경이나 전개가 용이한 범용 LOGIC 프로세스를 이용한다.
일반적인 Logic 회로(메모리 회로나 인터페이스 회로를 포함한다)를 제2칩(논리칩)(12)상에 탑재하고, 아날로그 특성이나 노이즈 특성이 중요한 회로에 대해서는, 논리칩에는 탑재하지 않고, 제1칩(CIS칩)(11)에 탑재한다.
제2칩(논리칩)(12)은 프로세스 세대(世代)의 진화를 적극적으로 활용하여, 최첨단의 프로세스를 이용함으로써, 저소비 전력화, 고속화 등의 특성 향상을 도모할 수 있다. 결과로서, 제1칩(CIS칩)(11)과 제2칩(논리칩)(12)의 프로세스 세대는 다른 경우가 많다.
지지 기판(인터포우저) 웨이퍼(20)에 개별 칩을 실장하고, 재조립하여 웨이퍼를 구축한 후에, 웨이퍼 프로세스를 이용한 관통 VIA 등에 의한 전기적 접속을 행함에 의해, 범프(Bump) 접속 등과 비교하여 단자의 배치 밀도를 향상할 수 있다.
또한, 본 실시 형태에서는, 전기적 접속은 관통 VIA로 한정하지 않고, 웨이퍼 프로세스를 이용하는 것이 특징이고, 범프 접속 등의 조립 프로세스에 비하여, 미세 가공을 염가로 실현할 수 있다.
특히 칩 사이즈가 작고, 웨이퍼당의 칩 취득수가 많은 경우에 유효하다.
또한, 배치 밀도를 향상함에 의해, 제1칩(CIS칩)(11)과 제2칩(논리칩)(12)의 각각에 탑재하여야 할 최적의 회로분할이 가능해지고, 고체 촬상 장치의 특성 향상과 제조 비용의 삭감이 가능해진다.
제1칩(CIS칩)(11) 및 제2칩(논리칩)(12), 각각에 최적 프로세스를 이용함으로써, 특성을 최대한으로 활용할 수 있다.
잉여 프로세스, 예를 들면 제1칩(CIS)(11)에서의 고속 논리 프로세스, 또는, 제2칩(논리칩)(12)에서의 화소 프로세스를 생략하여, 공정에서의 열(熱) 이력의 개선에 의한 트랜지스터의 특성 개선 및 화소 특성의 향상을 도모할 수 있다.
또한, 결함 발생 확률의 감소에 의한 수율 개선이 가능해진다.
다른 사이즈 및 특성의 제1칩(CIS칩), 및 다른 기능의 제2칩(논리칩)(12)을 조합시키는 것이 가능해져서, 다양한 상품 전개가 가능해진다.
본딩 PAD를 형성할 때에는, 각각의 개별 칩에 형성된 금속 전극을 이용한다.
개별 칩 맞붙임일 때, 실장 비용 저감을 위해, 복수의 칩(칩 클러스터)을 절단하지 않고 절출하여, 그대로 실장하는 것이 가능하다.
본 실시 형태에서는, 칩 스케일 패키지(CSP)로 가공하는 경우에는, 각각의 개별의 PAD 전극(단자)과, 지지 기판(인터포우저)상의 금속 배선을, 관통 VIA를 경유하여 접속한다. 그리고, 지지 기판(인터포우저)상의 금속 배선과 CSP의 이면 배선 사이을 TSV(Through Silicon Via)로 접속한다.
PAD 전극(단자)과 CSP의 이면 배선의 접속에 지지 기판(인터포우저)상의 배선을 경유함으로서, TSV는, 각각의 개별 칩의 플로어 플랜에 인하지 않고, 임의의 위치에 배치하는 것이 가능해진다.
또한, 지지 기판(인터포우저)상의 배선을 CSP 이면의 RDL 배선의 일부의 대체로서 이용하는 것도 가능하고, 예를 들면, 칩의 전원 단자 사이를 접속함으로써, 전원 단자를 통합하는 것이 용이해지고, CSP의 볼 수를 삭감하는 것이 가능해진다.
나아가서는, RDL 배선을 생략하고, 지지 기판(인터포우저)상의 배선만으로, CSP를 실현하는 것이 가능하다.
또한, 개별 칩을 지지 기판 웨이퍼에 맞붙일 때, 기본적으로는, 제1칩(CIS칩)(11)과 제2칩(논리칩)(12)을 교대로 배치하고, 각각 1칩씩의 페어로 절출할 수 있다.
또한, 특히 칩 사이즈가 작은 경우 등은, 웨이퍼당의 칩 취득수가 증대하여, 1칩씩으로의 맞붙임은, 실장 비용이 증가한다.
그 때문에, 예를 들면 칩의 배치를 변경하여, 복수개의 칩의 덩어리(칩 클러스터)로 맞붙임으로써, 실장 비용을 삭감할 수 있다.
또한, 본 실시 형태에 의하면, 이하의 효과를 얻을 수 있다.
화상 데이터의 신호를 주고 받는 단연부에서의 신호는 비교기의 출력 신호로 함으로써, VIA 접속부에서의 노이즈의 문제를 저감할 수 있고, 논리칩 사이의 회로 배치에 가장 적합한 회로 구성을 가능하게 한다.
아날로그 특성과 노이즈 특성(특히 1/f 노이즈)에 주목하고, 노이즈가 특성에 영향을 미치는 회로를 제1칩(CIS칩)에 배치함에 의해, CIS칩은 노이즈 내성에 우수한 특성을 실현할 수 있다.
아날로그 특성과 노이즈 특성(특히 1/f 노이즈)에 주목하고, 노이즈가 특성에 영향을 미치는 회로를 CIS칩에 배치함에 의해, 논리칩은 범용의 ASIC (Logic) 프로세스를 사용하는 것이 가능해진다. 또한, 논리칩에 관해서는, 웨이퍼 FAB의 변경이나, 타FAB에의 전개가 용이하게 가능해진다.
CIS칩에 최소한의 배선층을 이용하여 비용 삭감을 도모함과 함께, 그에 수반하는 CIS칩에서의 IR - 드롭(Drop) 등의 문제를, 지지 기판(인터포우저)상의 배선으로 보강함에 의해 해결할 수 있다.
최적의 프로세스란, CIS칩은 고전압 트랜지스터(HV. Tr)만으로 구성되는, 필요 최소한의 배선층수를 구비한 회로이고, 논리칩은 범용의 ASIC 프로세스이다.
동일한 CIS칩을 이용하고, 논리칩을 변경함으로써, 다양한 제품 전개가 가능해진다.
CIS에서 사용되고 있는 지지 기판을 활용하여 인터포우저를 형성함에 의해, 복합 칩화의 비용 증가가를 최소한으로 억제함과 함께, 각각의 개별 칩의 프로세스 최적화에 의해, 더??층의 비용 삭감이 가능해진다.
지지 기판(인터포우저)에, 배선에 더하여, 저항, 용량 등의 수동 부품이나, 트랜지스터 등의 능동 부품을 형성함에 의해, 본 고체 촬상 장치를 실장하는 시스템에서, 부품 갯수의 삭감이나 소형화를 할 수 있다.
CSP를 구성할 때에, TSV의 위치에 제한이 없고, CSP의 볼 배치와 개별 칩의 회로 배치의 관계의 부정합을 경감하는 것이 가능하여, 본 고체 촬상소 장치를 실장한 시스템의 기판에 대해, 플렉시블한 볼 배치의 대응이 가능해진다.
또한, 본 실시 형태에서는, 반도체 장치의 한 예로서 CMOS 이미지 센서의 구성에 관해 설명하였지만, 상기 구성은 예를 들면 이면 조사형 CMOS 이미지 센서에 적용할 수 있고, 상기 각 효과를 발현하는 것이 가능하다. 단, 앞면 조사형이라도 충분히 상기 각 효과를 발현하는 것이 가능하다.
이와 같은 효과를 갖는 고체 촬상 소자는, 디지털 카메라나 비디오 카메라의 촬상 디바이스로서 적용할 수 있다.
또한, 도 3의 구성에서는, 디지털계 회로인 수직 디코더(103)를 제1칩(11)에 배치하였다. 단, 본 발명은, 도 11에 도시하는 바와 같이, 이 수직 디코더(103)를 제2칩(12B)측에 탑재하고, 아날로그계 회로와 디지털계 회로를 다른 칩에 나누어서 구성하는 것도 가능하다.
또한, 상기 실시 형태에서는, 한 예로서 열병렬형 ADC로서, 칼럼 처리부(104)로서 비교기 회로(1041) 및 카운터 회로(1042)를 갖는 고체 촬상 장치로서 설명하였지만, 본 발명은, 칼럼 CDS, 칼럼 QV 등의 방식도 채용 가능하다.
이 경우, 도 3 및 도 11에 대응하여, 도 12 및 도 13에 도시하는 바와 같이, 칼럼 처리부(104A)가, 칼럼 회로(1041A)와 ADC(1042A)를 갖도록 구성하는 것도 가능하다. 이 예에서는, 칼럼 회로(1041A)가 제1칩(11)측에 배치되고, ADC(1042A)가 제2칩(12)측에 배치된다.
도 14는, 본 발명의 실시 형태에 관한 고체 촬상 장치가 적용되는 카메라 시스템의 구성의 한 예를 도시하는 도면이다.
본 카메라 시스템(300)은, 도 14에 도시하는 바와 같이, 본 실시 형태에 관한 CMOS 이미지 센서(고체 촬상 장치)(10, 10A 내지 10I)가 적용 가능한 촬상 디바이스(310)를 갖는다.
또한, 카메라 시스템(300)은, 이 촬상 디바이스(310)의 화소 영역에 입사광을 유도하는(피사체상을 결상하는) 광학계, 예를 들면 입사광(상광)을 촬상면상에 결상시키는 렌즈(220)를 갖는다.
카메라 시스템(300)은, 촬상 디바이스(310)를 구동하는 구동 회로(DRV)(330)와, 촬상 디바이스(310)의 출력 신호를 처리하는 신호 처리 회로(PRC)(340)를 갖는다.
구동 회로(330)는, 촬상 디바이스(310) 내의 회로를 구동하는 스타트 펄스나 클록 펄스를 포함하는 각종의 타이밍 신호를 생성하는 타이밍 제너레이터(도시 생략)를 가지며, 소정의 타이밍 신호로 촬상 디바이스(310)를 구동한다.
또한, 신호 처리 회로(340)는, 촬상 디바이스(310)의 출력 신호에 대해 소정의 신호 처리를 시행한다.
신호 처리 회로(340)에서 처리된 화상신호는, 예를 들면 메모리 등의 기록 매체에 기록된다. 기록 매체에 기록된 화상 정보는, 프린터 등에 의해 하드 카피된다. 또한, 신호 처리 회로(340)에서 처리된 화상신호를 액정 디스플레이 등으로 이루어지는 모니터에 동화로서 투영된다.
상술한 바와 같이, 디지털 카메라 등의 촬상 장치에서, 촬상 디바이스(310)로서, 선술한 촬상 소자(10, 10A 내지 10I)를 탑재함으로써, 고정밀한 카메라를 실현할 수 있다.

Claims (16)

  1. 고체 촬상 장치의 제조 방법에 있어서,
    지지 기판상에 배선층을 형성하는 스텝과,
    상기 지지 기판의 표면에 대해 복수의 촬상 반도체칩과 복수의 화상처리 반도체칩을 타일 방식으로 본딩하는 스텝과,
    상기 복수의 촬상 반도체칩과 상기 복수의 화상처리 반도체칩 사이의 갭을 수지로 채우는 스텝과,
    상기 복수의 촬상 반도체칩과 상기 복수의 화상처리 반도체칩을 연마하는 스텝과,
    상기 복수의 촬상 반도체칩과 상기 복수의 화상처리 반도체칩의 이면측으로부터 상기 배선층으로 관통 비어를 형성하는 스텝을 포함하는 것을 특징으로 하는 고체 촬상 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 본딩 스텝은 상기 복수의 촬상 반도체칩과 상기 복수의 화상처리 반도체칩의 인접한 쌍을 각각 포함하는 복수의 칩 클러스터를 본딩하는 스텝을 더 포함하는 것을 특징으로 하는 고체 촬상 장치의 제조 방법.
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